JP2017098315A - 半導体装置用基板とその製造方法、および半導体装置 - Google Patents

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Abstract

【課題】配線が密集して形成された実装基板であっても、適確で信頼性の良い実装が可能な半導体装置用基板とその製造方法、および半導体装置を提供する。【解決手段】母型基板10上に少なくとも電極部11bとなる金属部11が形成されている。この金属部11の母型基板面側には部分的に突出する突出部11dが設けられている。係る構成の半導体装置用基板1を用いて製造された半導体装置であれば、配線が密集して形成された実装基板にも容易で信頼性良い実装が可能となる。【選択図】図2

Description

本発明は、基板上にリードが形成された半導体装置用基板、該半導体装置用基板を用いて製造される半導体装置に関する。
半導体素子支持用の基板上に半導体素子を搭載し、半導体素子と外部導出用の金属端子とを配線接続した上で、樹脂等の保護材で半導体素子を含む基板全体を被覆した旧来の構造の半導体装置は、その構造上、小型化には限界があった。これに対し、半導体素子搭載部分や電極部分となる金属部を形成し、この金属部上に半導体素子を搭載し配線等の処理後、半導体素子や配線等のある金属部の表面側を樹脂等の封止材で封止し、金属部が底部に一部露出した構成とされる半導体装置は、その高さを低くして省スペース化が図れ、チップサイズなど超小型の半導体装置の分野で利用が進んでいる。
こうした半導体装置は、主に、導電性を有する母型基板上に半導体素子搭載部分や電極部分となる金属部を、メッキ(電鋳)により、半導体装置の所望個数分まとめて形成し、半導体素子が搭載され配線等の処理を経た金属部の表面側を封止材で封止した後、母型基板のみを除去し、一体にまとまった状態の多数の半導体装置を個別に切り分ける、といった製造過程を経て製造される。このような半導体装置の製造方法の一例として、特開2002−9196号公報に開示されるものがある。
特開2002−9196号公報 特開2004−214265号公報
特許文献1には、半導体素子搭載部分や電極部分の裏面のいずれか一方もしくは両方を樹脂封止した際、封止材の裏面よりも若干突出(スタンドオフ)させるように構成した半導体装置が開示されている。このように、半導体素子搭載部分や電極部分の裏面を封止材の裏面から突出させることで、半導体装置を実装基板に実装する際に、半導体装置の電極部分(リード)と実装基板の電極部分(パッド)との接合を良好にすることができる。
近年、電子機器の小型化を実現するために、実装基板の電極部分や配線部分が密集して形成されつつあるが、上記半導体装置の構造では、半導体素子搭載部分や電極部分の裏面全体が封止材の裏面から突出しているため、半導体装置の半導体素子搭載部分(ダイパッド)や電極部分(リード)と実装基板の電極部分(パッド)や配線部分が所望せぬ箇所で接触するおそれがある。
本発明の目的は、半導体素子搭載部分や電極部分の一部を封止材の裏面から突出させて、得られる半導体装置の小型化を図れるとともに、配線が密集して形成された実装基板にも容易で信頼性良く実装可能な半導体装置を製造できる、半導体装置用基板とその製造方法、並びに、この半導体装置用基板を用いて製造される半導体装置とその製造方法を提供することにある。
本発明に係る半導体装置用基板は、母型基板10上に少なくとも電極部11bとなる金属部11が形成されており、金属部11の母型基板面側には部分的に突出する突出部11dが設けられていることを特徴とする。
また、金属部11の母型基板面側とは反対側の面には窪み部11eが設けられていることを特徴とする。
また、突出部11dと窪み部11eが金属部11の厚み方向において重なる位置に設けられていることを特徴とする。
また、突出部11dの突出形状と窪み部11の窪み形状が相似形であることを特徴とする。
本発明に係る半導体装置用基板の製造方法は、母型基板10上に少なくとも電極部11bとなる金属部11が形成されており、金属部11の母型基板面側には部分的に突出する突出部11dが設けられている半導体装置用基板の製造方法であって、母型基板10上に、第一レジスト層12を形成する工程と、母型基板10の第一レジスト層12で覆われていない露出領域に凹部20を形成する工程と、第一レジスト層12を除去する工程と、母型基板10上に、第二レジスト層16を形成する工程と、母型基板10の第二レジスト層16で覆われていない露出領域に、金属部11を形成する工程と、第二レジスト層16を除去する工程とを有することを特徴とする。
また、金属部11を形成する工程において、母型基板10及び凹部20の表面に、金属部11をめっき成長させることを特徴とする。さらに、金属部11を形成する工程において、第二レジスト層16の厚さを越えて金属部11をめっき成長させることを特徴とする。
本発明に係る半導体装置は、半導体素子14と電気的に接続する電極部11bとなる金属部11を有し、金属部11上への半導体素子14の搭載、半導体素子14と金属部11との電気的接続、封止材19による封止がなされる半導体装置であって、封止材19の裏面から金属部11の裏面が露出されており、金属部11の裏面には封止材19の裏面より突出形成された突出部11dが設けられ、突出部11dを除く金属部11の裏面と封止材19の裏面とが略同一平面となっていることを特徴とする。
また、金属部11の表面には窪み部11eが設けられていることを特徴とする。
また、突出部11dと窪み部11eが金属部11の厚み方向において重なる位置に設けられていることを特徴とする。
また、突出部11dの突出形状と窪み部11の窪み形状が相似形であることを特徴とする。
本発明によれば、金属部11の裏面に部分的に突出形成された突起部11dが設けられているので、係る金属部11を備えた半導体装置は、電極や配線が密集した実装基板に対しても、容易で的確な実装が可能となる。また、突起部11dの径や幅を実装基板の電極に対応して小さく形成せざるを得なくても、金属部11の表面(表面積)は突起部11dに比べ大きく形成することができ、搭載する半導体素子14の選択自由度を拡げることができる。
本発明の第1の実施形態に係る半導体装置用基板の部分平面図である。 本発明の第1の実施形態に係る半導体装置用基板の断面図及び平面図である。 本発明の第1の実施形態に係る半導体装置の断面図及び底面図である。 本発明の第1の実施形態に係る半導体装置用基板の製造方法における工程説明図である。 本発明の第1の実施形態に係る半導体装置用基板の製造方法における工程説明図である。 本発明の第1の実施形態に係る半導体装置の製造方法における工程説明図である。 本発明の他実施形態に係る半導体装置の断面図及び底面図である。
(第1実施形態)
以下、本発明の第1実施形態に係る半導体装置用基板及び半導体装置について、図1ないし図6に基づいて説明する。本実施形態に係る半導体装置用基板1は、図2に示すように、導電性を有する材質からなる母型基板10と、この母型基板10上に形成され、本基板を用いて製造される半導体装置70における電極部11bとなる金属部11とを備える構成である。
母型基板10は、ステンレス(SUS430等)やアルミニウム、銅等の導電性の金属板(厚さ約0.1mm)で形成され、半導体装置の製造工程で除去されるまで、半導体装置用基板1の要部をなすものである。
金属部11bは、ニッケルや銅、又はニッケル−コバルト等のニッケル合金からなり、メッキ形成されるものであり、図1に示すように、母型基板10表面で、一又は複数配置される状態を一つの単位として、製造する半導体装置の数だけ多数整列状態で並べられた形態で形成されることとなる。
この金属部11の母型基板面側(裏面)には、突出部11dが形成されている。係る突出部11dは、金属部11の裏面から部分的に突出するように形成されている。また、母型基板面側とは反対側の面である金属部11の表面、より詳しくは、突出部11dの直上位置に窪み部11eが形成されている。そして、金属部11の上端部には、庇状に張り出す張出部11cが形成されている。
金属部11は、大部分を電解メッキに適した、例えば、ニッケルやニッケル合金等で形成されるが、金属部11の裏面側には、半導体装置実装時のハンダ付けを適切に行えるようにするために、ニッケル等の主材質部よりハンダぬれ性の良好な金属、例えば金や銀、錫、パラジウム、ハンダ等の薄膜17が配設される構成である。この薄膜17には、エッチングによる母型基板10の除去の際に、エッチング液による金属部11の侵食劣化を防ぐ機能を与えることもできる。この薄膜17の厚さは、0.01〜1μm程度とするのが好ましい。
また、金属部11の表面には表面金属層13が形成されている。この表面金属層13は、半導体素子14の電極との接合性に優れる金や銀、パラジウム等からなるメッキ膜として形成され、母型基板10ごとのメッキにより金属部11の表面に所定の厚さ、例えば、金メッキの場合は約0.1〜1μm、銀メッキの場合は約1〜10μmの厚さがメッキ形成される。
そして、この半導体装置用基板1を用いて製造される半導体装置70は、図3に示すように、半導体装置用基板1から得られる金属部11に加えて、金属部11のうちの電極部11bと電気的に接続する半導体素子14と、半導体素子14や金属部11の表面側を覆って封止する封止材19とを備える構成である。
この半導体装置70では、底部に金属部11の裏面側が電極や放熱パッド等として露出した状態となり、この露出する金属部11の裏面から突出部11dが突出形成されるとともに、突出部11dを除く金属部11の裏面側と、装置外装の一部として現れる封止材19の裏面側とが略同一平面上に位置する構成である。半導体装置70における底部以外の各面は、装置外装をなす封止材19のみがそれぞれ現れた状態となっている(図3(B)参照)。
半導体素子14は、微細な電子回路が形成されたいわゆるチップであり、半導体素子14表面に設けられた電極が電極部11bと直接接合され、半導体素子14と電極部11bとを電気的に接続することとなる。
封止材19は、物理的強度の高い熱硬化性エポキシ樹脂等であり、金属部11や半導体素子14を覆った状態で封止し、構造的に弱い部分を外部から隔離した保護状態とするものである。なお、半導体素子14がLED等の発光素子の場合、透光性の材質が用いられる。
この封止材19は、十分な物理的強度を有しており、半導体装置70の外装の一部として十分に内部を保護する機能を果し、母型基板10を半導体装置側から引き剥がすなど力を加えて物理的に除去する場合にも、割れ等の破損もなく金属部11との一体化状態を維持することとなる。
次に、本実施形態に係る半導体装置用基板の製造方法及び半導体装置用基板を用いた半導体装置の製造方法の各工程について説明する。
半導体装置用基板の製造工程として、まず、母型基板10を用意し、この母型基板10上に金属部11(電極部11b)の突出部11dを形成するための凹部20に対応する第一レジスト層12を配設する(図4(A)参照)。具体的には、母型基板10の表面側に感光性レジスト材を配設し、この感光性レジスト材に対して、凹部20(突出部11d)の形成位置に対応する所定パターンのマスクフィルムを載せた状態で、紫外線照射による露光での硬化、非照射部分のレジスト剤を除去する現像等の処理を行い、凹部20(突出部11d)の形成位置が露出するように第一レジスト層12を形成する。第一レジスト層12は、母型基板10表面に凹部20を形成する際に使用するエッチング液に対する耐溶解性を備えた絶縁性材で形成されるものであり、詳しくは、アルカリ現像タイプの感光性レジスト材を母型基板10に所定の厚さ、例えば5〜50μmの範囲、本実施形態では20μmの厚さとなるようにして密着配設される。
続いて、母型基板10の第一レジスト層12から露出する領域に凹部20を形成する(図4(B)参照)。具体的には、母型基板10の表面側のうち第一レジスト層12で覆われていない露出領域に対して、エッチングを施すことで凹部20を形成する。凹部20の形状としては円形や多角形が考えられ、凹部20の深さは5〜30μmが望ましい。なお、凹部20の形成方法としては、エッチングに限らず、レーザー加工やブラスト処理によって形成しても良い。
続いて、母型基板10に形成された第一レジスト層12を除去(溶解除去、膨潤除去)することで、凹部20が形成された母型基板10を得る(図4(C)参照)。
続いて、この母型基板10上に金属部11(電極部11b)を形成するための第二レジスト層16を配設する(図5(A)参照)。具体的には、母型基板10の表面側に感光性レジスト材を配設し、この感光性レジスト材に対して、金属部11(電極部11b)の形成位置に対応する所定パターンのマスクフィルムを載せた状態で、紫外線照射による露光での硬化、非照射部分のレジスト剤を除去する現像等の処理を行い、凹部を含む金属部11(電極部11b)の形成位置が露出するように第二レジスト層16を形成する。第二レジスト層16は、金属部11や表面金属層13を形成する際に使用するメッキ液に対する耐溶解性を備えた絶縁性材で形成されるものであり、詳しくは、アルカリ現像タイプの感光性レジスト材を母型基板10に所定の厚さ、例えば10〜80μmの範囲、本実施形態では50μmの厚さとなるようにして密着配設される。なお、第一レジスト層12及び第二レジスト層16については、感光性レジストに限られるものではなく、エッチング液やメッキ液に対し変質せず強度の高い塗膜が得られる塗料を、母型基板10上における凹部20並びに金属部11の配置部分が露出されるように、電着塗装等により必要な塗膜厚さとなるように塗装して形成することもできる。
続いて、母型基板10の第二レジスト層16から露出する領域に金属部11(電極部11b)を形成する(図5(B)参照)。具体的には、母型基板10の表面側のうち第二レジスト層16で覆われていない露出領域に対して、めっき前処理として、脱脂、酸浸漬、化学エッチング、電解処理、ストライクメッキなどを選択して施した後、ハンダぬれ性に優れる金属によって薄膜17をめっき形成し、この薄膜17上に、めっき(電鋳)により金属を積層して金属部11(電極部11b)を形成しており、本実施例では、ステンレスの母型基板10の露出領域に対して、化学エッチングを施した後、0.01〜1μm厚の金の薄膜17をめっき成長させ、この薄膜17上にめっき(電鋳)により、例えば20〜100μmの範囲、本実施形態では70μmの厚のニッケルを積層して金属部11(電極部11b)を形成している。なお、めっき前処理は、母型基板10及び金属部11(薄膜17)の材質によって、取捨選択して行うものであり、その中の化学エッチングとは、母型基板10自体を溶解して、その表面の酸化被膜(不活性膜)を除去するものであり、母型基板10の表面は粗面となる。また、薄膜17の形成は、半導体装置のハンダ付け対策を目的とする場合、メッキで金属部11の主材質部を形成する前に限られるものではなく、半導体装置70の完成後(母型基板10除去後)、封止材19から露出した金属部11の裏面にめっきにより薄膜17を形成するようにしてもかまわない。
ここで、金属部11を形成する際に、第二レジスト層16の厚さを越えてめっき成長させることで、金属部11の上端部に張出部11cが形成される。この張出部11cが存在することにより、半導体装置の製造工程において、封止材19で封止する際に、封止材19が張出部11cにくい込み状に位置した状態で硬化されるため、母型基板10を金属層11及び封止材19から引き剥がし除去する場合でも、封止材19と張出部11cとの食い付き効果により、金属部11は封止材19内に確実に残留し、母型基板10とともにくっついて引き離されることはなく、金属層11のズレや欠落等を防止することができる。なお、金属部11を形成する際に、第二レジスト層16の厚さを越えない範囲でめっき成長すれば、上端部に張出部のないストレート状の金属部11を得ることができる。
また、金属部11の裏面にはこの裏面の一部から部分的に突出する突出部11dが形成されており、金属部11の上面には窪み部11eが形成されている。この窪み部11eは突出部11dの直上、つまり、突出部11dと窪み部11eは金属部11の厚み方向において重なる位置に形成されている。これは、金属部11をめっき形成する際、金属部11を構成する金属は母型基板10の第二レジスト層16で覆われていない露出領域である凹部20の底面(内面)を含む母型基板10の表面からめっき成長され、凹部20内に金属部11を構成する金属がめっき成長されることで突出部11dが形成される一方で、突出部11d(凹部20)の直上に位置する金属部11の表面においては、凹部20の形状に倣って窪み部11eが形成されるためである。なお、突出部11dと窪み部11eは相似、つまり、突出部11dの突出形状と窪み部11eの窪み形状が相似形となっており、突出部11dの高さ寸法と窪み部11e(凹部20)の深さ寸法は、突出部11dの高さ寸法≧窪み部11e(凹部20)の深さ寸法の関係にある。
続いて、所望の形状の金属部11が得られたら、金属部11(電極部11b)の表面に表面金属層13を形成する(図5(B)参照)。具体的には、金属部11(電極部11b)の表面に、1〜10μm厚の銀の表面金属層13をめっき形成している。なお、表面金属層13をめっき形成する際に、例えば金属部11がニッケルからなり、表面金属層13が密着形成しにくい場合には、表面金属層13のめっきの前にあらかじめ金属部11表面に下地めっき(銅ストライク、ニッケルストライク、銀ストライク、又は金ストライク)を行い、表面金属層13の金属部11への密着性を高めることが望ましい。
続いて、母型基板10に形成された第二レジスト層16を除去(溶解除去、膨潤除去)することで、母型基板10に金属部11(電極部11b)が形成された半導体装置用基板が得られる(図5(C)参照)。係る金属部11は、母型基板10表面において、一又は複数配置される電極部11bを一つの単位として、製造する半導体装置の数だけ多数整列状態で並べられた形態で形成されることとなり、本実施形態では、6つの電極部11bを一つの単位としている。
なお、母型基板10の表面側には第一レジスト層12や第二レジスト層16を形成するが、母型基板10の裏面側にもレジスト層を形成しても良い。裏面側のレジスト層は、硬化状態でエッチング液とメッキ液への耐性のある材質で、且つ不要となったら容易に溶解除去可能なレジスト材、例えば、厚さ約50μmのアルカリ現像タイプの感光性フィルムレジストを熱圧着等により配設し、そのままマスクなしに紫外線照射による露光等の処理を経て、裏面全面にわたり硬化形成されるものとすることができる。この裏面側のレジスト層については、レジストに限られるものではなく、例えばカバーフィルムであっても良く、要は耐溶解性・絶縁性を有するものであれば良い。
次に、得られた半導体装置用基板1を用いた半導体装置の製造について説明すると、まず、半導体装置用基板1における電極部11b(金属部11)上に、半導体素子14を載置して、半導体素子14の電極とこれに対応する各電極部11b(金属部11)とを電気的接続状態とする(図6(A)参照)。この電気的接続は、はんだ付けによって行われる。なお、半導体素子14を載置する際、半導体素子14の電極は電極部11b(金属部11)の窪み部を避けた位置にて電気的接続することが好ましい。また、本実施形態では、半導体素子14と電極部11bとの電気的接続をフリップチップ方式で行っているが、もちろん、金、銅等の導電性線材からなるワイヤを用いたワイヤボンディング方式で行っても良い。
続いて、母型基板10の表面側を熱硬化性エポキシ樹脂等の封止材19で封止し、半導体素子14を外部から隔離した保護状態とする(図6(B)参照)。詳細には、母型基板10の表面側を上型となるモールド金型に装着し、母型基板10に下型の役割を担わせつつ、モールド金型内に封止材19となるエポキシ樹脂を圧入するという過程で封止が実行され、母型基板10上では、一つの半導体装置となる複数の電極部11bが多数整列状態のままで一様に封止され、半導体装置が多数つながった状態で現れることとなる。
続いて、母型基板10を除去し、各半導体装置の底部に電極部11b(金属部11)が露出した状態を得る(図6(C)参照)。ステンレス製である母型基板10の除去には、半導体装置側から母型基板10を物理的に引き剥がして除去する方法を用いる。母型基板10に強度及び剥離性に優れるステンレスを用いることで、半導体装置側から母型基板10を引き剥がして速やかに分離除去することができる。
この他、母型基板10を除去する方法として、母型基板10をエッチング(溶解)させる方法を用いることもできる。このエッチングの場合、母型基板10は溶解するが薄膜17や金属部11の材質が冒されないような選択エッチング性を有するエッチング液を用いることとなる。溶解させて除去する場合では、半導体装置側に過大な力が加わらないため、母型基板10の除去に伴う悪影響が生じる確率を小さくできる。母型基板10をエッチング除去する場合は、耐食性を得るためにも金属部11の形成に先立って薄膜17を形成することが望ましい。
母型基板10が除去された半導体装置の底部では、封止材19の裏面側から突出部11dが部分的に突出されるとともに、突出部11dを除く金属部11の裏面と、封止材19の裏面とが略同一平面上に位置する状態となっている。母型基板10の除去後、多数つながった状態の半導体装置を一つ一つ切り離せば、一つの半導体装置70としての完成品となる。
このように、本実施形態に係る半導体装置用基板1は、母型基板10上に形成された電極部11bに突出部11dを有することから、この半導体装置用基板1を用いた半導体装置70の底部において、突出部11dの高さ寸法分だけ封止材19の裏面から突出形成されることによる配線逃げ構造が得られるので、電極部11bの裏面全体が突出された形態に比べ、所望する実装基板の電極部分や配線部分以外での電極部11bの接触・接合を避けることができ、信頼性に優れた半導体装置を得ることができる。また、この突出部11dは電極部11b(金属部11)の一部から部分的に突出形成されたものなので、半導体装置の実装基板への搭載自由度を増すことができる。
また、半導体装置70内部において、金属部11の上端周縁を張出部11cとして略庇状に張り出し形成し、封止材19による封止状態で張出部11cが封止材19に囲まれて固定されること(アンカー効果)で、樹脂同士で密着し強固に一体化した封止材19に張出部11cが食込んで、金属部11に加わる外力に対する抵抗体の役割を果たすこととなり、母型基板10にステンレス等を用い、半導体装置側から母型基板10を物理的に引き剥がして除去する場合など、金属部11裏面側に装置外装から引離そうとする外力が加わっても、該張出部11cが金属部11の移動を妨げ、金属部11の他部分に対するズレ等をなくすことができ、製造時における歩留りを向上させられると共に、半導体装置としての強度を高められ、使用時の耐久性や半導体装置動作の信頼性も高められる。しかも、金属部11の表面に窪み部11eを有することで、この窪み部11e内に封止材19が入り込むことになるので、張出部11cによる食い付き効果と相まって、金属部11と封止材19との密着をより強固にでき、半導体装置としての強度を高められ、半導体素子14の保護をより確実にできる。
上記実施形態において、突出部11dの形状としては、丸状、円状、多角状、球体状、錐体状、柱体状が挙げられ、突出部11dと金属部11(裏面)との境はなだらかに連続する面となるように形成されるのが好ましい。また、上記実施形態において、半導体素子14は電極部11b上に搭載しているが、金属部11として半導体素子搭載部11aを設け、この半導体素子搭載部11a上に半導体素子14を搭載するようにしても良い。なお、金属部11(半導体素子搭載部11a、電極部11b)上に半導体素子14を搭載するための接着材としては、固体状、粘体状、液体状のものがあり、例えば、はんだ、銀ペースト、樹脂ペースト、ダイアタッチフィルムが挙げられる。
また、上記実施形態において、図3に示すように、金属部11(電極部11b)を直線状に形成することで、半導体装置の底部(封止材19の裏面)における有効利用面積(金属部11形成領域を除く領域)を最大限にできるので、実装基板における配線が複雑に配置されていても不具合を起こすおそれを減少させることができる。また、図7に示すように、半導体装置の底部(封止材19の裏面)において、金属部11の一端を外周部分に配設し、金属部11の他端を中心部分に集中するように配設すれば、隣り合う金属部11の配置間隔を一定にすることができる。係る構成は、半導体素子14の電極(実装基板の電極)が多数設けられているときに有効である。
1 半導体装置用基板
10 母型基板
11 金属部
11a 半導体素子搭載部
11b 電極部
11c 張出部
11d 突出部
11e 窪み部
12 第一レジスト層
13 表面金属層
14 半導体素子
15 ワイヤ
16 第二レジスト層
17 薄膜
19 封止材
20 凹部
70 半導体装置

Claims (11)

  1. 母型基板(10)上に少なくとも電極部(11b)となる金属部(11)が形成されており、前記金属部(11)の母型基板面側には部分的に突出する突出部(11d)が設けられていることを特徴とする半導体装置用基板。
  2. 前記金属部(11)の母型基板面側とは反対側の面には窪み部(11e)が設けられていることを特徴とする請求項1に記載の半導体装置用基板。
  3. 前記突出部(11d)と前記窪み部(11e)が前記金属部(11)の厚み方向において重なる位置に設けられていることを特徴とする請求項2に記載の半導体装置用基板。
  4. 前記突出部(11d)の突出形状と前記窪み部(11e)の窪み形状が相似形であることを特徴とする請求項2または3に記載の半導体装置用基板。
  5. 母型基板(10)上に少なくとも電極部(11b)となる金属部(11)が形成されており、前記金属部(11)の母型基板面側には部分的に突出する突出部(11d)が設けられている半導体装置用基板の製造方法であって、
    前記母型基板(10)上に、第一レジスト層(12)を形成する工程と、
    前記母型基板(10)の前記第一レジスト層(12)で覆われていない露出領域に、凹部(20)を形成する工程と、
    前記第一レジスト層(12)を除去する工程と、
    前記母型基板(10)上に、第二レジスト層(16)を形成する工程と、
    前記母型基板(10)の前記第二レジスト層(16)で覆われていない露出領域に、前記金属部(11)を形成する工程と、
    前記第二レジスト層(16)を除去する工程とを有することを特徴とする半導体装置用基板の製造方法。
  6. 前記金属部(11)を形成する工程において、前記母型基板(10)及び前記凹部(20)の表面に、前記金属部(11)をめっき成長させることを特徴とする請求項5に記載の半導体装置用基板の製造方法。
  7. 前記金属部(11)を形成する工程において、前記第二レジスト層(16)の厚さを越えて前記金属部(11)をめっき成長させることを特徴とする請求項5または6に記載の半導体装置用基板の製造方法。
  8. 半導体素子(14)と電気的に接続する電極部(11b)となる金属部(11)を有し、前記金属部(11)上への前記半導体素子(14)の搭載、前記半導体素子(14)と前記金属部(11)との電気的接続、封止材(19)による封止がなされる半導体装置であって、
    前記封止材(19)の裏面から前記金属部(11)の裏面が露出されており、前記金属部(11)の裏面には前記封止材(19)の裏面より突出形成された突出部(11d)が設けられ、前記突出部(11d)を除く前記金属部(11)の裏面と前記封止材(19)の裏面とが略同一平面となっていることを特徴とする半導体装置。
  9. 前記金属部(11)の表面には窪み部(11e)が設けられていることを特徴とする請求項8に記載の半導体装置。
  10. 前記突出部(11d)と前記窪み部(11e)が前記金属部(11)の厚み方向において重なる位置に設けられていることを特徴とする請求項9に記載の半導体装置。
  11. 前記突出部(11d)の突出形状と前記窪み部(11e)の窪み形状が相似形であることを特徴とする請求項9または10に記載の半導体装置用基板。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019212649A (ja) * 2018-05-31 2019-12-12 マクセルホールディングス株式会社 半導体装置用基板とその製造方法、および半導体装置

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4856065A (ja) * 1971-11-15 1973-08-07
JP2000021919A (ja) * 1998-06-30 2000-01-21 Fujitsu Ltd 半導体装置及びその製造方法
JP2000150702A (ja) * 1998-11-05 2000-05-30 Shinko Electric Ind Co Ltd 半導体装置の製造方法
JP2000294690A (ja) * 1999-04-06 2000-10-20 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2001230345A (ja) * 2000-02-17 2001-08-24 Sumitomo Metal Mining Co Ltd 半導体装置及びその製造方法並びにその製造に用いられるリードフレーム
JP2006093575A (ja) * 2004-09-27 2006-04-06 Hitachi Cable Ltd 半導体装置およびその製造方法
US20100123230A1 (en) * 2008-11-20 2010-05-20 Frederick Rodriguez Dahilig Integrated circuit packaging system having bumped lead and method of manufacture thereof
US7833827B1 (en) * 2003-11-20 2010-11-16 Bridge Semiconductor Corporation Method of making a semiconductor chip assembly with a bumped terminal, a filler and an insulative base
JP2013042187A (ja) * 2012-11-29 2013-02-28 Hitachi Maxell Ltd 半導体装置
JP2013183055A (ja) * 2012-03-02 2013-09-12 Renesas Electronics Corp 半導体装置の製造方法および半導体装置

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4856065A (ja) * 1971-11-15 1973-08-07
JP2000021919A (ja) * 1998-06-30 2000-01-21 Fujitsu Ltd 半導体装置及びその製造方法
JP2000150702A (ja) * 1998-11-05 2000-05-30 Shinko Electric Ind Co Ltd 半導体装置の製造方法
JP2000294690A (ja) * 1999-04-06 2000-10-20 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2001230345A (ja) * 2000-02-17 2001-08-24 Sumitomo Metal Mining Co Ltd 半導体装置及びその製造方法並びにその製造に用いられるリードフレーム
US7833827B1 (en) * 2003-11-20 2010-11-16 Bridge Semiconductor Corporation Method of making a semiconductor chip assembly with a bumped terminal, a filler and an insulative base
JP2006093575A (ja) * 2004-09-27 2006-04-06 Hitachi Cable Ltd 半導体装置およびその製造方法
US20100123230A1 (en) * 2008-11-20 2010-05-20 Frederick Rodriguez Dahilig Integrated circuit packaging system having bumped lead and method of manufacture thereof
JP2013183055A (ja) * 2012-03-02 2013-09-12 Renesas Electronics Corp 半導体装置の製造方法および半導体装置
JP2013042187A (ja) * 2012-11-29 2013-02-28 Hitachi Maxell Ltd 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019212649A (ja) * 2018-05-31 2019-12-12 マクセルホールディングス株式会社 半導体装置用基板とその製造方法、および半導体装置
JP2022168143A (ja) * 2018-05-31 2022-11-04 マクセル株式会社 半導体装置用基板、および半導体装置

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