JP2013183055A - 半導体装置の製造方法および半導体装置 - Google Patents

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Abstract

【課題】半導体装置の信頼性の低下を抑制して、半導体装置の小型化および薄型化を図ることができる。
【解決手段】半導体ウエハの裏面を研削材で研削して、半導体ウエハを所定の厚さまで薄く加工した後、半導体ウエハを切断領域に沿って切断して複数の半導体チップ2を取得する。そして、半導体チップ2の裏面に研削スジを残した状態で、半導体チップ2の裏面がダイアイランド3aの上面と対向するように、導電性樹脂ペースト6を介してダイアイランド3aの上面上に半導体チップ2を配置する。ダイアイランド3aの上面には窪み8を有しており、窪み8の縁から窪み8の底までの深さは3μm〜10μmである。
【選択図】図3

Description

本発明は、半導体装置の製造方法および半導体装置に関し、特に、半導体チップの裏面と電気的に接続された外部端子、および半導体チップの表面に形成されたボンディングパッドと電気的に接続された外部端子が樹脂封止体の下面から露出するパッケージ構造の半導体装置に適用して有効な技術に関するものである。
例えば特開2007−324523号公報(特許文献1)には、半導体チップに塗布した金属粉末と有機溶剤とから成る金属ペーストを焼結して粉末金属焼結体とした後、Ni板を半導体チップ上に搭載し、加熱及び加圧して半導体チップとNi板とを接合する方法が開示されている。
また、特開2004−126622号公報(特許文献2)には、基板上に互いに離れて設けられた複数の電極と、各々の電極上に導電性接着剤を介して設けられた複数の発光ダイオードと、導電性接着剤を囲む様に基板上に設けられた絶縁層とを備え、絶縁層を導電性接着剤に対して濡れ性が悪い材質とすることにより、発光ダイオードを高密度に実装する技術が開示されている。
また、実開昭63−59357号公報(特許文献3)には、裏面が粗面となり、その粗面に部分的に設けられたオーミック電極を有し、裏面側が導電性接着剤で基台に固着されている発光ダイオードが開示されている。
特開2007−324523号公報 特開2004−126622号公報 実開昭63−59357号公報
電子機器の小型化および薄型化に伴い、電子機器に搭載される半導体装置(半導体パッケージ)においても小型化および薄型化が要求されている。
そこで、本願発明者らは、金属から成る基材を母基板とする電解めっき法を用いて、外部端子(リードフレーム、リード、端子、金属板、導電パターン)を形成することにより、半導体装置の小型化および薄型化を実現する検討を行った。
具体的には、外部端子となるダイアイランドおよび複数の電極端子(電極)を電解めっき法により形成し、ダイアイランドの上面と半導体チップの裏面とを対向させて、ダイアイランドの上面上に半導体チップを配置し、さらに、複数の電極端子と半導体チップの表面に形成された複数のボンディングパッド(電極パッド、表面電極)とを複数の導電性部材を用いてそれぞれ電気的に接続した構造を検討した。
しかしながら、本願発明者らが検討したところ、このような構造の半導体装置については、以下に説明する種々の技術的課題が存在する。
すなわち、ダイアイランドの上面と半導体チップの裏面とは、導電性樹脂ペーストを介して電気的に接続されているが、その導電性樹脂ペーストの過不足により不具合が生じて、半導体装置の信頼性が低下することが明らかとなった。
従来、導電性樹脂ペーストの吐出圧力および吐出時間を管理することにより、導電性樹脂ペーストの供給量は制御されていた。しかし、この方法だけでは、導電性樹脂ペーストの供給量を常に一定とすることが難しかった。そのため、導電性樹脂ペーストが適正な供給量よりも多い場合は、例えば導電性樹脂ペーストが、ダイアイランドの側面をつたわり、半導体チップおよびダイアイランド等を封止する樹脂封止体の下面(裏面)にはみ出してしまう。また、導電性樹脂ペーストが適正な供給量よりも少ない場合は、例えば濡れ不足により、半導体チップがダイアイランドの上面上から剥がれてしまう。
そこで、本願発明では、ダイアイランドの上面と半導体チップの裏面との接続に用いる導電性樹脂ペーストの広がりを適切なものとすることによって、前述した導電性樹脂ペーストの樹脂封止体の下面へのはみ出しや半導体チップの剥がれ等の不具合を回避することのできる技術を開示する。
本発明の目的は、半導体装置の信頼性の低下を抑制して、半導体装置の小型化および薄型化を図ることのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。
この実施の形態は、以下の工程を含む半導体装置の製造方法である。半導体ウエハの第2主面を、研削材を用いて研削し、第2主面に研削スジを残して、半導体ウエハを薄くした後、半導体ウエハの第2主面に研削スジを残した状態で、切断領域に沿って半導体ウエハを切断し、半導体チップを取得する。また、ダイアイランド、およびダイアイランドの周囲に配置された複数の電極端子が形成された複数のチップ搭載領域を有する母基板を準備する。ダイアイランドの上面には窪みを有し、窪みの縁から窪みの底までの深さは3μm〜10μmである。そして、半導体チップの裏面に研削スジを残した状態で、半導体チップの裏面がダイアイランドの上面と対向するように、導電性樹脂ペーストを介してダイアイランドの上面上に半導体チップを配置する。その後、半導体チップの複数のボンディングパッドと母基板の複数の電極端子とを複数の導電性部材を介してそれぞれ電気的に接続し、半導体チップ、複数の導電性部材、ダイアイランドの一部、複数の電極端子の一部、および母基板の上面を封止する樹脂封止体を形成し、樹脂封止体から母基板を剥離して、樹脂封止体からダイアイランドの下面および複数の電極端子の下面を露出する。
また、この実施の形態は、樹脂封止された半導体装置である。半導体装置は、ダイアイランドと、表面、表面に形成された複数のボンディングパッド、および表面とは反対側の裏面を有し、裏面がダイアイランドの上面と対向するように、ダイアイランドの上面上に置かれた半導体チップと、複数の電極端子と、複数のボンディングパッドと複数の電極端子の上面とをそれぞれ電気的に接続する複数の導電性部材と、樹脂封止体とを含む。そして、半導体チップの裏面に視認できる複数の研削スジが形成された状態で、半導体チップの裏面は導電性樹脂ペーストを介してダイアイランドの上面と接続し、ダイアイランドの下面および複数の電極端子の下面は樹脂封止体から露出し、ダイアイランドの上面は縁から底までの深さが3μm〜10μmの窪みを有している。
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
半導体装置の信頼性の低下を抑制して、半導体装置の小型化および薄型化を図ることのできる技術を提供することにある。
本発明の一実施の形態による半導体装置の表面側の樹脂封止体を透かした要部平面図である。 本発明の一実施の形態による半導体装置の裏面(実装面)側の要部平面図である。 図1に示すA−A′線に沿った半導体装置の要部断面図である。 本発明の一実施の形態による半導体装置の製造方法を説明する製造工程(ウエハ準備工程)における半導体ウエハの要部上面図である。 本発明の一実施の形態による半導体装置の製造に用いるバックグラインド装置の概略図である。 本発明の一実施の形態による半導体装置の製造方法を説明する製造工程(バックグラインド工程)における半導体ウエハの要部裏面図である。 本発明の一実施の形態による半導体装置の製造方法を説明する製造工程(ウエハダイシング工程)における半導体ウエハの要部上面図である。 本発明の一実施の形態による母基板の要部上面図である。 本発明の一実施の形態による母基板の要部断面図および1個のダイアイランドを拡大して示す要部断面図である。 本発明の一実施の形態による複数の外部端子(ダイアイランドおよび電極端子)を有する母基板の製造方法を説明する工程図である。 本発明の一実施の形態による複数の外部端子(ダイアイランドおよび電極端子)を有する母基板の製造方法を説明する製造工程における母基板の要部断面図である。 本発明の一実施の形態による複数の外部端子(ダイアイランドおよび電極端子)を有する母基板の製造方法を説明する製造工程における母基板の要部断面図(図11に続く、図11と同じ個所の要部断面図)である。 本発明の一実施の形態による複数の外部端子(ダイアイランドおよび電極端子)を有する母基板の製造方法を説明する製造工程における母基板の要部断面図(図12に続く、図11と同じ箇所の要部断面図)である。 本発明の一実施の形態による複数の外部端子(ダイアイランドおよび電極端子)を有する母基板の製造方法を説明する製造工程における母基板の要部断面図(図13に続く、図11と同じ箇所の要部断面図)である。 本発明の一実施の形態による複数の外部端子(ダイアイランドおよび電極端子)を有する母基板の製造方法を説明する製造工程における母基板の要部断面図(図14に続く、図11と同じ箇所の要部断面図)である。 本発明の一実施の形態による複数の外部端子(ダイアイランドおよび電極端子)を有する母基板の製造方法を説明する製造工程における母基板の要部断面図(図15に続く、図11と同じ箇所の要部断面図)である。 本発明の一実施の形態による複数の外部端子(ダイアイランドおよび電極端子)を有する母基板の製造方法を説明する製造工程における母基板の要部断面図(図16に続く、図11と同じ箇所の要部断面図)である。 本発明の一実施の形態による複数の外部端子(ダイアイランドおよび電極端子)を有する母基板の製造方法を説明する製造工程における母基板の要部断面図(図17に続く、図11と同じ箇所の要部断面図)である。 本発明の一実施の形態による半導体装置の製造方法を説明する製造工程(ダイボンディング工程)における母基板の要部断面図である。 本発明の一実施の形態による半導体装置の製造方法を説明する製造工程(導電性樹脂ペーストベーク工程)における母基板の要部断面図である。 本発明の一実施の形態による半導体装置の製造方法を説明する製造工程(ワイヤボンディング工程)における母基板の要部断面図である。 本発明の一実施の形態による半導体装置の製造方法を説明する製造工程(モールド工程)中における母基板の要部断面図である。 本発明の一実施の形態による半導体装置の製造方法を説明する製造工程(母基板剥がし工程)における母基板の要部断面図である。 本発明の一実施の形態による半導体装置の製造方法を説明する製造工程(レーザーマーク工程)における母基板の要部断面図である。 本発明の一実施の形態による半導体装置の製造方法を説明する製造工程(パッケージダイシング工程)における母基板の要部断面図である。 本発明の一実施の形態による半導体装置の製造方法を説明する製造工程(ダイシングシート除去工程)における母基板の要部断面図である。 本発明の一実施の形態による半導体装置の製造方法を説明する工程図である。 本発明の一実施の形態による2ピンの外部端子を有する半導体装置の裏面(実装面)側の要部平面図である。 図28に示すB−B′線に沿った半導体装置の要部断面図である。
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態において、ウエハと言うときは、シリコン(Silicon)単結晶ウエハを主とするが、それのみではなく、SOI(Silicon On Insulator)ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
また、以下の実施の形態で用いる「♯(メッシュ)記号」は、研削材の粗さを表記するものであり、これに続く数値は、研削材の表面の砥粒のサイズを表わしている(「JISR6001研削といし用研磨材の粒度」参照)。電気抵抗試験方法による測定を用いている場合は、例えば♯360は、最大粒子径が86μm以下、累積高さ50%点の粒子径が35.0μm程度の研削材を示し、例えば♯2000は、最大粒子径が19μm以下、累積高さ50%点の粒子径が6.7μm程度の研削材を示す。
また、以下の実施の形態で用いる「ダイヤモンド砥石」とは、工作物(半導体ウエハ)を削るためのダイヤモンド砥粒が全体に入った砥石を言い、ダイヤモンド砥粒の入っていない台座とダイヤモンド砥粒が入った砥層との2層構造もこれに含まれる。また、2層構造のダイヤモンド砥石の場合は、砥層の部分が連続して一つの輪になっているもの、および砥層の部分にチップを一つ一つ間隔をあけて取り付けたもの(セグメントタイプ)のいずれであってもよい。
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
(実施の形態)
≪半導体装置について≫
本発明の実施の形態による半導体装置について、図1〜図3を用いて説明する。図1は半導体装置の表面側の樹脂封止体を透かした要部平面図、図2は半導体装置の裏面(実装面)側の要部平面図、図3は図1に示すA−A′線に沿った半導体装置の要部断面図である。
半導体装置(半導体パッケージ)1は、半導体チップ2、半導体チップ2が配置され、外部端子となるダイアイランド(第1電極板)3a、半導体チップ2の周囲に設けられ、外部端子となる複数の電極端子(第2電極板、電極)3b、および半導体チップ2の表面に設けられた複数のボンディングパッド(電極パッド、表面電極)4と複数の電極端子3bとを電気的に接続する複数の導電性部材5から構成されている。本実施の形態では、5ピンの外部端子(1ピンのダイアイランド3aおよび4ピンの電極端子3b)を有する半導体装置を例示している。
半導体チップ2は、表面、およびこの表面とは反対側の裏面を有している。半導体チップ2の表面側には、例えば複数の半導体素子と、絶縁層と配線層とをそれぞれ複数段積み重ねた多層配線層と、この多層配線層を覆うようにして形成された表面保護膜と、から構成される集積回路が形成されている。
また、半導体チップ2の表面に設けられた複数のボンディングパッド4は、集積回路に形成された多層配線(図示は省略)のうちの最上層の配線(例えばアルミニウム(Al))からなり、集積回路を保護するための表面保護膜(図示は省略)に形成された開口部(図示は省略)により露出している。
また、半導体チップ2の裏面とダイアイランド3aの上面(表面)とが対向し、半導体チップ2は、導電性樹脂ペースト6を介してダイアイランド3aの上面上に配置されている。導電性樹脂ペースト6は、例えば銀(Ag)から成る。半導体チップ2の裏面には、一部が視認できる多数の研削スジが残っている。
ダイアイランド3aおよび複数の電極端子3bは、上面(表面)、およびこの上面とは反対側の下面(裏面、実装面)を有している。ダイアイランド3aおよび複数の電極端子3bは、めっき法により形成(堆積)されためっき膜(金属粒子の集合体)であり、具体的には、金(Au)膜上にニッケル(Ni)膜が堆積され、さらに、このニッケル(Ni)膜上に銀(Ag)膜が堆積されている。金(Au)膜の厚さは、例えば0.1μm、ニッケル(Ni)膜の厚さは、例えば60μm、銀(Ag)膜の厚さは、例えば3μmである。なお、銀(Ag)膜に代えて、ニッケル(Ni)膜上に金(Au)膜を形成してもよい。ダイアイランド3aの上面視における寸法は、半導体チップ2の上面視における縦(第1方向)および横(第1方向と直交する第2方向)の寸法よりは小さく、半導体チップ2がダイアイランド3aの上面を全て覆っている。
さらに、半導体チップ2の一部(上面および側面)、ダイアイランド3aの一部(側面)、複数の電極端子3bの一部(上面および側面)、および複数の導電性部材5は樹脂封止体(封止体)7によって封止されている。しかし、樹脂封止体7の下面(裏面)からは、ダイアイランド3aおよび複数の電極端子3bのそれぞれの他部(下面)が露出した構造となっている。
前述したように、半導体チップ2の裏面とダイアイランド3aの上面とが対向し、半導体チップ2は、導電性樹脂ペースト6を介してダイアイランド3aの上面上に配置されている。ダイアイランド3aの上面は平坦ではなく、その中央部分に窪み(凹部)8を有している。窪み8は、導電性樹脂ペースト6が集まる領域(液溜まり領域)であり、窪み8の縁から窪み8の底までの深さ(半導体チップ2の裏面から、半導体チップ2の裏面に最も遠いダイアイランド3aの上面までの距離(図3に示すL1)と、半導体チップ2の裏面から、半導体チップ2の裏面に最も近いダイアイランド3aの上面までの距離(図3に示すL2)との差)は、例えば3μm〜10μmである。この窪み8をダイアイランド3aの上面に設けたこと、および半導体チップ2の裏面に研削スジを形成したことにより、導電性樹脂ペースト6の濡れ不足を解消することができると同時に、ダイアイランド3aの側面への導電性樹脂ペースト6の液だれを防止することができる。その効果については、後述する半導体装置の製造方法において詳細に説明する。上記窪み8は、複数の電極端子3bの上面の中央部分にも形成される。
また、半導体チップ2の裏面から、半導体チップ2の裏面に最も近いダイアイランド3aの上面までの距離(図3に示すL2)は、例えば5μm〜8μmであるが、この距離は、導電性樹脂ペースト6中に含まれるフィラーの粒径により決まるため、これに限定されるものではない。
≪半導体装置の製造方法について≫
次に、本発明の一実施の形態による5ピンの外部端子を有する半導体装置の製造方法を図4〜図27を用いて工程順に説明する。
図4はウエハ準備工程における半導体ウエハの要部上面図、図5は半導体装置の製造に用いるバックグラインド装置の概略図、図6はバックグラインド工程における半導体ウエハの要部裏面図、図7はウエハダイシング工程における半導体ウエハの要部上面図である。また、図8〜図19はダイボンディング工程を説明する図である。図8は母基板の要部上面図、図9は母基板の要部断面図、図10は複数の外部端子(ダイアイランドおよび電極端子)を有する母基板の製造方法を説明する工程図、図11〜図18は複数の外部端子(ダイアイランドおよび電極端子)を有する母基板の製造方法を説明する各製造工程における母基板の要部断面図、図19はダイボンディング工程における母基板の要部断面図である。また、図20は導電性樹脂ペーストベーク工程における母基板の要部断面図、図21はワイヤボンディング工程における母基板の要部断面図、図22はモールド工程における母基板の要部断面図、図23は母基板剥がし工程における母基板の要部断面図である。また、図24はレーザーマーク工程における母基板の要部断面図、図25はパッケージダイシング工程における母基板の要部断面図、図26はダイシングシート除去工程における母基板の要部断面図である。また、図27は半導体装置の製造方法を説明する工程図である。
ここでは、5ピンの外部端子(1ピンのダイアイランドおよび4ピンの電極端子)を有する半導体装置の製造方法について説明するが、これに限定されるものではなく、例えば2ピン、または7ピン等の外部端子を有する半導体装置の製造方法にも適用することができる。
<ウエハ準備工程P1>
まず、図4に示すように半導体ウエハ10を準備する。半導体ウエハ10は単結晶シリコンからなり、その直径は、例えば200mmまたは300mm、その厚さ(第1の厚さ)は、例えば0.7mm以上(製造工程への投入時の値)である。半導体ウエハ10は、第1主面(表面)10x、第1主面10xにマトリックス状に区画形成された複数のチップ領域CA、複数のチップ領域CAのうちの互いに隣り合うチップ領域CA間に形成された切断領域(スクライブ領域、ダイシング領域、ダイシングライン)DL、および第1主面10xとは反対側の第2主面(裏面)を有している。
半導体ウエハ10の第1主面10xの各チップ領域CAには、これに限定されないが、複数の半導体素子と、絶縁層と配線層とをそれぞれ複数段積み重ねた多層配線層と、この多層配線層を覆うようにして形成された表面保護膜とから構成される集積回路が形成されている。上記絶縁層は、例えば酸化シリコン膜で形成されている。上記配線層は、例えばアルミニウム(Al)、タングステン(W)、または銅(Cu)などの金属膜で形成されている。上記表面保護膜は、例えば酸化シリコン膜または窒化シリコン膜等の無機絶縁膜および有機絶縁膜を積み重ねた多層膜で形成されている。また、半導体ウエハ10の第1主面10xの各チップ領域CAには、上記複数の半導体素子と電気的に接続された複数のボンディングパッド(電極パッド、表面電極)4が各チップ領域CAの各辺に沿って配置されている。これら複数のボンディングパッド4は、上記多層配線層のうちの最上層の配線からなり、上記表面保護膜にそれぞれのボンディングパッド4に対応して形成された開口部により露出している。
<バックグラインド工程P2>
次に、半導体ウエハ10の第2主面を、研削材を用いて研削することにより、半導体ウエハ10の厚さを所定の厚さ(第2の厚さ)まで薄くする。
半導体ウエハ10の第2主面の研削には、例えば図5に示すバックグラインド装置12を用いる。このバックグラインド装置12は、半導体ウエハ10を載置し、回転運動を行うチャックテーブル13を備え、チャックテーブル13の上面に対向する上方に、研削材14を保持し、回転運動を行うホイール15を備えている。
まず、半導体ウエハ10の第1主面10x側に集積回路を覆う保護テープ(バックグラインドテープ)11を貼り付ける。
次に、バックグラインド装置12に備わるチャックテーブル13の上面と半導体ウエハ10の第1主面10xとを対向させて、チャックテーブル13の上面上に保護テープ11を介して半導体ウエハ10を載置する。
次に、チャックテーブル13を回転運動させ、研削材(例えばダイヤモンド砥石)14を保持するホイール15を回転運動させる。このような状況下において、半導体ウエハ10の第2主面10yにスラリーを供給しつつ、チャックテーブル13の回転運動およびホイール15の回転運動によって、半導体ウエハ10の第2主面10yを、研削材14を用いて研削する。これにより、半導体ウエハ10の厚さを所定の仕上がり厚さ(第2の厚さ)まで薄くし、さらに、第2主面10yに多数の研削スジを残す。その多数の研削スジの一部は視認することができる。この研削において用いる研削材14の粗さは、例えば♯320〜♯4000であり、♯2000を中心値とする周辺範囲が好適である。半導体ウエハ10の仕上がり厚さ(第2の厚さ)は、例えば0.1mm〜0.3mmである。
その後、半導体ウエハ10を洗浄して、半導体ウエハ10の第2主面10yに付着した研削砥粒および汚染を除去する。
図6に、研削後の半導体ウエハ10の第2主面10yの状態を説明する要部平面図を示す。半導体ウエハ10の第2主面10yには、その一部は視認できる多数の研削スジ16が残っている。例えば♯2000の研削材14により、半導体ウエハ10の第2主面10yを研削した場合、第2主面10yの面粗さは、最大高さRy(粗さ曲線から、その平均線の方向に基準長さだけを抜き取り、この抜き取り部分の平均線から最も高い山頂までの高さと最も低い谷底までの深さとの和)で表すと、例えば0.2μm程度である。
本実施の形態では、1回の研削により、半導体ウエハ10の厚さを所定の仕上がり厚さ(第2の厚さ)とし、さらに、第2主面10yに多数の研削スジ16を残した。しかし、半導体ウエハ10の厚さを、仕上がりの厚さ(第2の厚さ)に近い厚さまで薄くする第1研削(粗研削)と、所望する多数の研削スジ16を残す第2研削(仕上げ研削)の2回の研削を行ってもよい。すなわち、第1研削(粗研削)において、目の粗い研削材(例えば♯320〜♯360)14を用いることにより、半導体ウエハ10の厚さを仕上がりの厚さ(第2の厚さ)に近い厚さまで研削し、続いて、第2研削(仕上げ研削)において、第1研削(粗研削)に使用した研削材よりも目の粗さが細かい研削材(例えば♯500〜♯4000)を用いて研削する。これにより、研削に要する時間を短縮することができ、また、所望する深さおよび数の多数の研削スジ16を残すことができる。
半導体ウエハ10の第2主面10yに残る研削スジ16は、例えばスピンエッチ法、CMP(Chemical Mechanical Polishing)法などにより除去せず、半導体ウエハ10の第2主面10yに研削スジ16を残したままの状態にしておく。
<ウエハダイシング工程P3>
次に、図7に示すように、予めダイシングテープを貼り付けた環状のフレーム17を用意しておき、このダイシングテープの上面に、半導体ウエハ10の第1主面10xを上面にして半導体ウエハ10を貼着する。続いて、例えばダイヤモンド微粒を貼り付けた極薄の円形刃(ダイシングブレード)18を用いて、半導体ウエハ10を切断領域DLに沿って縦、横に切断する。半導体ウエハ10は半導体チップ2に個片化されるが、個片化された後も半導体チップ2はダイシングテープを介してフレーム17に固定されているため、整列した状態を維持している。
次に、ダイシングテープの下面側から紫外線を照射して、接着層の接着力を低下させることにより、各半導体チップ2がダイシングテープから剥がれやすくする。
<ダイボンディング工程P4>
[P4−1:基材準備工程]
次に、図8に示すように、母基板(基板、基材、母材)19を準備する。母基板19は、例えばステンレス(SUS430)または銅(Cu)などの導電性部材から成り、1つの半導体チップ2が配置される領域(チップ搭載領域DIA)がマトリックス状に区画形成された多数個取り基板である。図8では、複数のチップ搭載領域DIAからなる1つのブロックが、3つ形成された母基板19を例示している。母基板19の厚さは、例えば0.15mmである。
母基板19の上面(表面、チップ搭載面)の1つのチップ搭載領域DIAの中央部には1ピンのダイアイランド(第1電極板)3aが形成され、その周囲には複数(本実施の形態では4ピン)の電極端子(第2電極板、電極)3bが形成されている。
図9に示すように、ダイアイランド3aおよび電極端子3bは、例えば電解めっき法により金(Au)膜、ニッケル(Ni)膜、および銀(Ag)膜または金(Au)膜を下から順次形成した積層膜により構成され、ニッケル(Ni)膜がひさし状に張り出したマッシュルーム形状を有している。ダイアイランド3aおよび電極端子3bの上面(表面)は、母基板19の上面よりも高い位置にあるが、電解めっき法により形成するダイアイランド3aおよび電極端子3bは、導電性基板(金属板)をパターニングすることで形成されたリードフレームの一部からなるリードの厚さの約半分以下の厚さで形成することができる。また、ダイアイランド3aおよび電極端子3bの形状をマッシュルーム形状とすることにより、後の製造工程であるモールド工程P7において、ダイアイランド3aおよび電極端子3bのアンカー効果が期待できる。ダイアイランド3aおよび電極端子3bを構成する金(Au)膜の厚さは、例えば0.1μm以上、ニッケル(Ni)膜の厚さは、例えば50〜80μm、銀(Ag)膜または金(Au)膜の厚さは、例えば2.5μm以上である。
次に、図10〜図18を用いてダイアイランド3aおよび電極端子3bが形成された母基板19の製造方法について説明する。図10はダイアイランド3aおよび電極端子3bを有する母基板19の製造方法を説明する工程図、図11〜図18はダイアイランド3aおよび電極端子3bを有する母基板19の製造方法を説明する各製造工程における母基板の要部断面図である。
・P4−1(1):レジスト貼り付け工程〜露光工程
図11に示すように、母基板19の上面にレジスト膜20を塗布した後、このレジスト膜20に、所定のパターンが形成されたフィルムマスク21を介して紫外線を露光する。同様に、母基板19の上面と反対側の下面(裏面)にレジスト膜22を塗布した後、このレジスト膜22に、所定のパターンが形成されたフィルムマスク23を介して紫外線を露光する。
・P4−1(2):現像工程
図12に示すように、フィルムマスク21,23を除去した後、現像処理を施して、母基板19の上面に塗布されたレジスト膜20および母基板19の下面に塗布されたレジスト膜22をそれぞれパターニングする。これにより、母基板19の上面に塗布されたレジスト膜20にダイアイランド3aを形成するためのダイアイランド用の穴24a、および電極端子3bを形成するための電極端子用の穴24bを形成する。また、母基板19の下面に塗布されたレジスト膜22にガイド用の穴25を形成する。ダイアイランド用の穴24aの上面視における縦(第1方向)および横(第2方向)の寸法は、それぞれ半導体チップ2の上面視における縦(第1方向)および横(第2方向)の寸法よりも小さく形成される。
・P4−1(3):溝形成工程
図13に示すように、レジスト膜20をマスクとしたエッチングにより、ダイアイランド用の穴24aおよび電極端子用の穴24bの底部に露出した母基板19に、溝26を形成する。溝26の深さは、例えば3μmである。
・P4−1(4):金めっき工程
図14に示すように、母基板19の下面に形成されたレジスト膜22の表面を保護フィルム27で覆った後、電解めっき法により母基板19の上面に形成されたダイアイランド用の穴24aおよび電極端子用の穴24bの底部にそれぞれ金(Au)膜3Aを形成(堆積)する。金(Au)膜3Aの厚さは、例えば0.1μmである。なお、後の製造工程である母基板剥がし工程P8において、樹脂封止体7から母基板19を引き剥がす際、ダイアイランド3aまたは電極端子3bが母基板19側に残ることを防止するため、金(Au)膜3Aを形成する前に、母基板19の上面に形成されたダイアイランド用の穴24aおよび電極端子用の穴24bの底部にそれぞれ被膜33を形成してもよい。
・P4−1(5):ニッケルめっき工程
図15に示すように、さらに、電解めっき法により母基板19の上面に形成されたダイアイランド用の穴24aおよび電極端子用の穴24bの内部に、金(Au)膜3Aに接続してニッケル(Ni)膜3Bをそれぞれ形成(堆積)する。このニッケル(Ni)膜3Bは、ダイアイランド用の穴24aおよび電極端子用の穴24bの内部のみでなく、レジスト膜20の表面にも拡がって形成されるので、オーバーハング(庇のようにはみ出した部位)を有するマッシュルーム形状に形成される。ニッケル(Ni)膜3Bの厚さは、例えば60μmである。
また、ダイアイランド用の穴24aの内部に形成されるニッケル(Ni)膜3Bの上面の中央部分に、窪み(凹部)8を形成する。窪み8の縁から窪み8の底までの深さは、例えば3μm〜10μmである。この際、電極端子用の穴24bの内部に形成されるニッケル(Ni)膜3Bの上面の中央部分にも、同様に、例えば3μm〜10μmの深さを有する窪み8が形成される。
・P4−1(6):銀(または金)めっき工程
図16に示すように、さらに、電解めっき法により母基板19の上面に形成されたニッケル(Ni)膜3Bの表面形状に倣って、ニッケル(Ni)膜3Bの表面に接続して銀(Ag)膜(または金(Au)膜)3Cを形成(堆積)する。銀(Ag)膜(または金(Au)膜)3Cの厚さは、例えば3μmである。本実施の形態では、金(Au)膜3A、ニッケル(Ni)膜3B、および銀(Ag)膜(または金(Au)膜)3Cを電解めっき法により形成することについて説明したが、無電解めっき法により形成してもよい。ただし、これらめっき膜の形成速度(堆積速度)を考慮した場合には、電解めっき法を用いることが好ましい。
・P4−1(7):フレームエッチング工程
図17に示すように、母基板19の下面に形成されたレジスト膜22の表面を覆う保護フィルム27を除去した後、レジスト膜22をマスクとして母基板19をエッチングする。これにより、レジスト膜22に形成されたガイド用の穴25に対応して母基板19の外枠28を形成する。
・P4−1(8):除去工程
図18に示すように、レジスト膜20,22を除去し、余分な母基板19の一部を除去することにより、ダイアイランド3aおよび電極端子3bを有する母基板19が略完成する。
ダイアイランド3aの上面は平坦ではなく、その中央部分に窪み(凹部)8を有している。窪み8の縁から窪み8の底までの深さは、例えば3μm〜10μmである。さらに、ダイアイランド3aの上面視における縦(第1方向)および横(第2方向)の寸法は、それぞれ半導体チップ2の上面視における縦(第1方向)および横(第2方向)の寸法よりも小さく形成される。
[P4−2:ダイボンディング工程]
次に、図19に示すように、半導体チップ2の表面を円筒コレット29によって吸着し、保持した後、半導体チップ2をダイシングテープから引き剥がしてピックアップする。ピックアップされた半導体チップ2は、母基板19の上面のダイアイランド3aに搬送される。
次に、ダイアイランド3aの上面上に導電性樹脂ペースト6を滴下する。導電性樹脂ペースト6は、例えば銀(Ag)ペーストであり、その粘度は、例えば10Pa・s〜20Pa・s(5rpm)である。続いて、ダイアイランド3aの上面と半導体チップ2の裏面とを対向させて、ダイアイランド3aの上面上に導電性樹脂ペースト6を介して半導体チップ2を配置し、半導体チップ2に荷重を掛けて、半導体チップ2を固定する。
ここで、半導体チップ2の裏面に多数の研削スジ16がある状態で、ダイアイランド3aの上面上に導電性樹脂ペースト6を介して半導体チップ2を置いているので、半導体チップ2の裏面に研削スジ16がない状態よりも、毛細管現象により導電性樹脂ペースト6の濡れ性が向上する。これにより、導電性樹脂ペースト6が半導体チップ2の周辺部、特に角部に行き渡りやすくなり、導電性樹脂ペースト6の濡れ不足を解消することができる。
また、半導体チップ2の裏面にある多数の研削スジ16をつたわって、導電性樹脂ペースト6が半導体チップ2の側面に回り込み、さらに、表面張力によって、導電性樹脂ペースト6が半導体チップ2の側面に広がるようになる。その結果、ダイアイランド3aの側面への導電性樹脂ペースト6の液だれを防止することができる。
また、ダイアイランド3aの上面は平坦ではなく、その中央部分に、導電性樹脂ペースト6の液溜まり領域となる窪み8を有している。この窪み8の凝集力により、ダイアイランド3aの上面に滴下された導電性樹脂ペースト6は窪み8内に集まり、この窪み8内から溢れるものが窪み8の外に均等に流れ出す。従って、ダイアイランド3aの上面上に滴下する導電性樹脂ペースト6の供給量がばらついても、導電性樹脂ペースト6が均等に広がり、広がる範囲も安定する。これにより、半導体チップ2の裏面に多数の研削スジ16があることによる導電性樹脂ペースト6の濡れ性の向上に加えて、局所的に導電性樹脂ペースト6が多く流れる箇所がなくなるので、ダイアイランド3aの側面への導電性樹脂ペースト6の液だれをさらに防止することができる。
導電性樹脂ペースト6の粘度を高くすることにより、その広がりを抑えて、ダイアイランド3aの側面への導電性樹脂ペースト6の液だれを防止することは可能である。しかし、粘度が高くなると、逆に広がり難くなり、半導体チップ2の裏面に均一に導電性樹脂ペースト6を形成できず、半導体チップ2とダイアイランド3aとの接着不良が生じるおそれがある。
<導電性樹脂ペーストベーク工程P5>
次に、図20に示すように、複数の半導体チップ2が貼り付けられた母基板19に対して熱処理を施す。これにより、導電性樹脂ペースト6の硬化反応を促進させて、半導体チップ2とダイアイランド3aとの接着力を強くする。
<ワイヤボンディング工程P6>
次に、図21に示すように、半導体チップ2の表面の縁辺に配置された複数のボンディングパッド4と、母基板19の上面のダイアイランド3aの周囲に形成された複数の電極端子3bとを、例えば熱圧着に超音波振動を併用したネイルヘッドボンディング法(ボールボンディング法)により、複数の導電性部材5を用いてそれぞれ電気的に接続する。導電性部材5には、例えばワイヤ(金(Au)ワイヤ)を用いる。具体的には、ワイヤの先端をアーク放電により溶融して表面張力でボールを形成し、それをキャピラリ(円筒状の接続治具)によりボンディングパッド4の上面および電極端子3bの上面に、例えば120kHzの超音波振動を加えながら熱圧着する。
また、主として、正ボンディング方式(半導体チップ2のボンディングパッド4とワイヤの一部を接続した後に、電極端子3bとワイヤの他部を接続する方式)を用いるが、逆ボンディング方式(電極端子3bとワイヤの一部を接続した後に、半導体チップ2のボンディングパッド4とワイヤの他部を接続する方式)を用いても良い。
<モールド工程P7>
次に、図22に示すように、複数の半導体チップ2が配置された母基板19を金型成型機にセットし、温度を上げて液状化した封止樹脂を金型成型機に圧送して流し込み、母基板19の上面側を封止樹脂で封入して、1つの樹脂封止体(封止体)7を形成する。続いて、例えば175℃の温度で5時間の熱処理(ポストキュアベーク)を施す。これにより、複数の半導体チップ2の一部(上面および側面)、複数のダイアイランド3aの一部(側面)、複数の電極端子3bの一部(上面および側面)、および複数の導電性部材5などが母基板19の上面側を被覆する樹脂封止体7によって封止される。樹脂封止体7の厚さは、例えば400μmである。樹脂封止体7は、低応力化を図ることを目的として、例えばフェノール系硬化剤、シリコーンゴム、および多数のフィラー(例えばシリカ)などが添加されたエポキシ系の熱硬化性絶縁樹脂から成る。
<母基板剥がし工程P8>
次に、図23に示すように、樹脂封止体7から母基板19を折り曲げながら引き剥がす。これにより、樹脂封止体7の下面(裏面)から複数のダイアイランド3aおよび複数の電極端子3bのそれぞれの他部(下面、裏面、実装面)を露出させる。
<レーザーマーク工程P9>
次に、図24に示すように、レーザー30を用いて樹脂封止体7の上面に品名などを捺印する。
<パッケージダイシング工程P10>
次に、図25に示すように、ダイシングシート31を準備する。ダイシングシート31の上面には、接着層32が貼り付けられている。接着層32は、例えばアクリル系UV硬化タイプの粘着剤である。続いて、ダイシングシート31の上面に接着層32を介して、複数の半導体チップ2の一部(上面および側面)、複数のダイアイランド3aの一部(側面)、複数の電極端子3bの一部(上面および側面)、および複数の導電性部材5などを被覆した樹脂封止体7を固定する。
次に、例えばダイヤモンド微粒を貼り付けた極薄の円形刃(ダイシングブレード)を用いて、樹脂封止体7の下面側から樹脂封止体7をスクライブ領域に沿って縦(第1方向)および横(第2方向)に切断する。同時に、接着層32も上記スクライブ領域に沿って縦(第1方向)および横(第2方向)に切断する。樹脂封止体7は半導体装置(半導体パッケージ)1に個片化されるが、個片化された後も半導体装置1はダイシングシート31を介して固定されているため、整列した状態を維持している。
<パッケージ洗浄工程P11>
次に、樹脂封止体7および接着層32を切断する際に発生した屑などを除去するために、半導体装置1を洗浄する。
<UV照射工程P12>
次に、ダイシングシート31の下面側から紫外線を照射して、接着層32の接着力を低下させる。これにより、各半導体装置1がダイシングシート31から剥がれやすくなる。このダイシングシート31は、紫外線を透過することが可能な材料から成るため、紫外線を透過させることが可能である。
<ダイシングシート除去工程P13>
次に、図26に示すように、ダイシングシート31を除去することにより、個々の半導体装置1に分ける。半導体装置1の樹脂封止体7の下面には、ダイアイランド3aおよび複数の電極端子3bのそれぞれの下面(裏面、実装面)が露出している。
<選別工程P14および外観検査工程P15>
次に、製品規格に沿って選別し、さらに最終外観検査を経て製品(半導体装置1)が完成する。
<梱包工程P16>
次に、キャリアテープに予め形成されている窪みに製品(半導体装置1)を収納する。その後、例えばキャリアテープをリールに巻き取り、防湿された袋にリールを収納し、この状態で出荷する。
このように、本実施の形態によれば、半導体チップ2の裏面に多数の研削スジ16を残した状態で、ダイアイランド3aの上面上に導電性樹脂ペースト6を介して半導体チップ2を配置しているので、導電性樹脂ペースト6の濡れ性が向上し、導電性樹脂ペースト6の濡れ不足を解消することができる。
また、半導体チップ2の裏面にある多数の研削スジ16をつたわって、導電性樹脂ペースト6が半導体チップ2の側面に回り込み、さらに、表面張力によって、導電性樹脂ペースト6が半導体チップ2の側面に広がる。
また、ダイアイランド3aの上面の中央部分に、導電性樹脂ペースト6の液溜まり領域となる窪み8を設けることにより、導電性樹脂ペースト6が均等に広がり、広がる範囲も安定する。
従って、導電性樹脂ペースト6の濡れ不足を解消できると同時に、ダイアイランド3aの側面への導電性樹脂ペースト6の液だれを防止することができる。
これらにより、半導体チップ2がダイアイランド3aから剥がれにくくなり、また、ダイアイランド3aの側面をつたわって導電性樹脂ペースト6が樹脂封止体7の下面へはみ出さなくなるので、半導体装置1の信頼性の低下を抑制することができる。
(変形例)
前述した実施の形態では、本発明を5ピンの外部端子(1ピンのダイアイランド3aおよび4ピンの電極端子3b)を有する半導体装置1に適用した場合について説明したが、これに限定されるものではない。
本発明を、2ピンの外部端子を有する半導体装置に適用した例を図28および図29を用いて説明する。図28は、2ピンの外部端子(1ピンのダイアイランドおよび1ピンの電極端子)を有する半導体装置の裏面(実装面)側の要部平面図、図29は図28に示すB−B′線に沿った半導体装置の要部断面図である。
図28および図29に示すように、2ピンの外部端子を有する半導体装置(半導体パッケージ)51は、半導体チップ52、半導体チップ52が配置され、外部端子となるダイアイランド(第1電極板)53a、およびダイアイランド53aと離間して設けられ、外部端子となる電極端子(第2電極板、電極)53bから構成されている。半導体チップ52の裏面とダイアイランド53aの上面(表面)とが対向し、半導体チップ52は、導電性樹脂ペースト56を介してダイアイランド53aの上面上に配置されている。また、半導体チップ52の表面に配置されたボンディングパッド(電極パッド、表面電極)54と電極端子53bとが導電性部材55により電気的に接続されている。
さらに、半導体チップ52の一部(上面および側面)、ダイアイランド53aの一部(側面)、電極端子53bの一部(上面および側面)、および導電性部材55は樹脂封止体(封止体)57によって封止されている。しかし、樹脂封止体57の下面(裏面)からは、ダイアイランド53aおよび電極端子53bのそれぞれの他部(下面(裏面、実装面))が露出した構造となっている。
前述した実施の形態による5ピンの外部端子を有する半導体装置(半導体パッケージ)1と同様に、ダイアイランド53aの上面は平坦ではなく、その中央部分には窪み(凹部)58を有している。窪み58は、導電性樹脂ペースト56が集まる領域(液溜まり領域)である。また、半導体チップ52の裏面に、多数の研削スジが残された状態で、半導体チップ52をダイアイランド53aの上面上に配置している。これらのことから、導電性樹脂ペースト56の濡れ不足、およびダイアイランド53aの側面への導電性樹脂ペースト56の液だれを防止することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明は、電解めっき法により形成された外部端子(ダイアイランド)の上面上に、半導体チップの裏面と外部端子の上面とを対向させて、半導体チップが導電性樹脂ペーストを介して搭載された半導体装置に適用することができる。
1 半導体装置(半導体パッケージ)
2 半導体チップ
3a ダイアイランド(第1電極板)
3b 電極端子(第2電極板、電極)
3A 金(Au)膜
3B ニッケル(Ni)膜
3C 銀(Ag)膜
4 ボンディングパッド(電極パッド、表面電極)
5 導電性部材
6 導電性樹脂ペースト
7 樹脂封止体(封止体)
8 窪み(凹部)
10 半導体ウエハ
10x 第1主面(表面)
10y 第2主面(裏面)
11 保護テープ(バックグラインドテープ)
12 バックグラインド装置
13 チャックテーブル
14 研削材
15 ホイール
16 研削スジ
17 フレーム
18 円形刃(ダイシングブレード)
19 母基板(基板、基材、母材)
20 レジスト膜
21 フィルムマスク
22 レジスト膜
23 フィルムマスク
24a ダイアイランド用の穴
24b 電極端子用の穴
25 ガイド用の穴
26 溝
27 保護フィルム
28 外枠
29 円筒コレット
30 レーザー
31 ダイシングシート
32 接着層
33 被膜
51 半導体装置(半導体パッケージ)
52 半導体チップ
53a ダイアイランド(第1電極板)
53b 電極端子(第2電極板、電極)
54 ボンディングパッド(電極パッド、表面電極)
55 導電性部材
56 導電性樹脂ペースト
57 樹脂封止体(封止体)
58 窪み(凹部)
CA チップ領域
DIA チップ搭載領域
DL 切断領域(スクライブ領域、ダイシング領域、ダイシングライン)

Claims (18)

  1. 以下の工程を含むことを特徴とする半導体装置の製造方法:
    (a)第1主面、前記第1主面に設けられた複数のチップ領域、前記複数のチップ領域のうちの互いに隣り合うチップ領域間に設けられた切断領域、および前記第1主面とは反対側の第2主面を有し、第1の厚さの半導体ウエハを準備する工程;
    (b)前記半導体ウエハの前記第2主面を、研削材を用いて研削し、前記第2主面に複数の研削スジを残して、前記半導体ウエハを第2の厚さまで薄くする工程;
    (c)前記半導体ウエハの前記第2主面に前記複数の研削スジを残した状態で、前記切断領域に沿って前記半導体ウエハを切断し、半導体チップを取得する工程;
    (d)第1電極板、および前記第1電極板から離れて配置された第2電極板が形成された複数のチップ搭載領域を有し、金属から成る母基板を準備する工程;
    (e)前記半導体チップの裏面に前記複数の研削スジを残した状態で、前記半導体チップの裏面が前記第1電極板の上面と対向するように、導電性樹脂ペーストを介して前記第1電極板の上面上に前記半導体チップを配置する工程;
    (f)前記工程(e)の後、前記半導体チップのボンディングパッドと前記第2電極板とを導電性部材を介して電気的に接続する工程;
    (g)前記工程(f)の後、前記半導体チップ、前記導電性部材、前記第1電極板の一部、前記第2電極板の一部、および前記母基板の上面を樹脂で封止することにより、樹脂封止体を形成する工程;
    (h)前記工程(g)の後、前記樹脂封止体から前記母基板を剥離し、前記樹脂封止体から前記第1電極板の下面および前記第2電極板の下面を露出する工程。
  2. 請求項1記載の半導体装置の製造方法において、
    前記研削材の粗さは、♯320〜♯4000であることを特徴とする半導体装置の製造方法。
  3. 請求項1記載の半導体装置の製造方法において、
    前記研削材の粗さは、♯2000であることを特徴とする半導体装置の製造方法。
  4. 請求項1記載の半導体装置の製造方法において、
    前記工程(c)における前記半導体チップの裏面の最大高さRyで表される面粗さは、0.2μmであることを特徴とする半導体装置の製造方法。
  5. 請求項1記載の半導体装置の製造方法において、
    前記研削材は、ダイヤモンド砥石であることを特徴とする半導体装置の製造方法。
  6. 請求項1記載の半導体装置の製造方法において、
    前記第1電極板の上面に窪みを有し、前記窪みの縁から前記窪みの底までの深さが3μm〜10μmであることを特徴とする半導体装置の製造方法。
  7. 請求項1記載の半導体装置の製造方法において、
    前記工程(e)では、前記導電性樹脂ペーストは、前記半導体チップの裏面から前記半導体チップの側面の一部にまで広がることを特徴とする半導体装置の製造方法。
  8. 請求項1記載の半導体装置の製造方法において、
    前記導電性樹脂ペーストを介して前記第1電極板の上面上に前記半導体チップを配置した際に、前記第1電極板の上面は全て前記半導体チップにより覆われることを特徴とする半導体装置の製造方法。
  9. 請求項1記載の半導体装置の製造方法において、
    前記第2電極板の上面に窪みを有し、前記窪みの縁から前記窪みの底までの深さが3μm〜10μmであることを特徴とする半導体装置の製造方法。
  10. 請求項1記載の半導体装置の製造方法において、
    前記導電性樹脂ペーストは銀ペーストであることを特徴とする半導体装置の製造方法。
  11. 請求項1記載の半導体装置の製造方法において、
    前記第1電極板および前記第2電極板は、ニッケル膜、および前記ニッケル膜上に形成した銀膜または金膜により構成されることを特徴とする半導体装置の製造方法。
  12. 樹脂封止された半導体装置であって、
    前記半導体装置は、
    第1電極板と、
    表面、前記表面に形成されたボンディングパッド、および前記表面とは反対側の裏面を有し、前記裏面が前記第1電極板の上面と対向するように、前記第1電極板の上面上に配置された半導体チップと、
    前記第1電極板と離れて配置された第2電極板と、
    前記半導体チップの表面に形成された前記ボンディングパッドと前記第2電極板の上面とを電気的に接続する導電性部材と、
    前記半導体チップおよび前記導電性部材を樹脂封止する樹脂封止体と、
    を含み、
    前記半導体チップの裏面は、導電性樹脂ペーストを介して前記第1電極板の上面と接続し、
    前記第1電極板の下面および前記第2電極板の下面は、前記樹脂封止体から露出し、
    前記第1電極板の上面に窪みを有し、前記窪みの縁から前記窪みの底までの深さが3μm〜10μmであることを特徴とする半導体装置。
  13. 請求項12記載の半導体装置において、
    前記導電性樹脂ペーストは、前記半導体チップの裏面、および前記半導体チップの側面の一部に形成されていることを特徴とする半導体装置。
  14. 請求項12記載の半導体装置において、
    前記導電性樹脂ペーストを介して前記第1電極板の上面上に前記半導体チップを配置した際に、前記第1電極板の上面は全て前記半導体チップにより覆われていることを特徴とする半導体装置。
  15. 請求項12記載の半導体装置において、
    前記半導体ウエハの裏面に、視認できる複数の研削スジが形成されていることを特徴とする半導体装置。
  16. 請求項12記載の半導体装置において、
    前記第2電極板の上面に窪みを有し、前記窪みの縁から前記窪みの底までの深さが3μm〜10μmであることを特徴とする半導体装置。
  17. 請求項12記載の半導体装置において、
    前記導電性樹脂ペーストは銀ペーストであることを特徴とする半導体装置。
  18. 請求項12記載の半導体装置において、
    前記第1電極板および前記第2電極板は、ニッケル膜、および前記ニッケル膜上に形成した銀膜または金膜により構成されることを特徴とする半導体装置。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017098315A (ja) * 2015-11-19 2017-06-01 日立マクセル株式会社 半導体装置用基板とその製造方法、および半導体装置
JP2018049894A (ja) * 2016-09-20 2018-03-29 株式会社Flosfia 半導体装置
JP2018170460A (ja) * 2017-03-30 2018-11-01 マクセルホールディングス株式会社 半導体装置の製造方法および半導体装置用基板
WO2019187183A1 (ja) * 2018-03-29 2019-10-03 アオイ電子株式会社 半導体装置
US10707388B2 (en) 2017-09-27 2020-07-07 Nichia Corporation Semiconductor device, and method for manufacturing semiconductor device
JP2021028996A (ja) * 2015-11-19 2021-02-25 マクセルホールディングス株式会社 半導体装置用基板、半導体装置

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5851916B2 (ja) * 2012-04-05 2016-02-03 ルネサスエレクトロニクス株式会社 半導体装置
JP2014203861A (ja) * 2013-04-02 2014-10-27 三菱電機株式会社 半導体装置および半導体モジュール
CN104409365B (zh) * 2014-12-23 2018-07-17 通富微电子股份有限公司 一种bga基板的制作方法
KR101747226B1 (ko) * 2016-03-16 2017-06-27 해성디에스 주식회사 반도체 패키지 기판 및 그 제조 방법
JP2018117049A (ja) * 2017-01-18 2018-07-26 株式会社ディスコ パッケージデバイスの製造方法
US10128169B1 (en) * 2017-05-12 2018-11-13 Stmicroelectronics, Inc. Package with backside protective layer during molding to prevent mold flashing failure
US10679929B2 (en) * 2017-07-28 2020-06-09 Advanced Semiconductor Engineering Korea, Inc. Semiconductor package device and method of manufacturing the same
US11289395B2 (en) * 2019-04-18 2022-03-29 Western Digital Technologies, Inc. Aperture structure on semiconductor component backside to alleviate delamination in stacked packaging
JP7235379B2 (ja) * 2019-06-19 2023-03-08 住友電工デバイス・イノベーション株式会社 電子デバイスの製造方法
CN112201640A (zh) * 2019-07-08 2021-01-08 群创光电股份有限公司 电子装置
US11562947B2 (en) * 2020-07-06 2023-01-24 Panjit International Inc. Semiconductor package having a conductive pad with an anchor flange

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002289739A (ja) * 2001-03-23 2002-10-04 Dainippon Printing Co Ltd 樹脂封止型半導体装置および半導体装置用回路部材とその製造方法
JP2008047834A (ja) * 2006-08-21 2008-02-28 Hamamatsu Photonics Kk 半導体装置および半導体装置製造方法
JP2009117435A (ja) * 2007-11-02 2009-05-28 Denso Corp 半導体装置
JP2010021330A (ja) * 2008-07-10 2010-01-28 Disco Abrasive Syst Ltd ウエーハの加工方法
JP2010283066A (ja) * 2009-06-03 2010-12-16 Mitsubishi Electric Corp 半導体装置とその製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6359357U (ja) 1986-10-06 1988-04-20
JP3562311B2 (ja) * 1998-05-27 2004-09-08 松下電器産業株式会社 リードフレームおよび樹脂封止型半導体装置の製造方法
US7042068B2 (en) * 2000-04-27 2006-05-09 Amkor Technology, Inc. Leadframe and semiconductor package made using the leadframe
JP4611569B2 (ja) * 2001-05-30 2011-01-12 ルネサスエレクトロニクス株式会社 リードフレーム及び半導体装置の製造方法
JP2004126622A (ja) 2003-11-26 2004-04-22 Sanyo Electric Co Ltd 表示装置
JP4638382B2 (ja) 2006-06-05 2011-02-23 田中貴金属工業株式会社 接合方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002289739A (ja) * 2001-03-23 2002-10-04 Dainippon Printing Co Ltd 樹脂封止型半導体装置および半導体装置用回路部材とその製造方法
JP2008047834A (ja) * 2006-08-21 2008-02-28 Hamamatsu Photonics Kk 半導体装置および半導体装置製造方法
JP2009117435A (ja) * 2007-11-02 2009-05-28 Denso Corp 半導体装置
JP2010021330A (ja) * 2008-07-10 2010-01-28 Disco Abrasive Syst Ltd ウエーハの加工方法
JP2010283066A (ja) * 2009-06-03 2010-12-16 Mitsubishi Electric Corp 半導体装置とその製造方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017098315A (ja) * 2015-11-19 2017-06-01 日立マクセル株式会社 半導体装置用基板とその製造方法、および半導体装置
JP2021028996A (ja) * 2015-11-19 2021-02-25 マクセルホールディングス株式会社 半導体装置用基板、半導体装置
JP7339231B2 (ja) 2015-11-19 2023-09-05 マクセル株式会社 半導体装置用基板、半導体装置
JP2018049894A (ja) * 2016-09-20 2018-03-29 株式会社Flosfia 半導体装置
JP2018170460A (ja) * 2017-03-30 2018-11-01 マクセルホールディングス株式会社 半導体装置の製造方法および半導体装置用基板
JP7075571B2 (ja) 2017-03-30 2022-05-26 マクセル株式会社 半導体装置の製造方法および半導体装置用基板
US10707388B2 (en) 2017-09-27 2020-07-07 Nichia Corporation Semiconductor device, and method for manufacturing semiconductor device
WO2019187183A1 (ja) * 2018-03-29 2019-10-03 アオイ電子株式会社 半導体装置
JP2019176066A (ja) * 2018-03-29 2019-10-10 アオイ電子株式会社 半導体装置

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