JP5851888B2 - 半導体装置の製造方法および半導体装置 - Google Patents
半導体装置の製造方法および半導体装置 Download PDFInfo
- Publication number
- JP5851888B2 JP5851888B2 JP2012046330A JP2012046330A JP5851888B2 JP 5851888 B2 JP5851888 B2 JP 5851888B2 JP 2012046330 A JP2012046330 A JP 2012046330A JP 2012046330 A JP2012046330 A JP 2012046330A JP 5851888 B2 JP5851888 B2 JP 5851888B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- electrode plate
- semiconductor chip
- manufacturing
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 271
- 238000004519 manufacturing process Methods 0.000 title claims description 76
- 239000011347 resin Substances 0.000 claims description 108
- 229920005989 resin Polymers 0.000 claims description 108
- 238000000034 method Methods 0.000 claims description 78
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 60
- 239000000758 substrate Substances 0.000 claims description 60
- 238000000227 grinding Methods 0.000 claims description 58
- 230000008569 process Effects 0.000 claims description 48
- 238000007789 sealing Methods 0.000 claims description 39
- 239000010931 gold Substances 0.000 claims description 37
- 229910052759 nickel Inorganic materials 0.000 claims description 21
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 20
- 229910052737 gold Inorganic materials 0.000 claims description 20
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 16
- 229910052709 silver Inorganic materials 0.000 claims description 16
- 239000004332 silver Substances 0.000 claims description 16
- 229910003460 diamond Inorganic materials 0.000 claims description 9
- 239000010432 diamond Substances 0.000 claims description 9
- 229910052751 metal Inorganic materials 0.000 claims description 8
- 239000002184 metal Substances 0.000 claims description 8
- 238000005520 cutting process Methods 0.000 claims description 7
- 230000003746 surface roughness Effects 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 19
- 239000000463 material Substances 0.000 description 12
- 238000009713 electroplating Methods 0.000 description 10
- 230000001681 protective effect Effects 0.000 description 10
- 239000000853 adhesive Substances 0.000 description 8
- 230000001070 adhesive effect Effects 0.000 description 8
- 239000012790 adhesive layer Substances 0.000 description 8
- 238000007747 plating Methods 0.000 description 7
- 239000002245 particle Substances 0.000 description 6
- 239000006061 abrasive grain Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000007788 liquid Substances 0.000 description 4
- 230000033001 locomotion Effects 0.000 description 4
- 238000000465 moulding Methods 0.000 description 4
- 238000002360 preparation method Methods 0.000 description 4
- 238000009736 wetting Methods 0.000 description 4
- 235000001674 Agaricus brunnescens Nutrition 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000008393 encapsulating agent Substances 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000003082 abrasive agent Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 230000001186 cumulative effect Effects 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000018109 developmental process Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000000945 filler Substances 0.000 description 2
- 239000010419 fine particle Substances 0.000 description 2
- 238000007689 inspection Methods 0.000 description 2
- 230000001678 irradiating effect Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 239000000843 powder Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 1
- 241000587161 Gomphocarpus Species 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010891 electric arc Methods 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000010330 laser marking Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 239000002923 metal particle Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical compound C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 description 1
- 239000003960 organic solvent Substances 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- ISWSIDIOOBJBQZ-UHFFFAOYSA-N phenol group Chemical group C1(=CC=CC=C1)O ISWSIDIOOBJBQZ-UHFFFAOYSA-N 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229920002379 silicone rubber Polymers 0.000 description 1
- 239000004945 silicone rubber Substances 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 239000002002 slurry Substances 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 229910001220 stainless steel Inorganic materials 0.000 description 1
- 239000010935 stainless steel Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000009281 ultraviolet germicidal irradiation Methods 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/568—Temporary substrate used as encapsulation process aid
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/83385—Shape, e.g. interlocking features
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1204—Optical Diode
- H01L2924/12041—LED
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1204—Optical Diode
- H01L2924/12042—LASER
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
- H01L2924/1815—Shape
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Die Bonding (AREA)
Description
≪半導体装置について≫
本発明の実施の形態による半導体装置について、図1〜図3を用いて説明する。図1は半導体装置の表面側の樹脂封止体を透かした要部平面図、図2は半導体装置の裏面(実装面)側の要部平面図、図3は図1に示すA−A′線に沿った半導体装置の要部断面図である。
次に、本発明の一実施の形態による5ピンの外部端子を有する半導体装置の製造方法を図4〜図27を用いて工程順に説明する。
まず、図4に示すように半導体ウエハ10を準備する。半導体ウエハ10は単結晶シリコンからなり、その直径は、例えば200mmまたは300mm、その厚さ(第1の厚さ)は、例えば0.7mm以上(製造工程への投入時の値)である。半導体ウエハ10は、第1主面(表面)10x、第1主面10xにマトリックス状に区画形成された複数のチップ領域CA、複数のチップ領域CAのうちの互いに隣り合うチップ領域CA間に形成された切断領域(スクライブ領域、ダイシング領域、ダイシングライン)DL、および第1主面10xとは反対側の第2主面(裏面)を有している。
次に、半導体ウエハ10の第2主面を、研削材を用いて研削することにより、半導体ウエハ10の厚さを所定の厚さ(第2の厚さ)まで薄くする。
次に、図7に示すように、予めダイシングテープを貼り付けた環状のフレーム17を用意しておき、このダイシングテープの上面に、半導体ウエハ10の第1主面10xを上面にして半導体ウエハ10を貼着する。続いて、例えばダイヤモンド微粒を貼り付けた極薄の円形刃(ダイシングブレード)18を用いて、半導体ウエハ10を切断領域DLに沿って縦、横に切断する。半導体ウエハ10は半導体チップ2に個片化されるが、個片化された後も半導体チップ2はダイシングテープを介してフレーム17に固定されているため、整列した状態を維持している。
[P4−1:基材準備工程]
次に、図8に示すように、母基板(基板、基材、母材)19を準備する。母基板19は、例えばステンレス(SUS430)または銅(Cu)などの導電性部材から成り、1つの半導体チップ2が配置される領域(チップ搭載領域DIA)がマトリックス状に区画形成された多数個取り基板である。図8では、複数のチップ搭載領域DIAからなる1つのブロックが、3つ形成された母基板19を例示している。母基板19の厚さは、例えば0.15mmである。
図11に示すように、母基板19の上面にレジスト膜20を塗布した後、このレジスト膜20に、所定のパターンが形成されたフィルムマスク21を介して紫外線を露光する。同様に、母基板19の上面と反対側の下面(裏面)にレジスト膜22を塗布した後、このレジスト膜22に、所定のパターンが形成されたフィルムマスク23を介して紫外線を露光する。
図12に示すように、フィルムマスク21,23を除去した後、現像処理を施して、母基板19の上面に塗布されたレジスト膜20および母基板19の下面に塗布されたレジスト膜22をそれぞれパターニングする。これにより、母基板19の上面に塗布されたレジスト膜20にダイアイランド3aを形成するためのダイアイランド用の穴24a、および電極端子3bを形成するための電極端子用の穴24bを形成する。また、母基板19の下面に塗布されたレジスト膜22にガイド用の穴25を形成する。ダイアイランド用の穴24aの上面視における縦(第1方向)および横(第2方向)の寸法は、それぞれ半導体チップ2の上面視における縦(第1方向)および横(第2方向)の寸法よりも小さく形成される。
図13に示すように、レジスト膜20をマスクとしたエッチングにより、ダイアイランド用の穴24aおよび電極端子用の穴24bの底部に露出した母基板19に、溝26を形成する。溝26の深さは、例えば3μmである。
図14に示すように、母基板19の下面に形成されたレジスト膜22の表面を保護フィルム27で覆った後、電解めっき法により母基板19の上面に形成されたダイアイランド用の穴24aおよび電極端子用の穴24bの底部にそれぞれ金(Au)膜3Aを形成(堆積)する。金(Au)膜3Aの厚さは、例えば0.1μmである。なお、後の製造工程である母基板剥がし工程P8において、樹脂封止体7から母基板19を引き剥がす際、ダイアイランド3aまたは電極端子3bが母基板19側に残ることを防止するため、金(Au)膜3Aを形成する前に、母基板19の上面に形成されたダイアイランド用の穴24aおよび電極端子用の穴24bの底部にそれぞれ被膜33を形成してもよい。
図15に示すように、さらに、電解めっき法により母基板19の上面に形成されたダイアイランド用の穴24aおよび電極端子用の穴24bの内部に、金(Au)膜3Aに接続してニッケル(Ni)膜3Bをそれぞれ形成(堆積)する。このニッケル(Ni)膜3Bは、ダイアイランド用の穴24aおよび電極端子用の穴24bの内部のみでなく、レジスト膜20の表面にも拡がって形成されるので、オーバーハング(庇のようにはみ出した部位)を有するマッシュルーム形状に形成される。ニッケル(Ni)膜3Bの厚さは、例えば60μmである。
図16に示すように、さらに、電解めっき法により母基板19の上面に形成されたニッケル(Ni)膜3Bの表面形状に倣って、ニッケル(Ni)膜3Bの表面に接続して銀(Ag)膜(または金(Au)膜)3Cを形成(堆積)する。銀(Ag)膜(または金(Au)膜)3Cの厚さは、例えば3μmである。本実施の形態では、金(Au)膜3A、ニッケル(Ni)膜3B、および銀(Ag)膜(または金(Au)膜)3Cを電解めっき法により形成することについて説明したが、無電解めっき法により形成してもよい。ただし、これらめっき膜の形成速度(堆積速度)を考慮した場合には、電解めっき法を用いることが好ましい。
図17に示すように、母基板19の下面に形成されたレジスト膜22の表面を覆う保護フィルム27を除去した後、レジスト膜22をマスクとして母基板19をエッチングする。これにより、レジスト膜22に形成されたガイド用の穴25に対応して母基板19の外枠28を形成する。
図18に示すように、レジスト膜20,22を除去し、余分な母基板19の一部を除去することにより、ダイアイランド3aおよび電極端子3bを有する母基板19が略完成する。
次に、図19に示すように、半導体チップ2の表面を円筒コレット29によって吸着し、保持した後、半導体チップ2をダイシングテープから引き剥がしてピックアップする。ピックアップされた半導体チップ2は、母基板19の上面のダイアイランド3aに搬送される。
次に、図20に示すように、複数の半導体チップ2が貼り付けられた母基板19に対して熱処理を施す。これにより、導電性樹脂ペースト6の硬化反応を促進させて、半導体チップ2とダイアイランド3aとの接着力を強くする。
次に、図21に示すように、半導体チップ2の表面の縁辺に配置された複数のボンディングパッド4と、母基板19の上面のダイアイランド3aの周囲に形成された複数の電極端子3bとを、例えば熱圧着に超音波振動を併用したネイルヘッドボンディング法(ボールボンディング法)により、複数の導電性部材5を用いてそれぞれ電気的に接続する。導電性部材5には、例えばワイヤ(金(Au)ワイヤ)を用いる。具体的には、ワイヤの先端をアーク放電により溶融して表面張力でボールを形成し、それをキャピラリ(円筒状の接続治具)によりボンディングパッド4の上面および電極端子3bの上面に、例えば120kHzの超音波振動を加えながら熱圧着する。
次に、図22に示すように、複数の半導体チップ2が配置された母基板19を金型成型機にセットし、温度を上げて液状化した封止樹脂を金型成型機に圧送して流し込み、母基板19の上面側を封止樹脂で封入して、1つの樹脂封止体(封止体)7を形成する。続いて、例えば175℃の温度で5時間の熱処理(ポストキュアベーク)を施す。これにより、複数の半導体チップ2の一部(上面および側面)、複数のダイアイランド3aの一部(側面)、複数の電極端子3bの一部(上面および側面)、および複数の導電性部材5などが母基板19の上面側を被覆する樹脂封止体7によって封止される。樹脂封止体7の厚さは、例えば400μmである。樹脂封止体7は、低応力化を図ることを目的として、例えばフェノール系硬化剤、シリコーンゴム、および多数のフィラー(例えばシリカ)などが添加されたエポキシ系の熱硬化性絶縁樹脂から成る。
次に、図23に示すように、樹脂封止体7から母基板19を折り曲げながら引き剥がす。これにより、樹脂封止体7の下面(裏面)から複数のダイアイランド3aおよび複数の電極端子3bのそれぞれの他部(下面、裏面、実装面)を露出させる。
次に、図24に示すように、レーザー30を用いて樹脂封止体7の上面に品名などを捺印する。
次に、図25に示すように、ダイシングシート31を準備する。ダイシングシート31の上面には、接着層32が貼り付けられている。接着層32は、例えばアクリル系UV硬化タイプの粘着剤である。続いて、ダイシングシート31の上面に接着層32を介して、複数の半導体チップ2の一部(上面および側面)、複数のダイアイランド3aの一部(側面)、複数の電極端子3bの一部(上面および側面)、および複数の導電性部材5などを被覆した樹脂封止体7を固定する。
次に、樹脂封止体7および接着層32を切断する際に発生した屑などを除去するために、半導体装置1を洗浄する。
次に、ダイシングシート31の下面側から紫外線を照射して、接着層32の接着力を低下させる。これにより、各半導体装置1がダイシングシート31から剥がれやすくなる。このダイシングシート31は、紫外線を透過することが可能な材料から成るため、紫外線を透過させることが可能である。
次に、図26に示すように、ダイシングシート31を除去することにより、個々の半導体装置1に分ける。半導体装置1の樹脂封止体7の下面には、ダイアイランド3aおよび複数の電極端子3bのそれぞれの下面(裏面、実装面)が露出している。
次に、製品規格に沿って選別し、さらに最終外観検査を経て製品(半導体装置1)が完成する。
次に、キャリアテープに予め形成されている窪みに製品(半導体装置1)を収納する。その後、例えばキャリアテープをリールに巻き取り、防湿された袋にリールを収納し、この状態で出荷する。
前述した実施の形態では、本発明を5ピンの外部端子(1ピンのダイアイランド3aおよび4ピンの電極端子3b)を有する半導体装置1に適用した場合について説明したが、これに限定されるものではない。
2 半導体チップ
3a ダイアイランド(第1電極板)
3b 電極端子(第2電極板、電極)
3A 金(Au)膜
3B ニッケル(Ni)膜
3C 銀(Ag)膜
4 ボンディングパッド(電極パッド、表面電極)
5 導電性部材
6 導電性樹脂ペースト
7 樹脂封止体(封止体)
8 窪み(凹部)
10 半導体ウエハ
10x 第1主面(表面)
10y 第2主面(裏面)
11 保護テープ(バックグラインドテープ)
12 バックグラインド装置
13 チャックテーブル
14 研削材
15 ホイール
16 研削スジ
17 フレーム
18 円形刃(ダイシングブレード)
19 母基板(基板、基材、母材)
20 レジスト膜
21 フィルムマスク
22 レジスト膜
23 フィルムマスク
24a ダイアイランド用の穴
24b 電極端子用の穴
25 ガイド用の穴
26 溝
27 保護フィルム
28 外枠
29 円筒コレット
30 レーザー
31 ダイシングシート
32 接着層
33 被膜
51 半導体装置(半導体パッケージ)
52 半導体チップ
53a ダイアイランド(第1電極板)
53b 電極端子(第2電極板、電極)
54 ボンディングパッド(電極パッド、表面電極)
55 導電性部材
56 導電性樹脂ペースト
57 樹脂封止体(封止体)
58 窪み(凹部)
CA チップ領域
DIA チップ搭載領域
DL 切断領域(スクライブ領域、ダイシング領域、ダイシングライン)
Claims (18)
- 以下の工程を含むことを特徴とする半導体装置の製造方法:
(a)第1主面、前記第1主面に設けられた複数のチップ領域、前記複数のチップ領域のうちの互いに隣り合うチップ領域間に設けられた切断領域、および前記第1主面とは反対側の第2主面を有し、第1の厚さの半導体ウエハを準備する工程;
(b)前記半導体ウエハの前記第2主面を、研削材を用いて研削し、前記第2主面に複数の研削スジを残して、前記半導体ウエハを第2の厚さまで薄くする工程;
(c)前記半導体ウエハの前記第2主面に前記複数の研削スジを残した状態で、前記切断領域に沿って前記半導体ウエハを切断し、半導体チップを取得する工程;
(d)上面に窪みを有する第1電極板、および前記第1電極板から離れて配置された第2電極板が形成された複数のチップ搭載領域を有し、金属から成る母基板を準備する工程;
(e)前記半導体チップの裏面に前記複数の研削スジを残した状態で、前記半導体チップの裏面が前記第1電極板の前記上面と対向するように、導電性樹脂ペーストを介して前記第1電極板の上面上に前記半導体チップを配置する工程;
(f)前記工程(e)の後、前記半導体チップのボンディングパッドと前記第2電極板とを導電性部材を介して電気的に接続する工程;
(g)前記工程(f)の後、前記半導体チップ、前記導電性部材、前記第1電極板の一部、前記第2電極板の一部、および前記母基板の上面を樹脂で封止することにより、樹脂封止体を形成する工程;
(h)前記工程(g)の後、前記樹脂封止体から前記母基板を剥離し、前記樹脂封止体から前記第1電極板の下面および前記第2電極板の下面を露出する工程、
前記工程(e)の際、前記導電性樹脂ペーストの幅は、断面視において、かつ前記半導体チップの裏面に沿った方向において、前記第1電極板の前記上面の幅よりも大きい。 - 請求項1記載の半導体装置の製造方法において、
前記研削材の粗さは、♯320〜♯4000であることを特徴とする半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記研削材の粗さは、♯2000であることを特徴とする半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記工程(c)における前記半導体チップの裏面の最大高さRyで表される面粗さは、0.2μmであることを特徴とする半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記研削材は、ダイヤモンド砥石であることを特徴とする半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記第1電極板の上面の前記窪みの縁から前記窪みの底までの深さが3μm〜10μmであることを特徴とする半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記工程(e)では、前記導電性樹脂ペーストは、前記半導体チップの裏面から前記半導体チップの側面の一部にまで広がることを特徴とする半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記導電性樹脂ペーストを介して前記第1電極板の上面上に前記半導体チップを配置した際に、前記第1電極板の上面は全て前記半導体チップにより覆われ、
前記第1電極板は、平面視において前記半導体チップと重なり、
前記第1電極板は、平面視において前記半導体チップの外周辺の内側に位置し、
前記導電性樹脂ペーストの面積は、平面視において前記第1電極板の面積より大きいことを特徴とする半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記第2電極板の上面に窪みを有し、前記窪みの縁から前記窪みの底までの深さが3μm〜10μmであることを特徴とする半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記導電性樹脂ペーストは銀ペーストであることを特徴とする半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記第1電極板および前記第2電極板は、ニッケル膜、および前記ニッケル膜上に形成した銀膜または金膜により構成されることを特徴とする半導体装置の製造方法。 - 樹脂封止された半導体装置であって、
前記半導体装置は、
第1電極板と、
表面、前記表面に形成されたボンディングパッド、および前記表面とは反対側の裏面を有し、前記裏面が前記第1電極板の上面と対向するように、前記第1電極板の上面上に配置された半導体チップと、
前記第1電極板と離れて配置された第2電極板と、
前記半導体チップの表面に形成された前記ボンディングパッドと前記第2電極板の上面とを電気的に接続する導電性部材と、
前記半導体チップおよび前記導電性部材を樹脂封止する樹脂封止体と、
を含み、
前記半導体チップの裏面は、導電性樹脂ペーストを介して前記第1電極板の上面と接続し、
前記第1電極板の下面および前記第2電極板の下面は、前記樹脂封止体から露出し、
前記第1電極板の上面に窪みを有し、前記窪みの縁から前記窪みの底までの深さが3μm〜10μmであることを特徴とする半導体装置。 - 請求項12記載の半導体装置において、
前記導電性樹脂ペーストは、前記半導体チップの裏面、および前記半導体チップの側面の一部に形成されていることを特徴とする半導体装置。 - 請求項12記載の半導体装置において、
前記導電性樹脂ペーストを介して前記第1電極板の上面上に前記半導体チップを配置した際に、前記第1電極板の上面は全て前記半導体チップにより覆われていることを特徴とする半導体装置。 - 請求項12記載の半導体装置において、
前記半導体チップの裏面に、視認できる複数の研削スジが形成されていることを特徴とする半導体装置。 - 請求項12記載の半導体装置において、
前記第2電極板の上面に窪みを有し、前記窪みの縁から前記窪みの底までの深さが3μm〜10μmであることを特徴とする半導体装置。 - 請求項12記載の半導体装置において、
前記導電性樹脂ペーストは銀ペーストであることを特徴とする半導体装置。 - 請求項12記載の半導体装置において、
前記第1電極板および前記第2電極板は、ニッケル膜、および前記ニッケル膜上に形成した銀膜または金膜により構成されることを特徴とする半導体装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012046330A JP5851888B2 (ja) | 2012-03-02 | 2012-03-02 | 半導体装置の製造方法および半導体装置 |
US13/767,512 US8710663B2 (en) | 2012-03-02 | 2013-02-14 | Method of manufacturing semiconductor device and semiconductor device |
CN201310082571.XA CN103295923B (zh) | 2012-03-02 | 2013-03-01 | 制造半导体器件的方法和半导体器件 |
US14/244,072 US9000595B2 (en) | 2012-03-02 | 2014-04-03 | Method of manufacturing semiconductor device and semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012046330A JP5851888B2 (ja) | 2012-03-02 | 2012-03-02 | 半導体装置の製造方法および半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013183055A JP2013183055A (ja) | 2013-09-12 |
JP5851888B2 true JP5851888B2 (ja) | 2016-02-03 |
Family
ID=49042379
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012046330A Expired - Fee Related JP5851888B2 (ja) | 2012-03-02 | 2012-03-02 | 半導体装置の製造方法および半導体装置 |
Country Status (3)
Country | Link |
---|---|
US (2) | US8710663B2 (ja) |
JP (1) | JP5851888B2 (ja) |
CN (1) | CN103295923B (ja) |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5851916B2 (ja) | 2012-04-05 | 2016-02-03 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP2014203861A (ja) * | 2013-04-02 | 2014-10-27 | 三菱電機株式会社 | 半導体装置および半導体モジュール |
CN104409365B (zh) * | 2014-12-23 | 2018-07-17 | 通富微电子股份有限公司 | 一种bga基板的制作方法 |
JP6806436B2 (ja) * | 2015-11-19 | 2021-01-06 | マクセルホールディングス株式会社 | 半導体装置用基板とその製造方法、および半導体装置 |
JP7339231B2 (ja) * | 2015-11-19 | 2023-09-05 | マクセル株式会社 | 半導体装置用基板、半導体装置 |
KR101747226B1 (ko) * | 2016-03-16 | 2017-06-27 | 해성디에스 주식회사 | 반도체 패키지 기판 및 그 제조 방법 |
JP6980179B2 (ja) * | 2016-09-20 | 2021-12-15 | 株式会社Flosfia | 半導体装置 |
JP2018117049A (ja) * | 2017-01-18 | 2018-07-26 | 株式会社ディスコ | パッケージデバイスの製造方法 |
JP7075571B2 (ja) * | 2017-03-30 | 2022-05-26 | マクセル株式会社 | 半導体装置の製造方法および半導体装置用基板 |
US10128169B1 (en) * | 2017-05-12 | 2018-11-13 | Stmicroelectronics, Inc. | Package with backside protective layer during molding to prevent mold flashing failure |
US10679929B2 (en) * | 2017-07-28 | 2020-06-09 | Advanced Semiconductor Engineering Korea, Inc. | Semiconductor package device and method of manufacturing the same |
JP7057488B2 (ja) | 2017-09-27 | 2022-04-20 | 日亜化学工業株式会社 | 半導体装置及び半導体装置の製造方法 |
JP6630390B2 (ja) * | 2018-03-29 | 2020-01-15 | アオイ電子株式会社 | 半導体装置 |
CN111834438B (zh) * | 2019-04-18 | 2024-05-31 | 西部数据技术公司 | 半导体部件背侧上用于减轻堆叠封装中的分层的孔结构 |
JP7235379B2 (ja) * | 2019-06-19 | 2023-03-08 | 住友電工デバイス・イノベーション株式会社 | 電子デバイスの製造方法 |
CN112201640A (zh) * | 2019-07-08 | 2021-01-08 | 群创光电股份有限公司 | 电子装置 |
US11562947B2 (en) * | 2020-07-06 | 2023-01-24 | Panjit International Inc. | Semiconductor package having a conductive pad with an anchor flange |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6359357U (ja) | 1986-10-06 | 1988-04-20 | ||
JP3562311B2 (ja) * | 1998-05-27 | 2004-09-08 | 松下電器産業株式会社 | リードフレームおよび樹脂封止型半導体装置の製造方法 |
US7042068B2 (en) * | 2000-04-27 | 2006-05-09 | Amkor Technology, Inc. | Leadframe and semiconductor package made using the leadframe |
JP2002289739A (ja) * | 2001-03-23 | 2002-10-04 | Dainippon Printing Co Ltd | 樹脂封止型半導体装置および半導体装置用回路部材とその製造方法 |
JP4611569B2 (ja) * | 2001-05-30 | 2011-01-12 | ルネサスエレクトロニクス株式会社 | リードフレーム及び半導体装置の製造方法 |
JP2004126622A (ja) | 2003-11-26 | 2004-04-22 | Sanyo Electric Co Ltd | 表示装置 |
JP4638382B2 (ja) | 2006-06-05 | 2011-02-23 | 田中貴金属工業株式会社 | 接合方法 |
JP2008047834A (ja) * | 2006-08-21 | 2008-02-28 | Hamamatsu Photonics Kk | 半導体装置および半導体装置製造方法 |
JP4780085B2 (ja) * | 2007-11-02 | 2011-09-28 | 株式会社デンソー | 半導体装置 |
JP2010021330A (ja) * | 2008-07-10 | 2010-01-28 | Disco Abrasive Syst Ltd | ウエーハの加工方法 |
JP5428542B2 (ja) * | 2009-06-03 | 2014-02-26 | 三菱電機株式会社 | 半導体装置とその製造方法 |
-
2012
- 2012-03-02 JP JP2012046330A patent/JP5851888B2/ja not_active Expired - Fee Related
-
2013
- 2013-02-14 US US13/767,512 patent/US8710663B2/en active Active
- 2013-03-01 CN CN201310082571.XA patent/CN103295923B/zh not_active Expired - Fee Related
-
2014
- 2014-04-03 US US14/244,072 patent/US9000595B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US9000595B2 (en) | 2015-04-07 |
US8710663B2 (en) | 2014-04-29 |
US20130228930A1 (en) | 2013-09-05 |
US20140210091A1 (en) | 2014-07-31 |
JP2013183055A (ja) | 2013-09-12 |
CN103295923B (zh) | 2018-01-09 |
CN103295923A (zh) | 2013-09-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5851888B2 (ja) | 半導体装置の製造方法および半導体装置 | |
US10707176B2 (en) | Method of manufacturing semiconductor package | |
KR100517075B1 (ko) | 반도체 소자 제조 방법 | |
US9269671B2 (en) | Semiconductor device manufacturing method and semiconductor device | |
KR100693664B1 (ko) | Wl-csp용 충전 페이스트 구조물 및 프로세스 | |
JP5798834B2 (ja) | 半導体装置の製造方法 | |
TWI550729B (zh) | Semiconductor device manufacturing method and semiconductor device | |
TW200834859A (en) | Partially patterned lead frames and methods of making and using the same in semiconductor packaging | |
US8884447B2 (en) | Semiconductor device and method of manufacturing the same | |
CN102034720B (zh) | 芯片封装方法 | |
TWI732924B (zh) | 研磨元件、研磨輪及使用所述研磨輪製造半導體封裝的方法 | |
JP2005340431A (ja) | 半導体装置の製造方法 | |
US11088054B2 (en) | Lead frame and method for manufacturing the same | |
JP2002016022A (ja) | 半導体装置の製造方法 | |
JP2006245459A (ja) | 半導体装置の製造方法 | |
CN114446804A (zh) | 用于制造半导体封装结构的方法和系统 | |
AU2004273128A1 (en) | Method and device for contacting semiconductor chips | |
KR100948999B1 (ko) | 반도체 패키지 제조 방법 | |
JP3707451B2 (ja) | 樹脂封止型半導体装置の製造方法 | |
JP5555065B2 (ja) | 半導体装置およびその製造方法 | |
JP2003324177A (ja) | リードフレームの製造方法および半導体装置 | |
JP2014050871A (ja) | 半導体装置の製造方法 | |
JP2004096096A (ja) | 半導体装置の製造方法 | |
JP2011171433A (ja) | 半導体装置の製造方法および半導体装置 | |
KR20060028117A (ko) | 반도체 패키지의 다이 부착방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140813 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150417 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150519 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150713 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20151117 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20151203 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5851888 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |