WO2019187183A1 - 半導体装置 - Google Patents

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WO2019187183A1
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勝大 高尾
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アオイ電子株式会社
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Definitions

  • the present invention relates to a semiconductor device.
  • a semiconductor device in which a first conductor on which a semiconductor chip is mounted and a second conductor connected to the semiconductor chip by bonding wires are spaced apart and the whole is sealed with a sealing resin.
  • the first conductor and the second conductor have a rectangular shape in plan view, and one side surface facing each other is disposed at an equidistant position from the other conductor over the entire length of the opposite side. (See Patent Document 1).
  • the opposing side surfaces of the first conductor and the second conductor are arranged at positions closest to the other conductor over the entire length of the opposing surfaces.
  • the parasitic capacitance between the conductor and the second conductor is increased. For this reason, for example, when applied to a high-frequency circuit such as high-speed data communication, deterioration and loss of circuit characteristics such as impedance deviation and response speed delay occur.
  • a semiconductor device includes a semiconductor element, an element conductor having an element mounting surface on which the semiconductor element is mounted, and an element conductor disposed apart from the element conductor and connected to the upper part.
  • a connection conductor having a surface, a connection line connecting the semiconductor element and the connection surface of the connection conductor, the semiconductor element, the element conductor, the connection conductor, and the connection line.
  • a parasitic capacitance reducing structure is provided on at least one of the opposing side surfaces of the element conductor and the connection conductor, which are arranged to face each other, with a sealing resin for sealing.
  • the parasitic capacitance reducing structure is provided on an upper side of at least one of the element conductor and the connection conductor.
  • the parasitic capacitance reducing structure is provided in a column shape from the upper side to the lower surface of at least one of the element conductor and the connection conductor. It is preferable.
  • the parasitic capacitance reducing structure has a minimum distance between the opposing surfaces determined at the closest first position closest to the other conductor side.
  • the distance between the opposing surfaces at the second position different from the first position is preferably an opposing surface having a larger dimension than that.
  • the opposing surface having the parasitic capacitance reducing structure is preferably a flat surface or a curved surface.
  • the parasitic capacitance reducing structure is a structure in which at least one of the element conductor and the connection conductor has a polygonal shape in plan view,
  • the conductor having the polygonal shape has a first opposing surface closest to the other conductor side and the other second opposing surface, and the distance between the opposing surfaces determined by the second opposing surface is the first opposing surface. It is preferable that the dimension is larger than the distance between the opposing surfaces determined by the opposing surfaces.
  • the parasitic capacitance reducing structure is a structure in which at least one of the element conductor and the connection conductor has an arc shape in plan view,
  • the conductor having the arc shape has a first opposing surface closest to the other conductor side and having a minimum distance between the opposing surfaces, and a second opposing surface other than the first opposing surface, and the second opposing surface. It is preferable that the distance between the opposed surfaces be larger than the minimum distance between the opposed surfaces.
  • the parasitic capacitance reducing structure has concavities and convexities formed continuously on the first opposing surface and the second opposing surface.
  • a semiconductor device in the semiconductor device according to any one of the first to eighth aspects, the area of the element mounting surface of the element conductor is formed smaller than the area of the semiconductor element in plan view, It is preferable that the outer peripheral side surface of the semiconductor element is disposed outside the outer peripheral side surface of the element mounting surface.
  • a semiconductor device includes a semiconductor element, an element conductor having an element mounting surface on which the semiconductor element is mounted on the upper part, and a space apart from the element conductor, and connected to the upper part.
  • connection conductor having a surface, a connection line connecting the semiconductor element and the connection surface of the connection conductor, the semiconductor element, the element conductor, the connection conductor, and the connection line.
  • a semiconductor device in the semiconductor device according to the tenth aspect, includes a semiconductor element, an element conductor having an element mounting surface on which the semiconductor element is mounted, and an element conductor disposed apart from the element conductor and connected to the upper part.
  • a connection conductor having a surface, a connection line connecting the semiconductor element and the connection surface of the connection conductor, the semiconductor element, the element conductor, the connection conductor, and the connection line.
  • the element conductor and the connection conductor are formed on the sealing resin interposed between the opposing side surfaces. It is preferable to further have a groove.
  • the parasitic capacitance between the element conductor and the connection conductor can be reduced.
  • FIG. 1A and 1B show a first embodiment of a semiconductor device of the present invention
  • FIG. 1A is a sectional view of the semiconductor device
  • FIG. 1B is a bottom view of FIG. 1A viewed from below.
  • FIG. FIG. 2 is a view for explaining a method of manufacturing the semiconductor device shown in FIG. 1, and FIGS. 2 (a) to 2 (e) are cross-sectional views of members in the respective steps.
  • FIG. 3 shows a second embodiment of the semiconductor device of the present invention
  • FIG. 3A is a sectional view of the semiconductor device
  • FIG. 3B is a bottom view of FIG. 3A viewed from below.
  • FIG. FIG. 4 is a view for explaining a method of manufacturing the semiconductor device shown in FIG. 3, and FIGS.
  • FIG. 4 (a) to 4 (c) are cross-sectional views of the respective members in the respective steps.
  • FIG. 4D is an enlarged view of the region A in FIG.
  • FIG. 5 shows a third embodiment of the semiconductor device of the present invention
  • FIG. 5 (a) is a cross-sectional view of the semiconductor device
  • FIG. 5 (b) is a view of FIG. 5 (a) viewed from below.
  • FIG. 5C is a second bottom view of FIG. 5A viewed from below.
  • FIG. 6 is a cross-sectional view showing a fourth embodiment of the semiconductor device of the present invention.
  • FIG. 7 is a sectional view showing a fifth embodiment of the semiconductor device of the present invention.
  • FIG. 8 is a bottom view of the semiconductor device according to the sixth embodiment of the present invention as seen from the bottom surface side.
  • FIG. 9 is a bottom view of the semiconductor device according to the seventh embodiment of the present invention as seen from below.
  • FIG. 10 is a bottom view of the semiconductor device according to the eighth embodiment of the present invention as seen from below.
  • FIG. 11 shows a ninth embodiment of the semiconductor device of the present invention, and is a bottom view of the semiconductor device as viewed from below.
  • 12 shows a semiconductor device according to a tenth embodiment of the present invention, FIG. 12A is a sectional view of the semiconductor device, and FIG. 12B is a bottom view of FIG. 12A viewed from below. It is.
  • FIGS. 1A and 1B show a first embodiment of a semiconductor device of the present invention
  • FIG. 1A is a sectional view of the semiconductor device
  • FIG. 1B is a bottom view of FIG. 1A viewed from below.
  • the semiconductor device 10 includes a semiconductor element 11, an element conductor 30 on which the semiconductor element 11 is mounted, a connection conductor 40, a bonding wire 12 that connects the electrode pad 11 a of the semiconductor element 11 and the connection conductor 40, and the entirety. And a sealing resin 14 for sealing.
  • the semiconductor element 11 has an electrode pad 11a on the upper surface and has a substantially rectangular parallelepiped shape.
  • the element conductor 30 is made of, for example, a conductive metal such as copper, and includes a column portion 31 and an element flange 32.
  • the element flange 32 has a shape that is slightly larger than the column portion 31, and the outer peripheral side surface thereof protrudes from the outer peripheral side surface of the column portion 31.
  • the column portion 31 and the element collar portion 32 have a hexagonal similar shape in plan view.
  • the connection conductor 40 is made of, for example, a conductive metal such as copper, and includes a column portion 41 and a connection flange portion 42 that is slightly larger than the column portion 41.
  • the element conductor 30 and the connection conductor 40 are formed of a plating layer formed by electroforming plating or the like, or a lead frame.
  • an element mounting surface 32a on which the semiconductor element 11 is mounted is provided on the upper surface of the element flange 32 of the element conductor 30 opposite to the column part 31 side. Yes.
  • the element mounting surface 32 a is the entire area of the upper surface of the element flange 32.
  • the periphery of the element collar 32 is formed in an arc shape.
  • the thickness (height) of the element flange 32 is formed to be thinner than the thickness (height) of the column portion 31.
  • the upper surface of the connection flange portion 42 of the connection conductor 40 on the side opposite to the column portion 41 side is a bonding surface 42a to which the bonding wire 12 is connected.
  • the bonding surface 42 a is the entire area of the upper surface of the connecting collar 42.
  • the periphery of the element collar 32 is formed in an arc shape.
  • the thickness (height) of the connecting collar portion 42 is formed to be thinner than the thickness (height) of the column portion 41.
  • the thickness of the column portion 31 of the element conductor 30 and the thickness of the column portion 41 of the connection conductor 40 are substantially the same. Further, the thickness of the element collar 32 of the element conductor 30 and the thickness of the connection collar 42 of the connection conductor 40 are substantially the same. Therefore, the total thickness of the element conductor 30 and the total thickness of the connection conductor 40 are substantially the same. The total thickness of each of the element conductor 30 and the connection conductor 40 is about 20 ⁇ m to 80 ⁇ m.
  • One end of the bonding wire 12 is bonded to the electrode pad 11 a of the semiconductor element 11, and the other end of the bonding wire 12 is bonded to substantially the center of the bonding surface 42 a of the connection conductor 40.
  • the bottom surface of the semiconductor element 11 mounted on the element mounting surface 32a of the element flange 32 of the element conductor 30 has an area larger than the area of the element mounting surface 32a.
  • the semiconductor element 11 is disposed so as to protrude from the outer periphery of the element mounting surface 32 a of the element flange 32.
  • the area of the element mounting surface 32a of the element conductor 30 is formed smaller than the area of the bottom surface of the semiconductor element 11, and the outer peripheral side surface of the semiconductor element 11 is disposed outside the outer peripheral side surface of the element mounting surface 32a.
  • the size of the element mounting surface 32 a of the element conductor 30 may be the same as the bottom area of the semiconductor element 11 or larger than the area of the semiconductor element 11. That is, the outer peripheral side surface of the semiconductor element 11 may be flush with the outer peripheral side surface of the element mounting surface 32 a of the element conductor 30. The outer peripheral side surface of the semiconductor element 11 may be disposed inside the outer peripheral side surface of the element mounting surface 32 a of the element conductor 30.
  • the sealing resin 14 seals the element conductor 30, the connection conductor 40, the semiconductor element 11, and the bonding wire 12.
  • the lower surface 31a of the column portion 31 of the element conductor 30 opposite to the element flange 32 and the surface of the column portion 41 of the connection conductor 40 opposite to the connection flange 42 are provided.
  • the lower surface 41 a is substantially flush with the lower surface 14 a of the sealing resin 14 and is exposed from the lower surface 14 a of the sealing resin 14.
  • an epoxy resin can be used as the sealing resin 14.
  • a low dielectric constant such as an epoxy resin having a relative dielectric constant (Dk) of 3.5 or less for a frequency of 1 to 10 GHz and a dielectric loss tangent (Df) of 0.01 or less for a frequency of 1 to 10 GHz. It is preferable to use the rate material Low k.
  • the element flange 32 of the element conductor 30 has a tapered polygonal side surface facing the connecting conductor 40 in a top view, and the distal end surface 32b. And inclined surfaces 32c disposed on both sides of the tip surface 32b.
  • the inclined surfaces 32c adjacent to the front end surface 32b of the element flange 32 are inclined in a direction away from the opposing connection conductor 40 from the front end surface 32b to the side surface 32d.
  • the connecting collar portion 42 of the connecting conductor 40 has a tip surface 42b and inclined surfaces 42c arranged on both sides of the tip surface 42b.
  • the inclined surfaces 42c adjacent to the front end surface 42b of the connecting collar 42 are each in a direction away from the opposing element conductor 30 in proportion to the distance from the front end surface 42b from the front end surface 42b to the side surface 42d. Inclined.
  • the distal end surface 32b of the element flange 32 of the element conductor 30 and the distal end surface 42b of the connection flange 42 of the connection conductor 40 are arranged in parallel.
  • the distance between the terminals of the tip end surface 32 b of the element flange 32 of the element conductor 30 and the tip end face 42 b of the connection flange 42 of the connection conductor 40 is the minimum terminal distance between the element conductor 30 and the connection conductor 40.
  • Distance Lmin In other words, the distal end surface 32b of the element collar 32 of the element conductor 30 and the distal end surface 42b of the connection collar 42 of the connection conductor 40 are the closest surfaces to the other conductor. Yes.
  • the inter-terminal distance between the inclined surface 32c of the element flange 32 of the element conductor 30 and the inclined surface 42c of the connection flange 42 of the connection conductor 40 is equal to or greater than the minimum inter-terminal distance Lmin, and the element conductor 30.
  • the inclined surface 32c of the element flange 32 and the inclined surface 42c of the connection flange 42 of the connecting conductor 40 are arranged non-parallel. Further, the distance between the terminals of the column portion 31 of the element conductor 30 and the column portion 41 of the connection conductor 40 is larger than the minimum inter-terminal distance Lmin.
  • the area of each of the tip surface 32b of the device collar 32 and the tip surface 42b of the connection collar 42 is small, and inclined surfaces 32c and 42c are formed on both sides of the tip surface 32b and the tip surface 42, respectively. ing. Therefore, the parasitic capacitance between the element conductor 30 and the connection conductor 40 in the semiconductor device 10 of the above embodiment has a structure in which an inclined surface is not provided on the side surface where the element conductor 30 and the connection conductor 40 face each other, that is, the element The distance between the surfaces where the connecting conductor 30 and the connecting conductor 40 face each other is smaller than the fixed structure at the minimum inter-terminal distance Lmin.
  • the tip surface 32b of the element flange 32 and the inclined surface disposed on both sides of the tip surface 32b, which are opposite side surfaces of the element conductor 30 facing the connection conductor 40. 32c constitutes a parasitic capacitance reduction structure Rpc.
  • the leading end surface 42b of the connecting collar 42 which is the opposite side surface of the connecting conductor 40 facing the element conductor 30, and the inclined surface 42c arranged on both sides of the leading end surface 42b are parasitic capacitance reducing structures Rpc. Is configured.
  • the area of the tip surface 32b of the element conductor 30 positioned at the minimum inter-terminal distance Lmin is smaller than the total area of the adjacent inclined surfaces 32c.
  • the area of the tip end surface 32b of the element conductor 30 only needs to be smaller than the entire area of the side surface facing the connecting conductor 40, that is, the tip end face 32b and the entire inclined surfaces 32c on both sides.
  • the area of the tip end surface 42b of the connecting conductor 40 located at the minimum inter-terminal distance Lmin is preferably smaller than the total area of the adjacent inclined surfaces 42c.
  • the area of the front end surface 42b of the connecting conductor 40 only needs to be smaller than the entire area of the side surface facing the element conductor 30, that is, the entire front end surface 42b and the adjacent inclined surfaces 42c.
  • the element flange 32 of the element conductor 30 protrudes from the column part 31. Further, the connecting collar portion 42 of the connecting conductor 40 protrudes from the column portion 41. For this reason, the element conductor 30 and the connection conductor 40 have a structure that is difficult to be pulled out of the sealing resin 14 due to the anchor effect.
  • the inter-terminal distance which is the distance between the opposing side surfaces of the column portion 31 of the element conductor 30 and the column portion 41 of the connection conductor 40, is the same as the tip end surface 32 b of the element flange portion 32 of the element conductor 30. It is larger than the minimum inter-terminal distance Lmin between the front end surface 42 b of the connecting collar portion 42 of the connecting conductor 40.
  • the amount of the sealing resin 14 filled between the terminals of the column part 31 of the element conductor 30 and the column part 41 of the connecting conductor 40 increases, and cracks in the sealing resin 14 during this period are suppressed. Can do.
  • the lower surface 31a of the column portion 31 of the element conductor 30 and the lower surface 41a of the column portion 41 of the connection conductor 40 are mounted by being soldered to connection pads on the circuit board.
  • FIG. 2 is a view for explaining a method of manufacturing the semiconductor device shown in FIG. 1, and FIGS. 2 (a) to 2 (e) are cross-sectional views of members in the respective steps.
  • a substrate 61 such as a stainless steel plate or a copper plate having a size capable of arranging the semiconductor devices 10 in a lattice shape is prepared.
  • the thickness of the substrate 61 is, for example, about 0.1 mm to 0.5 mm.
  • Photoresist films 62 a and 62 b are formed on the front and back surfaces of the substrate 61.
  • the photoresist film 62 a has a thickness corresponding to the thickness of the column portion 31 of the element conductor 30 and the thickness of the column portion 41 of the connection conductor 40.
  • the thickness of the photoresist film 62b is not particularly limited, and may be the same as the thickness of the photoresist film 62a or a thickness different from the thickness of the photoresist film 62a.
  • the photoresist films 62a and 62b may be positive type or negative type.
  • the photoresist film 62a on the upper surface side of the substrate 61 is exposed and developed using a mask (not shown), and the photoresist film 62a is patterned. That is, the opening 63a is formed in the region of the photoresist film 62a where the element conductor 30 is formed, and the opening 63b is formed in the region where the connection conductor 40 is formed. Thereafter, a surface treatment such as oxide film removal is performed on the region of the substrate 61 exposed from the photoresist film 62a.
  • the element conductor 30 and the connection conductor 40 are formed by electroforming plating.
  • the plating layer formed by electroforming exceeds the thickness of the photoresist film 62 a, and the thickness from the surface of the photoresist film 62 a is the thickness of the element flange 32 of the element conductor 30 and the connection flange of the connection conductor 40. It is formed to be the same as the thickness of the portion 42.
  • the growth of the plating layer formed on the surface of the photoresist film 62a is isotropic.
  • the plating layer formed above the photoresist film 62a protrudes to the outer peripheral side of the plating layer formed in the region of the thickness of the photoresist film 62a, and the outer peripheral edge on the upper surface side has a cross section. It is formed in an arc shape.
  • the element conductor 30 having the column portion 31 and the element flange 32 and the connection conductor 40 having the column portion 41 and the connection flange 42 are formed.
  • the photoresist films 62a and 62b are removed.
  • the semiconductor element 11 is die-bonded to the element mounting surface 32 a of the element flange 32 of the element conductor 30.
  • the bonding wire 12 is bonded to the electrode pad 11 a of the semiconductor element 11 and the bonding surface 42 a of the connecting collar 42 of the connecting conductor 40.
  • the sealing resin 14 is molded on the element conductor 30 and the connecting conductor 40 side of the substrate 61, and the whole is sealed. Sealing with the sealing resin 14 is performed so as to cover the entire one surface side of the substrate 61 including the semiconductor element 11, the bonding wire 12, the element conductor 30 and the connection conductor 40. Then, the substrate 61 is peeled off or removed from the element conductor 30 on which the semiconductor element 11 is mounted and the connection conductor 40 to which the bonding wire 12 is bonded. Thereafter, the sealing resin 14 is cut along the dicing line Dcl to obtain the individual semiconductor devices 10 shown in FIG.
  • the semiconductor device 10 is illustrated in which the parasitic capacitance reducing structure Rpc is formed on the side surface of the element conductor 30 and the connection conductor 40 facing the other conductor.
  • the semiconductor device 10 in which the parasitic capacitance reduction structure Rpc is formed only in one of the element conductor 30 and the connection conductor 40 may be used.
  • the top view shape of the element collar portion 32 and the cross-sectional shape of the column portion 31 are hexagons, they may be polygons other than hexagons.
  • the connection conductor 40, and the top view shape of the connection collar 42 and the cross-sectional shape of the column portion 41 are hexagons, but may be polygons other than hexagons.
  • top view shape of the element collar 32 and the cross-sectional shape of the column portion 31 may be different polygons.
  • connection conductor 40 and the top view shape of the connection collar portion 42 and the cross-sectional shape of the column portion 41 may be different polygons.
  • inclined surfaces 32c and 42c which comprise the parasitic capacitance reduction structure Rpc were illustrated as a structure inclined linearly, you may make it curved or stepped.
  • the semiconductor device 10 includes an element conductor 30 on which the semiconductor element 11 is mounted and a connection conductor 40 having a bonding wire 12 connected to the semiconductor element 11, and the element conductor 30 and the connection conductor facing each other.
  • a parasitic capacitance reduction structure Rpc is provided on at least one of the 40 opposing surfaces 32b and 42b.
  • the parasitic capacitance reducing structure Rpc is formed by the tip surface 32b of the element flange 32 of the element conductor 30 and the inclined surfaces 32c adjacent to the tip surface 32b.
  • the parasitic capacitance reducing structure Rpc is formed by the tip surface 42b of the element flange 42 of the connection conductor 40 and the inclined surfaces 42c adjacent to the tip surface 42b.
  • the areas of the tip surface 32b of the element collar 32 and the tip surface 42b of the connection collar 42 are small, and inclined surfaces 32c and 42c are formed on both sides of the tip surfaces 32b and 42b.
  • the inter-terminal distance between the column portion 31 of the element conductor 30 and the column portion 41 of the connection conductor 40 is such that the tip end face 32b of the element flange 32 of the element conductor 30 and the connection flange 42 of the connection conductor 40 are connected. It is larger than the minimum distance Lmin between the tip surfaces 42b of the terminals. For this reason, the parasitic capacitance between the element conductor 30 and the connection conductor 40 can be reduced.
  • the parasitic capacitance reducing structure Rpc of each of the element conductor 30 and the connection conductor 40 is configured by the element flange 32 or the connection flange 42 protruding from the upper part of each of the column portions 31 and 41.
  • the entire thickness of the element conductor 30 including the column portion 31 or the entire thickness of the connecting conductor 40 including the column portion 41 is thicker than the structure constituting the parasitic capacitance reducing structure Rpc. Is thin. For this reason, the parasitic capacitance can be further reduced.
  • the inter-terminal distance between the column portion 31 of the element conductor 30 and the column portion 41 of the connection conductor 40 is such that the tip end surface 32b of the element flange 32 of the element conductor 30 and the connection flange of the connection conductor 40 are connected. It is larger than the minimum distance Lmin between the terminals 42 and the tip surface 42b. For this reason, the structure is difficult to pull out from the sealing resin 14 due to the anchor effect. Further, the amount of the sealing resin 14 filled between the terminals of the column portion 31 of the element conductor 30 and the column portion 41 of the connecting conductor 40 increases, and cracks of the sealing resin 14 during this period can be suppressed. it can.
  • the area of the element mounting surface 32a of the element conductor 30 is formed smaller than the area (bottom area) of the semiconductor element 11, and the outer peripheral side surface of the semiconductor element 11 is the outer peripheral side surface of the element mounting surface 32a. Arranged outside. As described above, the size of the semiconductor device 10 can be reduced by setting the size of the element mounting surface 32 a of the element conductor 30 to be smaller than that of the semiconductor element 11.
  • FIG. 3 shows a second embodiment of the semiconductor device of the present invention
  • FIG. 3A is a sectional view of the semiconductor device
  • FIG. 3B is a bottom view of FIG. 3A viewed from below.
  • FIG. In FIG. 3B illustration of the semiconductor element 11 and the bonding wire 12 is omitted.
  • the second embodiment has a parasitic capacitance reduction structure Rpc different from that of the first embodiment, but the other configurations are the same as those of the first embodiment. Accordingly, the parasitic capacitance reduction structure Rpc of the second embodiment will be mainly described below.
  • the element conductor 130 includes the column portion 131 and the element flange 132 provided in a shape protruding from the column portion 131
  • the connection conductor 140 includes the column portion 141 and the column conductor 141.
  • a connecting collar 142 provided in a shape protruding from above the column part 141.
  • the semiconductor element 11 is mounted on the element mounting surface 132a of the element collar 132 of the element conductor 130, and bonded to the bonding surface 142a of the connection collar 142 of the connection conductor 140.
  • the wire 12 is bonded.
  • the lower surface 131a of the column portion 131 of the element conductor 130 and the lower surface 141a of the column portion 141 of the connecting conductor 140 are substantially flush with the lower surface 14a of the sealing resin 14, and are exposed from the lower surface 14a of the sealing resin 14. is doing.
  • the column portions 131 and 141 of the element conductors 130 and 140 have outer peripheral edges 131 b and 141 b exposed from the sealing resin 14 that are edged in a circular arc shape in cross section. .
  • the side surface of the element conductor 130 facing the connection conductor 140 of the element collar 132 is formed as a curved surface 132c that is curved in an arc shape in plan view.
  • the curved surface 132 c is disposed at a position where the substantially central portion 132 c 1 of the pair of side surfaces 132 d of the element conductor 130 is closest to the connection conductor 140.
  • the side surface of the connecting conductor 140 facing the element conductor 130 of the connecting collar 142 is formed as a curved surface 142c that is curved in an arc shape in plan view.
  • the curved surface 142 c is disposed at a position where the substantially center part 142 c 1 of the pair of side surfaces 142 d of the connecting conductor 140 is closest to the connecting conductor 140. Therefore, the inter-terminal distance between the center portion 132c1 of the curved surface 132c and the central portion 142c1 of the curved surface 142c is the smallest minimum inter-terminal distance Lmin among the inter-terminal distances between the element conductor 130 and the connecting conductor 140. .
  • the curved surfaces 132c and 142c are arcuate in plan view, the arcuate shape includes arcuate shapes such as an ellipse, a parabola, and an exponential curve in addition to a perfect circle.
  • the distance between the terminals of the element conductor 130 and the connection conductor 140 is away from the center portion 132c1 of the curved surface 132c and the center portion 142c1 of the curved surface 142c in the vertical direction of FIG. It increases gradually according to. Accordingly, the parasitic capacitance between the element conductor 130 and the connection conductor 140 in the semiconductor device 10 of the second embodiment is the same distance (minimum terminal) over the entire width of the side surface where the element conductor 130 and the connection conductor 140 face each other. The distance is smaller than the structure of the comparative example extended by the distance Lmin).
  • the curved surface 132c of the element flange 32 which is the side surface of the element conductor 130 facing the connection conductor 40, constitutes a parasitic capacitance reduction structure Rpc.
  • the curved surface 142c which is the side surface of the connection conductor 140 facing the element conductor 130, constitutes a parasitic capacitance reduction structure Rpc.
  • the method of manufacturing the semiconductor device 10 of the second embodiment is a method other than the method of forming the outer peripheral edges 131b and 141b in which the lower end sides of the column portion 131 of the element conductor 130 and the column portion 141 of the connecting conductor 140 are edged. This is the same as the method for manufacturing the semiconductor device 10 of the first embodiment. Therefore, hereinafter, a method of forming the outer peripheral edge 131b of the element conductor 130 and the outer peripheral edge 141b of the connecting conductor 140 will be described.
  • FIG. 4 is a view for explaining a method of manufacturing the semiconductor device shown in FIG. 3, and FIGS. 4 (a) to 4 (c) are cross-sectional views of members in the respective steps.
  • FIG. 4D is an enlarged view of the region A in FIG.
  • a substrate 61 is prepared, and photoresist films 62 a and 62 b are formed on both the front and back surfaces of the substrate 61.
  • the photoresist films 62a and 62b may be either a positive type or a negative type, but the following description will be made assuming that the negative type is used.
  • a glass substrate 71 serving as a mask is disposed on the photoresist film 62a.
  • a light shielding region 72 having the same shape as the column portion 131 of the element conductor 130 and a light shielding region 73 having the same shape as the column portion 41 of the connecting conductor 40 are formed on the glass substrate 71.
  • the formation method of the element conductor 130 and the connection conductor 140 is the same.
  • a method for forming the element conductor 130 will be described as a representative.
  • FIG. 4D is an enlarged view of the region A in FIG.
  • the light shielding region 72 having the same shape as the column portion 131 of the element conductor 130 of the glass substrate 71 is a region that shields 100%.
  • the light transmission region between the element flange 132 of the element conductor 130 and the connection flange 142 of the connection conductor 140 is approximately 100% light transmittance, in other words, a light shielding ratio approximately 0%.
  • An intermediate light shielding region 75 is provided between the light shielding region 72 and the light transmitting region 74.
  • the intermediate light-shielding region 75 is formed by arranging the light-shielding films in the form of dots and spaced apart from each other, or by making the density and thickness of the light-shielding film smaller than the light-shielding region 72.
  • the change rate of the light blocking rate in the intermediate light blocking region 75 is set so that the change in the light blocking rate in the vicinity of the light transmitting region 74 is larger than the change rate of the light blocking rate in the vicinity of the light blocking region 72.
  • the light shielding rate at the boundary portion of the intermediate light shielding region 75 in contact with the light shielding region 72 is the largest.
  • the photoresist film 62a when the photoresist film 62a is developed, as shown in FIG. 4B, the photoresist film 62a is connected to the lower surface 131a side of the column portion 131 of the element conductor 130 (see FIG. 4C) and connected. On the lower surface 141a side (see FIG. 4C) of the column portion 141 of the conductor 140, openings 63a and 63b that gently descend toward the inner side are formed.
  • the element conductor 130 and the connection conductor 140 each have a parasitic capacitance reduction structure Rpc.
  • the parasitic capacitance reducing structures Rpc of the element conductor 130 and the connection conductor 140 are provided in the element flange 132 and the connection flange 142 having outer peripheral surfaces larger than the outer peripheral surfaces of the column portions 131 and 141.
  • the area of the element mounting surface 132a of the element conductor 130 is formed smaller than the area of the semiconductor element 11, and the outer peripheral side surface of the semiconductor element 11 is disposed outside the outer peripheral side surface of the element mounting surface 132a. ing.
  • the outer peripheral side surface of the semiconductor element 11 may be flush with the outer peripheral side surface of the element mounting surface 132a of the element conductor 130. Further, the outer peripheral side surface of the semiconductor element 11 may be arranged inside the outer peripheral side surface of the element mounting surface 132a of the element conductor 130. Therefore, the second embodiment also has the same effects as the effects (1) to (3) of the first embodiment.
  • FIG. 5 shows a third embodiment of the semiconductor device of the present invention
  • FIG. 5 (a) is a cross-sectional view of the semiconductor device
  • FIG. 5 (b) is a view of FIG. 5 (a) viewed from below
  • FIG. 5C is a second bottom view of FIG. 5A viewed from below.
  • each of the element conductor 230 and the connection conductor 240 does not have a flange portion, and has a columnar structure as a whole. Have.
  • FIG. 5A is a cross-sectional view of the semiconductor device
  • FIG. 5 (b) is a view of FIG. 5 (a) viewed from below
  • FIG. 5C is a second bottom view of FIG. 5A viewed from below.
  • each of the element conductor 230 and the connection conductor 240 does not have a flange portion, and has a columnar structure as a whole. Have.
  • FIG. 5A shows a cross-sectional view of the semiconductor device
  • FIG. 5 (b) is
  • each of the element conductor 230 and the connection conductor 240 has a lower surface having tip surfaces 230a and 240a and a pair of inclined surfaces 230b and 240b, as in the first embodiment. It has a polygonal shape. Inclined surfaces 230b on both sides of the tip surface 230a of the element conductor 230 constitute a parasitic capacitance reducing structure Rpc. Further, the inclined surfaces 240b on both sides of the front end surface 240a in the connecting conductor 240 constitute a parasitic capacitance reducing structure Rpc.
  • the element conductor 230 and the connection conductor 240 have arc-shaped side surfaces facing each other, like the element flange 132 and the connection flange 142 of the second embodiment. It is good also as a structure which has the curved surfaces 230c and 240c which curve in the direction. In this structure, each of the curved surface 230c of the element conductor 230 and the curved surface 240c of the connecting conductor 240 constitutes a parasitic capacitance reducing structure Rpc.
  • Other configurations of the third embodiment are the same as those of the first embodiment, and the corresponding members are denoted by the same reference numerals and description thereof is omitted.
  • the element conductor 230 and the connection conductor 240 each have a parasitic capacitance reduction structure Rpc.
  • the area of the element conductor 230 is smaller than the area of the semiconductor element 11 in a top view, and the outer peripheral side surface of the semiconductor element 11 is disposed outside the outer peripheral side surface of the element conductor 230.
  • the outer peripheral side surface of the semiconductor element 11 may be flush with the outer peripheral side surface of the element mounting surface 232a of the element conductor 230.
  • the outer peripheral side surface of the semiconductor element 11 may be disposed inside the outer peripheral side surface of the element mounting surface 232a of the element conductor 230. Therefore, the third embodiment has the same effects as the effects (1) and (3) of the first embodiment.
  • FIG. 6 is a cross-sectional view showing a fourth embodiment of the semiconductor device of the present invention.
  • the element conductor 330 and the connection conductor 340 each have no flange portion and have a columnar structure as a whole.
  • the semiconductor device 10 of the fourth embodiment is different from the third embodiment in that the element conductor 330 and the connection conductor 340 have outer peripheral edges 330b and 340b edged on the lower surface 330a side and 340a side, respectively. Is to have.
  • the element conductor 330 and the connection conductor 340 each have a parasitic capacitance reduction structure Rpc.
  • the area of the element conductor 330 is smaller than the area of the semiconductor element 11, and the outer peripheral side surface of the semiconductor element 11 is disposed outside the outer peripheral side surface of the element conductor 330.
  • the outer peripheral side surface of the semiconductor element 11 may be flush with the outer peripheral side surface of the element mounting surface 332a of the element conductor 330.
  • the outer peripheral side surface of the semiconductor element 11 may be arranged inside the outer peripheral side surface of the element mounting surface 332 a of the element conductor 330. Accordingly, the same effects as the effects (1) and (3) of the first embodiment are obtained.
  • FIG. 7 is a sectional view showing a fifth embodiment of the semiconductor device of the present invention.
  • the element conductor 430 and the connection conductor 440 do not have a flange portion, respectively, and the element conductor 430 and the connection conductor 430 are connected.
  • Each of the conductors 440 has an inverted trapezoidal cross section. That is, the element conductor 430 has a tapered surface 430b that gradually rises from the lower surface 430a toward the connection conductor 440, and a tapered surface that gradually rises in the opposite direction from the lower surface 430a to the connection conductor 440 side. 430c.
  • the element conductor 430 has a tapered surface 430 b that increases in distance from the connection conductor 440 in the direction away from the semiconductor element 11.
  • the connecting conductor 440 has a tapered surface 440b that gradually rises from the lower surface 440a toward the element conductor 430, and a tapered surface that gradually rises in the opposite direction from the lower surface 430a to the element conductor 430 side. 440c.
  • the connection conductor 440 has a tapered surface 440b whose distance from the element conductor 430 side increases in the direction away from the bonding surface.
  • the element conductor 430 and the connection conductor 440 have inclined surfaces 430b and 440b facing each other.
  • the inclined surfaces 430 b and 440 b are slopes that spread from the conductor lower surfaces 430 a and 440 a to the upper side of the drawing, that is, toward the semiconductor mounting surface (element mounting surface 432 a) and the bonding surface.
  • the distance between a pair of opposing sides (sides extending in the direction of the depth of the paper in FIG. 7) where the semiconductor mounting surface and the bonding surface oppose each other is the same as the minimum inter-terminal distance Lmin of the comparative structure, between the inclined surfaces 430b and 440b.
  • the distance gradually increases (increases gradually) along the direction from the semiconductor mounting surface and the bonding surface toward the lower surfaces 430a and 440a. Therefore, the parasitic capacitance between the element conductor 430 and the connection conductor 440 is smaller than that of the comparative structure.
  • the element conductor 430 and the connection conductor 440 having the inclined surfaces 430b and 440b constituting the parasitic capacitance reduction structure Rpc in the fifth embodiment are tapered polygonal shapes shown in FIG. Alternatively, the curved surface shown in FIG.
  • the taper angle ⁇ of the taper surfaces 430b and 430c and the taper surfaces 440b and 440c is preferably about 30 ° to 60 ° with respect to the lower surface 14a of the sealing resin 14. When the taper angle ⁇ is larger than about 60 °, the pulling force from the sealing resin 14 becomes small.
  • the sealing resin material is used for the taper surfaces 430b and 430c of the element conductor 430 and the taper surfaces 440b and 440c of the connection conductor 440. It becomes difficult to flow into the lower surface side, and cracks are likely to occur in the sealing resin 14.
  • the manufacturing method of the element conductor 430 having the tapered surfaces 430b and 430c and the connecting conductor 440 having the tapered surfaces 440b and 440c can use the method according to the second embodiment.
  • the intermediate light shielding region 75 of the glass substrate 71 is formed. It is formed so that the change rate of the light shielding rate is uniform from the intermediate light shielding region 75 side to the light transmitting region 74 side.
  • the fifth embodiment has the same effects as the effects (1) and (3) of the first embodiment.
  • the first conductor there exists an effect similar to the effect (2) of embodiment.
  • the outer peripheral side surface of the semiconductor element 11 may be flush with the outer peripheral side surface of the element mounting surface 432a of the element conductor 430. Further, the outer peripheral side surface of the semiconductor element 11 may be disposed inside the outer peripheral side surface of the element mounting surface 432a of the element conductor 430.
  • FIG. 8 shows a sixth embodiment of the semiconductor device of the present invention, and is a first bottom view of the semiconductor device as seen from the bottom surface side.
  • the element conductor 530 and the connection conductor 540 shown in FIG. 8 have a plurality of fine irregularities 531a and 541a formed continuously on the outer peripheral side surfaces 531 and 541, respectively.
  • the element conductor 530 and the connection conductor 540 are each provided with fine irregularities 531a on the outer peripheral side surface including the outer peripheral side surface of the tapered portion or the curved surface as shown in FIG. 5 (b) or FIG. 5 (c).
  • 541a have a continuous structure.
  • the regions where the outer peripheral side surface 531 of the element conductor 530 in which the fine irregularities 531a and 541a are formed and the outer peripheral side surface 541 of the connecting conductor 540 face each other constitute a parasitic capacitance reducing structure Rpc.
  • each of the fine irregularities 531a and 541a is illustrated as a relatively large size in order to make the shape easy to understand, but in practice, it is preferable to make the size smaller than this.
  • corrugations 531a and 541a are illustrated as the shape where the front-end
  • the element conductor 530 and the connection conductor 540 are obtained by forming the mask patterns of the element conductor 530 and the connection conductor 540 into shapes in which fine irregularities 531a and 541a are formed on the outer peripheral side surfaces 531 and 541, respectively. It can be manufactured by a method similar to that of the first embodiment.
  • Each of the element conductor 530 and the connection conductor 540 has a columnar structure as a whole, or is composed of a flange portion having fine irregularities 531a and 541a and a column portion provided below the flange portion. Or can be structured. Other configurations of the sixth embodiment are the same as those of the first embodiment.
  • the element conductor 530 and the connection conductor 540 each have a parasitic capacitance reducing structure Rpc. Further, in the top view, the area of the element conductor 530 is formed smaller than the area of the semiconductor element 11, and the outer peripheral side surface of the semiconductor element 11 is disposed outside the outer peripheral side surface 531 of the element conductor 530. Accordingly, the sixth embodiment has the same effects as the effects (1) and (3) of the first embodiment.
  • the element conductor 530 and the connection conductor 540 are each composed of a flange portion having fine irregularities 531a and 541a and a column portion provided below the flange portion. With this structure, the same effect as the effect (2) of the first embodiment can be obtained.
  • the side (line) corresponding to the outer peripheral side surface of the semiconductor element 11 is unevenness 531a formed on the outer peripheral side surface of the element mounting surface (not shown) of the element conductor 530. It may coincide with the line connecting the tips of the protrusions.
  • a side (line) corresponding to the outer peripheral side surface of the semiconductor element 11 is a line that connects the tip of the protrusion of the unevenness 531a formed on the outer peripheral side surface of the element mounting surface (not shown) of the element conductor 530. You may make it arrange
  • FIG. 9 is a bottom view of the semiconductor device according to the seventh embodiment of the present invention as seen from below.
  • the element conductor 630 and the connection conductor 640 include a center line xx passing through the center between the pair of long side surfaces 14b and 14c of the sealing resin 14 and the sealing resin 14. Are arranged symmetrically with respect to the intersection O of the center line yy passing through the center between the pair of short side surfaces 14d and 14e.
  • the element conductor 630 includes an inclined surface 630a provided on the connecting conductor 640 side, a vertical end side surface 630b, and a pair of side surfaces 630c and 630d.
  • the connection conductor 640 includes an inclined surface 640a facing the element conductor 630, a vertical end side surface 640b, and a pair of side surfaces 640c and 640d.
  • the inclined surface 630a of the element conductor 630 and the inclined surface 640a of the connecting conductor 640 are parallel to each other. Accordingly, the inter-terminal distances between the inclined surface 630a of the element conductor 630 and the inclined surface 640a of the connecting conductor 640 are all the minimum inter-terminal distance Lmin in the surface region.
  • the inclined surface 630a of the element conductor 630 and the inclined surface 640a of the connecting conductor 640 extend over almost the entire length in the width direction (vertical direction in FIG. 9). However, the inclined surface 630a of the element conductor 630 and the inclined surface 640a of the connection conductor 640 are inclined with respect to the center line yy, respectively.
  • the parasitic capacitance between the element conductor 630 and the connecting conductor 640 is that of the comparative structure formed between the conductors (parallel flat plates) that are parallel to the center line yy and separated by the minimum inter-terminal distance Lmin. It becomes smaller than the parasitic capacitance. That is, the inclined surface 630a of the element conductor 630 and the inclined surface 640a of the connection conductor 640 each constitute a parasitic capacitance reducing structure Rpc.
  • the end side surface 630b of the element conductor 630 and the end side surface 640b of the connecting conductor 640 are for suppressing electric field concentration. That is, when the intersection of the inclined surface 630a and the side surface 630d of the element conductor 630 is sharpened, electric field concentration occurs at this intersection. Further, when the intersection between the inclined surface 640a and the side surface 640d of the connecting conductor 640 is sharpened, electric field concentration occurs at this intersection. The end side surface 630b of the element conductor 630 and the end side surface 640b of the connection conductor 640 suppress such electric field concentration.
  • each of the element conductor 630 and the connection conductor 640 has a columnar structure as a whole, or a flange portion having inclined surfaces 630a and 640a and a column provided below the flange portion. Or a structure composed of parts.
  • Other configurations of the seventh embodiment are the same as those of the first embodiment.
  • the element conductor 630 and the connection conductor 640 each have a parasitic capacitance reduction structure Rpc.
  • the outer peripheral side surface of the semiconductor element 11 is disposed outside the outer peripheral surface of the element conductor 630 when viewed from above. Accordingly, the seventh embodiment has the same effects as the effects (1) and (3) of the first embodiment.
  • the element conductor 630 and the connection conductor 640 are each configured by a flange portion having inclined surfaces 630a and 640a and a column portion provided below the flange portion. If it does, there exists an effect similar to the effect (2) of 1st Embodiment.
  • the outer peripheral side surface of the semiconductor element 11 may be arranged inside the outer peripheral surface of the element conductor 630 when viewed from above.
  • FIG. 10 is a bottom view of the semiconductor device according to the eighth embodiment of the present invention as seen from below.
  • the element conductor 730 and the connection conductor 740 are formed in a fan shape in plan view.
  • the element conductor 730 has an arcuate outer peripheral side surface 731 that is a part of a circle centering on the intersection of one long side surface 14 c and one short side surface 14 d of the sealing resin 14.
  • the connecting conductor 740 has an arcuate outer peripheral side surface 741 that is a part of a circle centering on the intersection of the other long side surface 14b and the other short side surface 14e.
  • the element conductor 730 and the connection conductor 740 include a center line xx passing through the center between the pair of long side surfaces 14b and 14c in the width direction of the sealing resin 14, and a pair of short side surfaces 14d and 14e of the sealing resin 14. They are arranged symmetrically with respect to the intersection O of the center line yy passing through the center between them.
  • the distance between the point 731a on the outer peripheral side surface 731 of the element conductor 730 and the point 741a on the outer peripheral side surface 741 of the connecting conductor 740 is the minimum inter-terminal distance Lmin.
  • the inter-terminal distance between the outer peripheral side surface 731 of the element conductor 730 and the outer peripheral side surface 741 of the connecting conductor 740 increases according to the distance from the point 731a or the point 741a. Therefore, the outer peripheral side surface 731 of the element conductor 730 and the outer peripheral side surface 741 of the connection conductor 740 respectively constitute a parasitic capacitance reducing structure Rpc.
  • each of the element conductor 730 and the connection conductor 740 has a columnar structure as a whole, or a flange portion having arcuate outer peripheral side surfaces 731 and 741 and a lower portion of the flange portion. Or a structure composed of a column portion formed.
  • Other configurations in the eighth embodiment are the same as those in the first embodiment.
  • the element conductor 730 and the connection conductor 740 each have a parasitic capacitance reduction structure Rpc.
  • the outer peripheral side surface of the semiconductor element 11 is disposed outside the outer peripheral surface of the element conductor 730 in a top view. It is preferable that the entire surface of the semiconductor element 11 (not shown) is also covered with the sealing resin 14. Accordingly, the eighth embodiment has the same effects as the effects (1) and (3) of the first embodiment.
  • each of the element conductor 730 and the connection conductor 740 includes a flange portion having arcuate outer peripheral side surfaces 731 and 741 and a column portion provided below the flange portion. With this structure, the same effect as the effect (2) of the first embodiment can be obtained.
  • the outer peripheral side surface of the semiconductor element 11 may be disposed inside the outer peripheral surface of the element conductor 730 when viewed from above.
  • FIG. 11 shows a ninth embodiment of the semiconductor device of the present invention, and is a bottom view of the semiconductor device as viewed from below.
  • the semiconductor device 10 of the ninth embodiment has a plurality of sets of element conductors 30 and connection conductors 40 shown in the first embodiment (illustrated as two sets in FIG. 11).
  • a package in which a plurality of sets of element conductors 30 and connection conductors 40 are sealed with the sealing resin 14 can be obtained.
  • the steps shown in FIGS. 2A to 2D are performed in the same manner as in the first embodiment.
  • the sealing resin 14 in FIG. 2E the sealing resin 14 may be cut so that the plurality of sets of element conductors 30 and connection conductors 40 form one package.
  • FIG. 11 illustrates the semiconductor device 10 having the element conductor 30 and the connection conductor 40 shown in the first embodiment.
  • the semiconductor device 10 having a plurality of sets of element conductors 130 to 730 and connection conductors 140 to 740 shown in the second to eighth embodiments may be used.
  • the semiconductor device 10 of the ninth embodiment is configured to include a plurality of sets of the element conductors 30 to 730 and the connection conductors 40 to 740 shown in the first to eighth embodiments, naturally, the first embodiment.
  • the same effects as the effects (1) to (3) of the form are obtained.
  • the sealing resin 14 has a groove portion 14 f formed between the element conductor 30 and the connection conductor 40.
  • the groove 14f extends over the entire length of the sealing resin 14 in the width direction (vertical direction in FIG. 12B). In other words, the groove 14f is formed through the sealing resin 14 in the width direction from one long side surface 14b to the other long side surface 14c of the sealing resin 14.
  • the depth of the groove 14 f is substantially the same as the thickness of the element conductor 30 and the connection conductor 40. If the strength of the sealing resin 14 can be ensured, the depth of the groove 14 f may be larger than the thickness of the element conductor 30 and the connection conductor 40.
  • the groove 14 f is preferably the center between the element conductor 30 and the connection conductor 40 in order to make the strength of the sealing resin 14 uniform. However, the position of the groove 14f is not specified at the center between the element conductor 30 and the connection conductor 40, and may be anywhere as long as it is a position between the element conductor 30 and the connection conductor 40. .
  • the semiconductor element 11 mounted on the element conductor 30 is smaller in size than the element conductor 30 and is illustrated as a structure disposed inside the outer peripheral side surface of the element conductor 30.
  • the parasitic capacitance of the element conductor 30 and the connection conductor 40 can be reduced.
  • FIG. 12 the semiconductor device 10A having the element conductor 30 and the connection conductor 40 shown in the first embodiment is illustrated.
  • the semiconductor device 10A may include any of the element conductors 130 to 730 and any of the connection conductors 140 to 740 shown in the second to eighth embodiments.
  • the thickness of the element conductor 30 and the thickness of the connection conductor 40 are exemplified as the same.
  • the element conductor 30 and the connection conductor 40 may have different thicknesses.
  • the semiconductor element 11 is exemplified as a structure having one electrode pad 11a and connected to one connection conductor 40 to 740 by one bonding wire 12.
  • the semiconductor element 11 has a plurality of electrode pads 11a, and the number of connection conductors 40 to 740 corresponding to the number of the electrode pads 11a and the number of electrode pads 11a are bonded wires (connection lines). 12 can be applied to the semiconductor device connected by 12.
  • the element conductors 30 to 730 and the connection conductors 40 to 740 have been described as plated layers by electroforming. Forming a conductor with a plating layer is desirable because the conductor thickness can be reduced to about half that of the lead frame, and it can contribute to a reduction in parasitic capacitance due to a reduced cross-sectional area.
  • the element conductors 30 to 730 and the connection conductors 40 to 740 may be formed of a lead frame.
  • the plate-like frame can be formed by etching or punching.
  • the element flange 32, the connection flange 42, and the outer peripheral edges 131b, 141b, 330b, and 340b can be formed by crushing the lead frame after punching.
  • the structures shown in the first to tenth embodiments may be combined with each other.
  • the element conductors 30 to 730 of any of the first to tenth embodiments may be combined with other connection conductors 40 to 740.
  • Semiconductor device in which parasitic capacitance reduction structure is provided only on one of element conductors 30 to 730 or connection conductors 40 to 740 in the first to tenth embodiments, and no parasitic capacitance reduction structure is provided on the other conductor 10, 10A may be used.

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Abstract

半導体装置は、半導体素子と、上部に前記半導体素子を搭載する素子搭載面を有する素子用導体と、前記素子用導体と離間して配置され、上部に接続面を有する接続用導体と、前記半導体素子と前記接続用導体の前記接続面とを接続する接続線と、前記半導体素子と、前記素子用導体と、前記接続用導体と、前記接続線とを封止する封止樹脂とを備え、対向して配置された前記素子用導体と前記接続用導体の少なくとも一方の対向側面に寄生容量低減構造が設けられている。

Description

半導体装置
　本発明は、半導体装置に関する。
　半導体チップが搭載される第１の導体と、ボンディングワイヤにより半導体チップに接続される第２の導体とを離間して配置し、全体を封止樹脂により封止する半導体装置が知られている。第１の導体および第２の導体は、平面視で矩形形状を有し、相互に対向する一側面が、その対向する辺の全長に亘り、他方の導体から等距離の位置に配置されている（特許文献１参照）。
日本国特開２００６－２８７２６３号公報
　特許文献１の半導体装置では、第１の導体と第２の導体の相対向する側面が、その対向する面の全長に亘り、他方の導体に最接近する位置に配置されており、第１の導体と第２の導体間の寄生容量が大きくなる。このため、例えば、高速データ通信等の高周波回路に適用すると、インピーダンスのズレや応答速度の遅延など回路特性の劣化・損失が生じる。
　本発明の第１の態様によると、半導体装置は、半導体素子と、上部に前記半導体素子を搭載する素子搭載面を有する素子用導体と、前記素子用導体と離間して配置され、上部に接続面を有する接続用導体と、前記半導体素子と前記接続用導体の前記接続面とを接続する接続線と、前記半導体素子と、前記素子用導体と、前記接続用導体と、前記接続線とを封止する封止樹脂とを備え、対向して配置された前記素子用導体と前記接続用導体の少なくとも一方の対向側面に寄生容量低減構造が設けられている。
　本発明の第２の態様によると、第１の態様による半導体装置において、前記寄生容量低減構造は、前記素子用導体と前記接続用導体の少なくとも一方の上部側に設けられていることが好ましい。
　本発明の第３の態様によると、第２の態様による半導体装置において、前記寄生容量低減構造は、前記上部側から前記素子用導体と前記接続用導体の少なくとも一方の下面までコラム状に設けられていることが好ましい。
　本発明の第４の態様によると、第１の態様による半導体装置において、前記寄生容量低減構造は、他方の導体側に最も近い最接近の第１位置で定まる対向面間距離が最小であり、第１位置とは異なる第２位置の対向面間距離はそれよりも大きな寸法とされる対向面であることが好ましい。
　本発明の第５の態様によると、第４の態様による半導体装置において、前記寄生容量低減構造を有する対向面は、平面または曲面であることが好ましい。
　本発明の第６の態様によると、第１の態様による半導体装置において、前記寄生容量低減構造は、前記素子用導体と前記接続用導体の少なくとも一方が平面視で多角形状である構造であり、前記多角形状を有する導体は、他方の導体側に最も近い最接近の第１対向面とそれ以外の第２対向面を有し、前記第２対向面で定まる対向面間距離は、前記第１対向面で定まる対向面間距離よりも大きな寸法とされることが好ましい。
　本発明の第７の態様によると、第１の態様による半導体装置において、前記寄生容量低減構造は、前記素子用導体と前記接続用導体の少なくとも一方が平面視で円弧形状を有する構造であり、前記円弧形状を有する導体は、他方の導体側に最も近く最小対向面間距離が定まる最接近の第１対向面と、前記第１対向面以外の第２対向面とを有し、前記第２対向面の対向面間距離が前記最小対向面間距離よりも大きな寸法とされることが好ましい。
　本発明の第８の態様によると、第６または第７の態様による半導体装置において、前記寄生容量低減構造は、前記第１対向面と前記第２対向面には連続状に形成された凹凸を含むことが好ましい。
　本発明の第９の態様によると、第１から第８までのいずれかによる半導体装置において、前記素子用導体の前記素子搭載面の面積は、平面視で前記半導体素子の面積より小さく形成され、前記半導体素子の外周側面は、前記素子搭載面の外周側面の外方に配置されていることが好ましい。
　本発明の第１０の態様によると、半導体装置は、半導体素子と、上部に前記半導体素子を搭載する素子搭載面を有する素子用導体と、前記素子用導体と離間して配置され、上部に接続面を有する接続用導体と、前記半導体素子と前記接続用導体の前記接続面とを接続する接続線と、前記半導体素子と、前記素子用導体と、前記接続用導体と、前記接続線とを封止する封止樹脂と、対向して配置された前記素子用導体と前記接続用導体の少なくとも一方の導体の、他方の導体に対向する対向側面に設けられた寄生容量低減構造とを備え、前記寄生容量低減構造は、前記一方の導体の対向側面と前記他方の導体の対向側面との対向面間距離が最も小さい第１位置における面積が、前記一方の導体の前記対向側面の面積全体よりも小さく形成されている。
　本発明の第１１の態様によると、第１０の態様による半導体装置において、前記一方の導体の前記第１位置における面積は、前記第１位置と異なる第２位置における対向側面全体の面積よりも小さく形成されていることが好ましい。
　本発明の第１２の態様によると、半導体装置は、半導体素子と、上部に前記半導体素子を搭載する素子搭載面を有する素子用導体と、前記素子用導体と離間して配置され、上部に接続面を有する接続用導体と、前記半導体素子と前記接続用導体の前記接続面とを接続する接続線と、前記半導体素子と、前記素子用導体と、前記接続用導体と、前記接続線とを封止する封止樹脂と、素子用導体と前記接続用導体とが対向する側面の間に介在する前記封止樹脂に形成された溝部とを備える。
　本発明の第１３の態様によると、第１から第９までの態様による半導体装置において、前記素子用導体と前記接続用導体とが対向する側面の間に介在する前記封止樹脂に形成された溝部をさらに有することが好ましい。
　本発明によれば、素子用導体と接続用導体間の寄生容量を小さくすることができる。
図１は、本発明の半導体装置の第１の実施形態を示し、図１（ａ）は、半導体装置の断面図であり、図１（ｂ）は、図１（ａ）を下方からみた下面図である。 図２は、図１に示された半導体装置の製造方法を説明するための図であり、図２（ａ）～図２（ｅ）は、それぞれ、各工程における各部材の断面図である。 図３は、本発明の半導体装置の第２の実施形態を示し、図３（ａ）は、半導体装置の断面図であり、図３（ｂ）は、図３（ａ）を下方からみた下面図である。 図４は、図３に示された半導体装置の製造方法を説明するための図であり、図４（ａ）～図４（ｃ）は、それぞれ、各工程における各部材の断面図であり、図４（ｄ）は、図４（ａ）の領域Ａの拡大図である。 図５は、本発明の半導体装置の第３の実施形態を示し、図５（ａ）は、半導体装置の断面図であり、図５（ｂ）は、図５（ａ）を下方からみた第１の下面図であり、図５（ｃ）は、図５（ａ）を下方からみた第２の下面図である。 図６は、本発明の半導体装置の第４の実施形態を示す断面図である。 図７は、本発明の半導体装置の第５の実施形態を示す断面図である。 図８は、本発明の半導体装置の第６の実施形態を示し、半導体装置を下面側からみた下面図である。 図９は、本発明の半導体装置の第７の実施形態を示し、半導体装置を下方からみた下面図である。 図１０は、本発明の半導体装置の第８の実施形態を示し、半導体装置を下方からみた下面図である。 図１１は、本発明の半導体装置の第９の実施形態を示し、半導体装置を、下方からみた下面図である。 図１２は、本発明の半導体装置の第１０の実施形態を示し、図１２（ａ）は半導体装置の断面図であり、図１２（ｂ）は、図１２（ａ）を下方からみた下面図である。
－第１の実施形態－
　図１～図２を参照して、本発明の半導体装置１０の第１の実施形態を説明する。
　図１は、本発明の半導体装置の第１の実施形態を示し、図１（ａ）は、半導体装置の断面図であり、図１（ｂ）は、図１（ａ）を下方からみた下面図である。
　半導体装置１０は、半導体素子１１と、半導体素子１１を搭載する素子用導体３０と、接続用導体４０と、半導体素子１１の電極パッド１１ａと接続用導体４０を接続するボンディングワイヤ１２と、全体を封止する封止樹脂１４とを有する。
　半導体素子１１は、上面に電極パッド１１ａを有し、ほぼ、直方体形状を有する。
　素子用導体３０は、例えば、銅等の導電性金属で形成されており、コラム部３１と、素子用鍔部３２とを有する。素子用鍔部３２は、コラム部３１より一回り大きい形状を有しており、その外周側面は、コラム部３１の外周側面より突き出している。図１（ｂ）に示されるように、コラム部３１および素子用鍔部３２は、平面視で六角形の相似形を有している。
　接続用導体４０は、素子用導体３０と同様に、例えば、銅等の導電性金属で形成されており、コラム部４１と、コラム部４１より一回り大きい接続用鍔部４２とを有する。また、接続用鍔部４２の外周側面は、コラム部４１の外周側面より突き出し、コラム部４１および接続用鍔部４２は、平面視で六角形の相似形を有している。
　素子用導体３０および接続用導体４０は、電鋳めっき等により形成されるめっき層、またはリードフレームにより形成されている。
　図１（ａ）に示されるように、素子用導体３０の素子用鍔部３２の、コラム部３１側と反対側の上面には、半導体素子１１が搭載される素子搭載面３２ａが設けられている。素子搭載面３２ａは素子用鍔部３２の上面の全領域である。図１（ａ）に示される縦断面において、素子用鍔部３２の周縁は、円弧状に形成されている。素子用鍔部３２の厚さ（高さ）は、コラム部３１の厚さ（高さ）より薄く形成されている。
　接続用導体４０の接続用鍔部４２の、コラム部４１側と反対側の上面は、ボンディングワイヤ１２が接続されるボンディング面４２ａとなっている。ボンディング面４２ａは接続用鍔部４２の上面の全領域である。図１（ａ）に示される縦断面において、素子用鍔部３２の周縁は、円弧状に形成されている。接続用鍔部４２の厚さ（高さ）は、コラム部４１の厚さ（高さ）より薄く形成されている。
　素子用導体３０のコラム部３１の厚さと接続用導体４０のコラム部４１の厚さは、ほぼ同一である。また、素子用導体３０の素子用鍔部３２の厚さと接続用導体４０の接続用鍔部４２の厚さは、ほぼ同一である。従って、素子用導体３０の全体の厚さと接続用導体４０の全体の厚さは、ほぼ同一である。素子用導体３０および接続用導体４０それぞれの全体の厚さは２０μｍ～８０μｍ程度である。
　半導体素子１１の電極パッド１１ａに、ボンディングワイヤ１２の一端がボンディングされ、接続用導体４０のボンディング面４２ａのほぼ中央部に、ボンディングワイヤ１２の他端がボンディングされる。
　上述したように、素子用導体３０の素子用鍔部３２の素子搭載面３２ａ上に搭載される半導体素子１１の底面は、素子搭載面３２ａの面積より大きい面積を有する。半導体素子１１は、素子用鍔部３２の素子搭載面３２ａの外周から突出して配置されている。換言すれば、素子用導体３０の素子搭載面３２ａの面積は、半導体素子１１の底面の面積より小さく形成され、半導体素子１１の外周側面は、素子搭載面３２ａの外周側面の外方に配置されている。このように、素子用導体３０の素子搭載面３２ａのサイズを半導体素子１１の底面積よりも小さいサイズに設定することにより、半導体装置１０のサイズを小さくすることが可能となる。但し、素子用導体３０の素子搭載面３２ａのサイズを半導体素子１１の底面積と同一もしくは半導体素子１１の面積よりも大きい構造とすることもできる。つまり、半導体素子１１の外周側面は、素子用導体３０の素子搭載面３２ａの外周側面と面一であってもよい。また、半導体素子１１の外周側面は、素子用導体３０の素子搭載面３２ａの外周側面の内側に配置されてもよい。
　封止樹脂１４は、素子用導体３０と、接続用導体４０と、半導体素子１１と、ボンディングワイヤ１２とを封止する。但し、素子用導体３０のコラム部３１の、素子用鍔部３２と反対側の面である下面３１ａ、および接続用導体４０のコラム部４１の、接続用鍔部４２と反対側の面である下面４１ａは、封止樹脂１４の下面１４ａとほぼ面一となっており、封止樹脂１４の下面１４ａから露出している。
　封止樹脂１４は、例えば、エポキシ樹脂等を用いることができる。なお、封止樹脂として、例えば、周波数１～１０ＧＨｚに対して比誘電率（Ｄｋ）３．５以下、周波数１～１０ＧＨｚに対して誘電正接（Ｄｆ）０．０１以下のエポキシ樹脂等の低誘電率素材Ｌｏｗ ｋを用いることが好ましい。
　図１（ｂ）に示すように、素子用導体３０の素子用鍔部３２は、上面視において、接続用導体４０に対向する側面が、先細形状の多角形状を有しており、先端面３２ｂと、先端面３２ｂの両隣に配置された傾斜面３２ｃとを有する。素子用鍔部３２の先端面３２ｂの両隣の傾斜面３２ｃは、それぞれ、先端面３２ｂから側面３２ｄに向けて、対向する接続用導体４０から離れる方向に傾斜している。同様に、接続用導体４０の接続用鍔部４２は、先端面４２ｂと、先端面４２ｂの両隣に配置された傾斜面４２ｃとを有する。接続用鍔部４２の先端面４２ｂの両隣の傾斜面４２ｃは、それぞれ、先端面４２ｂから側面４２ｄに向けて、先端面４２ｂから離れる距離に比例して、対向する素子用導体３０から離れる方向に傾斜している。
　素子用導体３０の素子用鍔部３２の先端面３２ｂと接続用導体４０の接続用鍔部４２の先端面４２ｂとは、平行に配置されている。素子用導体３０の素子用鍔部３２の先端面３２ｂと接続用導体４０の接続用鍔部４２の先端面４２ｂとの端子間距離が、素子用導体３０と接続用導体４０との最小端子間距離Ｌminとなる。換言すれば、素子用導体３０の素子用鍔部３２の先端面３２ｂおよび接続用導体４０の接続用鍔部４２の先端面４２ｂは、相互に、相手方の導体に最も近い最接近面となっている。
　素子用導体３０の素子用鍔部３２の傾斜面３２ｃと接続用導体４０の接続用鍔部４２の傾斜面４２ｃとの端子間距離は、最小端子間距離Ｌmin以上で、かつ、素子用導体３０の素子用鍔部３２の傾斜面３２ｃと接続用導体４０の接続用鍔部４２の傾斜面４２ｃとは、非平行に配置されている。また、素子用導体３０のコラム部３１と接続用導体４０のコラム部４１の端子間距離は、最小端子間距離Ｌminよりも大きい。
このように、素子用鍔部３２の先端面３２ｂおよび接続用鍔部４２の先端面４２ｂそれぞれの面積は、小さく、先端面３２ｂ、先端面４２それぞれの両隣には傾斜面３２ｃ、４２ｃが形成されている。
　従って、上記実施形態の半導体装置１０における素子用導体３０と接続用導体４０間の寄生容量は、素子用導体３０と接続用導体４０とが相対向する側面に傾斜面を設けない構造、すなわち素子用導体３０と接続用導体４０が対向する面間の距離が最小端子間距離Ｌminで一定の構造よりも小さくなる。以下では、この素子用導体３０と接続用導体４０が対向する面間の距離がどこでも最小端子間距離Ｌminである構造を比較例と呼ぶ。
　第１の実施形態の半導体装置１０では、素子用導体３０の接続用導体４０に対向する対向側面である、素子用鍔部３２の先端面３２ｂおよび該先端面３２ｂの両隣に配置された傾斜面３２ｃが、寄生容量低減構造Ｒpcを構成している。同様に、接続用導体４０の素子用導体３０に対向する対向側面である、接続用鍔部４２の先端面４２ｂおよび該先端面４２ｂの両隣に配置された傾斜面４２ｃが、寄生容量低減構造Ｒpcを構成している。
　最小端子間距離Ｌminに位置する素子用導体３０の先端面３２ｂの面積は、両隣の傾斜面３２ｃの合計の面積よりも小さいことが好ましい。但し、素子用導体３０の先端面３２ｂの面積は、接続用導体４０に対向する側面全体、すなわち、先端面３２ｂおよび両隣の傾斜面３２ｃ全体の面積よりも小さく形成されていればよい。同様に、最小端子間距離Ｌminに位置する接続用導体４０の先端面４２ｂの面積は、両隣の傾斜面４２ｃの合計の面積よりも小さいことが好ましい。但し、接続用導体４０の先端面４２ｂの面積は、素子用導体３０に対向する側面全体、すなわち、先端面４２ｂおよび両隣の傾斜面４２ｃ全体の面積よりも小さく形成されていればよい。
　図１（ａ）に示されるように、素子用導体３０の素子用鍔部３２はコラム部３１に対して張り出している。また、接続用導体４０の接続用鍔部４２は、コラム部４１に対して張り出している。このため、素子用導体３０および接続用導体４０は、アンカー効果により封止樹脂１４から引き抜かれ難い構造となっている。また、素子用導体３０のコラム部３１と接続用導体４０のコラム部４１との相対向する側面間の距離である端子間距離は、素子用導体３０の素子用鍔部３２の先端面３２ｂと接続用導体４０の接続用鍔部４２の先端面４２ｂとの最小端子間距離Ｌminよりも大きい。このため、素子用導体３０のコラム部３１と接続用導体４０のコラム部４１との端子間に充填される封止樹脂１４の量が多くなり、この間における封止樹脂１４のクラックを抑制することができる。
　なお、図示はしないが、素子用導体３０のコラム部３１の下面３１ａおよび接続用導体４０のコラム部４１の下面４１ａは、回路基板の接続パッドにはんだ付けされることにより実装される。
　次に、図１に示す半導体装置１０を電鋳めっき法により製造する方法の一例を示す。
　図２は、図１に示された半導体装置の製造方法を説明するための図であり、図２（ａ）～図２（ｅ）は、それぞれ、各工程における各部材の断面図である。
　図２（ａ）に示されるように、半導体装置１０を格子状に配列することができるサイズを有するステンレス板や銅板等の基板６１を用意する。以下の説明は、半導体装置１０を２個形成する場合について説明するが、以下に示す製造方法は、格子状に配列される多数の半導体装置１０を得る場合にも適用することが可能である。
　基板６１の厚さは、例えば、０．１ｍｍ～０．５ｍｍ程度である。基板６１の表裏両面にフォトレジスト膜６２ａ、６２ｂを形成する。フォトレジスト膜６２ａは、素子用導体３０のコラム部３１の厚さおよび接続用導体４０のコラム部４１の厚さに相当する厚さにする。フォトレジスト膜６２ｂの厚さは、特に制限は無く、フォトレジスト膜６２ａの厚さと同一であっても、フォトレジスト膜６２ａの厚さと異なる厚さであってもよい。フォトレジスト膜６２ａ、６２ｂは、ポジ型でもネガ型でもよい。
　次に、図２（ｂ）に示すように、不図示のマスクを用いて基板６１の上面側のフォトレジスト膜６２ａを露光し、現像して、フォトレジスト膜６２ａをパターニングする。つまり、フォトレジスト膜６２ａの素子用導体３０が形成される領域に開口６３ａを、また接続用導体４０が形成される領域に開口６３ｂを形成する。この後、フォトレジスト膜６２ａから露出した基板６１の領域に、酸化膜除去等の表面処理を施す。
　次に、図２（ｃ）に示すように、電鋳めっき法により、素子用導体３０および接続用導体４０を形成する。電鋳により形成するめっき層は、フォトレジスト膜６２ａの厚さを越えて、フォトレジスト膜６２ａの表面からの厚さが素子用導体３０の素子用鍔部３２および接続用導体４０の接続用鍔部４２の厚さと同一になるように形成する。フォトレジスト膜６２ａの表面上に形成されるめっき層の成長は等方性を有する。このため、フォトレジスト膜６２ａの上方に形成されるめっき層は、フォトレジスト膜６２ａの厚さの領域内に形成されるめっき層の外周側に張り出し、かつ、その上面側の外周縁は、断面円弧状に形成される。これにより、コラム部３１と素子用鍔部３２を有する素子用導体３０およびコラム部４１と接続用鍔部４２を有する接続用導体４０が形成される。
　素子用導体３０および接続用導体４０を形成した後、フォトレジスト膜６２ａ、６２ｂを除去する。
　次に、図２（ｄ）に示すように、素子用導体３０の素子用鍔部３２の素子搭載面３２ａに半導体素子１１をダイボンディングする。そして、ボンディングワイヤ１２を半導体素子１１の電極パッド１１ａおよび接続用導体４０の接続用鍔部４２のボンディング面４２ａにボンディングする。
　次に、図２（ｅ）に示すように、基板６１の素子用導体３０および接続用導体４０側に封止樹脂１４をモールドし、全体を封止する。封止樹脂１４による封止は、半導体素子１１、ボンディングワイヤ１２、素子用導体３０および接続用導体４０を含み基板６１の一面側全面を覆うように行う。そして、半導体素子１１が搭載された素子用導体３０およびボンディングワイヤ１２がボンディングされた接続用導体４０から基板６１を剥離または除去する。この後、ダイシングラインＤclで、封止樹脂１４を切断し、図１に図示された個々の半導体装置１０を得る。
　なお、上記では、素子用導体３０および接続用導体４０それぞれの他方の導体に対向する側面に寄生容量低減構造Ｒpcを形成した半導体装置１０として例示した。しかし、素子用導体３０と接続用導体４０との一方の導体にのみ寄生容量低減構造Ｒpcを形成した半導体装置１０としてもよい。
　また、素子用鍔部３２の上面視形状とコラム部３１の横断面形状を六角形としたが、六角形以外の多角形としてもよい。接続用導体４０についても同様であり、接続用鍔部４２の上面視形状とコラム部４１の横断面形状を六角形としたが、六角形以外の多角形としてもよい。
　さらに、素子用鍔部３２の上面視形状とコラム部３１の横断面形状は異なる多角形としてもよい。接続用導体４０についても同様であり、接続用鍔部４２の上面視形状とコラム部４１の横断面形状を異なる多角形としてもよい。
　また、寄生容量低減構造Ｒpcを構成する傾斜面３２ｃ、４２ｃは、直線状に傾斜する構造として例示したが、湾曲状また段状にしてもよい。
　本発明の第１の実施形態によれば下記の効果を奏する。
（１）半導体装置１０は、半導体素子１１を搭載する素子用導体３０と、半導体素子１１に接続されるボンディングワイヤ１２を有する接続用導体４０とを備え、対向する素子用導体３０と接続用導体４０の対向面３２ｂおよび４２ｂの少なくとも一方に寄生容量低減構造Ｒpcが設けられている。第１の実施形態では、寄生容量低減構造Ｒpcは、素子用導体３０の素子用鍔部３２の先端面３２ｂ、および該先端面３２ｂの両隣の傾斜面３２ｃにより形成される。また、寄生容量低減構造Ｒpcは、接続用導体４０の素子用鍔部４２の先端面４２ｂ、および該先端面４２ｂの両隣の傾斜面４２ｃにより形成される。素子用鍔部３２の先端面３２ｂおよび接続用鍔部４２の先端面４２ｂそれぞれの面積は、小さく、先端面３２ｂ、４２ｂそれぞれの両隣には傾斜面３２ｃ、４２ｃが形成されている。素子用導体３０のコラム部３１および接続用導体４０のコラム部４１との端子間距離は、素子用導体３０の素子用鍔部３２の先端面３２ｂと、接続用導体４０の接続用鍔部４２の先端面４２ｂとの最小端子間距離Ｌminよりも大きい。このため、素子用導体３０と接続用導体４０間の寄生容量を小さくすることができる。
（２）素子用導体３０および接続用導体４０それぞれの寄生容量低減構造Ｒpcは、コラム部３１、４１それぞれの上部から張り出す素子用鍔部３２、または接続用鍔部４２により構成される。この構造の寄生容量低減構造Ｒpcは、コラム部３１を含む素子用導体３０の厚さ全体またはコラム部４１を含む接続用導体４０の厚さ全体が寄生容量低減構造Ｒpcを構成する構造より厚さが薄い。このため、一層、寄生容量を低減することができる。また、素子用導体３０のコラム部３１および接続用導体４０のコラム部４１との端子間距離は、素子用導体３０の素子用鍔部３２の先端面３２ｂと、接続用導体４０の接続用鍔部４２の先端面４２ｂとの最小端子間距離Ｌminよりも大きい。このため、アンカー効果により、封止樹脂１４から引き抜かれ難い構造となっている。また、素子用導体３０のコラム部３１と接続用導体４０のコラム部４１との端子間に充填される封止樹脂１４の量が多くなり、この間における封止樹脂１４のクラックを抑制することができる。
（３）上面視において、素子用導体３０の素子搭載面３２ａの面積は、半導体素子１１の面積（底面積）より小さく形成され、半導体素子１１の外周側面は、素子搭載面３２ａの外周側面の外方に配置されている。このように、素子用導体３０の素子搭載面３２ａのサイズを半導体素子１１よりも小さいサイズに設定することにより、半導体装置１０のサイズを小さくすることが可能となる。
－第２の実施形態－
　図３は、本発明の半導体装置の第２の実施形態を示し、図３（ａ）は、半導体装置の断面図であり、図３（ｂ）は、図３（ａ）を下方からみた下面図である。なお、図３（ｂ）では、半導体素子１１およびボンディングワイヤ１２の図示を省略している。
　第２の実施形態は、第１の実施形態とは異なる寄生容量低減構造Ｒpcを有しているが、その他の構成は、第１の実施形態と同様である。従って、以下では、主として第２の実施形態の寄生容量低減構造Ｒpcについて説明する。
　第２の実施形態においても、素子用導体１３０はコラム部１３１と、該コラム部１３１上から張り出す形状に設けられた素子用鍔部１３２を有し、接続用導体１４０は、コラム部１４１と、該コラム部１４１上から張り出す形状に設けられた接続用鍔部１４２とを有する。また、第１の実施形態と同様に、素子用導体１３０の素子用鍔部１３２の素子搭載面１３２ａに半導体素子１１が搭載され、接続用導体１４０の接続用鍔部１４２のボンディング面１４２ａにボンディングワイヤ１２がボンディングされる。
　素子用導体１３０のコラム部１３１の下面１３１ａおよび接続用導体１４０のコラム部１４１の下面１４１ａは、封止樹脂１４の下面１４ａとほぼ面一となっており、封止樹脂１４の下面１４ａから露出している。
　図３（ａ）に示されるように、素子用導体１３０、１４０それぞれのコラム部１３１、１４１は、封止樹脂１４から露出する下面側の外周縁１３１ｂ、１４１ｂが断面円弧状に縁取りされている。
　また、図３（ｂ）に示されるように、素子用導体１３０の素子用鍔部１３２の接続用導体１４０に対向する側面は、平面視で円弧状に湾曲する湾曲面１３２ｃに形成されている。湾曲面１３２ｃは、素子用導体１３０の一対の側面１３２ｄのほぼ中心部１３２ｃ１が、接続用導体１４０に最も近い位置に配置されている。同様に、接続用導体１４０の接続用鍔部１４２の素子用導体１３０に対向する側面は、平面視で円弧状に湾曲する湾曲面１４２ｃに形成されている。湾曲面１４２ｃは、接続用導体１４０の一対の側面１４２ｄのほぼ中心部１４２ｃ１が、接続用導体１４０に最も近い位置に配置されている。従って、湾曲面１３２ｃの中心部１３２ｃ１と湾曲面１４２ｃの中心部１４２ｃ１との端子間距離が、素子用導体１３０と接続用導体１４０との端子間距離のうち、最も小さい最小端子間距離Ｌminとなる。
　なお、湾曲面１３２ｃ、１４２ｃを平面視で円弧状としたが、円弧状とは、真円の他、楕円、放物線、指数曲線等の円弧形状を含むものである。
　図３（ｂ）に示されるように、素子用導体１３０と接続用導体１４０との端子間距離は、湾曲面１３２ｃの中心部１３２ｃ１および湾曲面１４２ｃの中心部１４２ｃ１から図３の上下方向に離れるにしたがって漸増する。従って、第２の実施形態の半導体装置１０における素子用導体１３０と接続用導体１４０間の寄生容量は、素子用導体１３０と接続用導体１４０が対向する側面の全幅に亘って同じ距離（最小端子間距離Ｌmin）で延在される上記比較例の構造よりも小さくなる。第２の実施形態では、素子用導体１３０の接続用導体４０に対向する側面である、素子用鍔部３２の湾曲面１３２ｃは、寄生容量低減構造Ｒpcを構成している。同様に、接続用導体１４０の素子用導体１３０に対向する側面である、湾曲面１４２ｃは、寄生容量低減構造Ｒpcを構成している。
　第２の実施形態の半導体装置１０を製造する方法は、素子用導体１３０のコラム部１３１および接続用導体１４０のコラム部１４１の下端側が縁取りされた外周縁１３１ｂ，１４１ｂを形成する方法以外は、第１の実施形態の半導体装置１０を製造する方法と同様である。
　従って、以下では、素子用導体１３０の外周縁１３１ｂおよび接続用導体１４０の外周縁１４１ｂを形成する方法について説明する。
　図４は、図３に示された半導体装置の製造方法を説明するための図であり、図４（ａ）～図４（ｃ）は、それぞれ、各工程における各部材の断面図である。図４（ｄ）は、図４（ａ）の領域Ａの拡大図である。
　図４（ａ）に示すように、基板６１を準備し、該基板６１の表裏両面にフォトレジスト膜６２ａ、６２ｂを形成する。フォトレジスト膜６２ａ、６２ｂは、ポジ型でもネガ型でもよいが、以下では、ネガ型を用いた場合として説明する。
　フォトレジスト膜６２ａ上に、マスクとなるガラス基板７１を配置する。ガラス基板７１には、素子用導体１３０のコラム部１３１と同形状の遮光領域７２および接続用導体４０のコラム部４１と同形状の遮光領域７３が形成されている。
　素子用導体１３０および接続用導体１４０の形成方法は同一である。以下では、代表として、素子用導体１３０を形成する方法を説明する。
　図４（ｄ）は、図４（ａ）の領域Ａの拡大図である。
　ガラス基板７１の素子用導体１３０のコラム部１３１と同形状の遮光領域７２は、１００％遮光する領域である。ガラス基板７１における、素子用導体１３０の素子用鍔部１３２と接続用導体１４０の接続用鍔部１４２の間は、透光率ほぼ１００％、換言すれば、遮光率ほぼ０％の透光領域７４である。遮光領域７２と透光領域７４との間には、中間遮光領域７５が設けられている。中間遮光領域７５は、遮光膜をドット状にして相互に離間させて配置したり、遮光膜の濃度や厚さを遮光領域７２より小さくしたりすることにより形成する。但し、中間遮光領域７５における遮光率の変化率は、遮光領域７２付近における遮光率の変化率よりも透光領域７４付近における遮光率の変化が大きくなるようにする。遮光領域７２と接する中間遮光領域７５の境界部の遮光率が最も大きい。
　このようなガラス基板７１をマスクとして露光すると、中間遮光領域７５に対応するフォトレジスト膜６２ａは、遮光領域７２から透光領域７４との間では、硬化する部分が遮光領域７２から透光領域７４に向かうに伴って、漸次、増大する。
　このため、フォトレジスト膜６２ａを現像すると、図４（ｂ）に示されるように、フォトレジスト膜６２ａに、素子用導体１３０のコラム部１３１の下面１３１ａ側（図４（ｃ）参照）および接続用導体１４０のコラム部１４１の下面１４１ａ側（図４（ｃ）参照）に、それぞれ、内方側に向けて、なだらかに降下する開口６３ａ、６３ｂが形成される。
　従って、次に、電鋳めっき法等により、フォトレジスト膜６２ａの厚さよりも厚くめっき層を形成すると、図４（ｃ）に示すように、コラム部１３１、１４１の下面側に、それぞれ、縁取りを有する外周縁１３１ｂ、１４１ｂを有する素子用導体１３０、接続用導体１４０が形成される。
　以降は、第１の実施形態の図２（ｄ）、図２（ｅ）に示す方法に準じることにより、図３に示す半導体装置１０を得ることができる。
　第２の実施形態においても、素子用導体１３０および接続用導体１４０は、それぞれ、寄生容量低減構造Ｒpcを有する。また、素子用導体１３０および接続用導体１４０それぞれの寄生容量低減構造Ｒpcは、コラム部１３１、１４１の外周面よりも大きい外周面を有する素子用鍔部１３２、接続用鍔部１４２に設けられる。さらに、上面視において、素子用導体１３０の素子搭載面１３２ａの面積は、半導体素子１１の面積より小さく形成され、半導体素子１１の外周側面は、素子搭載面１３２ａの外周側面の外方に配置されている。なお、半導体素子１１の外周側面は、素子用導体１３０の素子搭載面１３２ａの外周側面と面一であってもよい。また、半導体素子１１の外周側面が、素子用導体１３０の素子搭載面１３２ａの外周側面の内側に配置されるようにしてもよい。
　従って、第２の実施形態においても、第１の実施形態の効果（１）～（３）と同様な効果を奏する。
－第３の実施形態－
　図５は、本発明の半導体装置の第３の実施形態を示し、図５（ａ）は、半導体装置の断面図であり、図５（ｂ）は、図５（ａ）を下方からみた第１の下面図であり、図５（ｃ）は、図５（ａ）を下方からみた第２の下面図である。
　第３の実施形態の半導体装置１０では、図５（ａ）に示すように、素子用導体２３０および接続用導体２４０は、それぞれ、鍔部を有しておらず、全体がコラム状の構造を有する。
　素子用導体２３０および接続用導体２４０は、それぞれ、図５（ｂ）に示すように、それぞれの下面が、第１の実施形態と同様、先端面２３０ａ、２４０ａおよび一対の傾斜面２３０ｂ、２４０ｂを有する多角形状を有している。
　素子用導体２３０における先端面２３０ａの両隣の傾斜面２３０ｂは、寄生容量低減構造Ｒpcを構成している。また、接続用導体２４０における先端面２４０ａの両隣の傾斜面２４０ｂは、寄生容量低減構造Ｒpcを構成している。
　素子用導体２３０および接続用導体２４０は、図５（ｃ）に示すように、第２の実施形態の素子用鍔部１３２、接続用鍔部１４２と同様、互いに対向する側面が、それぞれ円弧状に湾曲する湾曲面２３０ｃ、２４０ｃを有する構造としてもよい。この構造では、素子用導体２３０の湾曲面２３０ｃおよび接続用導体２４０の湾曲面２４０ｃそれぞれが寄生容量低減構造Ｒpcを構成している。
　第３の実施形態の他の構成は、第１の実施形態と同様であり、対応する部材に同一の符号を付して説明を省略する。
　第３の実施形態においても、素子用導体２３０および接続用導体２４０は、それぞれ、寄生容量低減構造Ｒpcを有する。また、素子用導体２３０の面積は、上面視において、半導体素子１１の面積より小さく形成され、半導体素子１１の外周側面は、素子用導体２３０の外周側面の外方に配置されている。なお、半導体素子１１の外周側面は、素子用導体２３０の素子搭載面２３２ａの外周側面と面一であってもよい。また、半導体素子１１の外周側面が、素子用導体２３０の素子搭載面２３２ａの外周側面の内側に配置されるようにしてもよい。
　従って、第３の実施形態は、第１の実施形態の効果（１）、（３）と同様な効果を奏する。
－第４の実施形態－
　図６は、本発明の半導体装置の第４の実施形態を示す断面図である。
　第４の実施形態の半導体装置１０は、第３の実施形態と同様、素子用導体３３０および接続用導体３４０は、それぞれ、鍔部を有しておらず、全体がコラム状の構造を有する。第４の実施形態の半導体装置１０が、第３の実施形態と異なる点は、素子用導体３３０および接続用導体３４０は、それぞれ、下面３３０ａ側、３４０ａ側に縁取りされた外周縁３３０ｂ、３４０ｂを有することである。
　第４の実施形態の半導体装置１０においても、素子用導体３３０および接続用導体３４０は、それぞれ、寄生容量低減構造Ｒpcを有する。また、上面視において、素子用導体３３０の面積は、半導体素子１１の面積より小さく形成され、半導体素子１１の外周側面は、素子用導体３３０の外周側面の外方に配置されている。なお、半導体素子１１の外周側面は、素子用導体３３０の素子搭載面３３２ａの外周側面と面一であってもよい。また、半導体素子１１の外周側面が、素子用導体３３０の素子搭載面３３２ａの外周側面の内側に配置されるようにしてもよい。
　従って、第１の実施形態の効果（１）、（３）と同様な効果を奏する。
－第５の実施形態－
　図７は、本発明の半導体装置の第５の実施形態を示す断面図である。
　第５の実施形態の半導体装置１０は、第３、第４の実施形態と同様、素子用導体４３０および接続用導体４４０は、それぞれ、鍔部を有しておらず、素子用導体４３０および接続用導体４４０は、それぞれ、断面が逆台形形状に形成されている。
　すなわち、素子用導体４３０は、下面４３０ａから接続用導体４４０側に向けて、徐々に上昇するテーパ面４３０ｂ、および下面４３０ａから接続用導体４４０側とは逆方向に向けて徐々に上昇するテーパ面４３０ｃを有する。換言すれば、素子用導体４３０は、半導体素子１１から離れる方向に向かって、接続用導体４４０側からの距離が大きくなるテーパ面４３０ｂを有する。同様に、接続用導体４４０は、下面４４０ａから素子用導体４３０側に向けて徐々に上昇するテーパ面４４０ｂ、および下面４３０ａから素子用導体４３０側とは逆方向に向けて徐々に上昇するテーパ面４４０ｃを有する。換言すれば、接続用導体４４０は、ボンディング面から離れる方向に向かって、素子用導体４３０側からの距離が大きくなるテーパ面４４０ｂを有する。
　つまり、素子用導体４３０と接続用導体４４０とは、互いに対向する傾斜面４３０ｂ、４４０ｂを有する。傾斜面４３０ｂ、４４０ｂは、図７において、導体下面４３０ａ、４４０ａから図面上方の方向に、すなわち半導体搭載面（素子搭載面４３２ａ）やボンディング面に向かう方向に末広がりの斜面である。半導体搭載面およびボンディング面が互いに対向する一対の対向辺（図７の紙面奥方向に延びる辺）の間隔を比較構造の最小端子間距離Ｌminと同様の寸法とすると、傾斜面４３０ｂ、４４０ｂ間の距離が、半導体搭載面およびボンディング面からそれぞれの下面４３０ａ、４４０ａに向かう方向に沿って徐々に大きくなっている（漸増している）。そのため、素子用導体４３０と接続用導体４４０との間の寄生容量は、比較構造に比べて小さくなる。
　第５の実施形態における寄生容量低減構造Ｒpcを構成する傾斜面４３０ｂ、４４０ｂを有する素子用導体４３０と接続用導体４４０は、上面視で図５（ｂ）に示す先細状の多角形状であってもよいし、図５（ｃ）に示す湾曲面であってもよい。
　テーパ面４３０ｂ、４３０ｃおよびテーパ面４４０ｂ、４４０ｃのテーパ角θは、封止樹脂１４の下面１４ａに対して、３０°～６０°程度とするのが好ましい。テーパ角θが６０°程度より大きくなると、封止樹脂１４からの引き抜き力が小さくなってしまう。テーパ角θが３０°程度より小さくなると、モールドにより封止樹脂１４を形成する際、封止樹脂材が、素子用導体４３０のテーパ面４３０ｂ、４３０ｃおよび接続用導体４４０のテーパ面４４０ｂ、４４０ｃの下面側に流入し難くなり、封止樹脂１４にクラックが生じ易い。
　テーパ面４３０ｂ、４３０ｃを有する素子用導体４３０、およびテーパ面４４０ｂ、４４０ｃを有する接続用導体４４０の製造方法は、第２の実施形態に準ずる方法を用いることができる。但し、直線的に傾斜するテーパ面４３０ｂ、４３０ｃを有する素子用導体４３０または直線的に傾斜するテーパ面４４０ｂ、４４０ｃを有する接続用導体４４０を形成するには、ガラス基板７１の中間遮光領域７５の遮光率の変化率が、中間遮光領域７５側から透光領域７４側まで均一となるように形成する。
　なお、第５の実施形態において、素子用導体４３０のテーパ面４３０ｃおよび接続用導体４４０のテーパ面４４０ｃは、テーパ角θ＝９０°、換言すればテーパ面を有さない構造としてもよい。
　また、素子用導体４３０および接続用導体４４０を、それぞれ、テーパ面４３０ｂ、４４０ｂを有する鍔部と、該鍔部の下方に設けられたコラム部とを有する構成としてもよい。すなわち、素子用導体４３０の上面４３２ａから厚さの中間位置までをテーパ面４３０ｂとし、該中間位置から下面４３０ａまでをテーパ角θ＝９０°の面とする。また、接続用導体４４０の上面から厚さの中間位置までをテーパ面４４０ｂとし、該中間位置から下面４４０ａまでをテーパ角θ＝９０°の面とする。
　第５の実施形態の他の構成は、第１の実施形態と同様であり、対応する部材に同一の符号を付して説明を省略する。
　第５の実施形態においても、素子用導体４３０および接続用導体４４０は、それぞれ寄生容量低減構造Ｒpcを有する。また、上面視において、素子用導体４３０の面積は、半導体素子１１の面積より小さく形成され、半導体素子１１の外周側面は、素子用導体４３０の外周面の外方に配置されている。
　従って、第５の実施形態は、第１の実施形態の効果（１）、（３）と同様な効果を奏する。
　また、第５の実施形態において、素子用導体４３０および接続用導体４４０を、それぞれ、鍔部と、該鍔部の下方に設けられたコラム部とから構成される構造にすれば、第１の実施形態の効果（２）と同様な効果を奏する。
　なお、第５の実施形態において、半導体素子１１の外周側面は、素子用導体４３０の素子搭載面４３２ａの外周側面と面一であってもよい。また、半導体素子１１の外周側面が、素子用導体４３０の素子搭載面４３２ａの外周側面の内側に配置されるようにしてもよい。
－第６の実施形態－
　図８は、本発明の半導体装置の第６の実施形態を示し、半導体装置を下面側からみた第下面図である。
　図８に示された素子用導体５３０および接続用導体５４０は、それぞれ、外周側面５３１、５４１に連続状に形成された複数の微細な凹凸５３１ａ、５４１ａを有する。素子用導体５３０および接続用導体５４０は、それぞれ、図５（ｂ）または図５（ｃ）に示される、上面視で先細形状部の外周側面または湾曲面を含む外周側面に、微細な凹凸５３１ａ、５４１ａが連続状に形成された構造を有する。微細な凹凸５３１ａ、５４１ａが形成された素子用導体５３０の外周側面５３１と接続用導体５４０の外周側面５４１とが対向する領域は、それぞれ、寄生容量低減構造Ｒpcを構成する。
　素子用導体５３０の外周側面５３１に微細な凹凸５３１ａを設け、また接続用導体５４０の外周側面５４１に微細な凹凸５４１ａを設けると、外周側面５３１、５４１の面積が大きくなる。これにより、封止樹脂１４と、素子用導体５３０および接続用導体５４０との密着力（接合強度）が増大する。
　なお、図８では、各微細な凹凸５３１ａ、５４１ａを、形状を判り易くするために比較的大きめなサイズとして例示されているが、実際には、これよりも小さいサイズとすることが好ましい。また、微細な凹凸５３１ａ、５４１ａは、先端部が先鋭な形状として例示されているが、先端部に円みをつけて、先端部への電解集中を抑制するようにしてもよい。
　素子用導体５３０および接続用導体５４０は、素子用導体５３０および接続用導体５４０のマスクパターンを、外周側面５３１、５４１のそれぞれに微細な凹凸５３１ａ、５４１ａが形成された形状とすることにより、第１の実施形態と同様な方法で作製することができる。
　素子用導体５３０および接続用導体５４０は、それぞれ、全体をコラム状の構造としたり、微細な凹凸５３１ａ、５４１ａを有する鍔部と、該鍔部の下方に設けられたコラム部とから構成される構造にしたりすることができる。
　第６の実施形態の他の構成は、第１の実施形態と同様である。
　第６の実施形態においても、素子用導体５３０および接続用導体５４０は、それぞれ、寄生容量低減構造Ｒpcを有する。また、上面視において、素子用導体５３０の面積は、半導体素子１１の面積より小さく形成され、半導体素子１１の外周側面は、素子用導体５３０の外周側面５３１の外方に配置されている。
　従って、第６の実施形態は、第１の実施形態の効果（１）、（３）と同様な効果を奏する。
　また、第６の実施形態において、素子用導体５３０および接続用導体５４０を、それぞれ、微細な凹凸５３１ａ、５４１ａを有する鍔部と、該鍔部の下方に設けられたコラム部とから構成される構造にすれば、第１の実施形態の効果（２）と同様な効果を奏する。
　なお、第６の実施形態において、上面視において、半導体素子１１の外周側面に対応する辺（線）は、素子用導体５３０の素子搭載面（不図示）の外周側面に形成されている凹凸５３１ａの突部先端を結ぶ線と一致してもよい。また、上面視において、半導体素子１１の外周側面に対応する辺（線）が、素子用導体５３０の素子搭載面（不図示）の外周側面に形成されている凹凸５３１ａの突部先端を結ぶ線の内側に配置されるようにしてもよい。
－第７の実施形態－
　図９は、本発明の半導体装置の第７の実施形態を示し、半導体装置を下方からみた下面図である。
　第７の実施形態における半導体装置１０では、素子用導体６３０と接続用導体６４０は、封止樹脂１４の一対の長側面１４ｂ、１４ｃ間の中心を通る中心線ｘ－ｘと、封止樹脂１４の一対の短側面１４ｄ、１４ｅ間の中心を通る中心線ｙ－ｙの交点Ｏに対して点対称に配置されている。
　素子用導体６３０は、接続用導体６４０側に設けられた傾斜面６３０ａと、垂直な端部側面６３０ｂと、一対の側面６３０ｃ、６３０ｄとを有する。接続用導体６４０は、素子用導体６３０に対向する傾斜面６４０ａと、垂直な端部側面６４０ｂと一対の側面６４０ｃ、６４０ｄとを有する。
　素子用導体６３０の傾斜面６３０ａと接続用導体６４０の傾斜面６４０ａとは平行である。従って、素子用導体６３０の傾斜面６３０ａと接続用導体６４０の傾斜面６４０ａとの端子間距離は、すべて面領域において最小端子間距離Ｌminである。
　素子用導体６３０の傾斜面６３０ａと接続用導体６４０の傾斜面６４０ａとは、幅方向（図９の上下方向）のほぼ全長に亘って延在されている。しかし、素子用導体６３０の傾斜面６３０ａおよび接続用導体６４０の傾斜面６４０ａは、それぞれ、中心線ｙ－ｙに対して傾斜している。このため、素子用導体６３０と接続用導体６４０間の寄生容量は、中心線ｙ－ｙに平行であって最小端子間距離Ｌminで離間する導体（平行平板）間に形成される上記比較構造の寄生容量よりも小さくなる。つまり、素子用導体６３０の傾斜面６３０ａおよび接続用導体６４０の傾斜面６４０ａは、それぞれ、寄生容量低減構造Ｒpcを構成する。
　なお、素子用導体６３０の端部側面６３０ｂおよび接続用導体６４０の端部側面６４０ｂは、電界集中を抑制するためのものである。すなわち、素子用導体６３０の傾斜面６３０ａと側面６３０ｄとの交点を先鋭にすると、この交点に電界集中が生じる。また、接続用導体６４０の傾斜面６４０ａと側面６４０ｄとの交点を先鋭にすると、この交点に電界集中が生じる。素子用導体６３０の端部側面６３０ｂおよび接続用導体６４０の端部側面６４０ｂは、このような電界集中を抑制する。
　第７の実施形態において、素子用導体６３０および接続用導体６４０は、それぞれ、全体をコラム状の構造としたり、傾斜面６３０ａ、６４０ａを有する鍔部と、該鍔部の下方に設けられたコラム部とから構成される構造にしたりすることができる。
　第７の実施形態の他の構成は、第１の実施形態と同様である。
　第７の実施形態においても、素子用導体６３０および接続用導体６４０は、それぞれ、寄生容量低減構造Ｒpcを有する。図示はしないが、上面視において、半導体素子１１の外周側面は、素子用導体６３０の外周面の外方に配置されている。
　従って、第７の実施形態は、第１の実施形態の効果（１）、（３）と同様な効果を奏する。
　また、第７の実施形態において、素子用導体６３０および接続用導体６４０を、それぞれ、傾斜面６３０ａ、６４０ａを有する鍔部と、該鍔部の下方に設けられたコラム部とから構成される構造にすれば、第１の実施形態の効果（２）と同様な効果を奏する。
　なお、第７の実施形態において、上面視において、半導体素子１１の外周側面が、素子用導体６３０の外周面の内側に配置されるようにしてもよい。
－第８の実施形態－
　図１０は、本発明の半導体装置の第８の実施形態を示し、半導体装置を下方からみた下面図である。
　第８の実施形態における半導体装置１０では、素子用導体７３０と接続用導体７４０は平面視で扇形状に形成されている。
　素子用導体７３０は、封止樹脂１４の一方の長側面１４ｃと一方の短側面１４ｄとの交差部を中心とする円の一部である円弧状の外周側面７３１を有する。接続用導体７４０は、他方の長側面１４ｂと他方の短側面１４ｅとの交差部を中心とする円の一部である円弧状の外周側面７４１を有する。素子用導体７３０と接続用導体７４０は、封止樹脂１４の幅方向の一対の長側面１４ｂ、１４ｃ間の中心を通る中心線ｘ－ｘと、封止樹脂１４の一対の短側面１４ｄ、１４ｅ間の中心を通る中心線ｙ－ｙの交点Ｏに対して点対称に配置されている。
　図１０において、素子用導体７３０の外周側面７３１の点７３１ａと、接続用導体７４０の外周側面７４１の点７４１ａ間の距離が、最小端子間距離Ｌminである。素子用導体７３０の外周側面７３１と接続用導体７４０の外周側面７４１との端子間距離は、点７３１ａまたは点７４１ａから離間する長さに応じて大きくなる。従って、素子用導体７３０の外周側面７３１および接続用導体７４０の外周側面７４１は、それぞれ、寄生容量低減構造Ｒpcを構成する。
　第８の実施形態において、素子用導体７３０および接続用導体７４０は、それぞれ、全体をコラム状の構造としたり、円弧状の外周側面７３１、７４１を有する鍔部と、該鍔部の下方に設けられたコラム部とから構成される構造にしたりすることができる。
　第８の実施形態における他の構成は、第１の実施形態と同様である。
　第８の実施形態においても、素子用導体７３０および接続用導体７４０は、それぞれ、寄生容量低減構造Ｒpcを有する。図示はしないが、上面視において、半導体素子１１の外周側面は、素子用導体７３０の外周面の外方に配置されている。不図示の半導体素子１１も、封止樹脂１４により全面が覆われるようにすることが好ましい。
　従って、第８の実施形態は、第１の実施形態の効果（１）、（３）と同様な効果を奏する。
　また、第８の実施形態において、素子用導体７３０および接続用導体７４０を、それぞれ、円弧状の外周側面７３１、７４１を有する鍔部と、該鍔部に下方に設けられたコラム部とから構成される構造にすれば、第１の実施形態の効果（２）と同様な効果を奏する。
　なお、第８の実施形態において、上面視において、半導体素子１１の外周側面が、素子用導体７３０の外周面の内側に配置されるようにしてもよい。
－第９の実施形態－
　図１１は、本発明の半導体装置の第９の実施形態を示し、半導体装置を、下方からみた下面図である。
　第９の実施形態の半導体装置１０は、第１の実施形態に示す素子用導体３０と接続用導体４０とを複数組（図１１では２組として例示）有している。このように、複数組の素子用導体３０と接続用導体４０とを封止樹脂１４により封止したパッケージとすることができる。
　複数組の素子用導体３０と接続用導体４０とを有する半導体装置１０を製造するには、第１の実施形態と同様な方法で図２（ａ）～図２（ｄ）の各工程を行い、図２（ｅ）の封止樹脂１４を切断する工程で、複数組の素子用導体３０と接続用導体４０が１つのパッケージとなるように封止樹脂１４を切断すればよい。
　図１１では、第１の実施形態に示す素子用導体３０と接続用導体４０とを有する半導体装置１０として例示した。しかし、第２～第８の実施形態に示す素子用導体１３０～７３０と接続用導体１４０～７４０とを複数組有する半導体装置１０とすることもできる。
　第９の実施形態の半導体装置１０は、第１～第８の実施形態に示す素子用導体３０～７３０と接続用導体４０～７４０とを複数組有する構成であるから、当然、第１の実施形態の効果（１）～（３）と同様な効果を奏する。
－第１０の実施形態－
　図１２は、本発明の半導体装置の第１０の実施形態を示し、図１２（ａ）は半導体装置の断面図であり、図１２（ｂ）は、図１２（ａ）を下方からみた下面図である。
　第１０の実施形態の半導体装置１０Ａでは、封止樹脂１４は、素子用導体３０と接続用導体４０との間に形成された溝部１４ｆを有する。溝部１４ｆは、封止樹脂１４の幅方向（図１２（ｂ）の上下方向）全長に亘り延在されている。換言すれば、溝部１４ｆは、封止樹脂１４の一方の長側面１４ｂから他方の長側面１４ｃまで封止樹脂１４を幅方向に貫通して形成されている。
　溝部１４ｆの深さは、素子用導体３０および接続用導体４０の厚さとほぼ同程度である。封止樹脂１４の強度を確保することができれば、溝部１４ｆの深さを、素子用導体３０および接続用導体４０の厚さより大きくしてもよい。溝部１４ｆは、封止樹脂１４の強度を均一化するため、素子用導体３０と接続用導体４０との間の中心とすることが好ましい。しかし、溝部１４ｆの位置は、素子用導体３０と接続用導体４０との間の中心に特定されるものではなく、素子用導体３０と接続用導体４０との間の位置であれば、どこでもよい。
　なお、図１２では、素子用導体３０上に搭載される半導体素子１１は、素子用導体３０より小さいサイズであり、素子用導体３０の外周側面の内側に配置される構造として例示されている。
　封止樹脂１４の素子用導体３０と接続用導体４０との間に溝部１４ｆを形成することにより、素子用導体３０と接続用導体４０の寄生容量を低減することができる。
　半導体装置１０Ａの他の構成は第１の実施形態と同様であり、対応する部材に同一の符号を付して説明を省略する。
　なお、図１２では、第１の実施形態に示す素子用導体３０と接続用導体４０とを有する半導体装置１０Ａとして例示した。しかし、第２～第８の実施形態に示す素子用導体１３０～７３０のいずれかと、接続用導体１４０～７４０のいずれかとを有する半導体装置１０Ａとすることもできる。
　なお、上記各実施形態では、素子用導体３０の厚さと接続用導体４０との厚さを同一として例示した。しかし、素子用導体３０と接続用導体４０とを異なる厚さとしてもよい。
　上記各実施形態では、半導体素子１１が１つの電極パッド１１ａを有し、１つの接続用導体４０～７４０に１本のボンディングワイヤ１２により接続された構造として例示した。しかし、本発明は、半導体素子１１が複数の電極パッド１１ａを有し、該電極パッド１１ａと電極パッド１１ａの数に対応する数の接続用導体４０～７４０が、それぞれ、ボンディングワイヤ(接続線)１２により接続されている半導体装置に適用することができる。
　上記各実施形態では、素子用導体３０～７３０および接続用導体４０～７４０を電鋳によるめっき層として説明した。めっき層により導体を形成すれば、リードフレームに比べて導体厚みを半分程度まで抑えることができ、断面積が小さくなることによる寄生容量低下に貢献できる為望ましい。しかし、素子用導体３０～７３０および接続用導体４０～７４０をリードフレームにより形成してもよい。リードフレームにより形成する場合は、板状フレームをエッチングしたり打抜き加工したりして形成することができる。打抜き加工により形成する場合、素子用鍔部３２、接続用鍔部４２や外周縁１３１ｂ、１４１ｂ、３３０ｂ、３４０ｂは、打抜き後、リードフレームを押し潰すことにより形成することができる。
　上記第１～第１０の実施形態に示された構造を、相互に、組み合わせてもよい。例えば、第１～第１０の実施形態のいずれかの素子用導体３０～７３０と、他の接続用導体４０～７４０を組み合わせてもよい。第１～第１０の実施形態における素子用導体３０～７３０または接続用導体４０～７４０の一方の導体のみに寄生容量低減構造を設け、他方の導体には、寄生容量低減構造を設けない半導体装置１０、１０Ａとしてもよい。
　上記では、種々の実施の形態を説明したが、本発明はこれらの内容に限定されるものではない。本発明の技術的思想の範囲内で考えられるその他の態様も本発明の範囲内に含まれる。
　次の優先権基礎出願の開示内容は引用文としてここに組み込まれる。
　日本国特許出願２０１８年第０６４５６９号（２０１８年３月２９日出願）
　１０、１０Ａ　　　半導体装置
　１１　　　半導体素子
　１２　　　ボンディングワイヤ（接続線）
　１４　　　封止樹脂
　１４ｆ　　溝部
　３０、１３０、２３０、３３０、４３０、５３０、６３０、７３０　　素子用導体
　３１、１３１　　　コラム部
　３２、１３２　　　素子用鍔部
　３２ａ、１３２ａ　　素子搭載面
　３２ｂ　　先端面(側面)
　４０、１４０、２４０、３４０、４４０、５４０、６４０、７４０　　接続用導体
　４１、１４１　　　コラム部
　４２、１４２　　　接続用鍔部
　４２ａ，１４２ａ　　ボンディング面（接続面）
　４２ｂ　　先端面（側面）
１３２ｃ、１４２ｃ　　湾曲面（側面）
２３０ａ、２４０ａ　　先端面(側面)
２３０ｃ、２４０ｃ　　湾曲面(側面)
４３０ｂ、４４０ｂ　　テーパ面
５３１、５４１　　　外周側面(側面)
５３１ａ、５４１ａ　　凹凸
６３０ａ、６４０ａ　　傾斜面（側面）
７３１、７４１　　　外周側面(側)
　Ｌmin　　最小端子間距離
　Ｒpc　　寄生容量低減構造

Claims (13)

  1. 　半導体素子と、
    　上部に前記半導体素子を搭載する素子搭載面を有する素子用導体と、
    　前記素子用導体と離間して配置され、上部に接続面を有する接続用導体と、
    　前記半導体素子と前記接続用導体の前記接続面とを接続する接続線と、
    　前記半導体素子と、前記素子用導体と、前記接続用導体と、前記接続線とを封止する封止樹脂とを備え、
    　対向して配置された前記素子用導体と前記接続用導体の少なくとも一方の対向側面に寄生容量低減構造が設けられている半導体装置。
  2. 　請求項１に記載の半導体装置において、
    　前記寄生容量低減構造は、前記素子用導体と前記接続用導体の少なくとも一方の上部側に設けられている半導体装置。
  3. 　請求項２に記載の半導体装置において、
    　前記寄生容量低減構造は、前記上部側から前記素子用導体と前記接続用導体の少なくとも一方の下面までコラム状に設けられている半導体装置。
  4. 　請求項１に記載の半導体装置において、
    　前記寄生容量低減構造は、他方の導体側に最も近い最接近の第１位置で定まる対向面間距離が最小であり、第１位置とは異なる第２位置の対向面間距離はそれよりも大きな寸法とされる対向面である半導体装置。
  5. 　請求項４項に記載の半導体装置において、
    　前記寄生容量低減構造を有する対向面は、平面または曲面である半導体装置。
  6. 　請求項１に記載の半導体装置において、
    　前記寄生容量低減構造は、前記素子用導体と前記接続用導体の少なくとも一方が平面視で多角形状である構造であり、
    　前記多角形状を有する導体は、他方の導体側に最も近い最接近の第１対向面とそれ以外の第２対向面を有し、前記第２対向面で定まる対向面間距離は、前記第１対向面で定まる対向面間距離よりも大きな寸法とされる半導体装置。
  7. 　請求項１に記載の半導体装置において、
    　前記寄生容量低減構造は、前記素子用導体と前記接続用導体の少なくとも一方が平面視で円弧形状を有する構造であり、
    　前記円弧形状を有する導体は、他方の導体側に最も近く最小対向面間距離が定まる最接近の第１対向面と、前記第１対向面以外の第２対向面とを有し、前記第２対向面の対向面間距離が前記最小対向面間距離よりも大きな寸法とされる半導体装置。
  8. 　請求項６または７に記載の半導体装置において、
    　前記寄生容量低減構造は、前記第１対向面と前記第２対向面には連続状に形成された凹凸を含む半導体装置。
  9. 　請求項１から請求項８までのいずれか一項に記載の半導体装置において、
    　前記素子用導体の前記素子搭載面の面積は、平面視で前記半導体素子の面積より小さく形成され、前記半導体素子の外周側面は、前記素子搭載面の外周側面の外方に配置されている半導体装置。
  10. 　半導体素子と、
    　上部に前記半導体素子を搭載する素子搭載面を有する素子用導体と、
    　前記素子用導体と離間して配置され、上部に接続面を有する接続用導体と、
    　前記半導体素子と前記接続用導体の前記接続面とを接続する接続線と、
    　前記半導体素子と、前記素子用導体と、前記接続用導体と、前記接続線とを封止する封止樹脂と、
    　対向して配置された前記素子用導体と前記接続用導体の少なくとも一方の導体の、他方の導体に対向する対向側面に設けられた寄生容量低減構造とを備え、
    　前記寄生容量低減構造は、前記一方の導体の対向側面と前記他方の導体の対向側面との対向面間距離が最も小さい第１位置における面積が、前記一方の導体の前記対向側面の面積全体よりも小さく形成されている半導体装置。
  11. 　請求項１０に記載の半導体装置において、
    　前記一方の導体の前記第１位置における面積は、前記第１位置と異なる第２位置における対向側面全体の面積よりも小さく形成されている半導体装置。
  12. 　半導体素子と、
    　上部に前記半導体素子を搭載する素子搭載面を有する素子用導体と、
    　前記素子用導体と離間して配置され、上部に接続面を有する接続用導体と、
    　前記半導体素子と前記接続用導体の前記接続面とを接続する接続線と、
    　前記半導体素子と、前記素子用導体と、前記接続用導体と、前記接続線とを封止する封止樹脂と、
    　素子用導体と前記接続用導体とが対向する側面の間に介在する前記封止樹脂に形成された溝部とを備える、半導体装置。
  13. 　請求項１から請求項９までのいずれか１項に記載の半導体装置において、
    　前記素子用導体と前記接続用導体とが対向する側面の間に介在する前記封止樹脂に形成された溝部をさらに有する半導体装置。
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