TW201943045A - 半導體裝置 - Google Patents

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TW201943045A
TW201943045A TW108102493A TW108102493A TW201943045A TW 201943045 A TW201943045 A TW 201943045A TW 108102493 A TW108102493 A TW 108102493A TW 108102493 A TW108102493 A TW 108102493A TW 201943045 A TW201943045 A TW 201943045A
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conductor
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semiconductor device
connection conductor
semiconductor
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Inventor
高尾勝大
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日商青井電子股份有限公司
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Abstract

本發明之半導體裝置具備：半導體元件；元件用導體，其於上部具有搭載上述半導體元件之元件搭載面；連接用導體，其與上述元件用導體相隔而配置，且於上部具有連接面；連接線，其將上述半導體元件與上述連接用導體之上述連接面連接；及密封樹脂，其將上述半導體元件、上述元件用導體、上述連接用導體、及上述連接線密封；且於對向而配置之上述元件用導體與上述連接用導體之至少一者之對向側面設置有寄生電容低減構造。

Description

半導體裝置
本發明係關於一種半導體裝置。
已知有將搭載半導體晶片之第1導體與藉由接合線連接於半導體晶片之第2導體相隔而配置，且藉由密封樹脂將整體密封之半導體裝置。第1導體及第2導體於俯視下具有矩形形狀，相互對向之一側面配置於遍及其對向之邊之全長與另一導體相隔等距離之位置（參照專利文獻1）。
[先前技術文獻]
[專利文獻]
專利文獻1：日本專利特開2006-287263號公報
[發明所欲解決之問題]
於專利文獻1之半導體裝置中，第1導體與第2導體之相對向之側面配置於遍及其對向之面之全長最接近另一導體之位置，第1導體與第2導體間之寄生電容變大。因此，例如若應用於高速資料通訊等高頻電路，則會產生阻抗之偏差或反應速度之延遲等電路特性之劣化、損耗。
[解決問題之手段]
根據本發明之第1態樣，半導體裝置具備：半導體元件；元件用導體，其於上部具有搭載上述半導體元件之元件搭載面；連接用導體，其與上述元件用導體相隔而配置，且於上部具有連接面；連接線，其將上述半導體元件與上述連接用導體之上述連接面連接；及密封樹脂，其將上述半導體元件、上述元件用導體、上述連接用導體、及上述連接線密封；且於對向而配置之上述元件用導體與上述連接用導體之至少一者之對向側面設置有寄生電容低減構造。
根據本發明之第2態樣，於第1態樣之半導體裝置中，較佳為上述寄生電容低減構造設置於上述元件用導體與上述連接用導體之至少一者之上部側。
根據本發明之第3態樣，於第2態樣之半導體裝置中，較佳為上述寄生電容低減構造自上述上部側至上述元件用導體與上述連接用導體之至少一者之下表面設置成柱狀。
根據本發明之第4態樣，於第1態樣之半導體裝置中，較佳為上述寄生電容低減構造係最靠近另一導體側之最接近之第1位置所確定之對向面間距離最小，與第1位置不同之第2位置之對向面間距離成為大於其之尺寸的對向面。
根據本發明之第5態樣，於第4態樣之半導體裝置中，較佳為具有上述寄生電容低減構造之對向面為平面或曲面。
根據本發明之第6態樣，於第1態樣之半導體裝置中，較佳為上述寄生電容低減構造係上述元件用導體與上述連接用導體之至少一者於俯視下為多邊形狀之構造，上述具有多邊形狀之導體具有最靠近另一導體側之最接近之第1對向面及其以外之第2對向面，且上述第2對向面所確定之對向面間距離成為大於上述第1對向面所確定之對向面間距離之尺寸。
根據本發明之第7態樣，於第1態樣之半導體裝置中，較佳為上述寄生電容低減構造係上述元件用導體與上述連接用導體之至少一者於俯視下具有圓弧形狀之構造，上述具有圓弧形狀之導體具有最靠近另一導體側且最小對向面間距離所確定之最接近之第1對向面、及上述第1對向面以外之第2對向面，且上述第2對向面之對向面間距離成為大於上述最小對向面間距離之尺寸。
根據本發明之第8態樣，於第6或第7態樣之半導體裝置中，較佳為上述寄生電容低減構造於上述第1對向面及上述第2對向面包含形成為連續狀之凹凸。
根據本發明之第9態樣，於第1至第8中任一項之半導體裝置中，較佳為上述元件用導體之上述元件搭載面之面積於俯視下形成為小於上述半導體元件之面積，且上述半導體元件之外周側面配置於上述元件搭載面之外周側面之外側。
根據本發明之第10態樣，半導體裝置具備：半導體元件；元件用導體，其於上部具有搭載上述半導體元件之元件搭載面；連接用導體，其與上述元件用導體相隔而配置，且於上部具有連接面；連接線，其將上述半導體元件與上述連接用導體之上述連接面連接；密封樹脂，其將上述半導體元件、上述元件用導體、上述連接用導體、及上述連接線密封；及寄生電容低減構造，其設置於對向而配置之上述元件用導體與上述連接用導體之至少一導體的與另一導體對向之對向側面；且上述寄生電容低減構造中，上述一導體之對向側面與上述另一導體之對向側面之對向面間距離最小之第1位置處之面積小於上述一導體之上述對向側面之面積整體。
根據本發明之第11態樣，於第10態樣之半導體裝置中，較佳為上述一導體之上述第1位置處之面積形成為小於與上述第1位置不同之第2位置處之對向側面整體之面積。
根據本發明之第12態樣，半導體裝置具備：半導體元件；元件用導體，其於上部具有搭載上述半導體元件之元件搭載面；連接用導體，其與上述元件用導體相隔而配置，且於上部具有連接面；連接線，其將上述半導體元件與上述連接用導體之上述連接面連接；密封樹脂，其將上述半導體元件、上述元件用導體、上述連接用導體、及上述連接線密封；及槽部，其形成於介於元件用導體與上述連接用導體對向之側面之間的上述密封樹脂。
根據本發明之第13態樣，於第1至第9態樣之半導體裝置中，較佳為進而具有槽部，其形成於介於上述元件用導體與上述連接用導體對向之側面之間的上述密封樹脂。
[發明之效果]
根據本發明，可減小元件用導體與連接用導體間之寄生電容。
-第1實施形態-
參照圖1～圖2，對本發明之半導體裝置10之第1實施形態進行說明。
圖1表示本發明之半導體裝置之第1實施形態，圖1（a）係半導體裝置之剖視圖，圖1（b）係自下方觀察圖1（a）之仰視圖。
半導體裝置10具有：半導體元件11；元件用導體30，其搭載半導體元件11；連接用導體40；接合線12，其將半導體元件11之電極墊11a與連接用導體40連接；及密封樹脂14，其將整體密封。
半導體元件11於上表面具有電極墊11a，且大致具有長方體形狀。
元件用導體30例如由銅等導電性金屬形成，具有柱部31、及元件用凸緣部32。元件用凸緣部32具有較柱部31大一圈之形狀，其外周側面自柱部31之外周側面突出。如圖1（b）所示，柱部31及元件用凸緣部32於俯視下具有六邊形之相似形。
連接用導體40與元件用導體30同樣地，例如由銅等導電性金屬形成，具有柱部41、及較柱部41大一圈之連接用凸緣部42。又，連接用凸緣部42之外周側面自柱部41之外周側面突出，柱部41及連接用凸緣部42於俯視下具有六邊形之相似形。
元件用導體30及連接用導體40係藉由利用電鑄鍍覆等形成之鍍覆層、或引線框架而形成。
如圖1（a）所示，於元件用導體30之元件用凸緣部32之與柱部31側為相反側之上表面，設置有搭載半導體元件11之元件搭載面32a。元件搭載面32a為元件用凸緣部32之上表面之整個區域。於圖1（a）所示之縱截面中，元件用凸緣部32之周緣形成為圓弧狀。元件用凸緣部32之厚度（高度）形成為薄於柱部31之厚度（高度）。
連接用導體40之連接用凸緣部42之與柱部41側為相反側之上表面成為供接合線12連接之接合面42a。接合面42a為連接用凸緣部42之上表面之整個區域。於圖1（a）所示之縱截面中，元件用凸緣部32之周緣形成為圓弧狀。連接用凸緣部42之厚度（高度）形成為薄於柱部41之厚度（高度）。
元件用導體30之柱部31之厚度與連接用導體40之柱部41之厚度大致相同。又，元件用導體30之元件用凸緣部32之厚度與連接用導體40之連接用凸緣部42之厚度大致相同。因此，元件用導體30之整體之厚度與連接用導體40之整體之厚度大致相同。元件用導體30及連接用導體40各自之整體之厚度為20 μm～80 μm左右。
將接合線12之一端接合於半導體元件11之電極墊11a，將接合線12之另一端接合於連接用導體40之接合面42a之大致中央部。
如上所述，元件用導體30之元件用凸緣部32之元件搭載面32a上所搭載之半導體元件11之底面具有較元件搭載面32a之面積大之面積。半導體元件11係自元件用凸緣部32之元件搭載面32a之外周突出而配置。換言之，元件用導體30之元件搭載面32a之面積形成為小於半導體元件11之底面之面積，半導體元件11之外周側面配置於元件搭載面32a之外周側面之外側。如此，藉由將元件用導體30之元件搭載面32a之尺寸設定為小於半導體元件11之底面積之尺寸，可減小半導體裝置10之尺寸。但是，亦可設為使元件用導體30之元件搭載面32a之尺寸與半導體元件11之底面積相同或者大於半導體元件11之面積之構造。即，半導體元件11之外周側面亦可為與元件用導體30之元件搭載面32a之外周側面為同一平面。又，半導體元件11之外周側面亦可配置於元件用導體30之元件搭載面32a之外周側面之內側。
密封樹脂14將元件用導體30、連接用導體40、半導體元件11、及接合線12密封。但是，元件用導體30之柱部31之與元件用凸緣部32為相反側之面即下表面31a、及連接用導體40之柱部41之與連接用凸緣部42為相反側之面即下表面41a與密封樹脂14之下表面14a成為大致同一平面，且自密封樹脂14之下表面14a露出。
密封樹脂14例如可使用環氧樹脂等。此外，作為密封樹脂，例如較佳為使用於頻率1～10 GHz下相對介電常數（Dk）為3.5以下，於頻率1～10 GHz下損耗因子（Dissipation factor： Df）為0.01以下的環氧樹脂等低介電常數材料Low-k。
如圖1（b）所示，元件用導體30之元件用凸緣部32於俯視下與連接用導體40對向之側面具有前端細形狀之多邊形狀，具有前端面32b、及配置於前端面32b之兩側之傾斜面32c。元件用凸緣部32之前端面32b之兩側之傾斜面32c分別自前端面32b朝側面32d，向自對向之連接用導體40遠離之方向傾斜。同樣地，連接用導體40之連接用凸緣部42具有前端面42b、及配置於前端面42b之兩側之傾斜面42c。連接用凸緣部42之前端面42b之兩側之傾斜面42c分別自前端面42b朝側面42d，與自前端面42b遠離之距離成比例地，向自對向之元件用導體30遠離之方向傾斜。
元件用導體30之元件用凸緣部32之前端面32b與連接用導體40之連接用凸緣部42之前端面42b平行地配置。元件用導體30之元件用凸緣部32之前端面32b與連接用導體40之連接用凸緣部42之前端面42b之端子間距離成為元件用導體30與連接用導體40之最小端子間距離Lmin。換言之，元件用導體30之元件用凸緣部32之前端面32b及連接用導體40之連接用凸緣部42之前端面42b相互成為最靠近對象導體之最接近面。
元件用導體30之元件用凸緣部32之傾斜面32c與連接用導體40之連接用凸緣部42之傾斜面42c之端子間距離為最小端子間距離Lmin以上，且元件用導體30之元件用凸緣部32之傾斜面32c與連接用導體40之連接用凸緣部42之傾斜面42c非平行地配置。又，元件用導體30之柱部31與連接用導體40之柱部41之端子間距離大於最小端子間距離Lmin。
如此，元件用凸緣部32之前端面32b及連接用凸緣部42之前端面42b各自之面積較小，於前端面32b、前端面42各自之兩側形成有傾斜面32c、42c。
因此，上述實施形態之半導體裝置10中之元件用導體30與連接用導體40間之寄生電容小於在元件用導體30與連接用導體40相對向之側面未設置傾斜面之構造、即元件用導體30與連接用導體40對向之面間之距離以最小端子間距離Lmin固定之構造。以下，將該元件用導體30與連接用導體40對向之面間之距離在任意位置均為最小端子間距離Lmin之構造稱為比較例。
於第1實施形態之半導體裝置10中，元件用導體30之與連接用導體40對向之對向側面、即元件用凸緣部32之前端面32b及配置於該前端面32b之兩側之傾斜面32c構成寄生電容低減構造Rpc。同樣地，連接用導體40之與元件用導體30對向之對向側面、即連接用凸緣部42之前端面42b及配置於該前端面42b之兩側之傾斜面42c構成寄生電容低減構造Rpc。
位於最小端子間距離Lmin之元件用導體30之前端面32b之面積較佳為小於兩側之傾斜面32c之合計面積。但是，元件用導體30之前端面32b之面積只要形成為小於與連接用導體40對向之側面整體、即前端面32b及兩側之傾斜面32c整體之面積即可。同樣地，位於最小端子間距離Lmin之連接用導體40之前端面42b之面積較佳為小於兩側之傾斜面42c之合計面積。但是，連接用導體40之前端面42b之面積只要形成為小於與元件用導體30對向之側面整體、即前端面42b及兩側之傾斜面42c整體之面積即可。
如圖1（a）所示，元件用導體30之元件用凸緣部32相對於柱部31伸出。又，連接用導體40之連接用凸緣部42相對於柱部41伸出。因此，元件用導體30及連接用導體40藉由定準效應(Anchor Effect)而成為不易自密封樹脂14拔出之構造。又，元件用導體30之柱部31與連接用導體40之柱部41相對向之側面間之距離即端子間距離大於元件用導體30之元件用凸緣部32之前端面32b與連接用導體40之連接用凸緣部42之前端面42b之最小端子間距離Lmin。因此，元件用導體30之柱部31與連接用導體40之柱部41之端子間所填充之密封樹脂14之量增多，可抑制其間之密封樹脂14之龜裂。
此外，雖未圖示，但元件用導體30之柱部31之下表面31a及連接用導體40之柱部41之下表面41a藉由焊接於電路基板之連接墊而安裝。
其次，表示藉由電鑄鍍覆法製造圖1所示之半導體裝置10之方法之一例。
圖2係用以說明圖1所示之半導體裝置之製造方法之圖，圖2（a）～圖2（e）分別為各步驟中之各構件之剖視圖。
如圖2（a）所示，準備具有可將半導體裝置10排列成格子狀之尺寸之不鏽鋼板或銅板等基板61。以下之說明係對形成2個半導體裝置10之情形進行說明，但以下所示之製造方法亦可應用於獲得排列成格子狀之多個半導體裝置10之情形。
基板61之厚度例如為0.1 mm～0.5 mm左右。於基板61之正背兩面形成光阻膜62a、62b。光阻膜62a係設為相當於元件用導體30之柱部31之厚度及連接用導體40之柱部41之厚度的厚度。光阻膜62b之厚度並無特別限制，可與光阻膜62a之厚度相同，亦可為與光阻膜62a之厚度不同之厚度。光阻膜62a、62b可為正型亦可為負型。
其次，如圖2（b）所示，使用未圖示之遮罩對基板61之上表面側之光阻膜62a進行曝光、顯影，而將光阻膜62a圖案化。即，於光阻膜62a之要形成元件用導體30之區域形成開口63a，又，於要形成連接用導體40之區域形成開口63b。其後，對自光阻膜62a露出之基板61之區域實施去除氧化膜等表面處理。
其次，如圖2（c）所示，藉由電鑄鍍覆法，形成元件用導體30及連接用導體40。藉由電鑄形成之鍍覆層係以超過光阻膜62a之厚度，且自光阻膜62a之表面起之厚度與元件用導體30之元件用凸緣部32及連接用導體40之連接用凸緣部42之厚度相同之方式形成。形成於光阻膜62a之表面上之鍍覆層之生長具有各向同性（isotropic）。因此，形成於光阻膜62a之上方之鍍覆層向形成於光阻膜62a之厚度之區域內之鍍覆層之外周側伸出，且其上表面側之外周緣形成為截面圓弧狀。藉此，形成具有柱部31及元件用凸緣部32之元件用導體30以及具有柱部41及連接用凸緣部42之連接用導體40。
形成元件用導體30及連接用導體40後，去除光阻膜62a、62b。
其次，如圖2（d）所示，於元件用導體30之元件用凸緣部32之元件搭載面32a黏晶半導體元件11。並且，將接合線12接合於半導體元件11之電極墊11a及連接用導體40之連接用凸緣部42之接合面42a。
其次，如圖2（e）所示，於基板61之元件用導體30及連接用導體40側塑模密封樹脂14，將整體密封。利用密封樹脂14之密封係以包括半導體元件11、接合線12、元件用導體30及連接用導體40在內覆蓋基板61之一面側整面之方式進行。然後，自搭載有半導體元件11之元件用導體30及接合有接合線12之連接用導體40剝離或去除基板61。其後，於切割線Dcl處，將密封樹脂14切斷，獲得圖1中所圖示之各半導體裝置10。
此外，上述中，以於元件用導體30及連接用導體40各自之與另一導體對向之側面形成有寄生電容低減構造Rpc之半導體裝置10進行例示。但是，亦可設為僅於元件用導體30與連接用導體40之一導體形成有寄生電容低減構造Rpc之半導體裝置10。
又，將元件用凸緣部32之俯視形狀及柱部31之橫截面形狀設為六邊形，但亦可設為六邊形以外之多邊形。關於連接用導體40亦相同，將連接用凸緣部42之俯視形狀及柱部41之橫截面形狀設為六邊形，但亦可設為六邊形以外之多邊形。
進而，元件用凸緣部32之俯視形狀與柱部31之橫截面形狀亦可設為不同之多邊形。關於連接用導體40亦相同，亦可將連接用凸緣部42之俯視形狀與柱部41之橫截面形狀設為不同之多邊形。
又，構成寄生電容低減構造Rpc之傾斜面32c、42c係以呈直線狀傾斜之構造進行例示，但亦可設為彎曲狀或階梯狀。
根據本發明之第1實施形態，發揮下述之效果。
（1）半導體裝置10具備：元件用導體30，其搭載半導體元件11；及連接用導體40，其具有連接於半導體元件11之接合線12；且於對向之元件用導體30與連接用導體40之對向面32b及42b之至少一者設置有寄生電容低減構造Rpc。於第1實施形態中，寄生電容低減構造Rpc係藉由元件用導體30之元件用凸緣部32之前端面32b、及該前端面32b之兩側之傾斜面32c而形成。又，寄生電容低減構造Rpc係藉由連接用導體40之元件用凸緣部42之前端面42b、及該前端面42b之兩側之傾斜面42c而形成。元件用凸緣部32之前端面32b及連接用凸緣部42之前端面42b各自之面積較小，於前端面32b、42b各自之兩側形成有傾斜面32c、42c。元件用導體30之柱部31及連接用導體40之柱部41之端子間距離大於元件用導體30之元件用凸緣部32之前端面32b與連接用導體40之連接用凸緣部42之前端面42b之最小端子間距離Lmin。因此，可減小元件用導體30與連接用導體40間之寄生電容。
（2）元件用導體30及連接用導體40各自之寄生電容低減構造Rpc係由自柱部31、41各自之上部伸出之元件用凸緣部32、或連接用凸緣部42構成。該構造之寄生電容低減構造Rpc中，包含柱部31之元件用導體30之厚度整體或包含柱部41之連接用導體40之厚度整體之厚度薄於構成寄生電容低減構造Rpc之構造。因此，可進一步低減寄生電容。又，元件用導體30之柱部31及連接用導體40之柱部41之端子間距離大於元件用導體30之元件用凸緣部32之前端面32b與連接用導體40之連接用凸緣部42之前端面42b之最小端子間距離Lmin。因此，藉由投錨效應而成為不易自密封樹脂14拔出之構造。又，元件用導體30之柱部31與連接用導體40之柱部41之端子間所填充之密封樹脂14之量增多，可抑制其間之密封樹脂14之龜裂。
（3）於俯視下，元件用導體30之元件搭載面32a之面積形成為小於半導體元件11之面積（底面積），半導體元件11之外周側面配置於元件搭載面32a之外周側面之外側。如此，藉由將元件用導體30之元件搭載面32a之尺寸設定為小於半導體元件11之尺寸，可減小半導體裝置10之尺寸。
-第2實施形態-
圖3表示本發明之半導體裝置之第2實施形態，圖3（a）係半導體裝置之剖視圖，圖3（b）係自下方觀察圖3（a）之仰視圖。此外，於圖3（b）中，省略半導體元件11及接合線12之圖示。
第2實施形態具有與第1實施形態不同之寄生電容低減構造Rpc，但其他構成與第1實施形態相同。因此，以下主要對第2實施形態之寄生電容低減構造Rpc進行說明。
於第2實施形態中，元件用導體130亦具有柱部131、及設置成自該柱部131上伸出之形狀之元件用凸緣部132，且連接用導體140亦具有柱部141、及設置成自該柱部141上伸出之形狀之連接用凸緣部142。又，與第1實施形態同樣地，將半導體元件11搭載於元件用導體130之元件用凸緣部132之元件搭載面132a，將接合線12接合於連接用導體140之連接用凸緣部142之接合面142a。
元件用導體130之柱部131之下表面131a及連接用導體140之柱部141之下表面141a與密封樹脂14之下表面14a成為大致同一平面，且自密封樹脂14之下表面14a露出。
如圖3（a）所示，元件用導體130、140各自之柱部131、141中，自密封樹脂14露出之下表面側之外周緣131b、141b邊緣修飾成截面圓弧狀。
又，如圖3（b）所示，元件用導體130之元件用凸緣部132之與連接用導體140對向之側面形成為於俯視下彎曲成圓弧狀之彎曲面132c。彎曲面132c係將元件用導體130之一對側面132d之大致中心部132c1配置於最靠近連接用導體140之位置。同樣地，連接用導體140之連接用凸緣部142之與元件用導體130對向之側面形成為於俯視下彎曲成圓弧狀之彎曲面142c。彎曲面142c係將連接用導體140之一對側面142d之大致中心部142c1配置於最靠近連接用導體140之位置。因此，彎曲面132c之中心部132c1與彎曲面142c之中心部142c1之端子間距離成為元件用導體130與連接用導體140之端子間距離中最小之最小端子間距離Lmin。
此外，使彎曲面132c、142c於俯視下為圓弧狀，所謂圓弧狀，除真圓以外，亦包括橢圓、抛物線、指數曲線等圓弧形狀。
如圖3（b）所示，元件用導體130與連接用導體140之端子間距離係隨著自彎曲面132c之中心部132c1及彎曲面142c之中心部142c1向圖3之上下方向遠離而逐漸增加。因此，第2實施形態之半導體裝置10中之元件用導體130與連接用導體140間之寄生電容小於遍及元件用導體130與連接用導體140對向之整個側面以相同距離（最小端子間距離Lmin）延伸之上述比較例之構造。於第2實施形態中，元件用導體130之與連接用導體40對向之側面、即元件用凸緣部32之彎曲面132c構成寄生電容低減構造Rpc。同樣地，連接用導體140之與元件用導體130對向之側面、即彎曲面142c構成寄生電容低減構造Rpc。
關於製造第2實施形態之半導體裝置10之方法，除形成元件用導體130之柱部131及連接用導體140之柱部141之下端側經邊緣修飾之外周緣131b、141b之方法以外，與製造第1實施形態之半導體裝置10之方法相同。
因此，以下對形成元件用導體130之外周緣131b及連接用導體140之外周緣141b之方法進行說明。
圖4係用以說明圖3所示之半導體裝置之製造方法之圖，圖4（a）～圖4（c）分別為各步驟中之各構件之剖視圖。圖4（d）係圖4（a）之區域A之放大圖。
如圖4（a）所示，準備基板61，於該基板61之正背兩面形成光阻膜62a、62b。光阻膜62a、62b可為正型亦可為負型，以下對使用負型之情形進行說明。
於光阻膜62a上，配置成為遮罩之玻璃基板71。於玻璃基板71，形成有與元件用導體130之柱部131相同形狀之遮光區域72及與連接用導體40之柱部41相同形狀之遮光區域73。
元件用導體130及連接用導體140之形成方法相同。以下，作為代表，說明形成元件用導體130之方法。
圖4（d）係圖4（a）之區域A之放大圖。
與玻璃基板71之元件用導體130之柱部131相同形狀之遮光區域72係100%遮光之區域。玻璃基板71中之元件用導體130之元件用凸緣部132與連接用導體140之連接用凸緣部142之間係透光率大致100%、換言之遮光率大致0%之透光區域74。於遮光區域72與透光區域74之間，設置有中間遮光區域75。中間遮光區域75係藉由使遮光膜成為點狀相互相隔而配置，或者使遮光膜之濃度或厚度小於遮光區域72而形成。但是，中間遮光區域75中之遮光率之變化率係使透光區域74附近之遮光率之變化大於遮光區域72附近之遮光率之變化率。與遮光區域72接觸之中間遮光區域75之邊界部之遮光率最大。
若以此種玻璃基板71作為遮罩進行曝光，則與中間遮光區域75對應之光阻膜62a於遮光區域72至透光區域74之間硬化之部分隨著自遮光區域72向透光區域74逐漸增大。
因此，若對光阻膜62a進行顯影，則如圖4（b）所示，於光阻膜62a，於元件用導體130之柱部131之下表面131a側（參照圖4（c））及連接用導體140之柱部141之下表面141a側（參照圖4（c）），分別形成朝內側側平緩下降之開口63a、63b。
因此，其次，若藉由電鑄鍍覆法等，較光阻膜62a之厚度更厚地形成鍍覆層，則如圖4（c）所示，於柱部131、141之下表面側，分別形成具有具備邊緣修飾之外周緣131b、141b之元件用導體130、連接用導體140。
以下，藉由依據第1實施形態之圖2（d）、圖2（e）所示之方法，可獲得圖3所示之半導體裝置10。
於第2實施形態中，元件用導體130及連接用導體140亦分別具有寄生電容低減構造Rpc。又，元件用導體130及連接用導體140各自之寄生電容低減構造Rpc設置於具有外周面之元件用凸緣部132、連接用凸緣部142，其中上述元件用凸緣部132、連接用凸緣部142之上述外周面大於柱部131、141之外周面。進而，於俯視下，元件用導體130之元件搭載面132a之面積形成為小於半導體元件11之面積，半導體元件11之外周側面配置於元件搭載面132a之外周側面之外側。此外，半導體元件11之外周側面亦可與元件用導體130之元件搭載面132a之外周側面為同一平面。又，亦可將半導體元件11之外周側面配置於元件用導體130之元件搭載面132a之外周側面之內側。
因此，於第2實施形態中，亦發揮與第1實施形態之效果（1）～（3）相同之效果。
-第3實施形態-
圖5表示本發明之半導體裝置之第3實施形態，圖5（a）係半導體裝置之剖視圖，圖5（b）係自下方觀察圖5（a）之第1仰視圖，圖5（c）係自下方觀察圖5（a）之第2仰視圖。
於第3實施形態之半導體裝置10中，如圖5（a）所示，元件用導體230及連接用導體240分別不具有凸緣部而具有整體為柱狀之構造。
元件用導體230及連接用導體240分別如圖5（b）所示，各自之下表面與第1實施形態同樣地，具有具備前端面230a、240a及一對傾斜面230b、240b之多邊形狀。
元件用導體230中之前端面230a之兩側之傾斜面230b構成寄生電容低減構造Rpc。又，連接用導體240中之前端面240a之兩側之傾斜面240b構成寄生電容低減構造Rpc。
如圖5（c）所示，元件用導體230及連接用導體240亦可設為與第2實施形態之元件用凸緣部132、連接用凸緣部142同樣地，相互對向之側面分別具有彎曲成圓弧狀之彎曲面230c、240c之構造。於該構造中，元件用導體230之彎曲面230c及連接用導體240之彎曲面240c分別構成寄生電容低減構造Rpc。
第3實施形態之其他構成與第1實施形態相同，於對應之構件標註相同之符號並省略說明。
於第3實施形態中，元件用導體230及連接用導體240亦分別具有寄生電容低減構造Rpc。又，元件用導體230之面積於俯視下形成為小於半導體元件11之面積，半導體元件11之外周側面配置於元件用導體230之外周側面之外側。此外，半導體元件11之外周側面亦可與元件用導體230之元件搭載面232a之外周側面為同一平面。又，亦可將半導體元件11之外周側面配置於元件用導體230之元件搭載面232a之外周側面之內側。
因此，第3實施形態發揮與第1實施形態之效果（1）、（3）相同之效果。
-第4實施形態-
圖6係表示本發明之半導體裝置之第4實施形態之剖視圖。
第4實施形態之半導體裝置10與第3實施形態同樣地，元件用導體330及連接用導體340分別不具有凸緣部而具有整體為柱狀之構造。第4實施形態之半導體裝置10與第3實施形態不同之方面在於：元件用導體330及連接用導體340分別於下表面330a側、340a側具有經邊緣修飾之外周緣330b、340b。
於第4實施形態之半導體裝置10中，元件用導體330及連接用導體340分別具有寄生電容低減構造Rpc。又，於俯視下，元件用導體330之面積形成為小於半導體元件11之面積，半導體元件11之外周側面配置於元件用導體330之外周側面之外側。此外，半導體元件11之外周側面亦可與元件用導體330之元件搭載面332a之外周側面為同一平面。又，亦可將半導體元件11之外周側面配置於元件用導體330之元件搭載面332a之外周側面之內側。
因此，發揮與第1實施形態之效果（1）、（3）相同之效果。
-第5實施形態-
圖7係表示本發明之半導體裝置之第5實施形態之剖視圖。
第5實施形態之半導體裝置10與第3、第4實施形態同樣地，元件用導體430及連接用導體440分別不具有凸緣部，元件用導體430及連接用導體440分別截面形成為倒梯形形狀。
即，元件用導體430具有自下表面430a朝連接用導體440側緩慢地上升之錐面430b、及自下表面430a朝與連接用導體440側相反之方向緩慢地上升之錐面430c。換言之，元件用導體430具有朝自半導體元件11遠離之方向而自連接用導體440側之距離變大之錐面430b。同樣地，連接用導體440具有自下表面440a朝元件用導體430側緩慢地上升之錐面440b、及自下表面430a朝與元件用導體430側相反之方向緩慢地上升之錐面440c。換言之，連接用導體440具有朝自接合面遠離之方向而自元件用導體430側之距離變大之錐面440b。
即，元件用導體430與連接用導體440具有相互對向之傾斜面430b、440b。於圖7中，傾斜面430b、440b係自導體下表面430a、440a向圖式上方之方向、即朝半導體搭載面（元件搭載面432a）或接合面之方向末端擴展之斜面。若將半導體搭載面及接合面相互對向之一對對向邊（向圖7之紙面裏側方向延伸之邊）之間隔設為與比較構造之最小端子間距離Lmin相同之尺寸，傾斜面430b、440b間之距離沿自半導體搭載面及接合面朝各自之下表面430a、440a之方向緩慢地變大（逐漸增加）。因此，元件用導體430與連接用導體440之間之寄生電容與比較構造相比較小。
第5實施形態中之具有構成寄生電容低減構造Rpc之傾斜面430b、440b之元件用導體430及連接用導體440於俯視下可為圖5（b）所示之前端細狀之多邊形狀，亦可為圖5（c）所示之彎曲面。
錐面430b、430c及錐面440b、440c之錐角θ較佳為相對於密封樹脂14之下表面14a設為30°～60°左右。若錐角θ大於60°左右，則自密封樹脂14之拔出力變小。若錐角θ小於30°左右，則於藉由塑模形成密封樹脂14時，密封樹脂材不易流入至元件用導體430之錐面430b、430c及連接用導體440之錐面440b、440c之下表面側，容易於密封樹脂14產生龜裂。
具有錐面430b、430c之元件用導體430、及具有錐面440b、440c之連接用導體440之製造方法可使用依據第2實施形態之方法。但是，形成具有呈直線狀傾斜之錐面430b、430c之元件用導體430或具有呈直線狀傾斜之錐面440b、440c之連接用導體440時，以玻璃基板71之中間遮光區域75之遮光率之變化率自中間遮光區域75側至透光區域74側成為均勻之方式形成。
此外，於第5實施形態中，元件用導體430之錐面430c及連接用導體440之錐面440c亦可設為錐角θ＝90°、換言之不具有錐面之構造。
又，亦可將元件用導體430及連接用導體440分別設為具有具備錐面430b、440b之凸緣部、及設置於該凸緣部之下方之柱部之構成。即，將自元件用導體430之上表面432a至厚度之中間位置設為錐面430b，將自該中間位置至下表面430a設為錐角θ＝90°之面。又，將自連接用導體440之上表面至厚度之中間位置設為錐面440b，將自該中間位置至下表面440a設為錐角θ＝90°之面。
第5實施形態之其他構成與第1實施形態相同，於對應之構件標註相同之符號並省略說明。
於第5實施形態中，元件用導體430及連接用導體440亦分別具有寄生電容低減構造Rpc。又，於俯視下，元件用導體430之面積形成為小於半導體元件11之面積，半導體元件11之外周側面配置於元件用導體430之外周面之外側。
因此，第5實施形態發揮與第1實施形態之效果（1）、（3）相同之效果。
又，於第5實施形態中，若將元件用導體430及連接用導體440分別設為由凸緣部、及設置於該凸緣部之下方之柱部構成之構造，則發揮與第1實施形態之效果（2）相同之效果。
此外，於第5實施形態中，半導體元件11之外周側面亦可與元件用導體430之元件搭載面432a之外周側面為同一平面。又，亦可將半導體元件11之外周側面配置於元件用導體430之元件搭載面432a之外周側面之內側。
-第6實施形態-
圖8表示本發明之半導體裝置之第6實施形態，係自下表面側觀察半導體裝置之第仰視圖。
圖8所示之元件用導體530及連接用導體540分別於外周側面531、541具有形成為連續狀之多個微細之凹凸531a、541a。元件用導體530及連接用導體540分別具有圖5（b）或圖5（c）所示之於俯視下於前端細形狀部之外周側面或包含彎曲面之外周側面呈連續狀地形成有微細之凹凸531a、541a之構造。形成有微細之凹凸531a、541a之元件用導體530之外周側面531與連接用導體540之外周側面541對向之區域分別構成寄生電容低減構造Rpc。
若於元件用導體530之外周側面531設置微細之凹凸531a，又，於連接用導體540之外周側面541設置微細之凹凸541a，則外周側面531、541之面積變大。藉此，密封樹脂14與元件用導體530及連接用導體540之密接力（接合強度）增大。
此外，於圖8中，為了容易判斷形狀，將各微細之凹凸531a、541a以相對較大之尺寸進行例示，但實際上較佳為設為小於其之尺寸。又，微細之凹凸531a、541a係以前端部尖銳之形狀進行例示，但亦可於前端部帶有弧度，抑制向前端部之電解集中。
元件用導體530及連接用導體540藉由將元件用導體530及連接用導體540之遮罩圖案設為於外周側面531、541之各者形成有微細之凹凸531a、541a之形狀，可利用與第1實施形態相同之方法進行製作。
元件用導體530及連接用導體540可分別將整體設為柱狀之構造，或者設為由具有微細之凹凸531a、541a之凸緣部、及設為該凸緣部之下方之柱部構成之構造。
第6實施形態之其他構成與第1實施形態相同。
於第6實施形態中，元件用導體530及連接用導體540亦分別具有寄生電容低減構造Rpc。又，於俯視下，元件用導體530之面積形成為小於半導體元件11之面積，半導體元件11之外周側面配置於元件用導體530之外周側面531之外側。
因此，第6實施形態發揮與第1實施形態之效果（1）、（3）相同之效果。
又，於第6實施形態中，若將元件用導體530及連接用導體540分別設為由具有微細之凹凸531a、541a之凸緣部、及設置於該凸緣部之下方之柱部構成之構造，則發揮與第1實施形態之效果（2）相同之效果。
此外，於第6實施形態中，於俯視下，與半導體元件11之外周側面對應之邊（線）亦可與連結形成於元件用導體530之元件搭載面（未圖示）之外周側面的凹凸531a之突部前端之線一致。又，於俯視下，亦可將與半導體元件11之外周側面對應之邊（線）配置於連結形成於元件用導體530之元件搭載面（未圖示）之外周側面的凹凸531a之突部前端之線之內側。
-第7實施形態-
圖9表示本發明之半導體裝置之第7實施形態，係自下方觀察半導體裝置之仰視圖。
於第7實施形態中之半導體裝置10中，元件用導體630與連接用導體640係相對於通過密封樹脂14之一對長側面14b、14c間之中心之中心線x-x、與通過密封樹脂14之一對短側面14d、14e間之中心之中心線y-y之交點O呈點對稱地配置。
元件用導體630具有設置於連接用導體640側之傾斜面630a、垂直之端部側面630b、及一對側面630c、630d。連接用導體640具有與元件用導體630對向之傾斜面640a、垂直之端部側面640b、及一對側面640c、640d。
元件用導體630之傾斜面630a與連接用導體640之傾斜面640a平行。因此，元件用導體630之傾斜面630a與連接用導體640之傾斜面640a之端子間距離於面區域中均為最小端子間距離Lmin。
元件用導體630之傾斜面630a與連接用導體640之傾斜面640a遍及寬度方向（圖9之上下方向）之大致全長而延伸。但是，元件用導體630之傾斜面630a及連接用導體640之傾斜面640a分別相對於中心線y-y而傾斜。因此，元件用導體630與連接用導體640間之寄生電容小於形成於與中心線y-y平行且以最小端子間距離Lmin相隔之導體（平行板）間的上述比較構造之寄生電容。即，元件用導體630之傾斜面630a及連接用導體640之傾斜面640a分別構成寄生電容低減構造Rpc。
此外，元件用導體630之端部側面630b及連接用導體640之端部側面640b係用以抑制電場集中者。即，若使元件用導體630之傾斜面630a與側面630d之交點尖銳，則於該交點產生電場集中。又，若使連接用導體640之傾斜面640a與側面640d之交點尖銳，則於該交點產生電場集中。元件用導體630之端部側面630b及連接用導體640之端部側面640b抑制此種電場集中。
於第7實施形態中，元件用導體630及連接用導體640可分別將整體設為柱狀之構造，或者設為由具有傾斜面630a、640a之凸緣部、及設置於該凸緣部之下方之柱部構成之構造。
第7實施形態之其他構成與第1實施形態相同。
於第7實施形態中，元件用導體630及連接用導體640亦分別具有寄生電容低減構造Rpc。雖未圖示，但於俯視下，半導體元件11之外周側面配置於元件用導體630之外周面之外側。
因此，第7實施形態發揮與第1實施形態之效果（1）、（3）相同之效果。
又，於第7實施形態中，若將元件用導體630及連接用導體640分別設為由具有傾斜面630a、640a之凸緣部、及設置於該凸緣部之下方之柱部構成之構造，則發揮與第1實施形態之效果（2）相同之效果。
此外，於第7實施形態中，於俯視下，亦可將半導體元件11之外周側面配置於元件用導體630之外周面之內側。
-第8實施形態-
圖10表示本發明之半導體裝置之第8實施形態，係自下方觀察半導體裝置之仰視圖。
於第8實施形態中之半導體裝置10中，元件用導體730與連接用導體740於俯視下形成為扇形狀。
元件用導體730具有圓弧狀之外周側面731，其係以密封樹脂14之一長側面14c與一短側面14d之交叉部為中心之圓之一部分。連接用導體740具有圓弧狀之外周側面741，其係以另一長側面14b與另一短側面14e之交叉部為中心之圓之一部分。元件用導體730與連接用導體740相對於通過密封樹脂14之寬度方向之一對長側面14b、14c間之中心之中心線x-x、與通過密封樹脂14之一對短側面14d、14e間之中心之中心線y-y之交點0呈點對稱地配置。
於圖10中，元件用導體730之外周側面731之點731a、與連接用導體740之外周側面741之點741a間之距離為最小端子間距離Lmin。元件用導體730之外周側面731與連接用導體740之外周側面741之端子間距離根據與點731a或點741a相隔之長度而變大。因此，元件用導體730之外周側面731及連接用導體740之外周側面741分別構成寄生電容低減構造Rpc。
於第8實施形態中，元件用導體730及連接用導體740可分別將整體設為柱狀之構造，或者設為由具有圓弧狀之外周側面731、741之凸緣部、及設置於該凸緣部之下方之柱部構成之構造。
第8實施形態中之其他構成與第1實施形態相同。
於第8實施形態中，元件用導體730及連接用導體740亦分別具有寄生電容低減構造Rpc。雖未圖示，但於俯視下，半導體元件11之外周側面配置於元件用導體730之外周面之外側。未圖示之半導體元件11亦較佳為藉由密封樹脂14而覆蓋整面。
因此，第8實施形態發揮與第1實施形態之效果（1）、（3）相同之效果。
又，於第8實施形態中，若將元件用導體730及連接用導體740分別設為由具有圓弧狀之外周側面731、741之凸緣部、及設置於該凸緣部之下方之柱部構成之構造，則發揮與第1實施形態之效果（2）相同之效果。
此外，於第8實施形態中，於俯視下，亦可將半導體元件11之外周側面配置於元件用導體730之外周面之內側。
-第9實施形態-
圖11表示本發明之半導體裝置之第9實施形態，係自下方觀察半導體裝置之仰視圖。
第9實施形態之半導體裝置10具有多組第1實施形態所示之元件用導體30與連接用導體40（圖11中以2組進行例示）。如此，可製成藉由密封樹脂14將多組元件用導體30與連接用導體40密封之封裝。
製造具有多組元件用導體30與連接用導體40之半導體裝置10時，利用與第1實施形態相同之方法，進行圖2（a）～圖2（d）之各步驟，於將圖2（e）之密封樹脂14切斷之步驟中，以多組元件用導體30與連接用導體40成為一個封裝之方式將密封樹脂14切斷即可。
於圖11中，以第1實施形態所示之具有元件用導體30與連接用導體40之半導體裝置10進行例示。但是，亦可設為第2～第8實施形態所示之具有多組元件用導體130～730與連接用導體140～740之半導體裝置10。
第9實施形態之半導體裝置10為具有多組第1～第8實施形態所示之元件用導體30～730與連接用導體40～740之構成，因此當然發揮與第1實施形態之效果（1）～（3）相同之效果。
-第10實施形態-
圖12表示本發明之半導體裝置之第10實施形態，圖12（a）係半導體裝置之剖視圖，圖12（b）係自下方觀察圖12（a）之仰視圖。
於第10實施形態之半導體裝置10A中，密封樹脂14具有形成於元件用導體30與連接用導體40之間之槽部14f。槽部14f遍及密封樹脂14之寬度方向（圖12（b）之上下方向）全長而延伸。換言之，槽部14f係使密封樹脂14自密封樹脂14之一長側面14b至另一長側面14c於寬度方向上貫通而形成。
槽部14f之深度與元件用導體30及連接用導體40之厚度為大致相同程度。若可確保密封樹脂14之強度，則亦可使槽部14f之深度大於元件用導體30及連接用導體40之厚度。為了使密封樹脂14之強度均勻化，槽部14f較佳為設為元件用導體30與連接用導體40之間之中心。但是，槽部14f之位置並不特定於元件用導體30與連接用導體40之間之中心，只要為元件用導體30與連接用導體40之間之位置，則可為任意位置。
此外，於圖12中，搭載於元件用導體30上之半導體元件11為小於元件用導體30之尺寸，以配置於元件用導體30之外周側面之內側之構造進行例示。
藉由於密封樹脂14之元件用導體30與連接用導體40之間形成槽部14f，可低減元件用導體30與連接用導體40之寄生電容。
半導體裝置10A之其他構成與第1實施形態相同，於對應之構件標註相同之符號並省略說明。
此外，於圖12中，以具有第1實施形態所示之元件用導體30與連接用導體40之半導體裝置10A進行例示。但是，亦可設為具有第2～第8實施形態所示之元件用導體130～730之任一者、及連接用導體140～740之任一者之半導體裝置10A。
此外，於上述各實施形態中，使元件用導體30之厚度與連接用導體40之厚度相同而進行例示。但是，亦可使元件用導體30與連接用導體40之厚度不同。
於上述各實施形態中，以半導體元件11具有1個電極墊11a且藉由1根接合線12連接於1個連接用導體40～740之構造進行例示。但是，本發明可應用於半導體元件11具有多個電極墊11a，且該電極墊11a及與電極墊11a之數量對應之數量之連接用導體40～740分別藉由接合線（連接線）12連接之半導體裝置。
於上述各實施形態中，將元件用導體30～730及連接用導體40～740設為利用電鑄形成之鍍覆層而進行說明。若藉由鍍覆層形成導體，則可與引線框架相比將導體厚度抑制至一半左右，可藉由截面面積變小而貢獻於寄生電容降低，故而較為理想。但是，亦可藉由引線框架形成元件用導體30～730及連接用導體40～740。於藉由引線框架形成之情形時，可對板狀框架進行蝕刻或進行沖壓加工而形成。於藉由沖壓加工形成之情形時，元件用凸緣部32、連接用凸緣部42或外周緣131b、141b、330b、340b可藉由在沖壓後，將引線框架壓碎而形成。
亦可將上述第1～第10實施形態所示之構造相互組合。例如，亦可將第1～第10實施形態之任一元件用導體30～730與其他連接用導體40～740組合。亦可設為僅於第1～第10實施形態中之元件用導體30～730或連接用導體40～740之一導體設置寄生電容低減構造，於另一導體不設置寄生電容低減構造之半導體裝置10、10A。
上述中，對各種實施之形態進行了說明，但本發明並不限定於該等內容。本發明之技術思想之範圍內所考慮到之其他態樣亦包含於本發明之範圍內。
下述之優先權基礎申請案之揭示內容作為引用文組合至本文中。
日本專利申請案2018年第064569號（2018年3月29日提出申請）
10、10A‧‧‧半導體裝置
11‧‧‧半導體元件
11a‧‧‧電極墊
12‧‧‧接合線（連接線）
14‧‧‧密封樹脂
14a‧‧‧下表面
14f‧‧‧槽部
30、130、230、330、430、530、630、730‧‧‧元件用導體
31、131‧‧‧柱部
31a‧‧‧下表面
32、132‧‧‧元件用凸緣部
32a、132a‧‧‧元件搭載面
32b‧‧‧前端面（側面）
32c‧‧‧傾斜面
32d‧‧‧側面
40、140、240、340、440、540、640、740‧‧‧連接用導體
41、141‧‧‧柱部
41a‧‧‧下表面
42、142‧‧‧連接用凸緣部
42a、142a‧‧‧接合面（連接面）
42b‧‧‧前端面（側面）
42c‧‧‧傾斜面
42d‧‧‧側面
132c、142c‧‧‧彎曲面（側面）
230a、240a‧‧‧前端面（側面）
230c、240c‧‧‧彎曲面（側面）
430b、440b‧‧‧錐面
531、541‧‧‧外周側面（側面）
531a、541a‧‧‧凹凸
630a、640a‧‧‧傾斜面（側面）
731、741‧‧‧外周側面（側）
Lmin‧‧‧最小端子間距離
Rpc‧‧‧寄生電容低減構造
圖1表示本發明之半導體裝置之第1實施形態，圖1（a）係半導體裝置之剖視圖，圖1（b）係自下方觀察圖1（a）之仰視圖。
圖2係用以說明圖1所示之半導體裝置之製造方法之圖，圖2（a）～圖2（e）分別為各步驟中之各構件之剖視圖。
圖3表示本發明之半導體裝置之第2實施形態，圖3（a）係半導體裝置之剖視圖，圖3（b）係自下方觀察圖3（a）之仰視圖。
圖4係用以說明圖3所示之半導體裝置之製造方法之圖，圖4（a）～圖4（c）分別為各步驟中之各構件之剖視圖，圖4（d）係圖4（a）之區域A之放大圖。
圖5表示本發明之半導體裝置之第3實施形態，圖5（a）係半導體裝置之剖視圖，圖5（b）係自下方觀察圖5（a）之第1仰視圖，圖5（c）係自下方觀察圖5（a）之第2仰視圖。
圖6係表示本發明之半導體裝置之第4實施形態之剖視圖。
圖7係表示本發明之半導體裝置之第5實施形態之剖視圖。
圖8表示本發明之半導體裝置之第6實施形態，係自下表面側觀察半導體裝置之仰視圖。
圖9表示本發明之半導體裝置之第7實施形態，係自下方觀察半導體裝置之仰視圖。
圖10表示本發明之半導體裝置之第8實施形態，係自下方觀察半導體裝置之仰視圖。
圖11表示本發明之半導體裝置之第9實施形態，係自下方觀察半導體裝置之仰視圖。
圖12表示本發明之半導體裝置之第10實施形態，圖12（a）係半導體裝置之剖視圖，圖12（b）係自下方觀察圖12（a）之仰視圖。

Claims (15)

  1. 一種半導體裝置，其具備： 半導體元件； 元件用導體，其於上部具有搭載上述半導體元件之元件搭載面； 連接用導體，其與上述元件用導體相隔而配置，且於上部具有連接面； 連接線，其將上述半導體元件與上述連接用導體之上述連接面連接；以及 密封樹脂，其將上述半導體元件、上述元件用導體、上述連接用導體、及上述連接線密封； 於對向而配置之上述元件用導體與上述連接用導體之至少一者之對向側面設置有寄生電容低減構造。
  2. 如請求項1所述之半導體裝置，其中 上述寄生電容低減構造設置於上述元件用導體與上述連接用導體之至少一者之上部側。
  3. 如請求項2所述之半導體裝置，其中 上述寄生電容低減構造自上述上部側至上述元件用導體與上述連接用導體之至少一者之下表面設置成柱狀。
  4. 如請求項1所述之半導體裝置，其中 上述寄生電容低減構造係最靠近另一導體側之最接近之第1位置所確定之對向面間距離最小，與第1位置不同之第2位置之對向面間距離成為大於其之尺寸的對向面。
  5. 如請求項4所述之半導體裝置，其中 具有上述寄生電容低減構造之對向面為平面或曲面。
  6. 如請求項1所述之半導體裝置，其中 上述寄生電容低減構造係上述元件用導體與上述連接用導體之至少一者於俯視下為多邊形狀之構造， 上述具有多邊形狀之導體具有最靠近另一導體側之最接近之第1對向面及其以外之第2對向面，且上述第2對向面所確定之對向面間距離成為大於上述第1對向面所確定之對向面間距離之尺寸。
  7. 如請求項1所述之半導體裝置，其中 上述寄生電容低減構造係上述元件用導體與上述連接用導體之至少一者於俯視下具有圓弧形狀之構造， 上述具有圓弧形狀之導體具有最靠近另一導體側且最小對向面間距離所確定之最接近之第1對向面、及上述第1對向面以外之第2對向面，且上述第2對向面之對向面間距離成為大於上述最小對向面間距離之尺寸。
  8. 如請求項6所述之半導體裝置，其中 上述寄生電容低減構造於上述第1對向面及上述第2對向面包含形成為連續狀之凹凸。
  9. 如請求項7所述之半導體裝置，其中 上述寄生電容低減構造於上述第1對向面及上述第2對向面包含形成為連續狀之凹凸。
  10. 如請求項1至9中任一項所述之半導體裝置，其中 上述元件用導體之上述元件搭載面之面積於俯視下形成為小於上述半導體元件之面積，且上述半導體元件之外周側面配置於上述元件搭載面之外周側面之外側。
  11. 一種半導體裝置，其具備： 半導體元件； 元件用導體，其於上部具有搭載上述半導體元件之元件搭載面； 連接用導體，其與上述元件用導體相隔而配置，且於上部具有連接面； 連接線，其將上述半導體元件與上述連接用導體之上述連接面連接； 密封樹脂，其將上述半導體元件、上述元件用導體、上述連接用導體、及上述連接線密封；以及 寄生電容低減構造，其設置於對向而配置之上述元件用導體與上述連接用導體之至少一導體的與另一導體對向之對向側面； 上述寄生電容低減構造中，上述一導體之對向側面與上述另一導體之對向側面之對向面間距離最小之第1位置處之面積形成為小於上述一導體之上述對向側面之面積整體。
  12. 如請求項11所述之半導體裝置，其中 上述一導體之上述第1位置處之面積形成為小於與上述第1位置不同之第2位置處之對向側面整體之面積。
  13. 一種半導體裝置，其具備： 半導體元件； 元件用導體，其於上部具有搭載上述半導體元件之元件搭載面； 連接用導體，其與上述元件用導體相隔而配置，且於上部具有連接面； 連接線，其將上述半導體元件與上述連接用導體之上述連接面連接； 密封樹脂，其將上述半導體元件、上述元件用導體、上述連接用導體、及上述連接線密封；以及 槽部，其形成於介於元件用導體與上述連接用導體對向之側面之間的上述密封樹脂。
  14. 如請求項1至9中任一項所述之半導體裝置，其進而具有： 槽部，其形成於介於上述元件用導體與上述連接用導體對向之側面之間的上述密封樹脂。
  15. 如請求項10所述之半導體裝置，其進而具有： 槽部，其形成於介於上述元件用導體與上述連接用導體對向之側面之間的上述密封樹脂。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10580722B1 (en) * 2018-09-18 2020-03-03 Texas Instruments Incoporated High voltage flip-chip on lead (FOL) package
WO2021060439A1 (ja) 2019-09-26 2021-04-01 日油株式会社 ペプチドリンカーを有するヘテロ二官能性単分散ポリエチレングリコール
TWI753317B (zh) * 2019-10-31 2022-01-21 錼創顯示科技股份有限公司 電極結構、微型發光元件以及顯示面板
US11562947B2 (en) 2020-07-06 2023-01-24 Panjit International Inc. Semiconductor package having a conductive pad with an anchor flange

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0497549A (ja) * 1990-08-16 1992-03-30 Nec Yamagata Ltd 樹脂封止型半導体装置
JP3862410B2 (ja) * 1998-05-12 2006-12-27 三菱電機株式会社 半導体装置の製造方法及びその構造
KR100633113B1 (ko) * 1999-07-02 2006-10-11 롬 가부시키가이샤 전자부품
JP4303699B2 (ja) * 2002-04-01 2009-07-29 パナソニック株式会社 半導体装置およびその製造方法
JP2007074066A (ja) * 2005-09-05 2007-03-22 Seiko Epson Corp 圧電デバイス
JP4288277B2 (ja) * 2006-10-19 2009-07-01 アオイ電子株式会社 半導体装置
JP5851888B2 (ja) * 2012-03-02 2016-02-03 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
JP5565819B2 (ja) * 2012-09-04 2014-08-06 Ｓｈマテリアル株式会社 半導体装置用基板及び半導体装置

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