JP6823955B2 - 電子部品およびその製造方法 - Google Patents

電子部品およびその製造方法 Download PDF

Info

Publication number
JP6823955B2
JP6823955B2 JP2016139701A JP2016139701A JP6823955B2 JP 6823955 B2 JP6823955 B2 JP 6823955B2 JP 2016139701 A JP2016139701 A JP 2016139701A JP 2016139701 A JP2016139701 A JP 2016139701A JP 6823955 B2 JP6823955 B2 JP 6823955B2
Authority
JP
Japan
Prior art keywords
main surface
substrate
resin
electronic component
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016139701A
Other languages
English (en)
Other versions
JP2018010993A (ja
Inventor
元寛 豊永
元寛 豊永
保博 不破
保博 不破
守 山上
守 山上
勇 西村
勇 西村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP2016139701A priority Critical patent/JP6823955B2/ja
Priority to US15/646,086 priority patent/US10070530B2/en
Publication of JP2018010993A publication Critical patent/JP2018010993A/ja
Application granted granted Critical
Publication of JP6823955B2 publication Critical patent/JP6823955B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H05K1/186—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or connecting to patterned circuits before or during embedding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4803—Insulating or insulated parts, e.g. mountings, containers, diamond heatsinks
    • H01L21/481—Insulating layers on insulating parts, with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0271—Arrangements for reducing stress or warp in rigid printed circuit boards, e.g. caused by loads, vibrations or differences in thermal expansion
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0011—Working of insulating substrates or insulating layers
    • H05K3/0044—Mechanical working of the substrate, e.g. drilling or punching
    • H05K3/0052—Depaneling, i.e. dividing a panel into circuit boards; Working of the edges of circuit boards
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H05K3/284—Applying non-metallic protective coatings for encapsulating mounted components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147—Semiconductor insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H01L2924/15155—Shape the die mounting substrate comprising a recess for hosting the device the shape of the recess being other than a cuboid
    • H01L2924/15156—Side view
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09009—Substrate related
    • H05K2201/09018—Rigid curved substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10636—Leadless chip, e.g. chip capacitor or resistor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/13—Moulding and encapsulation; Deposition techniques; Protective layers
    • H05K2203/1305—Moulding and encapsulation
    • H05K2203/1316—Moulded encapsulation of mounted components

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Description

本発明は、電子部品およびその製造方法に関する。
特許文献１には、配線体（基板）と、配線体に支持された半導体チップ（チップ）とを含む半導体装置（電子部品）が開示されている。
特開２０１３−１９７２６３号公報
特許文献１に開示された電子部品は、先端が尖った角部を有している。そのため、角部を起点としてクラック（亀裂）が生じ、電子部品の品質が低下する虞がある。
本発明は、角部を起点とするクラックの発生を抑制し、品質の低下を抑制できる電子部品およびその製造方法を提供することを一つの目的とする。
本発明の第１局面に係る電子部品は、第１主面、前記第１主面の反対側に位置する第２主面、ならびに、前記第１主面および前記第２主面を接続する側面を有する基板と、機能素子を含み、前記基板の前記第１主面に支持されたチップとを含み、前記基板の前記側面は、第１方向に沿って延びる第１側面と、前記第１方向に交差する第２方向に沿って延びる第２側面とを含み、前記基板において、前記第１側面および前記第２側面を接続する角部が、前記基板の外側に向かって湾曲する湾曲面を有している。
本発明の第２局面に係る電子部品は、第１主面、前記第１主面の反対側に位置する第２主面、ならびに、前記第１主面および前記第２主面を接続する側面を有する基板と、機能素子を含み、前記基板の前記第１主面に支持されたチップとを含み、前記基板において、前記第２主面および前記側面を接続する角部が、前記基板の外側に向かって湾曲する湾曲面を有している。
本発明の第３局面に係る電子部品は、第１主面、前記第１主面の反対側に位置する第２主面、ならびに、前記第１主面および前記第２主面を接続する側面を有する基板と、機能素子を含み、前記基板の前記第１主面に支持されたチップと、前記基板の前記第１主面上で前記チップを封止する封止樹脂であって、前記チップを挟んで前記基板の前記第１主面と対向する樹脂主面、および、前記樹脂主面の周縁から前記基板に向けて延びた樹脂側面を有する封止樹脂とを含み、前記封止樹脂の前記樹脂側面は、第１方向に沿って延びる第１樹脂側面と、前記第１方向に交差する第２方向に沿って延びる第２樹脂側面とを含み、前記封止樹脂において、前記第１樹脂側面および前記第２樹脂側面を接続する角部が、平面視において前記封止樹脂の外側に向かって湾曲する湾曲面を有している。
本発明の第４局面に係る電子部品は、第１主面、前記第１主面の反対側に位置する第２主面、ならびに、前記第１主面および前記第２主面を接続する側面を有する基板と、機能素子を含み、前記基板の前記第１主面に支持されたチップと、前記基板の前記第１主面上で前記チップを封止する封止樹脂であって、前記チップを挟んで前記基板の前記第１主面と対向する樹脂主面、および、前記樹脂主面の周縁から前記基板に向けて延びた樹脂側面を含む封止樹脂とを含み、前記封止樹脂において、前記樹脂主面および前記樹脂側面を接続する角部が、前記封止樹脂の外側に向かって湾曲する湾曲面を有している。
本発明の一局面に係る電子部品の製造方法は、ウエハの主面に、機能素子をそれぞれ含む複数のチップを間隔を空けて配置する工程と、第１方向に沿う第１樹脂側面および前記第１方向に交差する第２方向に沿う第２樹脂側面を含み、前記第１樹脂側面および前記第２樹脂側面を接続する角部が、外側に向かって湾曲する湾曲面を成す複数の封止樹脂を、前記複数のチップをそれぞれ個別的に被覆するように前記ウエハの前記主面上に間隔を空けて形成する工程と、各前記封止樹脂の周縁に沿って前記ウエハを切断することによって、前記第１方向に沿う第１側面および前記第２方向に沿う第２側面を含み、前記第１側面および前記第２側面を接続する角部が、外側に向かって湾曲する湾曲面を成す基板を含む複数の電子部品の個片を切り出す工程とを含む。
本発明の第１局面に係る電子部品では、基板において、第１方向に沿う第１側面と第２方向に沿う第２側面とを接続する角部が基板の外側に向かって湾曲する湾曲面を有している。したがって、基板において、第１側面および第２側面を接続する角部に加えられた外力を、当該角部の表面に沿って分散させることができる。これにより、第１側面および第２側面を接続する角部を起点とするクラックの発生を抑制できる。よって、品質の低下を抑制できる電子部品を提供できる。
本発明の第２局面に係る電子部品では、基板において、第２主面および側面を接続する角部が、基板の外側に向かって湾曲する湾曲面を有している。したがって、基板において、第２主面および側面を接続する角部に加えられた外力を、当該角部の表面に沿って分散させることができる。これにより、第２主面および側面を接続する角部を起点とするクラックの発生を抑制できる。よって、品質の低下を抑制できる電子部品を提供できる。
本発明の第３局面に係る電子部品では、封止樹脂において、第１方向に沿う第１樹脂側面および第２方向に沿う第２樹脂側面を接続する角部が、封止樹脂の外側に向かって湾曲する湾曲面を有している。したがって、封止樹脂において、第１樹脂側面および第２樹脂側面を接続する角部に加えられた外力を、当該角部の表面に沿って分散させることができる。これにより、第１樹脂側面および第２樹脂側面を接続する角部を起点とするクラックの発生を抑制できる。よって、品質の低下を抑制できる電子部品を提供できる。
本発明の第４局面に係る電子部品では、封止樹脂において、樹脂主面および樹脂側面を接続する角部が、封止樹脂の外側に向かって湾曲する湾曲面を有している。したがって、封止樹脂において、樹脂主面および樹脂側面を接続する角部に加えられた外力を、当該角部の表面に沿って分散させることができる。これにより、樹脂主面および樹脂側面を接続する角部を起点とするクラックの発生を抑制できる。よって、品質の低下を抑制できる電子部品を提供できる。
本発明の一局面に係る電子部品の製造方法では、第１方向に沿う第１側面と第２方向に沿う第２側面とを接続する角部が、外側に向かって湾曲する湾曲面を成す基板を含む電子部品を製造できる。したがって、製造された電子部品では、基板において、第１側面および第２側面を接続する角部に加えられた外力を、当該角部の表面に沿って分散させることができる。これにより、第１側面および第２側面を接続する角部を起点とするクラックの発生を抑制できる。
また、本発明の一局面に係る電子部品の製造方法では、第１方向に沿う第１樹脂側面および第２方向に沿う第２樹脂側面を接続する角部が、外側に向かって湾曲する湾曲面を成す封止樹脂を含む電子部品を製造できる。したがって、製造された電子部品では、第１樹脂側面および第２樹脂側面を接続する角部に加えられた外力を、当該角部の表面に沿って分散させることができる。これにより、第１樹脂側面および第２樹脂側面を接続する角部を起点とするクラックの発生を抑制できる。よって、品質の低下を抑制できる電子部品を製造できる。
図１は、本発明の一実施形態に係る電子部品の斜視図である。 図２は、図１の電子部品の平面図である。 図３は、図２のIII-III線に沿う縦断面図である。 図４Ａ（ａ），（ｂ）は、図１の電子部品の製造方法の一工程を示す図であって、図４Ａ（ａ）は、ウエハにおいて複数の電子部品が形成される領域の一部を示す拡大平面図であり、図４Ａ（ｂ）は、図４（ａ）のIVb-IVb線に沿う縦断面図である。 図４Ｂ（ａ），（ｂ）は、図４Ａ（ａ），（ｂ）の後の工程を示す図である。 図４Ｃ（ａ），（ｂ）は、図４Ｂ（ａ），（ｂ）の後の工程を示す図である。 図４Ｄ（ａ），（ｂ）は、図４Ｃ（ａ），（ｂ）の後の工程を示す図である。 図４Ｅ（ａ），（ｂ）は、図４Ｄ（ａ），（ｂ）の後の工程を示す図である。 図４Ｆ（ａ），（ｂ）は、図４Ｅ（ａ），（ｂ）の後の工程を示す図である。 図４Ｇ（ａ），（ｂ）は、図４Ｆ（ａ），（ｂ）の後の工程を示す図である。 図４Ｈ（ａ），（ｂ）は、図４Ｇ（ａ），（ｂ）の後の工程を示す図である。 図４Ｉ（ａ），（ｂ）は、図４Ｈ（ａ），（ｂ）の後の工程を示す図である。 図４Ｊ（ａ），（ｂ）は、図４Ｉ（ａ），（ｂ）の後の工程を示す図である。 図４Ｋ（ａ），（ｂ）は、図４Ｊ（ａ），（ｂ）の後の工程を示す図である。 図５は、図１の電子部品の第１変形例を示す縦断面図である。 図６は、図１の電子部品の第２変形例を示す縦断面図である。
以下では、本発明の実施形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る電子部品１の斜視図である。図２は、図１の電子部品１の平面図である。図３は、図２のIII-III線に沿う縦断面図である。
電子部品１は、ピッチ変換用の基板としてのインターポーザ２を含む。インターポーザ２は、平面視四角形状（本実施形態では平面視長方形状）に形成されており、第１主面２ａと、その反対側の第２主面２ｂと、第１主面２ａおよび第２主面２ｂを接続する側面２ｃとを有している。平面視とは、具体的には、第１主面２ａの法線方向から見た平面視である。インターポーザ２の第１主面２ａには、第２主面２ｂ側に向かって窪んだ凹部３が形成されている。インターポーザ２の第２主面２ｂは、平坦に形成されている。
インターポーザ２の凹部３は、本実施形態では、インターポーザ２の第１主面２ａの中央部に当該インターポーザ２の周縁から間隔を空けて形成されており、各辺がインターポーザ２の各辺と平行な平面視四角形状とされている。凹部３は、平面視三角形状、平面視六角形状等の平面視四角形状以外の平面視多角形状に形成されていてもよいし、平面視円形状または平面視楕円形状に形成されていてもよい。
インターポーザ２の第１主面２ａには、凹部３によって、当該凹部３の底部である低域部４と、凹部３の周囲領域である高域部５とが形成されている。低域部４は、各辺がインターポーザ２の各辺と平行な平面視四角形状とされている。高域部５は、凹部３を取り囲む平面視四角環状とされている。低域部４と高域部５との間には、それらを接続する接続部６が形成されている。凹部３は、その開口幅が第１主面２ａ側から第２主面２ｂ側に向かって徐々に狭まる断面視テーパ状に形成されている。これにより、接続部６が、低域部４から高域部５に向かって上り傾斜する傾斜面を含む構成とされている。
インターポーザ２は、本実施形態では、シリコン製の基材７Ａと、当該基材７Ａを被覆する表面絶縁膜７Ｂとを含む。表面絶縁膜７Ｂは、窒化膜（ＳｉＮ膜）であってもよいし、酸化膜（ＳｉＯ２膜）であってもよい。本実施形態では、基材７Ａがシリコン製である例について説明するが、シリコン製に代えて、エポキシ樹脂、ポリイミド樹脂、アクリル樹脂等の有機系の絶縁材料製の基材７Ａが採用されてもよいし、ガラスやセラミック等の無機系の絶縁材料製の基材７Ａが採用されてもよい。絶縁材料製の基材７Ａが採用された場合、表面絶縁膜７Ｂを除いてもよい。
インターポーザ２上には、配線膜８が形成されている。配線膜８は、凹部３の内側および外側に跨って形成されている。より具体的には、配線膜８は、インターポーザ２の低域部４に配置された複数個（本実施形態では４個）の第１電極パッド膜９と、インターポーザ２の高域部５に配置された複数個（本実施形態では４個）の第２電極パッド膜１０と、対応する第１電極パッド膜９および第２電極パッド膜１０同士を接続させる接続電極膜１１とを含む。
複数の第１電極パッド膜９は、本実施形態では、インターポーザ２の低域部４において、互いに直交する２つの側面２ｃに沿って互いに間隔を空けて行列状に配置されている。各第１電極パッド膜９は、本実施形態では、平面視四角形状に形成されている。複数の第２電極パッド膜１０は、本実施形態では、インターポーザ２の高域部５において、当該インターポーザ２の四隅に一つずつ配置されている。各第２電極パッド膜１０は、本実施形態では、平面視四角形状に形成されている。接続電極膜１１は、対応する第１電極パッド膜９および第２電極パッド膜１０同士を接続するように、低域部４上、高域部５上および接続部６上をライン状に延びている。
配線膜８は、本実施形態では、インターポーザ２側からこの順に積層されたシード層１２および導電体層１３を含む積層構造を有している。シード層１２は、インターポーザ２側から順に積層されたＴｉ膜１４およびＣｕ膜１５を含む積層構造を有している。導電体層１３は、本実施形態ではＣｕを含む単層構造を有しており、シード層１２の厚さよりも大きい厚さを有している。導電体層１３は、シード層１２のＣｕ膜１５と一体を成していてもよい。この厚い導電体層１３によって、配線膜８の抵抗値の低減が図られている。
インターポーザ２の第１主面２ａには、チップ２１が支持されている。より具体的には、チップ２１は、インターポーザ２の凹部３に収容されるように当該インターポーザ２の凹部３の底部（つまり低域部４）に支持されている。チップ２１は、シリコン製、ＧａＡｓ（ガリウムヒ素）製、ガラス製またはセラミック製の直方体形状のチップ本体２２を含む。チップ本体２２は、機能素子を含む。機能素子としては、抵抗、コンデンサ、コイルおよびダイオード（トランジスタを含む）を含む群から選択される１種以上の素子を例示できる。
チップ本体２２は、機能素子と電気的に接続された複数個（本実施形態では４個）の実装用電極２３が形成された電極面２２ａと、その反対側に位置する裏面２２ｂと、電極面２２ａおよび裏面２２ｂを接続するチップ側面２２ｃとを有している。チップ本体２２の裏面２２ｂは、本実施形態では、電極が形成されていない非電極面である。
チップ本体２２の電極面２２ａ上には、当該電極面２２ａを被覆する絶縁層が形成されており、複数個の実装用電極２３が当該絶縁層から外側に突出するように設けられていてもよい。また、絶縁層内には、実装用電極２３と機能素子とを電気的に接続させるための配線を含む配線層が形成されていてもよい。
チップ２１は、電極面２２ａがインターポーザ２の第１主面２ａに対向した状態で、当該第１主面２ａに支持されており、かつ、実装用電極２３が対応する第１電極パッド膜９と電気的および機械的に接続されている。実装用電極２３は、たとえば半田や金属ペースト等の導電性接合材２４を介して第１電極パッド膜９と電気的および機械的に接続されている。
本実施形態では、チップ２１が凹部３に収容された状態において、チップ本体２２の電極面２２ａおよび裏面２２ｂの双方が、インターポーザ２の高域部５よりも低域部４側に位置している。つまり、本実施形態では、インターポーザ２の凹部３が、チップ本体２２の電極面２２ａおよび裏面２２ｂの双方が、インターポーザ２の高域部５よりも低域部４側に位置する深さで形成されている。
チップ本体２２の電極面２２ａおよび裏面２２ｂは、平面視において低域部４の面積よりも小さい面積を有している。チップ２１は、チップ本体２２の電極面２２ａの全域が低域部４に対向し、かつ、チップ本体２２の周縁の全域が低域部４の周縁に取り囲まれた領域内に位置するように、インターポーザ２の凹部３に収容されている。
他の形態において、チップ２１は、チップ本体２２の電極面２２ａが凹部３内に位置し、チップ本体２２の裏面２２ｂが高域部５よりも上方に位置するように凹部３に収容されていてもよい。また、チップ本体２２の電極面２２ａおよび裏面２２ｂは、平面視において低域部４の面積よりも大きい面積を有していてもよい。また、チップ２１は、チップ本体２２の電極面２２ａの一部が接続部６の一部と対向するように、インターポーザ２の凹部３に収容されていてもよい。
図１〜図３を参照して、配線膜８において凹部３外の領域（インターポーザ２の高域部５）に配置された各第２電極パッド膜１０上には、ブロック状または柱状のピラー電極３０が立設されている。各ピラー電極３０は、外部接続される外部端子である。各ピラー電極３０は、第２電極パッド膜１０に接合された一端面３０ａと、その反対側に位置する他端面３０ｂと、一端面３０ａおよび他端面３０ｂを接続する側面３０ｃとを有している。
インターポーザ２の第１主面２ａ上には、チップ２１を封止する封止樹脂３１が形成されている。より具体的には、封止樹脂３１は、チップ２１の電極面２２ａ、裏面２２ｂおよびチップ側面２２ｃを含む外面を被覆しており、かつ、各ピラー電極３０の他端面３０ｂを露出させるように各ピラー電極３０の側面３０ｃの全域を被覆している。
封止樹脂３１は、チップ２１を挟んでインターポーザ２の第１主面２ａと平行な樹脂主面３２、および、樹脂主面３２の周縁からインターポーザ２に向けて延び、かつインターポーザ２の側面２ｃに接続された樹脂側面３３を有している。封止樹脂３１の樹脂主面３２は、インターポーザ２の第２主面２ｂと平行な平坦面に形成されている。また、封止樹脂３１の樹脂主面３２は、各ピラー電極３０の他端面３０ｂと面一に形成されている。封止樹脂３１の樹脂側面３３は、インターポーザ２の側面２ｃと面一に形成されている。封止樹脂３１は、インターポーザ２の平面視形状と整合する平面視四角形状に形成されている。封止樹脂３１は、たとえばエポキシ樹脂、ポリイミド樹脂またはアクリル樹脂を含む。
以下、インターポーザ２および封止樹脂３１の形状についてより具体的に説明する。以下では、説明の便宜上、インターポーザ２の長手方向を「第１方向Ｘ」といい、インターポーザ２の短手方向（つまり、第１方向Ｘの直交方向）を単に「第２方向Ｙ」という。
図１〜図３を参照して、本実施形態に係る電子部品１では、インターポーザ２において、第１方向Ｘに沿う側面２ｃおよび第２方向Ｙに沿う側面２ｃを接続する第１角部４１が、Ｒ面取りされている。これにより、第１角部４１が、インターポーザ２の外側に向かって湾曲するラウンド形状に形成されている。第１角部４１は、平面視においてインターポーザ２の外側に向かって湾曲する湾曲面を有している。第１角部４１の湾曲面は、より具体的には、平面視において円弧形状を成す凸湾曲面である。
また、本実施形態に係る電子部品１では、インターポーザ２において、第２主面２ｂおよび側面２ｃを接続する第２角部４２が、Ｒ面取りされている。これにより、第２角部４２が、インターポーザ２の外側に向かって湾曲するラウンド形状に形成されている。第２角部４２は、図３に示されるように、インターポーザ２の外側に向かって湾曲する湾曲面を有している。第２角部４２の湾曲面は、より具体的には、平面視において円弧形状を成す凸湾曲面である。
さらに、本実施形態に係る電子部品１では、封止樹脂３１において、第１方向Ｘに沿う樹脂側面３３および第２方向Ｙに沿う樹脂側面３３を接続する第３角部４３が、Ｒ面取りされている。これにより、第３角部４３が、封止樹脂３１の外側に向かって湾曲するラウンド形状に形成されている。第３角部４３は、平面視においてインターポーザ２の外側に向かって湾曲する湾曲面を有している。第３角部４３の湾曲面は、より具体的には、平面視において円弧形状を成す凸湾曲面である。第３角部４３の湾曲面は、第１角部４１の湾曲面と面一に形成されている。
また、本実施形態に係る電子部品１では、封止樹脂３１において、樹脂主面３２および樹脂側面３３を接続する第４角部４４が、Ｒ面取りされている。これにより、第４角部４４が、封止樹脂３１の外側に向かって湾曲するラウンド形状に形成されている。第４角部４４は、図３に示されるように、インターポーザ２の外側に向かって湾曲する湾曲面を有している。第４角部４４の湾曲面は、より具体的には、平面視において円弧形状を成す凸湾曲面である。
また、本実施形態に係る電子部品１では、第１角部４１および第２角部４２が交わる第１頂部４５も、Ｒ面取りされている。これにより、第１頂部４５が、インターポーザ２の外側に向かって湾曲するラウンド形状に形成されている。第１頂部４５は、インターポーザ２の外側に向かって湾曲する湾曲面を有している。第１頂部４５の湾曲面は、より具体的には、平面視において円弧形状を成す凸湾曲面である。
また、本実施形態に係る電子部品１では、第３角部４３および第４角部４４が交わる第２頂部４６も、Ｒ面取りされている。これにより、第２頂部４６が、封止樹脂３１の外側に向かって湾曲するラウンド形状に形成されている。第２頂部４６は、インターポーザ２の外側に向かって湾曲する湾曲面を有している。第２頂部４６の湾曲面は、より具体的には、平面視において円弧形状を成す凸湾曲面である。
次に、図４Ａ（ａ），（ｂ）〜図４Ｋ（ａ），（ｂ）を参照して、電子部品１の製造方法の一例について説明する。図４Ａ（ａ），（ｂ）〜図４Ｋ（ａ），（ｂ）は、図１の電子部品１の製造方法の一工程を示す図である。図４Ａ（ａ）〜図４Ｋ（ａ）は、ウエハ５１において複数の電子部品１が形成される領域の一部を示す拡大平面図であり、図４Ａ（ｂ）〜図４Ｋ（ｂ）は、図４Ａ（ａ）〜図４Ｋ（ａ）のIVb-IVb線に沿う縦断面図である。以下では、説明の便宜上、前述の第１方向Ｘおよび第２方向Ｙを用いることがある。
図４Ａ（ａ），（ｂ）を参照して、インターポーザ２のベースとなる一枚のシリコン製のウエハ５１が準備される。ウエハ５１は、たとえば円板状に形成されており、インターポーザ２の第１主面２ａおよび第２主面２ｂに対応する第１主面５１ａおよび第２主面５１ｂを有している。ウエハ５１の第１主面５１ａには、電子部品１が形成される平面視四角形状の複数の部品形成領域５２と、当該複数の部品形成領域５２を区画するスクライブ領域５３とが設定されている。
複数の部品形成領域５２は、たとえば平面視において第１方向Ｘおよび第２方向Ｙに間隔を空けて行列状に設定されており、スクライブ領域５３は、平面視格子状に設定されている。図４Ａ（ａ），（ｂ）では、複数の部品形成領域５２のうちの第１方向Ｘに沿って並ぶ２つの部品形成領域５２のみを取り出して示している（以下、図４Ｂ（ａ），（ｂ）〜図４Ｋ（ａ），（ｂ）において同じ。）。
次に、複数の部品形成領域５２のそれぞれに凹部３が形成される。凹部３を形成する工程では、まず、当該凹部３を形成すべき領域を露出させる開口５４ａを有するマスク５４が、ウエハ５１の第１主面５１ａ上に形成される。次に、たとえばマスク５４を介する等方性エッチング（本実施形態ではウェットエッチング）によって、マスク５４から露出するウエハ５１の第１主面５１ａが第２主面５１ｂに向かって掘り下げられる。
等方性エッチングによれば、ウエハ５１の厚さ方向および当該厚さ方向の直交方向（第１主面５１ａに平行な方向）に沿って当該ウエハ５１の不要な部分が除去される。そのため、マスク５４の開口５４ａの開口幅よりも幅広な開口幅を有する凹部３が形成される。また、凹部３の開口側のエッチング量が、凹部３の底部側のエッチング量に比べて多くなるため、凹部３の開口幅は、ウエハ５１の第１主面５１ａ側から第２主面５１ｂ側に向かって徐々に狭まるように形成される。このようにして、ウエハ５１の第１主面５１ａに、凹部３の底部である低域部４と、凹部３の周囲領域である高域部５と、低域部４および高域部５を接続する接続部６とが形成される。
次に、図４Ｂ（ａ），（ｂ）を参照して、たとえば熱酸化処理またはＣＶＤ（Chemical Vapor Deposition：化学気相成長）法によって、凹部３の内壁面を含むウエハ５１の第１主面５１ａに酸化シリコンを含む表面絶縁膜７Ｂが形成される。
次に、図４Ｃ（ａ），（ｂ）を参照して、複数の部品形成領域５２のそれぞれに配線膜８が形成される。配線膜８を形成する工程では、まず、たとえばスパッタ法により、表面絶縁膜７Ｂの全域にＴｉおよびＣｕが順に堆積されて、Ｔｉ膜１４およびＣｕ膜１５を含むシード層１２（図示略）が形成される。次に、配線膜８を形成すべき領域に開口５５ａを有するマスク５５がシード層１２上に形成される。
次に、たとえば電解めっき法により、マスク５５の開口５５ａから露出するシード層１２上にＣｕが堆積されて導電体層１３が形成される。その後、マスク５５が除去されて、導電体層１３から露出するシード層１２の不要な部分が除去される。これにより、第１電極パッド膜９、第２電極パッド膜１０および接続電極膜１１を有し、かつ、シード層１２および導電体層１３を含む所定パターンの配線膜８が形成される。
本実施形態に係る配線膜８を形成する工程は、スクライブ領域５３上に、電気的に浮遊状態となるダミー配線膜５６を形成する工程を兼ねている。より具体的には、前述のマスク５５には、スクライブ領域５３上に形成されたシード層１２を露出させるダミー配線膜５６用の開口５５ｂがさらに形成されている。ダミー配線膜５６用の開口５５ｂは、スクライブ領域５３の平面視形状に整合する平面視格子状に形成されている。そして、導電体層１３を形成するための前述の電解めっき法により、ダミー配線膜５６用の開口５５ｂから露出するシード層１２上にＣｕが堆積されて導電体層１３が形成される。
これにより、シード層１２および導電体層１３を含む所定パターンのダミー配線膜５６が形成される。ダミー配線膜５６は、平面視格子状に形成されることにより、その内縁によって複数の部品形成領域５２を区画している。ダミー配線膜５６において、第１方向Ｘに沿う内縁と第２方向Ｙに沿う内縁とを接続する角部５６ａは、当該部品形成領域５２の外側に向かうラウンド形状に形成される。
次に、図４Ｄ（ａ），（ｂ）を参照して、第２電極パッド膜１０の平面視形状に整合する平面視四角形状の開口５７ａを有するマスク５７が表面絶縁膜７Ｂ上に形成される。図４Ｄ（ａ）では、便宜上、マスク５７をドット状のハッチングによって示している。
次に、図４Ｅ（ａ），（ｂ）を参照して、マスク５７の開口５７ａから露出する第２電極パッド膜１０上にピラー電極３０が形成される。ピラー電極３０を形成する工程では、たとえば電解めっき法により、マスク５７の開口５７ａから露出する第２電極パッド膜１０の表面にＣｕがめっき成長される。これにより、ブロック状または柱状のピラー電極３０が形成される。図４Ｅ（ａ）では、便宜上、ピラー電極３０をクロスハッチングによって示している。
本実施形態に係るピラー電極３０を形成する工程は、ダミー配線膜５６上に、電気的に浮遊状態となるダミー電極５８を形成する工程を兼ねている。より具体的には、前述のマスク５７には、スクライブ領域５３上に形成されたダミー配線膜５６を露出させる開口５７ｂがさらに形成されている。マスク５７の開口５７ｂは、ダミー配線膜５６の平面視形状に整合する平面視格子状に形成されている。そして、前述のピラー電極３０を形成するための電解めっき法により、マスク５７の開口５７ｂから露出するダミー配線膜５６の表面にＣｕがめっき成長される。これにより、ピラー電極３０の厚さと略同一の厚さを有するダミー電極５８が形成される。図４Ｅ（ａ）では、便宜上、ダミー電極５８をクロスハッチングによって示している。
ダミー電極５８は、前述のダミー配線膜５６と同様に、平面視格子状に形成されることにより、その内縁によって複数の部品形成領域５２を区画している。ダミー電極５８において、第１方向Ｘに沿う内縁と第２方向Ｙに沿う内縁とを接続する角部５８ａは、部品形成領域５２の外側に向かうラウンド形状に形成される。ピラー電極３０およびダミー電極５８が形成された後、マスク５７が除去される。
次に、図４Ｆ（ａ），（ｂ）を参照して、複数の部品形成領域５２のそれぞれにチップ２１が接合される。チップ２１は、前述の通り、機能素子を含み、実装用電極２３が形成された電極面２２ａと、その反対側の裏面２２ｂと、電極面２２ａおよび裏面２２ｂを接続するチップ側面２２ｃとを有している。チップ２１は、電極面２２ａを凹部３の底部（ウエハ５１の低域部４）に対向させた状態で、実装用電極２３とウエハ５１上の配線膜８（第１電極パッド膜９）とが電気的および機械的に接続されることによって凹部３の底部に接合される。
次に、図４Ｇ（ａ），（ｂ）を参照して、ウエハ５１の第１主面５１ａに封止樹脂３１が供給されて、チップ２１、ピラー電極３０およびダミー電極５８が封止樹脂３１によって封止される。この工程では、チップ２１の外面全域に加えて、ピラー電極３０の外面全域およびダミー電極５８の外面全域を被覆するように封止樹脂３１が供給される。図４Ｇ（ａ）では、便宜上、封止樹脂３１をドット状のハッチングによって示している。
次に、図４Ｈ（ａ），（ｂ）を参照して、ピラー電極３０およびダミー電極５８が露出するまで封止樹脂３１の樹脂主面３２が研削される。これにより、ピラー電極３０の他端面３０ｂと封止樹脂３１の樹脂主面３２とが面一に形成される。また、ダミー電極５８の他端面と封止樹脂３１の樹脂主面３２とが面一に形成される。図４Ｈ（ａ）では、便宜上、封止樹脂３１をドット状のハッチングによって示しており、ピラー電極３０およびダミー電極５８をクロスハッチングによって示している。
次に、図４Ｉ（ａ），（ｂ）を参照して、ダミー電極５８の平面視形状に略整合する平面視格子状の開口５９ａを有するマスク５９が、封止樹脂３１の樹脂主面３２を被覆するように形成される。図４Ｉ（ａ）では、便宜上、マスク５９をドット状のハッチングによって示している。マスク５９は、平面視において封止樹脂３１の縁部を平面視四角環状に露出させるように形成されている。したがって、マスク５９においてダミー電極５８を露出させる開口５９ａを区画する内壁面は、ダミー電極５８および封止樹脂３１の境界よりも部品形成領域５２側に位置している。
次に、たとえばマスク５９を介するエッチング（たとえばウェットエッチング）により、ダミー配線膜５６およびダミー電極５８が除去される。これにより、第１方向Ｘに沿う樹脂側面３３および第２方向Ｙに沿う樹脂側面３３を有し、第１方向Ｘに沿う樹脂側面３３および第２方向Ｙに沿う樹脂側面３３を接続する角部（第３角部４３）が外側に向かって湾曲する湾曲面を成す封止樹脂３１が形成される。
このように、本実施形態に係る製造方法では、ダミー配線膜５６およびダミー電極５８の内縁に沿って封止樹脂３１の樹脂側面３３が形成される。つまり、ダミー配線膜５６およびダミー電極５８は、封止樹脂３１を所定形状に形成するためのマスクとして形成されている。ダミー配線膜５６およびダミー電極５８は、配線膜８およびピラー電極３０を形成する工程を利用して形成できるので、製造工程が煩雑化するのを抑制できる。
次に、図４Ｊ（ａ），（ｂ）を参照して、たとえばマスク５９を介する異方性エッチングにより、表面絶縁膜７Ｂおよびウエハ５１が選択的に除去されて、溝６０が形成される。異方性エッチングは、ＲＩＥ（Reactive Ion Etching）等のドライエッチングであってもよい。この工程では、表面絶縁膜７Ｂが除去された後、ウエハ５１が、その第１主面５１ａから第２主面５１ｂに向かって厚さ方向途中部まで除去される。これにより、ダミー電極５８（スクライブ領域５３）の平面視形状に略整合する平面視格子状の溝６０が形成される。溝６０は、封止樹脂３１の樹脂側面３３と面一に接続された内壁面を有している。
また、溝６０を形成する工程では、マスク５９の開口５９ａから露出する封止樹脂３１が部分的に除去される。より具体的には、封止樹脂３１の樹脂主面３２および樹脂側面３３を接続する角部（第４角部４４）、ならびに、第３角部４３および第４角部４４が交わる頂部（第２頂部４６）が、ウエハ５１のエッチングレートよりも低いエッチングレートで部分的に除去される。
これにより、封止樹脂３１の外側に向かって湾曲する湾曲面を成す角部（第４角部４４）、および、封止樹脂３１の外側に向かって湾曲する湾曲面を成す頂部（第２頂部４６）を有する封止樹脂３１が形成される。つまり、溝６０を形成する工程は、封止樹脂３１において、湾曲面を成す角部（第４角部４４）、および、湾曲面を成す頂部（第２頂部４６）を形成する工程を兼ねている。溝６０を形成する工程後、マスク５９は除去される。
次に、図４Ｋ（ａ），（ｂ）を参照して、ウエハ５１の第１主面５１ａ側にウエハ５１を支持するための支持テープ６１が貼着される。支持テープ６１は、樹脂製のテープであってもよい。次に、たとえばスラリー（研磨剤）を用いたＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）法によって、ウエハ５１の第２主面５１ｂが溝６０に連通するまで研削される。これにより、封止樹脂３１の周縁に沿ってウエハ５１が切断されて、複数の部品形成領域５２のそれぞれが複数の電子部品１として分離される。このようにして、複数の電子部品１の個片が切り出される。
切り出された各電子部品１では、ウエハ５１が基材７Ａとなり、ウエハ５１上の表面絶縁膜７Ｂが基材７Ａ上の表面絶縁膜７Ｂとなり、基材７Ａおよび表面絶縁膜７Ｂを含むインターポーザ２が形成される。また、ウエハ５１および当該ウエハ５１上の表面絶縁膜７Ｂにおいて溝６０の内壁面を成していた部分が、インターポーザ２の側面２ｃとなる。これにより、第１方向Ｘに沿う側面２ｃおよび第２方向Ｙに沿う側面２ｃを接続する角部（第１角部４１）が、外側に向かって湾曲する湾曲面を成すインターポーザ２を得ることができる。
また、ウエハ５１の第２主面５１ｂを研削する工程では、ウエハ５１が切断されてインターポーザ２となった後も、当該インターポーザ２の第２主面２ｂ（ウエハ５１の第２主面５１ｂ）に対して研削工程が継続される。そのため、インターポーザ２の第２主面２ｂおよび側面２ｃを接続する角部（第２角部４２）、および、第１角部４１と第２角部４２とが交わる頂部（第１頂部４５）が、研磨剤によって部分的に除去される。
これにより、第２主面２ｂおよび側面２ｃを接続する角部（第２角部４２）、ならびに、第１角部４１および第２角部４２が交わる頂部（第１頂部４５）が、外側に向かって湾曲する湾曲面を成すインターポーザ２を得ることができる。つまり、ウエハ５１の第２主面５１ｂを研削する工程は、インターポーザ２において、外側に向かって湾曲面を成す角部（第２角部４２）、および、外側に向かって湾曲面を成す頂部（第１頂部４５）を形成する工程を兼ねている。その後、支持テープ６１から各電子部品１が剥離されて、電子部品１が製造される。
以上、本実施形態に係る電子部品１では、インターポーザ２において、第１方向Ｘに沿う側面２ｃと第２方向Ｙに沿う側面２ｃとを接続する第１角部４１がインターポーザ２の外側に向かって湾曲する湾曲面を有している。したがって、第１角部４１に加えられた外力を、当該第１角部４１の湾曲面に沿って分散させることができる。これにより、第１角部４１を起点とするクラックの発生を抑制できる。
また、本実施形態に係る電子部品１では、インターポーザ２において、第２主面２ｂおよび側面２ｃを接続する第２角部４２が、インターポーザ２の外側に向かって湾曲する湾曲面を有している。したがって、第２角部４２に加えられた外力を、当該第２角部４２の湾曲面に沿って分散させることができる。これにより、第２角部４２を起点とするクラックの発生を抑制できる。
また、本実施形態に係る電子部品１では、封止樹脂３１において、第１方向Ｘに沿う樹脂側面３３および第２方向Ｙに沿う樹脂側面３３を接続する第３角部４３が、封止樹脂３１の外側に向かって湾曲する湾曲面を有している。したがって、第３角部４３に加えられた外力を、当該第３角部４３の湾曲面に沿って分散させることができる。これにより、第３角部４３を起点とするクラックの発生を抑制できる。
また、本実施形態に係る電子部品１では、封止樹脂３１において、樹脂主面３２および樹脂側面３３を接続する第４角部４４が、封止樹脂３１の外側に向かって湾曲する湾曲面を有している。したがって、第４角部４４に加えられた外力を、当該第４角部４４の湾曲面に沿って分散させることができる。これにより、第４角部４４を起点とするクラックの発生を抑制できる。
さらに、本実施形態に係る電子部品１では、第１角部４１と第２角部４２とが交わる第１頂部４５が、インターポーザ２の外側に向かって湾曲する湾曲面を有している。また、第３角部４３と第４角部４４とが交わる第２頂部４６が、封止樹脂３１の外側に向かって湾曲する湾曲面を有している。したがって、第１頂部４５や第２頂部４６に加えられた外力を、当該第１頂部４５や第２頂部４６の湾曲面に沿って分散させることができる。これにより、第１頂部４５や第２頂部４６を起点とするクラックの発生を抑制できる。
以上のように、本実施形態によれば、クラックの発生を抑制でき、かつ、品質の低下を抑制できる構造の電子部品１を提供することができる。
また、本実施形態に係る電子部品１では、チップ２１がインターポーザ２の第１主面２ａ側に形成された凹部３に収容されるようにインターポーザ２の第１主面２ａに接合されている。これにより、インターポーザ２に形成された凹部３の深さに応じた分だけ、インターポーザ２の第２主面２ｂとチップ２１の裏面２２ｂとの間の距離を小さくできるから、電子部品１の厚さを小さくできる。よって、低背化による電子部品１の小型化を図ることができる。
以上、本発明の複数の実施形態について説明したが、本発明はさらに他の形態で実施することもできる。
たとえば、電子部品１は、図５に示されるような形態で実施することもできる。図５は、第１実施形態に係る電子部品１の第１変形例を示す縦断面図である。図５において、前述の第１実施形態において述べた構成と同様の構成については同一の参照符号を付して説明を省略する。
図５を参照して、本変形例では、ピラー電極３０の他端面３０ｂを被覆するように電極層７０がさらに形成されている。本変形例では、電極層７０が、外部接続される外部端子として形成されている。電極層７０は、複数の電極膜が積層された積層構造を有している。複数の電極膜には、ピラー電極３０の他端面３０ｂ側からこの順に積層されたＮｉ膜７１、Ｐｄ膜７２およびＡｕ膜７３が含まれる。電極層７０は、ピラー電極３０の他端面３０ｂの全域を被覆しており、封止樹脂３１の樹脂主面３２にオーバラップしたオーバラップ部７０ａを有している。電極層７０は、平面視で四角形状に形成されていてもよい。本変形例に係る構成によっても、第１実施形態において述べた効果と同様の効果を奏することができる。
また、電子部品１は、図６に示されるような形態で実施することもできる。図６は、第１実施形態に係る電子部品１の第２変形例を示す縦断面図である。図６において、前述の第１実施形態において述べた構成と同様の構成については同一の参照符号を付して説明を省略する。
図６を参照して、本変形例では、前述の第１実施形態の構成と異なり、インターポーザ２の第１主面２ａに凹部３が形成されておらず、インターポーザ２の第１主面２ａおよび第２主面２ｂが互いに平行な平坦面に形成されている。このような構成によっても、クラックの発生を抑制でき、かつ、品質の低下を抑制できる構造の電子部品１を提供することができる。
また、前述の実施形態では、第１角部４１、第２角部４２、第３角部４３、第４角部４４、第１頂部４５および第２頂部４６のそれぞれが、外側に向かって湾曲する湾曲面を有する例について説明した。しかし、第１角部４１、第２角部４２、第３角部４３、第４角部４４、第１頂部４５および第２頂部４６のうちのいずれか１つだけが、外側に向かって湾曲する湾曲面を有する構造の電子部品が採用されてもよい。
また、第１角部４１、第２角部４２、第３角部４３、第４角部４４、第１頂部４５および第２頂部４６のうちの少なくとも１つが、外側に向かって湾曲するラウンド形状に形成された構造の電子部品が採用されてもよい。たとえば、第１角部４１、第２角部４２、第３角部４３、第４角部４４、第１頂部４５および第２頂部４６から選択される任意の２つ以上が、外側に向かって湾曲する湾曲面を有する構造の電子部品が採用されてもよい。
また、前述の実施形態では、インターポーザ２が平面視四角形状に形成された例について説明したが、インターポーザ２は、平面視三角形状、平面視六角形状等の平面視四角形状以外の平面視多角形状に形成されていてもよい。インターポーザ２が平面視多角形状に形成されている場合であっても、互いに交差する方向に延びる側面２ｃ同士を接続する角部を外側に向かって湾曲するように形成することにより、前述の実施形態において述べた効果と同様の効果を奏することができる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
１ 電子部品
２ インターポーザ
２ａ インターポーザの第１主面
２ｂ インターポーザの第２主面
２ｃ インターポーザの側面
３ インターポーザの凹部
８ 配線膜
２１ チップ
２２ａ 電極面
２２ｂ 裏面
２３ 実装用電極
３１ 封止樹脂
３２ 封止樹脂の樹脂主面
３３ 封止樹脂の樹脂側面
４１ 第１角部
４２ 第２角部
４３ 第３角部
４４ 第４角部

Claims (15)

  1. 第１主面、前記第１主面の反対側に位置する第２主面、ならびに、前記第１主面および前記第２主面を接続する側面を有する半導体材料で形成された基板と、
    前記基板の前記第１主面を被覆する表面絶縁膜と、
    機能素子を含み、前記基板の前記第１主面に前記表面絶縁膜を介して支持されたチップとを含み、
    前記基板の前記側面は、第１方向に沿って延びる第１側面と、前記第１方向に交差する第２方向に沿って延びる第２側面とを含み、
    前記基板において、前記第１側面および前記第２側面を接続する角部が、前記基板の外側に向かって湾曲する湾曲面を有しており、
    前記基板の前記第１主面上で前記チップを封止する封止樹脂であって、前記チップを挟んで前記基板の前記第１主面と平行な樹脂主面、および、前記樹脂主面の周縁から前記基板に向けて延びた樹脂側面を有する封止樹脂をさらに含み、
    前記封止樹脂の前記樹脂側面は、前記第１方向に沿って延びる第１樹脂側面と、前記第２方向に沿って延びる第２樹脂側面とを含み、
    前記封止樹脂において、前記第１樹脂側面および前記第２樹脂側面を接続する角部が、前記封止樹脂の外側に向かって湾曲する湾曲面を有している、電子部品。
  2. 前記基板において、前記第２主面および前記側面を接続する角部が、前記基板の外側に向かって湾曲する湾曲面を有している、請求項１に記載の電子部品。
  3. 前記封止樹脂において、前記樹脂主面および前記樹脂側面を接続する角部が、前記封止樹脂の外側に向かって湾曲する湾曲面を有している、請求項１または２に記載の電子部品。
  4. 前記封止樹脂の前記樹脂側面は、前記基板の前記側面と面一に形成されている、請求項１〜３のいずれか一項に記載の電子部品。
  5. 前記基板の前記第１主面に前記表面絶縁膜を介して形成された配線膜をさらに含み、
    前記チップは、前記機能素子と電気的に接続された電極を含み、かつ、前記電極が前記配線膜と電気的に接続されるように前記基板の前記第１主面に前記表面絶縁膜を介して支持されている、請求項１〜４のいずれか一項に記載の電子部品。
  6. 前記チップは、前記電極が形成された電極面を含み、前記電極面を前記基板の前記第１主面に対向した状態で前記基板の前記第１主面に支持されており、前記電極と前記配線膜とが電気的かつ機械的に接続されている、請求項５に記載の電子部品。
  7. 前記配線膜を介して前記チップと電気的に接続された外部端子をさらに含む、請求項５または６に記載の電子部品。
  8. 前記基板の前記第１主面には、前記第１主面から前記第２主面に向かって窪んだ凹部が形成されており、
    前記チップは、前記凹部に収容されるように前記凹部の底部に前記表面絶縁膜を介して支持されている、請求項１〜４のいずれか一項に記載の電子部品。
  9. 前記基板の少なくとも前記凹部内に前記表面絶縁膜を介して形成された配線膜をさらに含み、
    前記チップは、前記機能素子と電気的に接続された電極を含み、かつ、前記電極が前記配線膜と電気的に接続されるように前記基板の前記凹部の底部に前記表面絶縁膜を介して支持されている、請求項８に記載の電子部品。
  10. 前記チップは、前記電極が形成された電極面を含み、前記電極面を前記凹部の底部に対向した状態で前記凹部の底部に支持されており、前記電極と前記配線膜とが電気的かつ機械的に接続されている、請求項９に記載の電子部品。
  11. 前記基板の前記凹部外の領域に配置され、前記配線膜を介して前記チップと電気的に接続された外部端子をさらに含む、請求項９または１０に記載の電子部品。
  12. 前記基板は、多角形状の基板である、請求項１〜１１のいずれか一項に記載の電子部品。
  13. 前記基板は、四角形状の基板である、請求項１〜１２のいずれか一項に記載の電子部品。
  14. 第１主面、前記第１主面の反対側に位置する第２主面、ならびに、前記第１主面および前記第２主面を接続する側面を有する半導体材料で形成された基板と、
    前記基板の前記第１主面を被覆する表面絶縁膜と、
    機能素子を含み、前記基板の前記第１主面に前記表面絶縁膜を介して支持されたチップとを含み、
    前記基板において、前記第２主面および前記側面を接続する角部が、前記基板の外側に向かって湾曲する湾曲面を有しており、
    前記基板の前記第１主面上で前記チップを封止する封止樹脂であって、前記チップを挟んで前記基板の前記第１主面と平行な樹脂主面、および、前記樹脂主面の周縁から前記基板に向けて延びた樹脂側面を有する封止樹脂をさらに含み、
    前記封止樹脂において、前記樹脂主面および前記樹脂側面を接続する角部が、前記封止樹脂の外側に向かって湾曲する湾曲面を有している、電子部品。
  15. ウエハの主面に、当該主面を被覆する表面絶縁膜を形成する工程と、
    前記表面絶縁膜を形成した前記ウエハの主面に、機能素子をそれぞれ含む複数のチップを間隔を空けて配置する工程と、
    第１方向に沿う第１樹脂側面および前記第１方向に交差する第２方向に沿う第２樹脂側面を含み、前記第１樹脂側面および前記第２樹脂側面を接続する角部が、外側に向かって湾曲する湾曲面を成す複数の封止樹脂を、前記複数のチップをそれぞれ個別的に被覆するように前記ウエハの前記主面上に間隔を空けて形成する工程と、
    各前記封止樹脂の周縁に沿って前記ウエハを切断することにより、前記第１方向に沿う第１側面および前記第２方向に沿う第２側面を含み、前記第１側面および前記第２側面を接続する角部が、外側に向かって湾曲する湾曲面を成す半導体材料で形成された基板を含む複数の電子部品の個片を切り出す工程とを含む、電子部品の製造方法。
JP2016139701A 2016-07-14 2016-07-14 電子部品およびその製造方法 Active JP6823955B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2016139701A JP6823955B2 (ja) 2016-07-14 2016-07-14 電子部品およびその製造方法
US15/646,086 US10070530B2 (en) 2016-07-14 2017-07-10 Electronic component and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016139701A JP6823955B2 (ja) 2016-07-14 2016-07-14 電子部品およびその製造方法

Publications (2)

Publication Number Publication Date
JP2018010993A JP2018010993A (ja) 2018-01-18
JP6823955B2 true JP6823955B2 (ja) 2021-02-03

Family

ID=60940823

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016139701A Active JP6823955B2 (ja) 2016-07-14 2016-07-14 電子部品およびその製造方法

Country Status (2)

Country Link
US (1) US10070530B2 (ja)
JP (1) JP6823955B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10083888B2 (en) * 2015-11-19 2018-09-25 Advanced Semiconductor Engineering, Inc. Semiconductor device package
JP7241518B2 (ja) * 2018-12-04 2023-03-17 株式会社ディスコ パッケージデバイスの製造方法
JP7323343B2 (ja) * 2019-06-17 2023-08-08 ローム株式会社 チップ部品

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007142033A1 (ja) * 2006-06-02 2007-12-13 Murata Manufacturing Co., Ltd. 多層セラミック電子部品およびその製造方法
JP5233637B2 (ja) * 2008-04-02 2013-07-10 日立金属株式会社 多層セラミック基板、及び電子部品
JP2013197263A (ja) 2012-03-19 2013-09-30 Renesas Electronics Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
US20180020549A1 (en) 2018-01-18
US10070530B2 (en) 2018-09-04
JP2018010993A (ja) 2018-01-18

Similar Documents

Publication Publication Date Title
US9691739B2 (en) Semiconductor device and method of manufacturing same
TWI244742B (en) Fan out type wafer level package structure and method of the same
US8916781B2 (en) Cavities containing multi-wiring structures and devices
US6693358B2 (en) Semiconductor chip, wiring board and manufacturing process thereof as well as semiconductor device
JP3433193B2 (ja) 半導体チップおよびその製造方法
JP4738971B2 (ja) 半導体装置及びその製造方法
JP4456027B2 (ja) 貫通導電体の製造方法
TWI497687B (zh) 半導體裝置及其製造方法
JP2017201659A (ja) 電子部品およびその製造方法
JP7140530B2 (ja) 電子部品およびその製造方法
US20100207281A1 (en) Semiconductor Chip with Reinforcement Layer
JP6748501B2 (ja) 電子部品およびその製造方法
JP6823955B2 (ja) 電子部品およびその製造方法
US8178977B2 (en) Semiconductor device and method of manufacturing the same
JP4495916B2 (ja) 半導体チップの製造方法
US20180261665A1 (en) Thin film capacitor and semiconductor device
JP2006294976A (ja) 半導体装置およびその製造方法
US11393786B2 (en) Method for manufacturing electronic chips
US20200020657A1 (en) Package structure
JP5033682B2 (ja) 半導体素子およびその製造方法並びに半導体装置およびその製造方法
JP4273356B2 (ja) 半導体装置の製造方法
US9245826B2 (en) Anchor vias for improved backside metal adhesion to semiconductor substrate
JP4324768B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
KR101013560B1 (ko) 적층 반도체 패키지 및 이의 제조 방법
JP4305674B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190621

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200526

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200702

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200818

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20201217

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210112

R150 Certificate of patent or registration of utility model

Ref document number: 6823955

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250