JP4738971B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP4738971B2
JP4738971B2 JP2005300576A JP2005300576A JP4738971B2 JP 4738971 B2 JP4738971 B2 JP 4738971B2 JP 2005300576 A JP2005300576 A JP 2005300576A JP 2005300576 A JP2005300576 A JP 2005300576A JP 4738971 B2 JP4738971 B2 JP 4738971B2
Authority
JP
Japan
Prior art keywords
columnar
electrode
precursor
protrusion
columnar electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005300576A
Other languages
English (en)
Other versions
JP2007109965A (ja
Inventor
忠士 山口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lapis Semiconductor Co Ltd
Original Assignee
Oki Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Semiconductor Co Ltd filed Critical Oki Semiconductor Co Ltd
Priority to JP2005300576A priority Critical patent/JP4738971B2/ja
Priority to US11/543,196 priority patent/US7875894B2/en
Publication of JP2007109965A publication Critical patent/JP2007109965A/ja
Priority to US12/975,624 priority patent/US8354302B2/en
Application granted granted Critical
Publication of JP4738971B2 publication Critical patent/JP4738971B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/11Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544Marks applied to semiconductor devices or parts
    • H01L2223/54473Marks applied to semiconductor devices or parts for use after dicing
    • H01L2223/5448Located on chip prior to dicing and remaining on chip after dicing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0237Disposition of the redistribution layers
    • H01L2224/02377Fan-in arrangement
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124Aluminium [Al] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05144Gold [Au] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05556Shape in side view
    • H01L2224/05557Shape in side view comprising protrusions or indentations
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05556Shape in side view
    • H01L2224/05559Shape in side view non conformal layer on a patterned surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05571Disposition the external layer being disposed in a recess of the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05571Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061Disposition
    • H01L2224/0612Layout
    • H01L2224/0613Square or rectangular array
    • H01L2224/06134Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06135Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13005Structure
    • H01L2224/13006Bump connector larger than the underlying bonding area, e.g. than the under bump metallisation [UBM]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/1302Disposition
    • H01L2224/13022Disposition the bump connector being at least partially embedded in the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/1302Disposition
    • H01L2224/13023Disposition the whole bump connector protruding from the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/03Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01074Tungsten [W]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

この発明は、いわゆるW−CSP(Wafer Level Chip Size Package)構造を有する半導体装置、及びその製造方法に関する。
半導体ウェハから切り出された半導体チップと同等のサイズの半導体チップパッケージは、一般に、CSP(Chip Size Package)と呼ばれている。また、半導体ウェハに形成されている所定の機能を発揮する半導体チップに対して、半導体ウェハ状態のままパッケージングを行った後、個片化して得られるCSPは特にW−CSPと呼ばれている。
このようなCSPにおいて、外部端子を柱状電極及びこの柱状電極の頂面に半田ボールを接続する形態とする構成が知られている。
外部端子が柱状電極及び半田ボールにより構成される場合には、半田ボールの搭載時に、電極ポスト及び半田ボールの金属材料が反応して形成される合金部分が不可避的に形成されてしまう。この合金部分は、柱状電極及び半田ボールの接合面(界面)に沿って、数十μm程度の高さにわたって形成される。
この合金部分は接合面の応力に対する強度(接合強度)が幾分脆弱となってしまう部分である。従って、実装後の温度サイクル試験等により、合金部分(接合面)に剥離亀裂が発生して柱状電極から半田ボールが脱落してしまう場合もある。
柱状電極及びその頂面に半田ボールを具えるCSP及びその製造方法において、より接続信頼性の高いCSP及びその製造方法を提供することを目的として、柱状電極の頂面全面及び周壁面の一部分を封止樹脂から露出させ、露出した周壁面の一部分を半田ボールで覆って、接合強度を向上させたCSP及びその製造方法が開示されている(特許文献1参照。)。
特開2000−353766号公報
CSPの実装面に設けられている外部端子(半田ボール)の個数、すなわちピン数は、実装面サイズ及び外部端子のピッチ(隣接する2つの端子間の距離)によって決定される。実装面サイズが増加するか、又は外部端子のピッチが小さくなるほど、実装面のピン数は多くなる。このように実装面のピン数をより増加させることを多ピン化と称する。
外部端子のピッチを小さくして多ピン化を実現するためには、外部端子自体、すなわち、柱状電極及び半田ボールの径を小型化すればよい。
しかしながら、例えば既に説明した特許文献1に開示されている構成例によれば、柱状電極及び半田ボールの接合面の面積を増大させることができるため、これらの接合強度を効果的に向上させることはできるものの、半田ボールの径がより大きくなってしまうため、さらなる多ピン化を実現するのが困難となるおそれがある。
従って、この発明の目的は、半田ボール、すなわち外部端子の径を増大させることなく、柱状電極及び半田ボールの接合強度を向上させつつさらなる多ピン化を図ることのできる、W−CSP構造を有する半導体装置、及びこのような半導体装置のより簡易な製造方法を提供することにある。
この目的の達成を図るため、この発明の半導体装置は、下記のような構成上の特徴を有している。半導体装置は、一方の主表面に形成された複数の電極パッドを有する半導体基板を有している。絶縁膜は、電極パッドの各々の上面を露出させて一方の主表面上に形成されている。複数の配線からなる再配線パターンは、電極パッドの各々にそれぞれ接続されていて、電極パッドから導出されて絶縁膜上を延在している。複数の配線のいずれかにそれぞれ接続されて、半導体基板の一方の主表面に対して垂直な方向に設けられている複数の柱状電極は、配線側の本体部と、本体部と一体的に連続して設けられている突起部とからなっている。封止部は、再配線パターン及び絶縁膜上に設けられていて、柱状電極の周囲を埋め込んでいるとともに、柱状電極の突起部の頂面と同一の高さの上面を有している。突起部は、突起部の頂面から突起部と本体部との境界に至る深さで突起部中に形成されている溝部に露出する露出面を有している。半田ボールは、突起部に設けられていて、突起部の頂面と露出面とに接合して柱状電極に電気的に接続されている。そして、複数の柱状電極はマトリクス状に配置されており、溝部はマトリクス状に配列されている複数の柱状電極の行方向又は列方向に互いに平行にかつ互いに隣接する柱状電極間の封止部を貫いて延在している。
さらに、この発明の半導体装置の製造方法によれば、下記のような工程を含んでいる。個々の端導体チップ形成領域に回路素子が設けられていて、一方の主表面に該回路素子に接続された複数の電極パッドを有する半導体基板を準備する。一方の主表面上に、電極パッドの一部分を露出させる絶縁膜を形成する。絶縁膜上に、電極パッドに接続されて延在する複数の配線からなる再配線パターンを形成する。複数の配線のいずれかにそれぞれ接続して一方の主表面に対して垂直な複数の前駆柱状電極を形成する。絶縁膜上に、再配線パターンと前駆柱状電極とを埋め込んでいて、前駆柱状電極の頂面と同一の高さの上面を有する封止部を形成する。前駆柱状電極の頭部側を頂面から前駆柱状電極の長さの一部分にわたる深さで、前駆柱状電極の一部分を除去して、頭部を一方の主表面と平行な方向に貫く溝部を形成することによって、溝部下側に存在する本体部と、本体部と一体的に連続し、側面が溝部に面している突起部とからなる柱状電極を形成する。それぞれの突起部を覆って突起部の頂面及び溝部に露出する突起部の側面と電気的に接続する半田ボールを形成する。半導体基板に半田ボールが形成されている構造体を半導体チップ単位で個片化する。そして、前駆柱状電極を形成する工程は、複数の前駆柱状電極をマトリクス状に配列して形成する工程であり、溝部を形成する工程は、溝部をマトリクス状に配列されている複数の前駆柱状電極の行方向又は列方向に互いに平行にかつ互いに隣接する柱状電極間の封止部を貫いて直線状に延在させて、及び前駆柱状電極の径よりも狭く形成する工程である。
この発明の半導体装置によれば、柱状電極自体を頂面側から切削加工して、突起部又は凹状の溝部を設けることにより、柱状電極及び半田ボールの接合面の形状をより複雑にし、かつ接合面積を増加させるので、柱状電極及び半田ボールの接合強度を顕著に向上させることができる。また、このとき半田ボールの径を増大させることがないので、さらなる多ピン化を実現することができる。
また、この発明の半導体装置の製造方法によれば、溝部を例えばダイシング装置のダイシングソーのようないわゆる切り刃を用いる簡易な切削工程で形成できるので、既に説明した効果を奏する半導体装置を効率的に製造することができる。
以下、図面を参照して、この発明の実施の形態につき説明する。なお、図面には、この発明が理解できる程度に各構成成分の形状、大きさ及び配置関係が概略的に示されているに過ぎず、これによりこの発明が特に限定されるものではない。また、以下の説明において、特定の材料、条件及び数値条件等を用いることがあるが、これらは好適例の1つに過ぎず、従って、何らこれらに限定されない。また、以下の説明に用いる各図において同様の構成成分については、同一の符号を付して示し、その重複する説明を省略する場合もあることを理解されたい。
[第1の実施の形態]
1.半導体装置の構成例
以下、図1及び図2を参照して、この発明の半導体装置10の構成例につき説明する。
図1(A)は、半導体装置の構成を説明するための上面からみた概略的な平面図であり、図1(B)は、図1(A)の実線で囲んだ第1部分領域11を拡大して示した概略的な要部平面図である。
図2(A)は、図1(B)において、I−I’一点鎖線で切断した切り口を示す模式的な断面図である。図2(B)は、図2(A)の点線により示した第2部分領域12の平面的な拡大図である。なお、図2(B)では、半田ボールの下側の構造を説明するため、実際には存在する半田ボール47の図示を省略してある。
特に図2(A)に示すように、半導体装置(W−CSP)10は、周知の通り、例えばシリコン(Si)基板に、回路素子その他の各種機能素子を作り込んだ半導体チップ30を含んでいる。半導体チップ30の厚み内に形成されている回路素子(図示せず。)は、協働して所定の機能を発揮できるようにLSIなどの集積回路を有する複数の能動素子によって構成されている。この回路素子には、一般に多層の配線構造(以下、内部配線とも称する。)が設けられている。
半導体チップ30は、平面形状が四角であって、その一方の平坦な主表面上に複数の電極パッド34を具えている。電極パッド34は、内部配線を経て、この電極パッドと関連する回路素子に接続されている。従って、電極パッド34は、回路素子接続用パッドとも称される。
電極パッド34は、隣接する電極パッド34同士のピッチが同一となるように、半導体チップ30の周縁すなわち各辺に沿って好ましくは直線的に配設されている。
電極パッド34は、好ましくはAl(アルミニウム)を含む合金、Au(金)を含む合金、及びCu(銅)を含む合金のうちから選択された一種の合金を材料として構成するのがよい。なお、電極パッド34は、合金のみを材料として用いて構成される場合に限定されず、任意好適な金属材料を用いて形成することができる。
絶縁膜40は、これら複数の電極パッド34の表面の一部分を露出させて設けられている。図示の構成例では、電極パッド34の頂面を露出させて電極パッド間を絶縁膜40で埋め込んである。電極パッド34の頂面と絶縁膜の上面とが同一の平坦面を形成している。絶縁膜40は、従来公知の例えば窒化シリコン(SiN)といった任意好適な絶縁材料により形成すればよい。
この絶縁膜40の上面上には、それぞれの電極パッド34にそれぞれ接続される複数の配線42aが設けられていて、これら配線を配線パターン(再配線パターンとも称する。)42と総称する。配線42a各々は、電極パッド34の配列ラインの内側に向かって、いわゆるファンイン方式で電極パッドから導出されて延在されている。この場合には、半導体チップの直交する2つの辺にそれぞれ平行な行ラインと列ラインとを想定したとき、それぞれの配線42aは、これら行及び列ラインのいずれかの交差点を通るように延在している。ある配線42aをどの交差点上に延在させるかは設計上の問題である。
それぞれの配線42aには、複数の柱状電極46が個別に電気的に接続されている。これら柱状電極46は絶縁膜40の上面40aに対して直立に設けられている。この例では柱状電極46は、横断面が円形状である円柱状としてある。
複数の柱状電極46は、隣接する柱状電極46同士のピッチが同一となるように設けられている。
柱状電極46は、電極パッド34の配列ラインの内側に沿って上述の列ラインと行ラインとの交差点上に配置されている。この場合には、これら柱状電極46を、マトリクス配列を構成する全ての交差点上に設けてもよいし、又は一部の交差点上に設けてもよく、この柱状電極46をどのような位置に設けるかは設計上の問題である。このことは、1つの配線42aに対して1つの柱状電極46を設ける場合もあるし、又は2個以上の柱状電極46を設ける場合もあることを意味する。
配線42a及び柱状電極46は、加工の容易性等を考慮して、好ましくは銅(Cu)により形成するのがよい。
封止部44は、配線パターン42が設けられている絶縁膜40の上面40a上に、柱状電極46を埋め込むように設けられている。この封止部44の上面44aは、この上面から柱状電極46の頂面46aを露出させるように、頂面46aと同一(実質的に同一の場合を含む。)の高さに形成してある。
封止部44は、例えば、エポキシ系のモールド樹脂や液状封止材といった封止樹脂により形成すればよい。
この発明の半導体装置10の特色である上述した柱状電極46の形状につき、以下、図2(A)及び(B)を参照してさらに詳細に説明する。
柱状電極46は、頭部側の突起部46Xとこれと一体的に連続した下部側の本体部46Yとを有している。
突起部46Xは頂部とも称し、その横断面積は本体部46Yの横断面積よりも小さい。ここで説明する構成例では本体部46Xの横断形状は円であるが突起部46Xの横断形状は正方形又は長方形であり、円の中心と正方形又は長方形の中心とは一致させてある。この突起部46Xの上面が柱状電極46の頂面46aを形成している。
図2(A)及び(B)に示す構成例では、本体部46Yの縦断面形状は長方形であり、また、突起部46Xの縦断面形状は正方形又は長方形である。このような突起部46Xは、封止部44の上面から半導体チップ側へと設けた溝部50によって画成されている。
図2(A)及び(B)に示すように、溝部50は、それぞれ複数の縦溝部52及び横溝部54が互いに縦横に直交する格子状に設けられている。
この溝部50は、上述した半導体チップの各辺に沿って平行にそれぞれ設けられており、その横断面形状はこの例では直角四辺形である。つまり、突起部46Xは、直角格子状に設けられている。4本の溝部50、すなわち、52a、52b、54e及び54fによって囲まれて画成されている。
従って、突起部46Xの側面と、本体部46Yの肩部の面とは直角に交差して段差を形成していて、突起部46Xの対角線の長さは本体部46Yの直径よりも短い。すなわち、突起部46Xの太さは本体部46Yの太さよりも小さい。
次に、この溝部50について説明する。図1(B)に示すように、ここでは、縦方向、すなわち双頭白抜き矢印A方向に互いに平行に延在する縦溝部52、第1、第2、第3、第4、第5及び第6縦溝部52a、52b、52c、52d、52e及び52f並びにこれらと直交する横方向、すなわち双頭白抜き矢印B方向に互いに平行に延在する第1、第2、第3、第4、第5及び第6横溝部54a、54b、54c、54d、54e及び54fの溝部50を代表して示してある。
特に図2(B)に示すように、1個の柱状電極46に対しては、縦横2本ずつの溝部50、すなわち第1及び第2縦溝部52a及び52b並びにこれらと直交する第5及び第6横溝部54e及び54fが柱状電極46の頂面46aの中心Cを非通過となるように、柱状電極46の本体部46Yの上側領域と、この上側領域に隣接する封止部44領域にわたって設けられている。すなわち、溝部50の延在方向に対して直交する方向の幅をw1とし、上述した突起部46Xの横断面形状を例えば正方形とするとき、その一辺の長さをw0とすると、溝部50は、封止部44及び柱状電極46の境界面を挟んで設けられている。
この場合には、行方向に延在する溝部50の列方向の溝幅は、列方向に互いに隣接する柱状電極間の距離(ピンピッチ、すなわち中心C同士の距離)の1/2よりも小さくするのがよい。同様に列方向に延在する溝部50の行方向の溝幅は、行方向に互いに隣接する柱状電極間の距離の1/2よりも小さくするのがよい。
尚、上述した幅w1は、この発明の目的を損なわない範囲で任意好適な値とすることができる。
この発明の突起部46Xの平面形状は、上述した正方形に何ら限定されず、例えば本体部46Yの横断面領域の直上内に収まっていて、封止部44の上面と同一平面内に頂面を有してさえいれば、形成可能である限り、どのような形状としてあってもよい。
溝部50の深さh1は、この発明の目的を損なわない範囲、すなわち、電気的特性等を損なうことなく、柱状電極46と後述する半田ボール47との接合強度を向上させることができることを条件として任意好適な深さとすることができる。
ここで、溝部50及びこの溝部50により画成される突起部46Xのより具体的な構成例につき、より具体的に説明する。例えば、W−CSPのピンピッチを0.8mm、柱状電極46の径を400μmとする。
この場合には、好ましくは、溝部50の幅w1は300μm程度とし、深さh1は100μm程度とするのがよい。
第1及び第2縦溝部52a及び52b並びに第1及び第2横溝部54a及び54bの4本の溝部(50)と頂面46aとにより画成される突起部46Xの幅w0は、150μm程度となる。当然ながら、突起部46Xの高さは溝部50の深さh1に等しい。なお、突起部46Xの4つの側面は溝部50への露出面46bである。
図1(B)及び図2(A)に示すように、半田ボール47は、突起部46Xを包み込むように覆って設けられている。すなわち、半田ボール47は、柱状電極46と、溝部50に露出している露出面、すなわち突起部46Xの側面46b及び突起部46Xの頂面46aを介して電気的に接続されている。
これら柱状電極46及び半田ボール47を単に外部端子として使用する場合もある。
この発明の半導体装置は、外部端子のピッチを必ずしも同一とする場合に限定されない。また、外部端子の各ピッチ、及び外部端子の配列は任意好適なものとできる。すなわち、外部端子をどのような形態で配列するかは、実施基板側の形態で決定される設計事項である。
従って、図示例のように、外部端子がマトリクス状に設けられている場合には、マトリクスの行又は列に沿って縦横に交差して、1本の溝部50が複数の柱状電極46に露出面46bを形成する構成とすることができる。また、溝部50は柱状電極46ごとに個別に設けることもできる。
この例の半導体装置10の構成によれば、柱状電極46自体の突起部46Xの頂面及びこの頂面と直交する側面が、半田ボールとの接合面になるのでこの突起部46X及び半田ボール47の接合面の形状を立体的により複雑にし、かつ接合面積を増加させることにより、柱状電極46及び半田ボール47の接合強度をさらに向上させることができる。
この発明の半導体装置の構成によれば、柱状電極46の頂面46aは、切削加工されることにより、その面積が減少することになる。特に柱状電極46の径(横断面の面積)が一様である柱状体である場合には、柱状電極46の本体部46Yの径よりも突起部46Xの径のほうが細く作られることとなる。
従って、突起部46Xの周囲の溝部50に半田ボール47を部分的に収容できるので、半田ボール47の径を従来の径よりも増大させることなく、さらなる多ピン化を実現することができる。
また、この例の構成によれば、溝部50を柱状電極46のマトリクスの行又は列ごとに形成するので、例えば、単一の半導体装置に複数種類の外部端子ピッチが求められる場合にも適用することができる。
2.半導体装置の製造方法
次に、図1及び図2を参照して説明した半導体装置10の製造方法について、図3及び図4を参照して説明する。
この発明の製造方法により製造される半導体装置10は、いわゆるW−CSPの形態を有している。従って、半導体装置10は、ウェハプロセスにより半導体ウェハにマトリクス状に形成された複数個の半導体装置を含む構造体に対して、個片化が行われる結果得られる。
図3(A)、(B)及び(C)は、製造工程を説明するために、製造途中の構造体の一部分、すなわち最終的な半導体装置1個分を代表として、既に説明した図1(B)と同様に切断した切り口を示す概略的な断面図である。
図4(A)、(B)及び(C)は、図3(C)に続く製造工程の説明図である。
図3(A)に示すように、半導体基板(半導体ウェハ)20には、マトリクス状に半導体チップ形成領域(以下、単にチップ形成領域とも称する。)31が画成されている。
これらチップ形成領域31内に、従来公知の任意好適なウェハプロセスに従って回路素子を形成するとともに、半導体基板の一方の主表面に電極パッド34を形成する。これら回路素子や電極パッドが形成されてチップ形成領域の単位ごとに個片化されて半導体チップとなる。
次いで、絶縁膜40を従来公知の任意好適な工程により形成する。絶縁膜40は電極パッド34の一部分、好ましくはその上面を露出させて従来公知のホトリソグラフィ技術によりパターニング形成すればよい。この絶縁膜40は、上面40aが平坦となるように形成するのがよい。
次に、図3(B)に示すように、絶縁膜40の上面40a上に、従来公知の配線形成工程により、露出している電極パッド34に接続されて、チップ領域31内に延在する複数の配線42aを含む配線パターン、すなわち再配線パターン42を形成する。
続いて、形成された再配線パターン42上に、基板20の一方の主表面に垂直に、前駆柱状電極46’を形成する。この工程は、公知のホトリソグラフィ技術によりパターニングされたレジストパターンをマスクにして、例えば導体である銅(Cu)を従来公知の方法によりメッキした後、レジストを除去して形成すればよい。このとき、前駆柱状電極46’は、円柱状に形成するのが好適であるがこれに限定されない。
次に、図3(C)に示すように、従来公知のトランスファーモールド方式、印刷方式等を適用して、絶縁膜40の上側から前駆柱状電極46’を完全に埋め込んで、上面44’aが平坦な前駆封止部44’を形成する。
次いで、図4(A)に示すように、従来公知の任意好適な工程により、前駆封止部44’を上面44’a側から研削(切削)除去して、封止部44を形成すると同時に、前駆柱状電極46’の頂面46’aを、封止部44の上面44aから露出させる。すなわち、封止部44の上面を、前駆柱状電極46’の頂面46’aの高さと実質的に同一の高さとする。
さらに、図4(B)に示すように、前駆柱状電極46’の露出した頂面46’aの一部分を削り取って、溝部50を形成することにより、前駆柱状電極46’を柱状電極46とする。この溝部50は、例えば、回転する切刃(ダイシングソー)を具える従来公知のダイシング装置又はこれに類する切削手段により1本ずつ又は複数本同時に形成すればよい。この切刃により、幅w1及び高さh1である既に説明した断面形状、好ましくは前駆柱状電極46’の頂面46’aの一部分を残存させて、前駆柱状電極46’の一部分を切り欠き、かつ封止部44に至るように切削し、かつ既に説明したように延在させた溝部50、すなわち縦溝部52及び横溝部54を形成する。このとき切刃は、所望の溝部50の幅w1を形成できる形状及び刃幅とするのがよい。
例えば、一列に配列されている柱状電極46の隣接する柱状電極間に、この配列と直交する方向に溝部50を形成する場合には、この溝部50によって形成される2つの隣接した突起部46X間の距離の1/2よりも狭い溝幅で形成するのがよい。このような溝幅とする場合には、この突起部46Xの配列上では、溝部50の一方の側壁面に突起部46Xの側面が露出しており、この一方の側壁面に対向する他方の側壁面には封止部44の露出面が露出している。
なお、溝部の形成は、いわゆるエッチング工程によっても実施することができる。具体的には、例えば銅、又は銅合金を成形することが可能な強酸性の任意好適な従来公知のエッチャントを用いて、少なくとも前駆柱状電極46’の頂面46’aを溶蝕加工すればよい。
既に説明したとおり、これら溝部50の形成により、前駆柱状電極46’は、突起部46Xと、これよりも太い本体部46Yとからなる柱状電極46とされる。
この本体部46Yは、前駆柱状電極46’の下側の残部であり、突起部46Xは、溝部50を形成したときの前駆柱状電極46’の頭部の残部である。また、残存する突起部46Xの頂面を符号46aとして示す。この突出部46Xの頂面46aと直交する側面は、この溝部50に面していて、その太さは下側の本体部46Yの太さ(径)よりも細くなっている。
続いて、図4(C)に示すように、半田ボール47を常法に従って柱状電極46に搭載する。この半田ボール47は、柱状電極46の突起部46Xを上側から覆うように設ける。すなわち、半田ボール47を柱状電極46の頂面46a及び溝部50に露出している露出面46bに接合するように設ける。なお、露出面46bは、突起部46Xの側面を形成している。このように半田ボール47と柱状電極46とは突起部46Xにおいて、電気的に接続される。
このとき、半田ボール47の径はできるだけ小さい径とするのがよい。例えば、場合によっては半田ボール47の径を、柱状電極46の本体部46Yの径よりも小さく形成することもできるので、この場合には外部端子のピッチをさらに狭めることができる。このようにすれば、外部端子のピッチをより狭めることも可能となる。
この時点で、ウェハレベルでの半導体装置のパッケージングが終了する。
次に、上述したパッケージングが終了した状態の半導体ウェハ20を、ダイシングラインdに沿って、従来公知のダイシング装置を用いて研削することで個片化する。
このようにして、同一の構造を有する複数の半導体装置10を1枚のウェハから製造することができる。
以上説明したような、半導体装置10の製造方法例によれば、既に説明した構成を具える半導体装置を効率的に製造することができる。
[第2の実施の形態]
次に、図5及び図6を参照して、この発明の第2の実施の形態について説明する。
なお、第1の実施の形態と同様の構成要素については、同一の番号を付してその詳細な説明を原則として省略する。しかし、第2の実施の形態の構成の理解に必要である構成要素については、簡単に説明する。
1.半導体装置の構成例
まず、この実施の形態の半導体装置の構成例につき、図5を参照して説明する。なお、この例の半導体装置10にかかる平面図は、既に説明した図1(A)と何ら変わるところがないため図示を省略する。
図5(A)は、既に説明した図1(B)と同様に、図1(A)の実線11で囲んだ第1部分領域11に相当する領域を拡大して示した概略的な要部平面図である。図5(B)は、図5(A)において、I−I’一点鎖線で切断した切り口を示す模式的な断面図であり、図5(C)は図5(A)の点線により囲んで示した第2部分領域12の平面的な拡大図である。なお、半田ボールの下側の構造を説明するため、実際には存在する半田ボール(47)の図示を省略してある。
半導体装置(W−CSP)10は、半導体チップ30を含んでいる。この半導体チップ30は、複数の電極パッド34を具えている。
絶縁膜40は、これら複数の電極パッド34の表面の一部分、ここでは上面を露出させて設けられている。この絶縁膜40の上面上には、電極パッド34に接続される複数の配線42aを含む配線パターン(再配線パターン)42が設けられている。
配線42aには、この例では円柱状の柱状電極46が電気的に接続されている。第1の実施の形態と同様に、この柱状電極46は、配線42a側の本体部46Yと、半田ボール47が設けられる頭部側の突起部46Xとからなっており、この突起部46Xは、本体部46Yよりも細く、すなわち本体部46Yの横断面積よりも突起部46Xの横断面積が小さくなるように形成されている。
封止部44は、配線パターン42が設けられている絶縁膜40の上面40a上に、柱状電極46を埋め込むように設けられている。表面40aと頂面46aの高さを実質的に同一としてある。
このような構成において、第2の実施の形態の構成が第1の実施の形態の構成と相違する点は、柱状電極46の突起部46Xの形状を決める溝部50の形成形態にある。以下、この点につき説明する。
第2の実施の形態の構成例では、原則的には設けられている全ての柱状電極46の突起部46Xを、本体部46Yを埋め込んでいる封止部44の平坦な上面44bからそれぞれ突出させている。従って、溝部50は、突起部46Xの頂面46aと同一の高さの封止部44の上面44aから本体部46Yの肩部の上面が露出する高さを有する凹部である。
この凹部は、半導体チップの一方の主表面に対向する封止部44の上面44a側の全域にわたって形成されている。尚、この凹部の形成方法により、封止部44の一部分が平坦な上面44a上に島状に残存する場合もあるが、これら島状部分44cが、凹部に占める面積割合は小さいので、用語「全域」とは、実質的に全域とみなせる場合も含む。
この凹部の底面は、上述した封止部44の平坦な上面44bに対応する。
この溝部50、すなわち凹部は、見方を変えると、幅広い行方向の溝と列方向の溝とで形成されているといえる。この点につき、以下説明する。
図5(A)に示すように、ここでは縦方向、すなわち双頭白抜き矢印A方向に互いに平行に延在する幅広縦溝部56、第1、第2及び第3縦溝部56a、56b及び56c並びにこれらと直交する横方向、すなわち双頭白抜き矢印B方向に互いに平行に延在する、第1、第2、第3及び第4幅広横溝部57a、57b、57c及び57dを代表して示してある。
図5(A)及び(B)に示すように、溝部50は複数の縦溝部と複数の横溝部とが縦横に直交する格子状に設けられている。
1個の柱状電極46に対して縦横2本ずつの溝部50を柱状電極46の突起部46Xの頂面46aの中心Cを非通過となるように設けている構成は第1の実施の形態と同様である。しかし、第1の実施の形態と異なる点は、個々の幅広縦溝部は、互いに隣接する列上の突起部の側面間距離に相当する幅で形成されており、個々の幅広横溝部は、互いに隣接する行上の突起部の側面間距離に相当する幅で形成されていることである。
すなわち、図5(C)に示すように、この例の幅広縦溝部56及び幅広横溝部57は、隣接する2本の柱状電極46の本体部46Y同士の離間幅w3よりも広い溝幅w2を有している。
この発明の突起部46Xの形状、寸法その他は、第1の実施の形態の場合と同様の形状や寸法その他に設定することができる。
この例の溝部50の深さh2は、第1の実施の形態の場合と同様に、この発明の目的を損なわない範囲、すなわち電気的特性を損なうことなく、柱状電極46と後述する半田ボール47との接合強度を向上させることができることを条件として任意好適な深さとすることができる。
この場合には、好ましくは、溝部50の幅w2は650μm程度とし、深さh2は100μm程度とするのがよい。
第1及び第2幅広縦溝部56a及び56b並びに第1及び第2幅広横溝部57a及び57bの4本の溝部(50)と頂面46aにより画成される突起部46Xの幅w0は、150μm程度となる。突起部46Xの高さは溝部50の深さh2に等しくなる。
半田ボール47は、第1の実施の形態の場合と同様に、突起部46Xを覆うように設けられて、突起部46Xの頂面46a及び溝部50に露出している露出面、すなわち突起部46Xの側面46bと接合して柱状電極46に電気的に接続されている。
第2の実施の形態の半導体装置10の構成によれば、第1の実施の形態と同様に、突起部46X及び半田ボール47の接合面の形状を立体的により複雑にし、かつ接合面積を増加させることができるので、柱状電極46及び半田ボール47の接合強度を向上させることができる。
このとき、第1の実施の形態の場合と同様に、半田ボール47の径を増大させることがないので、さらなる多ピン化を実現することができる。
2.半導体装置の製造方法
次に、図5を参照して説明した半導体装置10の製造方法について、図6を参照して説明する。
なお、図4(A)を参照して既に説明した封止部44から前駆柱状電極46’の頂面46’aを露出させる工程までは、第1の実施の形態で説明した工程と何ら変わるところがないため、その説明は省略する。
図6(A)及び(B)は、製造工程を説明するために、製造途中の構造体の一部分、すなわち最終的な半導体装置1個分を代表として、切断した切り口を示す概略的な図である。
図6(A)に示すように、上述した前駆柱状電極46’の露出した頂面46aの一部分を削り取って、溝部50、すなわち幅広縦溝部56及び幅広横溝部57を形成する。この溝部50は、例えば、回転する切刃(ダイシングソー)を具える従来公知のダイシング装置又はこれに類する切削手段により1本ずつ又は複数本同時に形成すればよい。
この切刃により、幅w2及び高さh1である既に説明した断面形状として延在させた溝部50を形成する。このとき切刃は、溝部50の幅w2を形成できる形状及び刃幅とするのがよい。
この場合には、例えば一列に配列されている柱状電極の最も近くに隣接する柱状電極間に、この配列と直交する方向に溝部50を形成するものとする。この溝部50を、この溝部50によって形成される2つの隣接した突起部46X間の離間距離を溝幅として形成するのがよい。このような溝幅とすると、この突起部46の配列上では溝部の互いに対向する側壁部に、それぞれ突起部46の側面が対向して露出する。
この溝部50を形成することにより、第1の実施の形態で説明したと同様に、前駆柱状電極46’は、本体部46Yと突起部46Xとを含む柱状電極46とされる。
続いて、図6(B)に示すように、半田ボール47を常法に従って柱状電極46に搭載する。この半田ボール47は、第1の実施の形態の場合と同様に、柱状電極46の突起部46Xを上側から覆うように設ける。すなわち、半田ボール47を柱状電極46の頂面46a及び溝部50に露出している露出面46bに接合するように設ける。その結果、半田ボール47は、柱状電極46の部分領域を覆うように、電気的に接続される。
このとき、第1の実施の形態の場合と同様に、半田ボール47の径をできるだけ小さい径とするのがよく、場合によっては半田ボール47の径を本体部46Yの径よりも小さくすることも可能である。このようにすれば、外部端子のピッチをより狭めることも可能となる。
この時点で、ウェハレベルでの半導体装置のパッケージングが終了する。
次に、上述したパッケージングが終了した状態の半導体ウェハ20を、ダイシングラインdに沿って、従来公知のダイシング装置を用いて研削することで個片化する。このようにして、同一の構造を有する複数の半導体装置10を1枚のウェハから製造することができる。
以上説明したような半導体装置10の製造方法例によれば、2本の柱状電極46にまたがる幅広の切刃を用いるので、特に溝部50の形成工程をより効率的に行うことができる。
[第3の実施の形態]
次に、図7及び図8を参照して、この発明の第3の実施の形態について説明する。
なお、第1の実施の形態と同様の構成要素については、同一の番号を付してその詳細な説明を原則的に省略する。しかし、第3の実施の形態の構成の理解に必要である構成要素については簡単に説明する。
1.半導体装置の構成例
まず、この実施の形態の半導体装置の構成例につき、図7を参照して説明する。なお、この例の半導体装置10にかかる平面図は、既に説明した図1(A)と何ら変わるところがないため図示を省略する。
図7(A)は、既に説明した図1(B)と同様に、図1(A)の実線で囲んだ第1部分領域11に相当する領域を拡大して示した概略的な要部平面図である。図7(B)は、図7(A)において、II−II’一点鎖線で切断した切り口を示す模式的な断面図であり、図7(C)は図7(A)の点線により示した第2部分領域12の平面的な拡大図である。なお、半田ボール47の下側の構造を説明するため、実際には存在する半田ボール(47)の図示を省略してある。
半導体装置(W−CSP)10は、半導体基板20に素子が作り込まれることにより形成される半導体チップ30を含んでいる。この半導体チップ30は、複数の電極パッド34を具えている。
絶縁膜40は、これら複数の電極パッド34の表面の一部分、ここでは上面を露出させて設けられている。この絶縁膜40の上面40a上には、電極パッド34に接続される複数の配線42aを含む配線パターン(再配線パターン)42が設けられている。
配線42aには、この例では円柱状の柱状電極46が電気的に接続されている。
封止部44は、配線パターン42が設けられている絶縁膜40の表面40a上に、柱状電極46を埋め込むように設けられている。表面40aと頂面46aの高さを実質的に同一としてある。
この発明の半導体装置10が第1及び第2の実施の形態の構成と異なる点は主として、マトリクス状に全体的に又は部分的に設けられている柱状電極46の構造にある。すなわち、基本的にはこの実施の形態では柱状電極46は、その頭部に頂面46aから電極内に一定の深さの溝又は穴を設けた構造となっている。この柱状電極46の頭部に設ける溝部又は穴の形状等は、設計に応じて任意好適な形状等とすることができる。以下、この点につき説明する。
この溝部50がを具えている縦断溝部58及び横断溝部59は、その延在方向に対して直交する方向(幅w4方向)の横断面形状が長方形(矩形)である。しかし、溝部50の横断面形状は、これに限定されず、例えば曲線を含む任意好適な形状とすることができる。
この溝部50は、柱状電極46の半田ボール47と電気的に接続を形成するための突起部を突起部46Pとこれに連続して一体的な配線側の本体部46Qとからなっている。
この突起部46Pは、ここでは4つ形成されている。この例では、同一寸法で同一形状に形成されている。また、これら突起部46Pは、互いに直交する2つの溝部によって画成されているので、互いに対向する突起部46Pの対向する側面46Rは、互いに平行であって、かつ溝部50の底面46Sに直交している。この底面46Sは十字に形成されていて、下側に続く本体部の上面を形成している。
この例では、図7(A)、(B)及び(C)に示すように、複数の溝部50は、封止部44の上面側の構成を貫いて複数の柱状電極46にまたがって、縦横に直交する格子状に設けられている。ここでは縦方向、すなわち双頭白抜き矢印A方向に互いに平行に延在する溝部50、第1及び第2縦断溝部58a、58b及び58c並びにこれらと直交する横方向、すなわち双頭白抜き矢印B方向に互いに平行に延在する、第1、第2及び第3横断溝部59a、59b及び59cを代表して示してある。
特に図7(C)に示すように、縦断溝部58及び横断溝部59は、頂面46aが等面積の4つの領域すなわち4つの突起部46Pに分断している。なお、図7(C)中、符号Cは前駆柱状電極46’の頂面46’aの中心に対応する中心点を示している。
この例では、縦断溝部58及び横断溝部59は、前駆柱状電極46の円径状の頂面46’aの中心に対する中心点C、すなわち直径を含む位置に設けられている。換言すると、縦断溝部58及び横断溝部59は、頂面46’aの中心Cの対応点で交差して、この頂面46’aに正十字の形状の溝を形成して4つの等面積の頂面46aを画成している。これら突起部46Pは溝部50によって形成されてこの溝部50に露出する側面すなわち露出面を有している。
この例では2本の溝部50により、頂面46aを等面積の4つの領域に分断する例につき説明したが、これに限定されず、頂面46’aを1本の溝部50により2つの領域に分断して2つの突起部を形成してもよいし、又は3本以上の溝部50により4以上の領域に分断して4つの突起部を構成してもよい。また、溝部50は、前駆柱状電極46’の円形状の頂面46’aの中心に対応する中心点Cを含まないように形成してもよい。
さらに縦断溝部58及び横断溝部59の溝幅w4は、応力に対する耐性等を考慮すると、好ましくは柱状電極46の直径の最大でも1/3程度とするのがよい。
縦断溝部58が含む複数の溝部及び横断溝部59が含む複数の溝部は、互いに独立して、それぞれ同一の溝幅(w4)を有していてもよいし、異なる溝幅を有していてもよい。製造工程等を考慮すると、いずれも同一の溝幅とするのがよい。
また、上述した構成例では溝部50を、柱状電極46の頭部を十字に貫いて形成して4つの突起部46Pを形成した例につき説明したが、この溝部50を、頭部を貫かない穴として形成してもよい。この穴の形状は、設計に応じた任意好適な形状とすることができる。この場合には、突起部46Pは、その外形は本体部の外径と等しく、かつ内部に半田ボール47を部分的に収容する穴を有した構造となる。縦断溝部58及び横断溝部59の延在方向の両端縁が頂面46a内に含まれる構成としてもよい。
溝部50の深さh3は、この発明の目的を損なわない範囲、すなわち電気的特性を損なうことなく、柱状電極46と後述する半田ボール47との接合強度を向上させることができることを条件として任意好適な深さとすることができる。
半田ボール47は、縦断溝部58及び横断溝部59を埋め込んで、かつ柱状電極46の突起部46Pの頂面46aを覆って接続されている。従って、半田ボールは、突起部46Pの溝部に露出している露出面46bと頂面46aとに電気的に接続される。
この例の半導体装置10の構成によれば、上述した実施の形態と同様に、柱状電極46及び半田ボール47の接合面の形状を立体的により複雑にし、かつ接合面積を増加させることができるので、柱状電極46及び半田ボール47の接合強度を向上させることができる。
このとき、半田ボール47の径を増大させることがないので、さらなる多ピン化を実現することができる。
2.半導体装置の製造方法
次に、図7を参照して説明した半導体装置10の製造方法について、図8を参照して説明する。
なお、図4(A)を参照して既に説明した封止部44から前駆柱状電極46’の頂面46’aを露出させる工程までは、第1の実施の形態で説明した工程と何ら変わるところがないため、その説明は省略する。
図8(A)及び(B)は、製造工程を説明するために、製造途中の構造体の一部分、すなわち最終的な半導体装置1個分を代表として、切断した切り口を示す概略的な図である。
図4(A)に示したように、前駆柱状電極46’の頂面46’aの一部分を削り取って、図8(A)に示すように、溝部50、縦断溝部58及び横断溝部59を形成する。この溝部50は、例えば、回転する切刃(ダイシングソー)を具える従来公知のダイシング装置又はこれに類する切削手段により1本ずつ又は複数本同時に形成すればよい。
この切刃により、幅w4及び高さh3である既に説明した断面形状として延在させた溝部50を形成する。このとき切刃は、溝部50の幅w4を形成できる形状及び刃幅とするのがよい。
続いて、図8(B)に示すように、半田ボール47を常法に従って柱状電極46に搭載する。この半田ボール47は、柱状電極46の突起部46Pを覆うように、すなわち、縦断溝部58及び横断溝部59を埋め込んで、かつ柱状電極46の頂面46aを覆って、電気的に接続される。
このとき、半田ボール47の径はできるだけ小さい径とするのがよい。このようにすれば、外部端子のピッチをより狭めることも可能となる。
この時点で、ウェハレベルでの半導体装置のパッケージングが終了する。
次に、上述したパッケージングが終了した状態の半導体ウェハ30を、ダイシングラインdに沿って、従来公知のダイシング装置を用いて研削することで個片化する。このようにして、同一の構造を有する複数の半導体装置10を1枚のウェハから製造することができる。
以上説明したような半導体装置10の製造方法例によれば、柱状電極の配列に合わせて溝部を形成することができるので、形成工程をより効率的に行うことができる。
半導体装置の構成例を説明するための平面図である。 (A)は模式的な断面図である。(B)は平面的な拡大図である。 (A)、(B)及び(C)は、製造工程を説明するために、切断した切り口を示す概略的な断面図である。 (A)、(B)及び(C)は、図3(C)に続く製造工程の説明図である。 (A)は概略的な要部平面図である。(B)は切り口を示す模式的な断面図であり、(C)は平面的な拡大図である。 製造工程を説明するために、切断した切り口を示す概略的な図である。 (A)は概略的な要部平面図である。(B)は切断した切り口を示す模式的な断面図であり、(C)は平面的な拡大図である。 製造工程を説明するために、製造途中の構造体の一部分、すなわち最終的な半導体装置1個分を代表として、切断した切り口を示す概略的な図である。
符号の説明
10:半導体装置(W−CSP)
11:第1部分領域
12:第2部分領域
20:半導体基板(半導体ウェハ)
20a:第1の主表面
20b:第2の主表面
30:半導体チップ
31:チップ形成領域
34:電極パッド
40:絶縁膜
40a:上面
42:再配線パターン(配線パターン)
42a:配線
44:封止部(封止樹脂)
44’:前駆封止部
44a,44’a:上面
44b:平坦面
44c:島状部分
46:柱状電極
46’:前駆柱状電極
46a,46’a:頂面
46P:突起部
46Q:本体部
46R:側面
46S(溝部の)底面又は(本体部の)上面
46b:露出面
46c:側面(側壁面)
46X:突起部
46Y:本体部
47:半田ボール
50:溝部
52:縦溝部
52a:第1縦溝部
52b:第2縦溝部
52c:第3縦溝部
52d:第4縦溝部
52e:第5縦溝部
52f:第6縦溝部
54:横溝部
54a:第1横溝部
54b:第2横溝部
54c:第3横溝部
54d:第4横溝部
54e:第5横溝部
54f:第6横溝部
56:幅広縦溝部
56a:第1幅広縦溝部
56b:第2幅広縦溝部
56c:第3幅広縦溝部
56d:第4幅広縦溝部
57:幅広横溝部
57a:第1幅広横溝部
57b:第2幅広横溝部
57c:第3幅広横溝部
57d:第4幅広横溝部
58:縦断溝部
58a:第1縦断溝部
58b:第2縦断溝部
58c:第3縦断溝部
58d:第4縦断溝部
59:横断溝部
59a:第1横断溝部
59b:第2横断溝部
59c:第3横断溝部
59d:第4横断溝部

Claims (4)

  1. 一方の主表面に形成された複数の電極パッドを有する半導体基板と、
    前記電極パッドの各々の上面を露出させて前記一方の主表面上に形成されている絶縁膜と、
    前記電極パッドの各々にそれぞれ接続されていて、該電極パッドから導出されて前記絶縁膜上を延在している複数の配線からなる再配線パターンと、
    前記配線のいずれかにそれぞれ接続されて前記一方の主表面に対して垂直な方向に設けられている複数の柱状電極であって、前記配線側の本体部と該本体部と一体的に連続して設けられている突起部とからなる当該柱状電極と、
    前記再配線パターン及び前記絶縁膜上に設けられていて、前記柱状電極の周囲を埋め込んでいるとともに、該柱状電極の前記突起部の頂面と同一の高さの上面を有する封止部と、
    前記突起部に設けられていて前記柱状電極との電気的な接続を形成している半田ボールとを具えており、
    前記突起部は、該突起部の頂面から該突起部と前記本体部との境界に至る深さで該突起部中に形成されている溝部に露出する露出面を有し、及び
    前記半田ボールは、前記突起部の頂角と前記露出面とに接合して前記柱状電極に電気的に接続されており、
    複数の前記柱状電極はマトリクス状に配置されており、
    前記溝部はマトリクス状に配列されている複数の前記柱状電極の行方向又は列方向に互いに平行にかつ互いに隣接する前記柱状電極間の前記封止部を貫いて延在していることを特徴とする半導体装置。
  2. 一方の主表面に形成された複数の電極パッドを有する半導体基板と、
    前記電極パッドの各々の上面を露出させて前記一方の主表面上に形成されている絶縁膜と、
    前記電極パッドの各々にそれぞれ接続されていて、該電極パッドから導出されて前記絶縁膜上を延在している複数の配線からなる再配線パターンと、
    前記配線のいずれかにそれぞれ接続されて前記一方の主表面に対して垂直な方向に設けられている複数の柱状電極であって、前記配線側の本体部と該本体部と一体的に連続して設けられている突起部とからなる当該柱状電極と、
    前記再配線パターン及び前記絶縁膜上に設けられていて、前記柱状電極の周囲を埋め込んでいるとともに、該柱状電極の前記突起部の頂面と同一の高さの上面を有する封止部と、
    前記突起部に設けられていて前記柱状電極との電気的な接続を形成している半田ボールとを具えており、
    前記突起部は、該突起部の頂面から該突起部と前記本体部との境界に至る深さで該突起部中に形成されている溝部に露出する露出面を有し、及び
    前記半田ボールは、前記突起部の頂角と前記露出面とに接合して前記柱状電極に電気的に接続されており、
    複数の前記柱状電極はマトリクス状に配置されており、
    前記溝部はマトリクス状に配列されている複数の前記柱状電極の行方向及び列方向の両方向に沿って互いに交差してかつ互いに隣接する前記柱状電極間の前記封止部を貫いて延在していることを特徴とする半導体装置。
  3. 個々の半導体チップ形成領域に回路素子が設けられていて、一方の主表面に該回路素子に接続された複数の電極パッドを有する半導体基板を準備する工程と、
    一方の前記主表面上に、前記電極パッドの一部分を露出させる絶縁膜を形成する工程と、
    前記絶縁膜上に、前記電極パッドに接続して延在する複数の配線からなる再配線パターンを形成する工程と、
    複数の前記配線のいずれかにそれぞれ接続して一方の前記主表面に対して垂直な複数の前駆柱状電極を形成する工程と、
    前記絶縁膜上に、前記再配線パターンと前記前駆柱状電極とを埋め込んでいて、前記前駆柱状電極の頂面と同一の高さの上面を有する封止部を形成する工程と、
    前記前駆柱状電極の頭部の側を頂面から該前駆柱状電極の長さの一部分にわたる深さで該前駆柱状電極の一部分を除去して、前記頭部を一方の前記主表面と平行な方向に貫く溝部を形成することによって、該溝部の下側に存在する本体部と、該本体部と一体的にそれぞれ連続し、側面が前記溝部に面している複数の突起部とからなる柱状電極を形成する工程と、
    それぞれの前記突起部を覆って該突起部の頂面及び前記溝部に露出する該突起部の側面と電気的に接続される半田ボールを形成する工程と、
    前記半導体基板に前記半田ボールが形成されている構造体を半導体チップ単位で個片化する工程と
    を含み、
    前記前駆柱状電極を形成する工程は、複数の前記前駆柱状電極をマトリクス状に配列して形成する工程であり、
    前記溝部を形成する工程は、該溝部をマトリクス状に配列されている複数の前記前駆柱状電極の行方向又は列方向に互いに平行にかつ互いに隣接する前記前駆柱状電極間の前記封止部を貫いて直線状に延在させて、及び前記前駆柱状電極の径よりも狭く形成する工程であることを特徴とする半導体装置の製造方法。
  4. 個々の半導体チップ形成領域に回路素子が設けられていて、一方の主表面に該回路素子に接続された複数の電極パッドを有する半導体基板を準備する工程と、
    一方の前記主表面上に、前記電極パッドの一部分を露出させる絶縁膜を形成する工程と、
    前記絶縁膜上に、前記電極パッドに接続して延在する複数の配線からなる再配線パターンを形成する工程と、
    複数の前記配線のいずれかにそれぞれ接続して一方の前記主表面に対して垂直な複数の前駆柱状電極を形成する工程と、
    前記絶縁膜上に、前記再配線パターンと前記前駆柱状電極とを埋め込んでいて、前記前駆柱状電極の頂面と同一の高さの上面を有する封止部を形成する工程と、
    前記前駆柱状電極の頭部の側を頂面から該前駆柱状電極の長さの一部分にわたる深さで該前駆柱状電極の一部分を除去して、前記頭部を一方の前記主表面と平行な方向に貫く溝部を形成することによって、該溝部の下側に存在する本体部と、該本体部と一体的にそれぞれ連続し、側面が前記溝部に面している複数の突起部とからなる柱状電極を形成する工程と、
    それぞれの前記突起部を覆って該突起部の頂面及び前記溝部に露出する該突起部の側面と電気的に接続される半田ボールを形成する工程と、
    前記半導体基板に前記半田ボールが形成されている構造体を半導体チップ単位で個片化する工程と
    を含み、
    前記前駆柱状電極を形成する工程は、複数の前記前駆柱状電極をマトリクス状に配列して形成する工程であり、
    前記溝部を形成する工程は、該溝部をマトリクス状に配列されている複数の前記前駆柱状電極の行方向及び列方向の両方向に沿って互いに交差してかつ互いに隣接する前記前駆柱状電極間の前記封止部を貫いて直線状に延在させて、及び前記前駆柱状電極の径よりも狭く形成する工程であることを特徴とする半導体装置の製造方法。
JP2005300576A 2005-10-14 2005-10-14 半導体装置及びその製造方法 Expired - Fee Related JP4738971B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2005300576A JP4738971B2 (ja) 2005-10-14 2005-10-14 半導体装置及びその製造方法
US11/543,196 US7875894B2 (en) 2005-10-14 2006-10-05 Semiconductor device and fabrication method thereof
US12/975,624 US8354302B2 (en) 2005-10-14 2010-12-22 Semiconductor device fabrication method including formation of columnar electrodes having protrusion sections

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005300576A JP4738971B2 (ja) 2005-10-14 2005-10-14 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2007109965A JP2007109965A (ja) 2007-04-26
JP4738971B2 true JP4738971B2 (ja) 2011-08-03

Family

ID=38001709

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005300576A Expired - Fee Related JP4738971B2 (ja) 2005-10-14 2005-10-14 半導体装置及びその製造方法

Country Status (2)

Country Link
US (2) US7875894B2 (ja)
JP (1) JP4738971B2 (ja)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004015764A2 (en) * 2002-08-08 2004-02-19 Leedy Glenn J Vertical system integration
JP4903014B2 (ja) * 2006-05-18 2012-03-21 ローム株式会社 半導体装置
JP5280014B2 (ja) * 2007-04-27 2013-09-04 ラピスセミコンダクタ株式会社 半導体装置及びその製造方法
JP4588091B2 (ja) 2008-02-29 2010-11-24 三洋電機株式会社 半導体モジュールの製造方法
KR101032706B1 (ko) * 2008-09-08 2011-05-06 삼성전기주식회사 반도체 패키지 및 그 제조 방법
JP5355499B2 (ja) * 2010-06-03 2013-11-27 株式会社東芝 半導体装置
US8755196B2 (en) 2010-07-09 2014-06-17 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
US9171769B2 (en) * 2010-12-06 2015-10-27 Stats Chippac, Ltd. Semiconductor device and method of forming openings through encapsulant to reduce warpage and stress on semiconductor package
JP5571030B2 (ja) 2011-04-13 2014-08-13 株式会社東芝 集積回路装置及びその製造方法
US8871629B2 (en) 2011-11-08 2014-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of and semiconductor devices with ball strength improvement
US9379077B2 (en) 2012-11-08 2016-06-28 Nantong Fujitsu Microelectronics Co., Ltd. Metal contact for semiconductor device
CN102931099B (zh) * 2012-11-08 2016-05-18 南通富士通微电子股份有限公司 半导体器件的形成方法
WO2014071815A1 (zh) 2012-11-08 2014-05-15 南通富士通微电子股份有限公司 半导体器件及其形成方法
CN102915986B (zh) 2012-11-08 2015-04-01 南通富士通微电子股份有限公司 芯片封装结构
US9761549B2 (en) * 2012-11-08 2017-09-12 Tongfu Microelectronics Co., Ltd. Semiconductor device and fabrication method
JP5862584B2 (ja) * 2013-03-08 2016-02-16 株式会社村田製作所 モジュールおよびこのモジュールの製造方法ならびにこのモジュールを備える電子装置
US10186467B2 (en) * 2016-07-15 2019-01-22 Advanced Semiconductor Engineering, Inc. Semiconductor package device and method of manufacturing the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04335542A (ja) * 1991-05-10 1992-11-24 Matsushita Electric Ind Co Ltd 半導体装置の実装体
JP2000183094A (ja) * 1998-12-17 2000-06-30 Shinko Electric Ind Co Ltd 半導体装置およびその製造方法
JP2000353766A (ja) * 1999-04-06 2000-12-19 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
JP2001077142A (ja) * 1999-09-03 2001-03-23 Casio Comput Co Ltd 半導体装置及びその製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5316788A (en) * 1991-07-26 1994-05-31 International Business Machines Corporation Applying solder to high density substrates
US5597469A (en) * 1995-02-13 1997-01-28 International Business Machines Corporation Process for selective application of solder to circuit packages
US5634268A (en) * 1995-06-07 1997-06-03 International Business Machines Corporation Method for making direct chip attach circuit card
KR100216839B1 (ko) * 1996-04-01 1999-09-01 김규현 Bga 반도체 패키지의 솔더 볼 랜드 메탈 구조
JP3346263B2 (ja) * 1997-04-11 2002-11-18 イビデン株式会社 プリント配線板及びその製造方法
US6335571B1 (en) * 1997-07-21 2002-01-01 Miguel Albert Capote Semiconductor flip-chip package and method for the fabrication thereof
JP4066522B2 (ja) * 1998-07-22 2008-03-26 イビデン株式会社 プリント配線板
JP4021104B2 (ja) * 1999-08-05 2007-12-12 セイコーインスツル株式会社 バンプ電極を有する半導体装置
JP2001094005A (ja) 1999-09-22 2001-04-06 Oki Electric Ind Co Ltd 半導体装置及び半導体装置の製造方法
JP2001230339A (ja) * 2000-02-18 2001-08-24 Nec Corp 半導体装置
US6569753B1 (en) * 2000-06-08 2003-05-27 Micron Technology, Inc. Collar positionable about a periphery of a contact pad and around a conductive structure secured to the contact pads, semiconductor device components including same, and methods for fabricating same
US6583517B1 (en) * 2002-04-09 2003-06-24 International Business Machines Corporation Method and structure for joining two substrates with a low melt solder joint
US6696757B2 (en) * 2002-06-24 2004-02-24 Texas Instruments Incorporated Contact structure for reliable metallic interconnection
US7213329B2 (en) * 2004-08-14 2007-05-08 Samsung Electronics, Co., Ltd. Method of forming a solder ball on a board and the board
JP4653447B2 (ja) * 2004-09-09 2011-03-16 Okiセミコンダクタ株式会社 半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04335542A (ja) * 1991-05-10 1992-11-24 Matsushita Electric Ind Co Ltd 半導体装置の実装体
JP2000183094A (ja) * 1998-12-17 2000-06-30 Shinko Electric Ind Co Ltd 半導体装置およびその製造方法
JP2000353766A (ja) * 1999-04-06 2000-12-19 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
JP2001077142A (ja) * 1999-09-03 2001-03-23 Casio Comput Co Ltd 半導体装置及びその製造方法

Also Published As

Publication number Publication date
JP2007109965A (ja) 2007-04-26
US20070085182A1 (en) 2007-04-19
US8354302B2 (en) 2013-01-15
US20110092022A1 (en) 2011-04-21
US7875894B2 (en) 2011-01-25

Similar Documents

Publication Publication Date Title
JP4738971B2 (ja) 半導体装置及びその製造方法
CN107346761B (zh) 封装体及其形成方法
US12009350B2 (en) Semiconductor package and method of fabricating the same
US8659151B2 (en) Semiconductor device and manufacturing method thereof
US7115483B2 (en) Stacked chip package having upper chip provided with trenches and method of manufacturing the same
TWI710085B (zh) 半導體結構及其製造方法
KR102159213B1 (ko) 격자 패턴을 갖는 정렬 마크 및 그 형성 방법
JP2004179538A (ja) 半導体装置及びその製造方法
CN109801849B (zh) 封装件及其形成方法
US10096563B2 (en) Semiconductor package and method of forming the same
KR101538541B1 (ko) 반도체 디바이스
US20220102282A1 (en) Semiconductor package
JP5393986B2 (ja) 半導体装置の配線基板、半導体装置、電子装置及びマザーボード
TW201737430A (zh) 引線框架、半導體裝置及引線框架的製造方法
KR20220001311A (ko) 반도체 패키지, 및 이를 가지는 패키지 온 패키지
JP5682496B2 (ja) 半導体装置、マルチチップ半導体装置、デバイス、及び半導体装置の製造方法
US11923283B2 (en) Semiconductor package and method for fabricating the same
US11296034B2 (en) Substrate and semiconductor package comprising an interposer element with a slot and method of manufacturing the same
JP2004343123A (ja) 半導体装置
JP4340271B2 (ja) 半導体ウェハ
JP6068326B2 (ja) 多層配線用パッド構造の製造方法
CN219917166U (zh) 半导体封装装置
US20240030174A1 (en) Quad flat no-lead (qfn) package with backside conductive material and direct contact interconnect build-up structure and method for making the same
KR20070045359A (ko) 적어도 하나의 테스트 컨택트 구조를 포함하는 칩과 이를포함한 웨이퍼
TW202339170A (zh) 半導體封裝

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080728

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20081203

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20090210

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20101007

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101019

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101216

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110111

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110311

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110405

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110427

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140513

Year of fee payment: 3

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees