KR102159213B1 - 격자 패턴을 갖는 정렬 마크 및 그 형성 방법 - Google Patents

격자 패턴을 갖는 정렬 마크 및 그 형성 방법 Download PDF

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영치 추
시하오 리아오
위시앙 후
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Abstract

방법은, 디바이스 다이를 캡슐화 물질 내에 캡슐화하는 단계, 디바이스 다이 및 캡슐화 물질 위에 제1 유전체층을 형성하는 단계, 디바이스 다이에 전기적으로 결합되도록 제1 유전체층 내로 연장하는 제1 재배선 라인을 형성하는 단계, 제1 유전체층 위에 정렬 마크 - 상기 정렬 마크는 복수의 세장형 스트립들을 포함함 - 를 형성하는 단계, 제1 재배선 라인 및 정렬 마크 위에 제2 유전체층을 형성하는 단계, 및 제1 재배선 라인에 전기적으로 결합되도록 제2 유전체층 내로 연장하는 제2 재배선 라인을 형성하는 단계를 포함한다. 제2 재배선 라인은 정렬을 위해 정렬 마크를 사용하여 형성된다.

Description

격자 패턴을 갖는 정렬 마크 및 그 형성 방법{ALIGNMENT MARK WITH GRATING PATTERNS AND METHOD FORMING SAME}
본 발명은 격자 패턴을 갖는 정렬 마크 및 그 형성 방법에 관한 것이다.
반도체 기술들의 진화로 인해, 반도체 칩/다이는 계속해서 점점 작아지고 있다. 그러는 동안, 보다 많은 기능들이 반도체 다이 내로 통합될 필요가 있다. 이에 따라, 반도체 다이는 보다 작은 영역 내에 계속해서 보다 많은 수의 I/O 패드들을 패킹할 필요가 있고, I/O 패드들의 밀도는 시간이 흘러감에 따라 급속도로 상승한다. 그 결과로서, 반도체 다이의 패키징은 더욱 어려워지고, 이것은 패키징의 수율에 악영향을 미친다.
통상적인 패키지 기술들은 두 개의 카테고리들로 분할될 수 있다. 제1 카테고리에서, 웨이퍼 상의 다이들은 자신들이 소잉(saw)되기 전에 패키징된다. 이 패키징 기술은 보다 큰 쓰루풋과 보다 낮은 비용과 같은, 몇가지 유리한 특징들을 갖는다. 또한, 언더필(underfill) 또는 몰딩 화합물이 거의 필요하지 않다. 하지만, 이 패키징 기술은 또한 단점들로 인해 고충을 겪고 있다. 다이의 크기는 계속해서 점점 더 작아지고 있고, 각각의 패키지들은 단지, 각각의 다이의 I/O 패드들이 각각의 다이의 표면 바로 위의 영역으로 제한되는 팬 인(fan-in) 타입 패키지들일 수 있다. 다이의 제한된 영역들 때문에, I/O 패드들의 개수는 I/O 패드들의 피치의 제한으로 인해 제한된다. 패드들의 피치가 감소되면, 솔더 브릿지들이 발생할 수 있다. 추가적으로, 고정된 볼 크기 요건하에서, 솔더 볼들은 일정한 크기를 가져야만 하는데, 이것은 다이의 표면 상에 패킹(pack)될 수 있는 솔더 볼들의 개수를 제한시킨다.
나머지 다른 하나의 패키징 카테고리에서는, 다이들이 패키징되기 전에 웨이퍼들로부터 소잉된다. 이 패키징 기술의 유리한 특징은 팬 아웃(fan-out) 패키지들을 형성할 가능성인데, 이것은 다이 상의 I/O 패드들이 다이보다 큰 영역으로 재분배될 수 있어서, 다이들의 표면들 상에 패킹된 I/O 패드들의 개수가 증가될 수 있다는 것을 의미한다. 이 패키징 기술의 다른 유리한 특징은 "양품의 다이(known-good-die)"가 패키징되고 결함이 있는 다이는 폐기되므로 결함이 있는 다이에 대해 비용과 노력을 낭비하지 않는다는 것이다.
본 발명개시의 일부 실시예들에 따르면, 방법은, 디바이스 다이를 캡슐화 물질 내에 캡슐화하는 단계, 디바이스 다이 및 캡슐화 물질 위에 제1 유전체층을 형성하는 단계, 디바이스 다이에 전기적으로 결합되도록 제1 유전체층 내로 연장하는 제1 재배선 라인을 형성하는 단계, 제1 유전체층 위에 정렬 마크 - 상기 정렬 마크는 복수의 세장형 스트립들을 포함함 - 를 형성하는 단계, 제1 재배선 라인 및 정렬 마크 위에 제2 유전체층을 형성하는 단계, 및 제1 재배선 라인에 전기적으로 결합되도록 제2 유전체층 내로 연장하는 제2 재배선 라인을 형성하는 단계를 포함한다. 제2 재배선 라인은 정렬을 위해 정렬 마크를 사용하여 형성된다. 실시예에서, 제2 재배선 라인을 형성하는 단계는 제2 유전체층 내에 비아 개구를 형성하는 단계를 포함하며, 제1 재배선 라인의 일부분은 비아 개구에 노출되고, 비아 개구는 정렬을 위해 정렬 마크를 사용하여 형성된다. 실시예에서, 정렬 마크 내의 복수의 세장형 스트립들은 서로 평행하고, 물리적으로 서로 분리되어 있다. 실시예에서, 정렬 마크 내의 복수의 세장형 스트립들은 상호연결되어 링을 형성한다. 실시예에서, 정렬 마크 내의 복수의 세장형 스트립들 각각은 약 5보다 큰 길이/폭 비를 갖는다. 실시예에서, 정렬 마크 내의 복수의 세장형 스트립들 각각은 정렬 마크의 형성 공정에 의해 허용되는 최소 폭에 가까운 폭을 갖는다. 실시예에서, 제1 재배선 라인과 정렬 마크는 공통적인 형성 공정에서 형성된다. 실시예에서, 정렬 마크는 스크라이브 라인 내에 형성되고, 본 방법은 스크라이브 라인과 정렬 마크를 커팅하는 단계를 더 포함한다.
본 발명개시의 일부 실시예들에 따르면, 방법은, 캐리어 위에 쓰루 비아를 형성하는 단계; 디바이스 다이와 쓰루 비아를 캡슐화 물질 내에 캡슐화하는 단계; 디바이스 다이, 쓰루 비아, 및 캡슐화 물질과 접촉하도록 제1 유전체층을 디바이스 다이, 쓰루 비아, 및 캡슐화 물질 위에 형성하는 단계; 디바이스 다이의 도전성 피처들과 쓰루 비아를 밖으로 드러내도록 제1 유전체층 내에 제1 비아 개구를 형성하는 단계; 제1 재배선 라인과 정렬 마크 - 상기 제1 재배선 라인은 제1 비아 개구 내로 연장하는 제1 비아 부분을 포함하고, 정렬 마크는 서로 평행한 복수의 제1 세장형 스트립들을 포함함 - 를 도금하는 단계; 제1 유전체층 위에 제2 유전체층 - 제2 유전체층 내에 제1 재배선 라인의 제1 트레이스 부분과 정렬 마크가 임베딩됨 - 을 형성하는 단계; 제1 재배선 라인을 밖으로 드러내도록 제2 유전체층 내에 제2 비아 개구 - 제2 비아 개구는 정렬을 위해 정렬 마크를 사용하여 형성됨 - 를 형성하는 단계; 및 제2 비아 개구 내로 연장하는 제2 비아 부분, 및 제2 유전체층 위의 제2 트레이스 부분을 포함한 제2 재배선 라인을 도금하는 단계를 포함한다. 실시예에서, 제2 비아 개구를 형성한 후, 정렬 마크는 제2 유전체층에 의해 덮혀진다. 실시예에서, 본 방법은, 제2 유전체층과 제2 재배선 라인 위에 제3 유전체층을 형성하는 단계; 제2 재배선 라인을 밖으로 드러내도록 제3 유전체층 내에 제3 비아 개구를 형성하는 단계 - 제3 비아 개구는 정렬을 위해 정렬 마크를 사용하여 형성되고, 제3 비아 개구를 형성한 후, 정렬 마크는 제3 유전체층의 일부분에 의해 오버랩됨 -; 및 제3 비아 개구 내로 연장하는 제3 비아 부분, 및 제3 유전체층 위의 제3 트레이스 부분을 포함한 제3 재배선 라인을 도금하는 단계를 더 포함한다. 실시예에서, 제2 비아 개구를 형성한 후, 정렬 마크가 다시 밖으로 드러나고, 제2 재배선 라인을 도금하는 단계에서, 제2 재배선 라인을 도금하기 위해 사용되는 시드층이 정렬 마크와 접촉하도록 형성되며, 본 방법은 정렬 마크와 접촉하는 시드층의 부분들을 에칭하는 단계를 더 포함한다. 실시예에서, 본 방법은, 제2 유전체층과 제2 재배선 라인 위에 제3 유전체층을 형성하는 단계; 제2 재배선 라인을 밖으로 드러내도록 제3 유전체층 내에 제3 비아 개구를 형성하는 단계 - 제3 비아 개구는 정렬을 위해 정렬 마크를 사용하여 형성되고, 제3 비아 개구를 형성하는 단계에서, 정렬 마크 바로 위에 있는 제3 유전체층의 부분이 제거되며, 제2 유전체층의 최상면이 노출됨 -; 및 제3 비아 개구 내로 연장하는 제3 비아 부분, 및 제3 유전체층 위의 제3 트레이스 부분을 포함한 제3 재배선 라인을 도금하는 단계를 더 포함한다. 실시예에서, 정렬 마크는 서로 평행한 제2 세장형 스트립들을 더 포함하고, 복수의 제1 세장형 스트립들과 제2 세장형 스트립들은 연결되어 링을 형성한다. 실시예에서, 복수의 제1 세장형 스트립들은 서로 분리되어 있고 실질적으로 균일한 폭을 갖는다. 실시예에서, 복수의 제1 세장형 스트립들은 서로 분리되어 있고 실질적으로 균일한 피치를 갖는다.
본 발명개시의 일부 실시예들에 따르면, 방법은 제1 유전체층 위에 정렬 마크 - 정렬 마크는 서로 평행한 복수의 세장형 스트립들을 포함하고, 복수의 세장형 스트립들은 실질적으로 균일한 피치와 실질적으로 균일한 폭을 가짐 - 를 도금하는 단계; 제1 유전체층 위에 복수의 재배선 라인들 - 복수의 재배선 라인들은 정렬을 위해 정렬 마크를 사용하여 형성됨 - 을 형성하는 단계; 및 제1 유전체층과 정렬 마크를 소잉하는 단계를 포함한다. 실시예에서, 정렬 마크를 도금하는 단계는, 제1 유전체층 위에 시드층을 형성하는 단계; 시드층 위에 패터닝된 마스크를 형성하는 단계 - 시드층의 일부분은 패터닝된 마스크를 통해 노출됨 -; 및 패터닝된 마스크 내에 정렬 마크의 복수의 세장형 스트립들을 도금하는 단계를 포함한다. 실시예에서, 정렬 마크는 복수의 세장형 스트립들의 일부 중간 부분들이 제거되어 있는 공극부를 갖는다. 실시예에서, 복수의 세장형 스트립들은 제1 길이를 갖는 복수의 제1 세장형 스트립들과, 제1 길이보다 큰 제2 길이를 갖는 복수의 제2 세장형 스트립들을 포함한다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1 내지 도 18은 일부 실시예들에 따른 패키지의 형성에서의 중간 단계들의 단면도들을 나타낸다.
도 19 및 도 20은 일부 실시예들에 따른 패키지의 형성에서의 중간 단계들의 단면도들을 나타낸다.
도 21 내지 도 27은 일부 실시예들에 따른 패키지의 형성에서의 중간 단계들의 단면도들을 나타낸다.
도 28a, 도 28b, 도 28c, 및 도 28d는 일부 실시예들에 따른 일부 정렬 마크들의 평면도들을 나타낸다.
도 29a-1 및 도 29a-2는 일부 실시예들에 따른, 정렬 마크 및 대응하는 휘도-콘트라스트 신호 세기를 각각 나타낸다.
도 29b-1 및 도 29b-2는 일부 실시예들에 따른, 역 패턴을 갖는 정렬 마크 및 대응하는 휘도-콘트라스트 신호 세기를 각각 나타낸다.
도 29c-1 및 도 29c-2는 일부 실시예들에 따른, 벌크 패턴을 갖는 정렬 마크 및 대응하는 휘도-콘트라스트 신호 세기를 각각 나타낸다.
도 30은 일부 실시예들에 따른 패키지를 형성하기 위한 공정 흐름을 나타낸다.
아래의 발명개시는 본 발명의 여러 특징들을 구현하는 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트 및 장치의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 이것들로 한정시키고자 의도한 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상에서의 또는 그 위에서의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 숫자들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 목적으로 한 것이며, 그러한 반복 자체는 개시된 다양한 실시예들 및/또는 구성들 간의 관계에 영향을 주는 것은 아니다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90°회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
격자 패턴을 갖는 정렬 마크를 포함한 집적형 팬 아웃(Integrated Fan-Out; InFO) 패키지 및 그 형성 방법이 다양한 예시적인 실시예들에 따라 제공된다. 일부 실시예들에 따라 InFO 패키지를 형성하는 중간 단계들이 예시된다. 일부 실시예들의 몇가지 변형들을 논의한다. 다양한 도면들과 예시적인 실시예들 전반에 걸쳐, 동일한 엘리먼트들을 지정하기 위해 동일한 참조 번호들이 이용된다.
도 1 내지 도 18은 일부 실시예들에 따른 패키지의 형성에서의 중간 단계들의 단면도들을 나타낸다. 도 1 내지 도 18에서 도시된 단계들은 또한 도 30에서 도시된 공정 흐름(300)에서 개략적으로 나타난다.
도 1을 참조하면, 캐리어(20)가 제공되고, 캐리어(20) 상에 박리막(22)이 코팅된다. 캐리어(20)는 투명 물질로 형성되고, 유리 캐리어, 세라믹 캐리어, 유기 캐리어 등일 수 있다. 캐리어(20)는 둥근 평면 형상을 가질 수 있고, 실리콘 웨이퍼의 크기를 가질 수 있다. 박리막(22)은 캐리어(20)의 최상면과 물리적으로 접촉한다. 박리막(22)은 광열변환(Light-to-Heat Conversion; LTHC) 코팅 물질로 형성될 수 있다. 박리막(22)은 코팅을 통해 캐리어(20) 상에 도포될 수 있다. 본 발명개시의 일부 실시예들에 따르면, LTHC 코팅 물질은 (레이저 빔과 같은) 광/조사선의 가열 하에서 분해될 수 있으며, 이에 따라 캐리어(20)를 그 위에 형성된 구조물로부터 떼어낼 수 있다.
일부 실시예들에 따르면, 도 1에서 또한 도시된 바와 같이, 폴리머 버퍼층(24)이 LTHC 코팅 물질(22) 상에 형성된다. 폴리머 버퍼층(24)은 폴리벤족사졸(PBO), 폴리이미드, 벤조사이클로부텐(BCB), 또는 다른 도포가능한 폴리머로 형성될 수 있다.
도 2 내지 도 4는 금속 포스트(post)(32)의 형성을 나타낸다. 각각의 공정은 도 30에서 도시된 공정 흐름에서의 공정(302)으로서 나타난다. 설명 전반에 걸쳐, 금속 포스트(32)는 나중에 디스펜싱(dispense)되는 캡슐화 물질을 관통하기 때문에, 쓰루 비아(32)라고 달리 불리운다.
도 2를 참조하면, 금속 시드층(25)이, 예를 들어, 물리적 기상 증착(Physical Vapor Deposition; PVD)을 통해 형성된다. 금속 시드층(25)은 폴리머 버퍼층(24)과 물리적으로 접촉할 수 있다. 본 발명개시의 일부 실시예들에 따르면, 금속 시드층(25)은 티타늄층 및 티타늄층 위의 구리층을 포함한다. 본 발명개시의 대안적인 실시예들에 따르면, 금속 시드층(25)은 버퍼 유전체층(24)과 접촉하는 구리층을 포함한다.
또한 도 2에서 도시된 바와 같이, 포토레지스트(26)가 금속 시드층(25) 위에 형성된다. 그 후 포토리소그래피 마스크(도시되지 않음)를 사용하여 포토 레지스트(26)에 대해 노광이 수행된다. 후속적인 현상(development) 이후, 포토레지스트(26) 내에 개구(28)가 형성된다. 금속 시드층(25)의 일부분들이 개구(28)를 통해 노출된다.
다음으로, 도 3에서 도시된 바와 같이, 개구(28) 내에 금속 물질을 도금함으로써 금속 포스트(32)가 형성된다. 도금된 금속 물질은 구리 또는 구리 합금일 수 있다. 금속 포스트(32)의 최상면은 포토레지스트(26)의 최상면보다 낮기 때문에, 금속 포스트(32)는 개구(28)에 의해 감금된다. 금속 포스트(32)는 실질적으로 수직하고 직선인 가장자리들을 가질 수 있다. 대안적으로, 금속 포스트(32)의 중간 부분이 각각의 최상부 및 바닥부보다 좁도록, 금속 포스트(32)는 단면도에서 바라봤을 때 모래시계 형상을 가질 수 있다.
후속 단계에서, 포토레지스트(26)가 제거되고, 그 아래에 있던 금속 시드층(25)의 부분이 노출된다. 그 후, 금속 시드층(25)의 노출된 부분은 에칭 단계에서, 예를 들어, 복수의 이방성 및/또는 등방성 에칭 단계들에서 제거된다. 따라서, 남아있는 시드층(25)의 가장자리는 그 위에 있는 금속 포스트(32)의 각각의 부분과 실질적으로 동일한 종단을 형성한다. 결과적인 금속 포스트(32)가 도 4에서 도시되어 있다. 설명 전반에 걸쳐, 남아있는 금속 시드층(25)의 부분은 금속 포스트(32)의 부분으로서 간주되며, 별개로 나타내지 않는다. 평면도에서 바라본 금속 포스트(32)의 형상은, 비제한적인 예시로서, 원형, 직사각형, 육각형, 팔각형 등을 포함한다. 금속 포스트(32)의 형성 후, 폴리머 버퍼층(24)이 노출된다.
도 5는 디바이스 다이(36)의 배치/부착을 나타낸다. 각각의 공정은 도 30에서 도시된 공정 흐름에서의 공정(304)으로서 나타난다. 디바이스 다이(36)는 접착막인 다이 부착막(Die-Attach Film; DAF)(38)을 통해 폴리머 버퍼층(24)에 부착된다. DAF(38)는, 디바이스 다이(36)가 폴리머 버퍼층(24) 상에 놓이기 전에 디바이스 다이(36) 상에 미리 부착될 수 있다. 따라서, DAF(38)와 디바이스 다이(36)는, 폴리머 버퍼층(24)에 부착되기 전에, 일체형으로 결합된다. 디바이스 다이(36)는 DAF(38)와 물리적으로 접촉하는 후면(아래를 향하는 표면)을 갖는 반도체 기판을 포함할 수 있다. 디바이스 다이(36)는 반도체 기판의 전면(위를 향하는 표면)에서 (예컨대, 미도시된 트랜지스터들을 포함하는 능동 디바이스들과 같은) 집적 회로 디바이스들을 포함할 수 있다. 본 발명개시의 일부 실시예들에 따르면, 디바이스 다이(36)는 CPU(Central Processing Unit) 다이, GPU(Graphic Processing Unit) 다이, 모바일 애플리케이션 다이, MCU(Micro Control Unit) 다이, I/O(input-output) 다이, BB(BaseBand) 다이, AP(Application Processor) 다이일 수 있는 로직 다이이다. 하나의 디바이스 다이(36)가 도시되어 있지만, 캐리어(20)는 웨이퍼 레벨로 있기 때문에, 복수의 동일한 디바이스 다이(36)가 폴리머 버퍼층(24) 위에 배치되고, 복수의 행과 복수의 열을 포함하는 어레이로서 할당될 수 있다.
일부 실시예들에 따르면, (구리 필라(pillar)와 같은) 금속 필라(42)가 디바이스 다이(36)의 일부로서 미리 형성되고, 금속 필라(42)는 디바이스 다이(36) 내의 트랜지스터(도시되지 않음)와 같은 집적 회로 디바이스에 전기적으로 결합된다. 본 발명개시의 일부 실시예들에 따르면, 폴리머와 같은 유전체 물질이 이웃하는 금속 필라(42)들 사이의 갭을 채워서 최상부 유전체층(44)을 형성한다. 최상부 유전체층(44)은 또한 금속 필라(42)를 덮고 보호하는 부분을 포함할 수 있다. 폴리머층(44)은 본 발명개의 일부 실시예들에 따라 PBO 또는 폴리이미드로 형성될 수 있다.
다음으로, 도 6에서 도시된 바와 같이, 디바이스 다이(36)와 금속 포스트(32)는 캡슐화 물질(48) 내에 캡슐화된다. 각각의 공정은 도 30에서 도시된 공정 흐름에서의 공정(306)으로서 나타난다. 캡슐화 물질(48)은 이웃하는 금속 포스트(32)들 사이의 갭과 금속 포스트(32)와 디바이스 다이(36) 사이의 갭을 채운다. 캡슐화 물질(48)은 몰딩 화합물, 몰딩 언더필, 에폭시, 및/또는 수지를 포함할 수 있다. 캡슐화 물질(48)의 최상면은 금속 필라(42)의 최상단 단부들보다 높은 곳에 있다. 캡슐화 물질(48)은, 몰딩 화합물로 형성될 때, 폴리머, 수지, 에폭시 등일 수 있는 기저 물질, 및 기저 물질 내의 필러(filler)입자를 포함할 수 있다. 필러 입자는 SiO2, Al2O3, 또는 실리카 등의 유전체 입자일 수 있고, 구형 형상을 가질 수 있다. 또한, 구형 필러 입자는 복수의 상이한 직경을 가질 수 있다. 캡슐화 물질(48) 내의 기저 물질과 필러 입자 둘 다는 폴리머 버퍼층(24)과 물리적으로 접촉할 수 있다.
후속 단계에서, 금속 포스트(32)와 금속 필라(42)가 모두 노출될 때까지, 캡슐화 물질(48)과 유전체층(44)을 얇게 하기 위해, 화학적 기계적 폴리싱(Chemical Mechanical Polish; CMP) 공정 또는 기계적 그라인딩 공정과 같은 평탄화 공정이 수행된다. 각각의 공정은 또한 도 30에서 도시된 공정 흐름에서의 공정(306)으로서 나타난다. 평탄화 공정으로 인해, 금속 포스트(32)의 최상단 단부들은 금속 필라(42)의 최상면과 실질적으로 동일한 레벨(동일 평면)에 있고, 캡슐화 물질(48)의 최상면과 실질적으로 동일한 평면을 이룬다. 금속 포스트(32)는 캡슐화 물질(48)을 관통하기 때문에 이하의 단락에서 쓰루 비아(32)라고 달리 불리어진다.
도 7 내지 도 15는 전면부(front-side) 재배선 구조물의 형성을 나타낸다. 도 7 내지 도 10은 재배선 라인(RDL), 정렬 마크, 및 각각의 유전체층의 제1 층의 형성을 나타낸다. 도 7을 참조하면, 유전체층(50)이 형성된다. 각각의 공정은 도 30에서 도시된 공정 흐름에서의 공정(308)으로서 나타난다. 본 발명개시의 일부 실시예들에 따르면, 유전체층(50)은 PBO, 폴리이미드 등과 같은 폴리머로 형성된다. 형성 방법은, 유전체층(50)을 유동가능한 형태로 코팅하는 단계, 및 그 후에 유전체층(50)을 경화시키는 단계를 포함한다. 본 발명개시의 대안적인 실시예들에 따르면, 유전체층(50)은 실리콘 산화물, 실리콘 질화물 등과 같은 무기 유전체 물질로 형성된다. 형성 방법은 코팅, 화학적 기상 증착(Chemical Vapor Deposition; CVD), 원자층 증착(Atomic Layer Deposition; ALD), 플라즈마 강화 화학적 기상 증착(Plasma-Enhanced Chemical Vapor Deposition; PECVD), 또는 다른 적용가능한 퇴적 방법을 포함할 수 있다. 그 후, 비아 개구(52)가 형성된다. 각각의 공정은 또한 도 30에서 도시된 공정 흐름에서의 공정(308)으로서 나타난다. 유전체층(50)이 PBO 또는 폴리이미드와 같은 감광성 물질로 형성되는 일부 실시예들에 따르면, 개구(52)의 형성은 리소그래피 마스크(도시되지 않음)를 사용하는 노광, 및 현상 단계를 수반한다. 쓰루 비아(32) 및 금속 필라(42)가 비아 개구(52)을 통해 노출된다.
다음으로, 도 8을 참조하면, 금속 시드층(54)이 퇴적된다. 본 발명개시의 일부 실시예들에 따르면, 금속 시드층(54)은 티타늄층 및 티타늄층 위의 구리층을 포함한다. 형성 방법은, 예를 들어, PVD를 포함할 수 있다. 금속 시드층(54)은 개구(52) 내로 연장되고, 쓰루 비아(32) 및 금속 필라(42)와 접촉한다.
도 9는 포토레지스트(56)의 형성 및 패터닝을 나타낸다. 금속 시드층(54)은 포토레지스트(56) 내 개구에 노출된 일부분들을 갖는다. 그 후, 금속 영역(58)을 형성하도록 도금 공정이 수행된다. 본 발명개시의 일부 실시예들에 따르면, 금속 영역(58)은 구리 또는 구리 합금을 포함한다. 도금은 전기 화학 도금 또는 무전해 도금을 포함할 수 있다.
후속 공정에서, 포토레지스트(56)가 제거되고, 그 아래에 있던 금속 시드층(54)의 부분이 노출된다. 그 후, 노출된 금속 시드층(54)을 제거하기 위해, 하나 또는 복수의 에칭 공정이 수행된다. 일부 실시예들에 따르면, 금속 시드층(54) 내의 구리층을 에칭하기 위해 제1 에칭 공정이 수행되고, 이어서 금속 시드층(54) 내의 티타늄층을 에칭하기 위해 제2 에칭 공정이 뒤따른다. 그 결과로서, RDL(60) 및 정렬 마크(62)가 형성되고, 결과적인 구조물이 도 10에서 도시된다. 각각의 공정은 도 30에서 도시된 공정 흐름에서의 공정(310)으로서 나타난다. RDL(60) 및 정렬 마크(62) 각각은 남아있는 금속 시드층(54)의 일부분 및 도금된 금속 영역(58)의 일부분을 포함한다.
RDL(60)은 유전체층(50)에 형성되어 금속 필라(42) 또는 쓰루 비아(32)에 연결된 비아(60A), 및 유전체층(50) 위의 금속 트레이스(금속 라인)(60B)를 포함한다. 도시되지는 않았지만, 개구(52)(도 8)로부터 성장된 금속 트레이스(60B)의 부분들의 최상면은 유전체층(50) 바로 위에 있는 금속 트레이스(60B)의 부분의 최상면보다 낮도록 리세싱될 수 있다.
정렬 마크(62)는 복수의 격자 스트립(64)을 포함하며, 이 격자 스트립(64)은 연합하여 정렬 마크를 형성한다. 격자 스트립(64)은 또한 정렬 마크(62)의 윤곽선을 정의하고, 윤곽선의 형상은 정렬 마크(62)를 식별하는데 사용될 수 있다. 정렬 마크(62) 내의 복수의 격자 스트립(64)은 전기적으로 플로팅(floating)된다. 또한, 정렬 마크(62) 내의 스트립(64) 각각은 정렬 마크(62)의 다른 부분들을 제외한 다른 도전성 피처로부터 완전히 격리될 수 있다. 달리 말하면, 모든 격자 스트립(64)의 최상면, 바닥면, 및 측벽은 유전체 물질 또는 정렬 마크(62)의 다른 부분 중 어느 하나와 접촉한다. 도 28a, 도 28b, 도 28c, 및 도 28d는 각각 복수의 세장형(elongated) 금속 스트립(64)을 각각 포함하는 정렬 마크(62)의 몇몇 예시들의 평면도를 나타낸다. 세장형 금속 스트립(64)은 서로 평행하고, 각각이 균일한 폭을 가질 수 있다. 세장형 금속 스트립(64)은 균일한 피치를 가질 수 있는데, 예를 들어, 피치들(P1, P2)은 서로 동일하다. 본 발명개시의 일부 실시예들에 따르면, 세장형 금속 스트립(64)의 몇몇은 다른 금속 스트립(64)의 피치와는 상이한 피치를 가질 수 있는데, 예를 들어, 피치들(P1, P2)은 서로 상이하다.
본 발명개시의 일부 실시예들에 따르면, 금속 스트립(64)의 폭(W1 및 W2)은 작으며, 대응하는 RDL의 최소 허용(또는 형성가능할 수 있는) 폭에 가까울 수 있다. 예를 들어, 폭(W1 및/또는 W2)은 최소 폭과 최소 폭의 약 125% 사이일 수 있다. 최소 폭은, 금속 스트립(64)과 그 아래에 있는 유전체층(50)(도 11 참조) 사이의 박리(delamination), 및/또는 금속 스트립(64)과 그 위에 있는 유전체층(66)(도 17 참조) 사이의 박리와 같은 신뢰성 문제를 야기하지 않고서 대응하는 기술을 사용하여 형성될 수 있는 대응하는 RDL의 최소 폭인 금속 스트립(64)의 폭이다. 최소 폭은 금속 스트립(64) 및 이웃해 있는 유전체층의 공정, 생산 도구, 및 물질과 관련이 있다는 것을 알 수 있다. 예를 들어, 대응하는 RDL의 최소 폭은 포토레지스트 또는 리소그래피 공정의 제한과 같은 공정 인자에 영향을 받을 수 있다. 일부 실시예들에 따르면, 금속 스트립의 폭이 약 4㎛보다 작으면, 박리가 관찰되었다. 따라서, 폭(W3, W4)은 4㎛보다 크다. 일부 실시예들에 따르면, 폭(W3, W4)은 약 5㎛ 내지 약 10㎛의 범위 내에 있다. 일부 실시예들에 따르면, 금속 스트립(64)의 적어도 몇몇은 약 5보다 큰 길이 대 폭의 비를 갖는다. 길이 대 폭 비는 또한 정렬 마크(62)의 크기에 따라, 약 10 이상이 될 수 있고, 정렬 마크(62)가 클수록, 길이 대 폭 비는 커질 수 있다. 스트립(64)을 세장형으로 제조하는 것은 박리화의 우려 없이 스트립(64)의 폭을 최소화할 수 있게 한다. 그렇지 않으면, 정렬 마크(62) 내의 피처(64)의 길이와 폭 둘 다가 서로 가까운 경우, 피처(64)는 박리화가 없도록 더 크게 제조될 필요가 있다. 본 발명개시의 일부 실시예들에 따르면, 정렬 마크(62)의 길이(L1, L2)는 30㎛ 내지 약 120㎛의 범위 내에 있을 수 있고, 정렬 마크(62)의 폭(W1, W2)은 20㎛ 내지 약 120㎛의 범위 내에 있을 수 있다.
도 28a에서 도시된 정렬 마크(62)는 도시된 예시에서 "L" 문자 형상을 갖는 기호 패턴을 갖는 윤곽선을 갖는다. 정렬 마크(62)의 기호 패턴은 비제한적인 예시로서, 십자형, 직사각형, 정사각형 등을 비롯한 다른 형상을 가질 수 있다. 정렬 마크(62)의 기호 패턴은 또한 "H" 문자, "A" 문자, "C" 문자 등과 같은 다른 문자의 형상을 가질 수 있다. 도 28a에서 "L" 문자인 기호 패턴은 금속 스트립(64)의 외각 윤곽선에 의해 정의된다. 하지만, 격자 스트립(64) 자체는 문자 내 라인들을 직접 형성하지 않는다. 예를 들어, "H" 문자가 기호 패턴인 경우, H는 2개의 수직 라인과 이 2개의 수직 라인을 연결하는 수평 라인을 포함하기 때문에, 2개의 수직 라인과 수평 라인 각각은 복수의 분리된 격자 스트립들을 포함할 수 있다.
도 28b는 복수의 금속 스트립(64)을 또한 포함하는 정렬 마크(62)의 예시를 나타낸다. 도 28b의 예시에서 "L" 문자인 기호 패턴은 금속 스트립(64)에서의 공극부(void)에 의해 정의되며, 금속 스트립(64)은 공극부 내로 연장되지 않는다. 달리 말하면, 도 28b에서 도시된 정렬 마크는, 기호 패턴 "L"이 금속 패턴(64)보다는 금속 스트립(64)에서의 공극부에 의해 정의되기 때문에, 역 패턴을 갖는다.
도 28c는 금속 스트립(64)들이 연결되어 링(ring)을 형성하고 있는 정렬 마크(62)를 나타낸다. 달리 말하면, 도 28c(및 도 28b)에서의 기호 패턴은 격자 스트립들이 윤곽선을 그려내는 중공(hollow) 패턴이다. 도시된 실시예들에서, 링은 완전히 닫힌다. 다른 실시예에 따르면, 링은 부분적으로 닫힐 수 있는데, 예를 들어, 예시된 링 내의 예시된 금속 스트립(64) 중 하나 또는 2개는 형성되지 않는다. 도 28d는 금속 스트립(64)들이 연결되어 2개의 링을 형성하고 있고 외부 링이 내부 링을 에워싸고 있는 정렬 마크(62)를 나타낸다. 본 발명개시의 일부 실시예들에 따르면, 복수의 링(각각은 도 28c에서 도시된 것과 유사함)이 나란히 배치될 수 있고, 복수의 링은 연합하여 정렬 마크(62)를 형성한다. 복수의 링은 서로에 대해 임의의 방향, 위치를 갖고 배치될 수 있다.
도 29a-1, 도 29a-2, 도 29b-1, 도 29b-2, 도 29c-1, 및 도 29c-2는 정렬 마크들 및 정렬 마크들로부터 측정된 대응 신호들의 몇가지 예시들을 나타낸다. 도 29a-1, 도 29b-1, 및 도 29c-1은 정렬 마크이다. 도 29a-2는 도 29a-1에서 도시된 정렬 마크로부터 획득된 휘도-콘트라스트 신호 세기이다. 도 29b-2는 도 29b-1에서 도시된 정렬 마크로부터 획득된 휘도-콘트라스트 신호 세기이다. 도 29c-2는 도 29c-1에서 도시된 정렬 마크로부터 획득된 휘도-콘트라스트 신호 세기이다. 휘도-콘트라스트 신호 세기 값들은, 정렬 마크가 도 29a-1, 도 29b-1, 및 도 29c-1에서의 라인(110)의 위치에서 좌측에서부터 우측으로 스캐닝될 때의 밝기의 콘트라스트를 나타낸다. 따라서, 신호 세기의 최고 피크는 정렬 마크의 가장자리에서이다.
벌크(bulk) 정렬 마크를 나타내는 도 29c-1을 참조하면, 도 29c-1에서는, 라인(110)과 교차하는 가장자리가 2개 있다(하나는 좌측에, 하나는 우측에 있음). 2개의 가장자리들의 신호 세기 값들은 도 29c-2에서 피크(114)로서 반영된다. 도 29c-1은 또한 정렬 마크 내의 복수의 입자(112)를 나타낸다. 입자(112)는, 예를 들어 구리 입자일 수 있다. 각각의 정렬 마크의 입자(112) 및 그 주변 부분들은 휘도 차이를 갖고, 이는 휘도 콘트라스트를 초래시켜서, 도 29c-2에서 피크(116)가 생성된다. 피크(116)는 피크(114)보다 낮다. 피크(114)는 정렬 마크의 경계부가 어디인지를 판단하는데 사용되며, 피크(116)는 정렬 마크의 경계부(따라서 이미지)의 판단에 악영향을 미치는 노이즈로서 작용한다. 제조 공정에서, 정렬 마크를 덮는 (도 17에서의 층들(66, 72, 76)과 같은) 유전체층이 있을 수 있으며, 이는 정렬 마크의 이미지를 흐릿해지게 한다. 따라서, 피크(114)와 피크(116)의 높이 간의 차이는 감소될 것이다. 또한, 정렬 마크는 도 22에서 도시된 단계와 같은 특정 공정 단계에서 손상될 수 있다. 이것은 또한 피크들(114, 116)의 높이 간의 차이의 감소를 야기시킨다.
도 29a-1을 참조하면, 본 발명개시의 일부 실시예들에 따른 금속 스트립(64)은 작은 폭을 갖는데, 이는 금속 스트립(64) 내의 입자가 좁은 금속 스트립 내부로 제한될 것임을 의미한다. 따라서, 금속 스트립(64)의 거칠기가 감소되고, (금속 스트립(64)의 가장자리보다는) 입자 경계부로부터 발생되는 피크가 적어도 낮아지고, 가능하게는 제거된다. 도 29a-2는 도 29a-1에서 도시된 정렬 마크(62)로부터 측정된 신호 세기의 일부를 개략적으로 나타낸다. 입자 경계부로부터는 어떠한 피크도 생성되지 않으므로, 금속 스트립의 가장자리로부터 생성된 신호는 더욱 현저해지고, 구별하기가 더 쉬어진다는 것이 관찰된다. 이는, 정렬 마크의 가장자리가 휘도-콘트라스트 신호를 통해 식별되기 때문에, 정렬 마크의 이미지화의 개선을 초래시킨다.
도 29b-2는 도 29b-1에서 도시된, 역 패턴을 갖는 정렬 마크로부터 측정된 휘도-콘트라스트 신호 세기의 일부를 개략적으로 나타낸다. 입자 경계부로부터 초래된 피크가 또한 존재하지 않으므로, 금속 스트립의 가장자리로부터 초래된 신호는 더욱 현저해지고, 구별하기가 더 쉬어진다는 것이 관찰된다.
도 29a-2, 도 29b-2, 및 도 29c-2에서 도시된 신호들을 비교하면, 위에 있는 보다 많은 유전체층들 및/또는 정렬 마크의 손상으로 인해 휘도-콘트라스트 신호가 도시된 것보다 덜 명확하더라도, 도 29a-2 및 도 29b-2에서 도시된 휘도-콘트라스트 신호는 도 29c-2에서 도시된 신호보다 정렬 마크의 위치를 판단하는데 있어서 여전히 훨씬 용이하게 사용된다는 것을 알아볼 수 있다. 따라서, 격자 패턴을 갖는 정렬 마크는 도 29c-1에서 도시된 것과 같은 벌크 정렬 마크에 비해 개선된 것이다.
패턴의 용이한 식별을 위해, 정렬 마크(62)는, 제1 복수의 평행한 스트립들, 및 제1 복수의 평행한 스트립들과 교차하고 제1 복수의 평행한 스트립들에 수직인 제2 복수의 평행한 스트립들을 포함하는 격자 패턴을 포함하지 않을 수 있다. 격자 패턴은 정렬 마크의 구별을 더욱 어렵게 만든다.
도 11을 다시 참조하면, 유전체층(66)이 도 10에서 도시된 구조물 위에 형성된다. 각각의 공정은 도 30에서 도시된 공정 흐름에서의 공정(312)으로서 나타난다. 그 후 비아 개구(68)가 유전체층(66) 내에 형성된다. 각각의 공정은 도 30에서 도시된 공정 흐름에서의 공정(314)으로서 나타난다. 유전체층(66)은 정렬 마크(62) 및 RDL(60)을 덮는다. RDL(60)의 일부분들은 비아 개구를 통해 노출된다. 유전체층(66)은 PBO, 폴리이미드, BCB, 또는 다른 유기 또는 무기 물질을 포함할 수 있는 유전체층(50)을 형성하기 위한 후보 물질들의 동일한 그룹으로부터 선택된 물질을 이용하여 형성될 수 있다.
도 12를 참조하면, RDL(70)이 형성된다. 각각의 공정은 또한 도 30에서 도시된 공정 흐름에서의 공정(314)으로서 나타난다. RDL(70)의 형성 공정은 RDL(60)의 형성과 본질적으로 동일할 수 있다. RDL(70)은 또한 유전체층(66) 내의 비아 개구 내로 연장되어 RDL(60)과 접촉하는 비아 부분과, 유전체층(66) 바로 위의 금속 트레이스 부분을 포함한다. RDL(70)의 형성은 금속 시드층을 형성하고, (포토레지스트와 같은) 패터닝된 마스크를 형성하고, RDL(70)을 도금하고, 그런 후, 패터닝된 마스크 및 원하지 않는 시드층 부분을 제거하는 것을 포함할 수 있다.
개구(68)(도 11 참조)의 형성 및 RDL(70)(도 12 참조)의 형성에서, 개구(68) 및 RDL(70)의 트레이스 부분의 위치를 원하는 위치에 정렬시키기 위해 정렬 마크(62)가 사용된다. 정렬시, 정렬 마크(62)가 먼저 발견되고, 그런 후, 정렬 마크(62)의 위치에 기초하여 개구(68) 및 RDL(70)의 위치가 판단된다. 복수의 정렬 마크가 각각의 다이의 측면 상에 각각 있도록 패키지 내에 존재할 수 있다는 것을 알 수 있다. 정렬 마크(62)는 투명한(또는 적어도 부분적으로 투명한) 유전체층(66)을 통해 위에서 보여진다. 격자 패턴을 채택함으로써, 정렬 마크(62)는 명확하게 가시화될 수 있고, 정렬 정확도가 향상된다.
도 13은 유전체 층(66) 및 RDL(70) 위에서의 유전체층(72)의 형성을 나타낸다. 각각의 공정은 도 30에서 도시된 공정 흐름에서의 공정(316)으로서 나타난다. 다음으로, 비아 개구(73)가 유전체층(72) 내에 형성된다. 각각의 공정은 도 30에서 도시된 공정 흐름에서의 공정(318)으로서 나타난다. 유전체층(72)은 유전체층들(50, 66)을 형성하기 위한 후보 물질들의 동일한 그룹으로부터 선택된 물질로 형성될 수 있다.
도 14를 참조하면, RDL(74)이 형성된다. 각각의 공정은 또한 도 30에서 도시된 공정 흐름에서의 공정(318)으로서 나타난다. RDL(74)의 형성 공정은 RDL(60)의 형성과 본질적으로 동일할 수 있다. RDL(74)은 알루미늄, 구리, 텅스텐, 및/또는 이들의 합금들을 비롯한 금속 또는 금속 합금으로 형성될 수 있다. 실시예들의 예시된 예시들에서는, 세 개의 RDL 층들(60, 70, 74)이 형성되지만, 패키지는 하나의 층, 두 개의 층, 또는 세 개보다 많은 층들과 같은 다른 개수의 RDL 층들을 가질 수 있다는 것을 알 것이다.
RDL(74)의 형성시, 정렬 마크(62)는 RDL(74)의 위치(및 대응하는 비아 부분의 위치)를 RDL(70)에 정렬시키는데 사용된다. 정렬 마크(62)는 투명한(또는 적어도 부분적으로 투명한) 유전체층들(72, 66)을 통해 위에서 보여진다. 격자 패턴을 채택함으로써, 정렬 마크(62)는 유전체층들(72, 66)을 통해 (정렬을 위해 사용된 생산 도구에 의해 판정된 높은 명확도 스코어를 가지면서) 명확하게 가시화될 수 있고, 정렬 정확도가 향상된다. 비교로서, 도 29c-1에서 도시된 것과 같은 벌크 패턴이 채택되면, 정렬 마크의 판단은 실패할 가능성이 더 높다.
도 15는 유전체층(76)의 형성을 나타낸다. 유전체층(76)은 유전체층들(50, 66, 72)을 형성하기 위한 후보 물질들의 동일한 그룹으로부터 선택된 물질로 형성될 수 있다. 예를 들어, 유전체층(76)은 PBO, 폴리이미드, 또는 BCB를 사용하여 형성될 수 있다. 유전체층(76) 내에 개구(77)가 형성되어, RDL(74)의 일부인, 그 아래에 있는 금속 패드를 노출시킨다. 개구(77)의 위치는 또한, 유전체층들(76, 72, 66)을 통해 가시화되는, 정렬 마크(62)를 정렬을 위해 사용하여 판단될 수 있다.
도 16은 일부 실시예들에 따른 언더 범프 금속(Under-Bump Metallurgy; UBM)(78)의 형성을 나타낸다. 각각의 공정은 도 30에서 도시된 공정 흐름에서의 공정(320)으로서 나타난다. 본 발명개시의 일부 실시예에 따르면, UBM(78)은 RDL(74)의 금속 패드와 접촉하기 위해 유전체층(76) 내의 개구 내로 연장되도록 형성된다. UBM(78)은 니켈, 구리, 티타늄, 또는 이들의 다층으로 형성될 수 있다. 일부 실시예들에 따르면, UBM(78)은 티타늄층 및 이 티타늄층 위의 구리층을 포함한다.
그 후, 일부 실시예들에 따라 전기 커넥터(80)가 형성된다. 전기 커넥터(80)의 형성은 UBM(78)의 노출된 부분들 상에 솔더 볼을 배치하고, 그 후 솔더 볼을 리플로우(reflow)시키는 것을 포함할 수 있다. 본 발명개시의 대안적인 실시예들에 따르면, 전기 커넥터(80)의 형성은 UBM(78) 위에 솔더층을 형성하기 위한 도금 단계를 수행하고, 그 후 솔더층을 리플로우시키는 것을 포함한다. 전기 커넥터(80)는 또한 비솔더(non-solder) 금속 필라 또는 금속 필라와 비솔더 금속 필라 위의 솔더 캡을 포함할 수 있으며, 이들은 또한 도금을 통해 형성될 수 있다. 설명 전반에 걸쳐, 유전체 버퍼층(24) 및 그 위에 있는 구조물을 통째로 포함하는 구조물을 패키지(100)라고 칭하며, 이는 복수의 디바이스 다이(36)를 포함하는 복합 웨이퍼(이하에서는 복합 웨이퍼(100)라고도 칭함)이다.
다음으로, 복합 웨이퍼(100)는, 예를 들어, 레이저 빔을 박리막(22) 상에 투사함으로써 캐리어(20)로부터 분리된다. 박리막(22)은 레이저 빔의 열에 의해 분해된다. 결과적인 복합 웨이퍼(100)가 도 17에서 예시된다. 다음으로, 예컨대 레이저 드릴링을 통해 개구(82)가 유전체 버퍼층(24) 내에 형성된다. 쓰루 비아(32)가 자신의 바닥부에서 티타늄층을 포함하고, 티타늄층이 금속 시드층(25)(도 2 참조)으로부터 나올 때, 티타늄층은 에칭을 통해 제거될 수 있고, 따라서 쓰루 비아(32) 내의 구리를 노출시킨다.
그 후, 복합 웨이퍼(100)는 다이 소잉(die-saw) 단계에서 단품화될 수 있다. 각각의 공정은 도 30에서 도시된 공정 흐름에서의 공정(322)으로서 나타난다. 예를 들어, 블레이드는 스크라이브 라인(84)을 소잉하여 웨이퍼(100)를 복수의 동일한 패키지(86)로 분리시킬 수 있으며, 각각의 패키지는 몇가지 예시들에 따라 예시된 바와 같은 구조물을 갖는다. 다이 소잉은 정렬 마크(62)의 일부 또는 전부를 지나갈 수 있다. 결과적으로, 정렬 마크(62)가 다이 소잉에서 커팅되었기 때문에, 결과적인 패키지(86)는 정렬 마크(62)의 일부를 포함할 수 있거나, 또는 정렬 마크(62)의 어떠한 일부도 포함하지 않을 수 있다. 예를 들어, 소잉에 따라, 패키지(86)는 하나 이상의 금속 스트립(64)(도 28a 내지 도 28d 참조) 전부를 포함할 수 있고/있거나 하나 이상의 금속 스트립(64)의 일부를 포함할 수 있다. 예를 들어, 도 28a 내지 도 28c에서, 정렬 마크(62)의 좌측 부분은 소잉될 수 있고, 정렬 마크(62)의 우측 부분은 최종 패키지(86) 내에 남아있을 수 있거나, 또는 이와 반대로 될 수 있다. 또한, 정렬 마크(62)의 윗 부분이 소잉되고, 정렬 마크(62)의 아래 부분이 최종 패키지(86) 내에 남아있을 수 있거나, 또는 이와 반대인 것도 가능하다. 정렬 마크(62)의 소잉된 퍼센트는 예시된 부분들의 임의의 퍼센트일 수 있다.
도 18은 솔더 영역(80)을 통한 패키지 컴포넌트(88)와 패키지(86)의 접합을 나타낸다. 본 발명개시의 일부 실시예들에 따르면, 패키지 컴포넌트(88)는 무코어(coreless) 기판 또는 코어를 갖는 기판일 수 있는 패키지 기판이다. 본 발명개시의 다른 실시예들에 따르면, 패키지 컴포넌트(88)는 인쇄 회로 기판 또는 패키지이다. 언더필(90)이 패키지(86)와 패키지 컴포넌트(88) 사이에 디스펜싱될 수 있다. 패키지(86)는 또한 솔더 영역(206)을 통해 패키지(200)에 접합될 수 있다. 일부 실시예들에 따르면, 패키지(200)는 기판(204) 및 디바이스 다이(202)를 포함한다. 다이(202)는 동적 랜덤 액세스 메모리(DRAM) 다이와 같은 메모리 다이일 수 있다. 언더필(208)이 패키지(86)와 패키지(200) 사이에 배치될 수 있다. 도 18에서의 결과적인 패키지를 패키지(220)라고 부른다.
도 19 내지 도 27은 본 발명개시의 일부 실시예들에 따른 패키지의 형성에서의 중간 단계들의 단면도들을 나타낸다. 이러한 실시예들에서의 컴포넌트들의 물질들 및 형성 방법들은, 달리 명시되지 않는 한, 도 1 내지 도 18에서 도시된 실시예들에서 동일한 참조 번호들에 의해 표기된 동일한 컴포넌트들과 본질적으로 동일하다. 따라서, 도 19 내지 도 27에서 도시된 컴포넌트들의 형성 공정들 및 물질들에 관한 세부사항들은 도 1 내지 도 18에서 도시된 실시예들의 설명에서 찾아볼 수 있다.
도 19 및 도 20은 일부 실시예들을 나타낸다. 이들 실시예들은, 유전체층들(72, 76)의 일부분이 정렬 마크의 보다 명확한 가시화를 위해 개구화된다는 점을 제외하고는, 도 1 내지 도 18의 실시예들과 유사하다. 결과적인 패키지(86)가 도 19에서 도시된다. 패키지(86)의 형성 공정은, 개구(94)가 형성되고, 개구(94)가 유전체층들(72, 76)을 관통하는 것을 제외하고는, 도 1 내지 도 18에서 도시된 것과 유사하다. 개구(94)는 두 개 부분들, 즉 유전체층(72) 내의 제1 부분과 유전체층(76) 내의 제2 부분을 포함한다. 개구(94)의 제1 부분은 도 13에서의 개구(73)를 형성하기 위한 공정과 동일한 공정으로 형성된다. 개구(73)가 형성될 때 개구(94)의 아랫 부분이 형성되도록, 리소그래피 마스크가 변형된다. 개구(94)의 제2 부분은 도 15에서의 개구(77)를 형성하기 위한 공정과 동일한 공정으로 형성된다. 개구(77)가 형성될 때 개구(94)의 윗 부분이 형성되도록, 리소그래피 마스크가 변형된다. 유전체층(76)이 개구(94) 내에 채워질 것이기 때문에, 개구(94)의 윗 부분이 형성될 때, 개구(94)의 아랫 부분을 채우는 유전체층(76)의 부분이 또한 제거된다.
도 20은 패키지(86), 및 패키지(86)에 접합된 패키지들(88, 200)을 포함하는 패키지(220)를 나타낸다. 언더필(90)은 개구(94)의 잔존 부분(남겨진 경우) 내로 연장된다.
도 21 내지 도 27은 일부 실시예들에 따른 패키지의 형성에서의 중간 단계들의 단면도들을 나타낸다. 이들 실시예들은, 정렬 마크(62) 바로 위에 있는 유전체층들(66, 72, 76)의 부분이 정렬 마크(62)의 보다 명확한 가시화를 위해 모두 개구화된다는 점을 제외하고는, 도 1 내지 도 18의 실시예들과 유사하다. 따라서, 정렬 마크(62)가 RDL(70, 74) 및 UBM(78)의 형성을 정렬시키기 위해 사용될 때, 정렬 마크(62)는 노출된다.
이들 실시예들에 따른 초기 공정들은 도 10에서 도시된 것과 유사하다. 다음으로, 도 21을 참조하면, 유전체(66)가 형성되고, 이어서 개구(68, 94)의 형성이 뒤따른다. 정렬 마크(62)는 개구(94)에 노출된다. 또한, 유전체층(50)의 최상면이 또한 개구(94)에 노출된다.
도 22는 본 발명개시의 일부 실시예들에 따라 티타늄층 및 티타늄층 위의 구리층을 포함할 수 있는 금속 시드층(70A)의 형성을 나타낸다. 금속 시드층(70A)은 개구들(68, 94) 내로 연장된다. 다음으로, 도 23을 참조하면, 포토레지스트(124)가 형성되고, 그런 후, 패터닝된다. 개구(94) 전체는 포토레지스트(124)에 의해 채워진다.
다음으로, 포토레지스트(124) 내의 개구 내로 금속 영역(70B)이 도금되고, 이어서 포토레지스트(124)의 제거가 뒤따른다. 그 후, 금속 시드층(70A)의 일부분이 노출된다. 그 후, 금속 시드층(70A)의 노출된 부분이 에칭되어, 그 아래에 있던 정렬 마크(62)를 밖으로 드러내게 한다. RDL(70)이 또한 형성되고, 이는 금속 시드층(70A) 및 금속 영역(70B)을 포함한다. 금속 시드층(70A)의 에칭에서, 정렬 마크(62)가 또한 손상될 수 있다. 그러나, 격자 패턴을 채택함으로써, 정렬 마크(62)는 손상이 있더라도 여전히 명확하게 보여질 수 있다.
도 25는 도 16에서 도시된 것과 유사한, 위에 있는 구조물들의 형성을 나타낸다. RDL(74) 및 UBM(78)의 형성 동안, 정렬 마크(62) 상에 금속 시드층(미도시됨)이 또한 형성되고, 그 후에 에칭될 수 있다. 따라서, 정렬 마크(62)는 추가적인 손상을 입는다. 그러나, 격자 패턴을 채택함으로써, 정렬 마크(62)는 추가적인 손상이 있더라도 여전히 명확하게 보여질 수 있다. 도 26은 각각의 캐리어(20)(도 25 참조)로부터의 웨이퍼(100)의 분리, 및 웨이퍼(100)의 패키지(86)로의 소잉을 나타낸다. 소잉은 스크라이브 라인(84)을 지나가고, 도 17을 참조하여 논의된 바와 같이, 정렬 마크(62)의 일부 또는 전부가 제거된다. 도 27은 결과적인 패키지(220)를 나타낸다.
위에서 예시된 실시예들의 예시들에서는, 공정들 및 피처들의 일부 예시들이 본 발명개시의 일부 실시예들에 따라 논의된다. 다른 피처들 및 공정들이 또한 포함될 수 있다. 예를 들어, 3D 패키징 또는 3DIC 디바이스의 검증 테스트를 지원하기 위해 테스트 구조물이 포함될 수 있다. 테스트 구조물은, 예를 들어, 3D 패키징 또는 3DIC의 테스트, 프로브 및/또는 프로브 카드의 사용 등을 가능하게 해주는, 배선층 내 또는 기판 상에 형성된 테스트 패드를 포함할 수 있다. 검증 테스트는 중간 구조물뿐만이 아니라 최종 구조물에 대해 수행될 수 있다. 또한, 여기에 개시된 구조물 및 방법은 수율을 증가시키고 비용을 감소시키기 위해 공지된 양품 다이들의 중간 검증을 통합하는 테스트 방법과 함께 사용될 수 있다.
본 발명개시의 실시예들은 몇몇의 유리한 특징들을 갖는다. 격자 패턴을 채택하고 정렬 마크를 위한 길고 좁은 스트립을 형성함으로써, 정렬 마크를 구별하는 것이 쉬어진다. 정렬을 위해 사용되는 생산 도구는 패키지의 제조시에 보여지는 정렬 마크에 대한 스코어를 제공할 수 있다. 스코어의 범위는 0에서 100사이이며, 스코어 0은 정렬 마크가 발견되지 않음을 의미하고, 스코어 100은 완벽한 정렬 마크 이미지를 의미한다. 스코어가 70 위에 있는 정렬 마크 이미지는 허용가능한 것이다. 실험 결과는, 도 29c-1에서 도시된 벌크 정렬 마크가 42 또는 50의 스코어를 갖는 경우(이것은 허용되지 않음을 의미함), 다른 모든 조건이 같은 경우에서, 도 29a-1 및 도 29b-1에서 도시된 정렬 마크가 여전히 약 95보다 높은 스코어를 갖는다는 것을 보여주었다. 또한, 실험 결과는, 격자 정렬 마크 위에 유전체층들이 복수개가 있어도, 스코어는 계속해서 90 위를 유지할 수 있다는 것을 보여주었다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 방법에 있어서,
디바이스 다이를 캡슐화 물질 내에 캡슐화하는 단계;
상기 디바이스 다이 및 상기 캡슐화 물질 위에 제1 유전체층을 형성하는 단계;
상기 디바이스 다이에 전기적으로 결합되도록 상기 제1 유전체층 내로 연장하는 제1 재배선 라인을 형성하는 단계;
상기 제1 유전체층 위에 정렬 마크 - 상기 정렬 마크는 복수의 세장형(elongated) 스트립들을 포함함 - 를 형성하는 단계;
상기 제1 재배선 라인 및 상기 정렬 마크 위에 제2 유전체층을 형성하는 단계; 및
상기 제1 재배선 라인에 전기적으로 결합되도록 상기 제2 유전체층 내로 연장하는 제2 재배선 라인을 형성하는 단계
를 포함하며, 상기 제2 재배선 라인은 정렬을 위해 상기 정렬 마크를 사용하여 형성된 것인 방법.
실시예 2. 실시예 1에 있어서, 상기 제2 재배선 라인을 형성하는 단계는,
상기 제2 유전체층 내에 비아 개구를 형성하는 단계를 포함하고, 상기 제1 재배선 라인의 일부분은 상기 비아 개구에 노출되고, 상기 비아 개구는 정렬을 위해 상기 정렬 마크를 사용하여 형성된 것인 방법.
실시예 3. 실시예 1에 있어서, 상기 정렬 마크 내의 상기 복수의 세장형 스트립들은 서로 평행하고, 물리적으로 서로 분리되어 있는 것인 방법.
실시예 4. 실시예 1에 있어서, 상기 정렬 마크 내의 상기 복수의 세장형 스트립들은 상호연결되어 링(ring)을 형성한 것인 방법.
실시예 5. 실시예 1에 있어서, 상기 정렬 마크 내의 상기 복수의 세장형 스트립들 각각은 약 5보다 큰 길이/폭 비를 갖는 것인 방법.
실시예 6. 실시예 1에 있어서, 상기 정렬 마크 내의 상기 복수의 세장형 스트립들 각각은 상기 정렬 마크의 형성 공정에 의해 허용되는 최소 폭에 가까운 폭을 갖는 것인 방법.
실시예 7. 실시예 1에 있어서, 상기 제1 재배선 라인과 상기 정렬 마크는 공통적인 형성 공정에서 형성된 것인 방법.
실시예 8. 실시예 1에 있어서, 상기 정렬 마크는 스크라이브 라인 내에 형성되고, 상기 방법은 상기 스크라이브 라인과 상기 정렬 마크를 커팅하는 단계를 더 포함한 것인 방법.
실시예 9. 방법에 있어서,
캐리어 위에 쓰루 비아를 형성하는 단계;
디바이스 다이와 상기 쓰루 비아를 캡슐화 물질 내에 캡슐화하는 단계;
상기 디바이스 다이, 상기 쓰루 비아, 및 상기 캡슐화 물질과 접촉하도록 제1 유전체층을 상기 디바이스 다이, 상기 쓰루 비아, 및 상기 캡슐화 물질 위에 형성하는 단계;
상기 디바이스 다이의 도전성 피처들과 상기 쓰루 비아를 밖으로 드러내도록 상기 제1 유전체층 내에 제1 비아 개구를 형성하는 단계;
제1 재배선 라인과 정렬 마크 - 상기 제1 재배선 라인은 상기 제1 비아 개구 내로 연장하는 제1 비아 부분을 포함하고, 상기 정렬 마크는 서로 평행한 복수의 제1 세장형 스트립들을 포함함 - 를 도금하는 단계;
상기 제1 유전체층 위에 제2 유전체층 - 상기 제2 유전체층 내에 상기 제1 재배선 라인의 제1 트레이스 부분과 상기 정렬 마크가 임베딩됨 - 을 형성하는 단계;
상기 제1 재배선 라인을 밖으로 드러내도록 상기 제2 유전체층 내에 제2 비아 개구 - 상기 제2 비아 개구는 정렬을 위해 상기 정렬 마크를 사용하여 형성됨 - 를 형성하는 단계; 및
상기 제2 비아 개구 내로 연장하는 제2 비아 부분, 및 상기 제2 유전체층 위의 제2 트레이스 부분을 포함한 제2 재배선 라인을 도금하는 단계
를 포함하는 방법.
실시예 10. 실시예 9에 있어서, 상기 제2 비아 개구를 형성한 후, 상기 정렬 마크는 상기 제2 유전체층에 의해 덮혀있는 것인 방법.
실시예 11. 실시예 9에 있어서,
상기 제2 유전체층과 상기 제2 재배선 라인 위에 제3 유전체층을 형성하는 단계;
상기 제2 재배선 라인을 밖으로 드러내도록 상기 제3 유전체층 내에 제3 비아 개구를 형성하는 단계 - 상기 제3 비아 개구는 정렬을 위해 상기 정렬 마크를 사용하여 형성되고, 상기 제3 비아 개구를 형성한 후, 상기 정렬 마크는 상기 제3 유전체층의 일부분에 의해 오버랩됨 -; 및
상기 제3 비아 개구 내로 연장하는 제3 비아 부분, 및 상기 제3 유전체층 위의 제3 트레이스 부분을 포함한 제3 재배선 라인을 도금하는 단계
를 더 포함하는 방법.
실시예 12. 실시예 9에 있어서, 상기 제2 비아 개구를 형성한 후, 상기 정렬 마크가 다시 밖으로 드러나고, 상기 제2 재배선 라인을 도금하는 단계에서, 상기 제2 재배선 라인을 도금하기 위해 사용되는 시드층이 상기 정렬 마크와 접촉하도록 형성되며, 상기 방법은 상기 정렬 마크와 접촉하는 상기 시드층의 부분들을 에칭하는 단계를 더 포함한 것인 방법.
실시예 13. 실시예 9에 있어서,
상기 제2 유전체층과 상기 제2 재배선 라인 위에 제3 유전체층을 형성하는 단계;
상기 제2 재배선 라인을 밖으로 드러내도록 상기 제3 유전체층 내에 제3 비아 개구를 형성하는 단계 - 상기 제3 비아 개구는 정렬을 위해 상기 정렬 마크를 사용하여 형성되고, 상기 제3 비아 개구를 형성하는 단계에서, 상기 정렬 마크 바로 위에 있는 상기 제3 유전체층의 부분이 제거되며, 상기 제2 유전체층의 최상면이 노출됨 -; 및
상기 제3 비아 개구 내로 연장하는 제3 비아 부분, 및 상기 제3 유전체층 위의 제3 트레이스 부분을 포함한 제3 재배선 라인을 도금하는 단계
를 더 포함하는 방법.
실시예 14. 실시예 9에 있어서, 상기 정렬 마크는 서로 평행한 제2 세장형 스트립들을 더 포함하고, 상기 복수의 제1 세장형 스트립들과 상기 제2 세장형 스트립들은 연결되어 링을 형성한 것인 방법.
실시예 15. 실시예 9에 있어서, 상기 복수의 제1 세장형 스트립들은 서로 분리되어 있고 실질적으로 균일한 폭을 갖는 것인 방법.
실시예 16. 실시예 9에 있어서, 상기 복수의 제1 세장형 스트립들은 서로 분리되어 있고 실질적으로 균일한 피치를 갖는 것인 방법.
실시예 17. 방법에 있어서,
제1 유전체층 위에 정렬 마크 - 상기 정렬 마크는 서로 평행한 복수의 세장형 스트립들을 포함하고, 상기 복수의 세장형 스트립들은 실질적으로 균일한 피치와 실질적으로 균일한 폭을 가짐 - 를 도금하는 단계;
상기 제1 유전체층 위에 복수의 재배선 라인들 - 상기 복수의 재배선 라인들은 정렬을 위해 상기 정렬 마크를 사용하여 형성됨 - 을 형성하는 단계; 및
상기 제1 유전체층과 상기 정렬 마크를 소잉(sawing)하는 단계
를 포함하는 방법.
실시예 18. 실시예 17에 있어서, 상기 정렬 마크를 도금하는 단계는,
상기 제1 유전체층 위에 시드층을 형성하는 단계;
상기 시드층 위에 패터닝된 마스크를 형성하는 단계 - 상기 시드층의 일부분은 상기 패터닝된 마스크를 통해 노출됨 -; 및
상기 패터닝된 마스크 내에 상기 정렬 마크의 상기 복수의 세장형 스트립들을 도금하는 단계를 포함한 것인 방법.
실시예 19. 실시예 17에 있어서, 상기 정렬 마크는 상기 복수의 세장형 스트립들의 일부 중간 부분들이 제거되어 있는 공극부를 갖는 것인 방법.
실시예 20. 실시예 17에 있어서, 상기 복수의 세장형 스트립들은 제1 길이를 갖는 복수의 제1 세장형 스트립들과, 상기 제1 길이보다 큰 제2 길이를 갖는 복수의 제2 세장형 스트립들을 포함한 것인 방법.

Claims (10)

  1. 방법에 있어서,
    디바이스 다이를 캡슐화 물질 내에 캡슐화하는 단계;
    상기 디바이스 다이 및 상기 캡슐화 물질 위에 제1 유전체층을 형성하는 단계;
    상기 디바이스 다이에 전기적으로 결합되도록 상기 제1 유전체층 내로 연장하는 제1 재배선 라인을 형성하는 단계;
    상기 제1 유전체층 위에 정렬 마크 - 상기 정렬 마크는 복수의 세장형(elongated) 스트립들을 포함하고, 상기 정렬 마크는 상기 복수의 세장형 스트립들에 의해 규정되는 공극부를 구비하고, 상기 복수의 세장형 스트립들의 일부의 세장형 스트립의 일부 중간 부분들이 제거되어 있으며, 상기 복수의 세장형 스트립들은 제1 방향으로 서로 평행하고 물리적으로 서로 분리됨 - 를 형성하는 단계;
    상기 제1 재배선 라인 및 상기 정렬 마크 위에 제2 유전체층을 형성하는 단계; 및
    상기 제1 재배선 라인에 전기적으로 결합되도록 상기 제2 유전체층 내로 연장하는 제2 재배선 라인을 형성하는 단계
    를 포함하며, 상기 제2 재배선 라인은 정렬을 위해 상기 정렬 마크를 사용하여 형성된 것인 방법.
  2. 제1항에 있어서,
    상기 제2 재배선 라인을 형성하는 단계는,
    상기 제2 유전체층 내에 비아 개구를 형성하는 단계
    를 포함하고, 상기 제1 재배선 라인의 일부분은 상기 비아 개구에 노출되고, 상기 비아 개구는 정렬을 위해 상기 정렬 마크를 사용하여 형성된 것인 방법.
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    상기 정렬 마크 내의 상기 복수의 세장형 스트립들 각각은 5보다 큰 길이/폭 비를 갖는 것인 방법.
  6. 제1항에 있어서,
    상기 정렬 마크 내의 각각의 세장형 스트립들은 상기 각각의 세장형 스트립들과 상기 제1 유전체층 사이의 박리 및 상기 각각의 세장형 스트립들과 상기 제2 유전체층 사이의 박리를 방지하기 위한 폭을 갖고, 상기 폭은 상기 정렬 마크의 형성 공정에 의해 허용되는 범위 내에 있는 방법.
  7. 제1항에 있어서,
    상기 제1 재배선 라인과 상기 정렬 마크는 공통적인 형성 공정에서 형성된 것인 방법.
  8. 제1항에 있어서,
    상기 정렬 마크는 스크라이브 라인 내에 형성되고, 상기 방법은 상기 스크라이브 라인과 상기 정렬 마크를 커팅하는 단계
    를 더 포함한 것인 방법.
  9. 방법에 있어서,
    캐리어 위에 쓰루 비아를 형성하는 단계;
    디바이스 다이와 상기 쓰루 비아를 캡슐화 물질 내에 캡슐화하는 단계;
    상기 디바이스 다이, 상기 쓰루 비아, 및 상기 캡슐화 물질과 접촉하도록 제1 유전체층을 상기 디바이스 다이, 상기 쓰루 비아, 및 상기 캡슐화 물질 위에 형성하는 단계;
    상기 디바이스 다이의 도전성 피처들과 상기 쓰루 비아를 밖으로 드러내도록 상기 제1 유전체층 내에 제1 비아 개구를 형성하는 단계;
    제1 재배선 라인과 정렬 마크 - 상기 제1 재배선 라인은 상기 제1 비아 개구 내로 연장하는 제1 비아 부분을 포함하고, 상기 정렬 마크는 복수의 제1 세장형 스트립들을 포함하며, 상기 복수의 제1 세장형 스트립들은 제1 방향으로 서로 평행하고 물리적으로 서로 분리되어 있으며, 상기 정렬 마크는 상기 복수의 제1 세장형 스트립들에 의해 규정되는 공극부를 구비하고, 상기 복수의 제1 세장형 스트립들의 일부의 제1 세장형 스트립의 일부 중간 부분들이 제거되어 있음 - 를 도금하는 단계;
    상기 제1 유전체층 위에 제2 유전체층 - 상기 제2 유전체층 내에 상기 제1 재배선 라인의 제1 트레이스 부분과 상기 정렬 마크가 임베딩됨 - 을 형성하는 단계;
    상기 제1 재배선 라인을 밖으로 드러내도록 상기 제2 유전체층 내에 제2 비아 개구 - 상기 제2 비아 개구는 정렬을 위해 상기 정렬 마크를 사용하여 형성됨 - 를 형성하는 단계; 및
    상기 제2 비아 개구 내로 연장하는 제2 비아 부분, 및 상기 제2 유전체층 위의 제2 트레이스 부분을 포함한 제2 재배선 라인을 도금하는 단계
    를 포함하는 방법.
  10. 방법에 있어서,
    제1 유전체층 위에 정렬 마크 - 상기 정렬 마크는 복수의 세장형 스트립들을 포함하고, 상기 복수의 세장형 스트립들은 제1 방향으로 서로 평행하고 물리적으로 서로 분리되어 있으며, 상기 복수의 세장형 스트립들은 균일한 피치와 균일한 폭을 갖고, 상기 정렬 마크는 상기 복수의 세장형 스트립들에 의해 규정되는 공극부를 구비하며, 상기 복수의 세장형 스트립들의 일부의 세장형 스트립의 일부 중간 부분들이 제거되어 있음 - 를 도금하는 단계;
    상기 제1 유전체층 위에 복수의 재배선 라인들 - 상기 복수의 재배선 라인들은 정렬을 위해 상기 정렬 마크를 사용하여 형성됨 - 을 형성하는 단계; 및
    상기 제1 유전체층과 상기 정렬 마크를 소잉(sawing)하는 단계
    를 포함하는 방법.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11031342B2 (en) * 2017-11-15 2021-06-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method
US10978405B1 (en) * 2019-10-29 2021-04-13 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out package
TWI768294B (zh) * 2019-12-31 2022-06-21 力成科技股份有限公司 封裝結構及其製造方法
US11605597B2 (en) * 2020-04-17 2023-03-14 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and method for manufacturing the same
TWI730798B (zh) * 2020-06-04 2021-06-11 力晶積成電子製造股份有限公司 對準標記結構及影像感測器的製造方法
US11756871B2 (en) * 2020-09-15 2023-09-12 Sj Semiconductor (Jiangyin) Corporation Fan-out packaging structure and method
TWI749860B (zh) * 2020-11-10 2021-12-11 菱生精密工業股份有限公司 晶片封裝方法
US11855015B2 (en) * 2021-04-22 2023-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Polyimide profile control
US20230275047A1 (en) 2022-02-25 2023-08-31 Taiwan Semiconductor Manufacturing Co., Ltd. Shifting Contact Pad for Reducing Stress

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090075457A1 (en) * 2007-09-18 2009-03-19 Shinko Electric Industries Co., Ltd. Manufacturing method of semiconductor apparatus
US20150221714A1 (en) 2014-01-31 2015-08-06 Qualcomm Incorporated Metal-insulator-metal (mim) capacitor in redistribution layer (rdl) of an integrated device

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050066889A (ko) 2003-12-27 2005-06-30 동부전자 주식회사 마스크 정렬 및 오버레이 정렬을 위한 마크 시스템
KR100790899B1 (ko) * 2006-12-01 2008-01-03 삼성전자주식회사 얼라인 마크가 형성된 템플릿 및 그 제조 방법
US8585915B2 (en) 2007-10-29 2013-11-19 Micron Technology, Inc. Methods for fabricating sub-resolution alignment marks on semiconductor structures
TWI466259B (zh) 2009-07-21 2014-12-21 Advanced Semiconductor Eng 半導體封裝件、其製造方法及重佈晶片封膠體的製造方法
CN104007611B (zh) * 2013-02-25 2018-01-16 斯克林集团公司 图案形成装置及图案形成方法
CN105511238B (zh) 2014-09-26 2017-11-03 中芯国际集成电路制造(上海)有限公司 光刻对准标记结构及形成方法、半导体结构的形成方法
US9589903B2 (en) 2015-03-16 2017-03-07 Taiwan Semiconductor Manufacturing Company, Ltd. Eliminate sawing-induced peeling through forming trenches
US9899342B2 (en) 2016-03-15 2018-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out package, redistribution circuit structure, and method of fabricating the same
US9991207B2 (en) 2016-03-24 2018-06-05 Taiwan Semiconductor Manufacturing Co., Ltd. Test key strcutures, integrated circuit packages and methods of forming the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090075457A1 (en) * 2007-09-18 2009-03-19 Shinko Electric Industries Co., Ltd. Manufacturing method of semiconductor apparatus
US20150221714A1 (en) 2014-01-31 2015-08-06 Qualcomm Incorporated Metal-insulator-metal (mim) capacitor in redistribution layer (rdl) of an integrated device

Also Published As

Publication number Publication date
US10607941B2 (en) 2020-03-31
CN110416100A (zh) 2019-11-05
US11276647B2 (en) 2022-03-15
TWI707413B (zh) 2020-10-11
TW201946166A (zh) 2019-12-01
DE102018110866A1 (de) 2019-10-31
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