JP5682496B2 - 半導体装置、マルチチップ半導体装置、デバイス、及び半導体装置の製造方法 - Google Patents

半導体装置、マルチチップ半導体装置、デバイス、及び半導体装置の製造方法 Download PDF

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    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
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    • H01L2224/17107—Disposition relative to the bonding areas, e.g. bond pads the bump connectors being bonded to at least one common bonding area the bump connectors connecting two common bonding areas
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    • H01L2224/1712—Layout
    • H01L2224/17177—Combinations of arrays with different layouts
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
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    • H01L2224/171—Disposition
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    • H01L2224/8112—Aligning
    • H01L2224/81136—Aligning involving guiding structures, e.g. spacers or supporting members
    • H01L2224/81138—Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
    • H01L2224/81141—Guiding structures both on and outside the body
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81194—Lateral distribution of the bump connectors
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9211—Parallel connecting processes
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    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
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    • H01L2225/06593—Mounting aids permanently on device; arrangements for alignment
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Description

本発明は、半導体装置、マルチチップ半導体装置、デバイス、及びその製造方法に関する。
半導体パッケージング技術の進歩により、パッケージ内に複数の集積回路チップが実装されるようになった。これにより、半導体装置の高機能化、高集積化が飛躍的に進んだ。
このような半導体装置では、低融点金属で形成された突起電極（バンプ）により、集積回路チップ同士や、集積回路チップとパッケージ基板が接合される。
特開平１１−５４５６５号公報
半導体装置の高機能化、高集積化は、バンプを小型化することで促進される。例えば、複数の集積回路チップをパッケージ内に実装してシステム化したSiP (System in Package)では、マイクロバンプと呼ばれる直径２００μｍ以下のバンプが用いられる。
しかし、バンプが小型化すると、バンプが搭載される接続端子（電極パッド）とバンプが接触する面積が小さくなる。その結果、接続端子とバンプの接合強度が低下し、集積回路チップ間（または、集積回路チップと基板の間）の接合強度が弱くなるという問題が生じる。
上記の問題を解決するために、本装置の一観点によれば、半導体装置の第一の面に形成された複数の突出部と、前記複数の突出部の上部に形成された第一接合部と、前記複数の突出部の側面に形成された第二接合部と、前記複数の突出部の間の前記第一の面に形成された複数の第三接合部とを有し、前記第一ないし第三接合部を介して他の半導体装置に接合される半導体装置が提供される。
本装置によれば、半導体装置と他の半導体装置（または基板）との接合強度が強くなる。
実施の形態１の半導体装置の平面図である。 図１のII-II線に沿った断面図である。 実施の形態１の半導体装置が接合される他の半導体装置の平面図である。 図３のIV-IV線に沿った断面図である。 半導体装置および半導体装置に接合された他の半導体装置を有するマルチチップ半導体装置の部分断面図である。 第一の半導体装置と接合材の接合強度を説明する断面図である。 突出部を有しない半導体装置とその表面に接する接合材の接合強度を説明する断面図である。 実施の形態１の半導体装置の製造方法を説明する平面図である。 実施の形態１の半導体装置の製造方法を説明する工程断面図である。 実施の形態１の半導体装置の製造方法を説明する工程断面図である。 実施の形態１の半導体装置の製造方法を説明する工程断面図である。 実施の形態１の半導体装置の製造方法を説明する工程断面図である。 実施の形態１の半導体装置の製造方法を説明する工程断面図である。 実施の形態１の半導体装置の製造方法を説明する工程断面図である。 突出部と、突出部を貫通する導電体を形成する別の製造方法を説明する工程断面図である。 突出部と、突出部を貫通する導電体を形成する別の製造方法を説明する工程断面図である。 突出部と、突出部を貫通する導電体を形成する別の製造方法を説明する工程断面図である。 突出部と、突出部を貫通する導電体を形成する別の製造方法を説明する工程断面図である。 実施の形態１の半導体装置の変形例の断面図である。 変形例が他の半導体装置に接合された状態の断面図である。 別の変形例の断面図である。 別の変形例の第二接合部の形成方法の一例を示す工程断面図である。 別の変形例の第二接合部の形成方法の一例を示す工程断面図である。 突出部のバリエーションを示す平面図である。 実施の形態２のマルチチップ半導体装置を説明する断面図である。 実施の形態２の集積回路チップの裏面近傍の部分拡大図である。 実施の形態２のマルチチップ半導体装置の変形例を説明する断面図である。 マルチチップ半導体装置（変形例）の接合部近傍の部分拡大図である。 実施の形態３のデバイスの部分断面図である。
以下、図面にしたがって本発明の実施の形態について説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されず、特許請求の範囲に記載された事項とその均等物まで及ぶものである。尚、図面が異なっても対応する部分には同一符号を付し、その説明を省略する。
（実施の形態１）
（１）構成
図１は、本実施の形態の半導体装置２の平面図である。図２は、図１のII-II線に沿った断面図である。尚、図２には、II-II線のうち矢印４で示される範囲の断面図が示されている。
図２に示すように、半導体装置２は、半導体基板（例えば、Ｓｉ基板）１０と、複数の突出部１２、第一接合部１４、第二接合部１６、および複数の第三接合部１８を有している。また、半導体装置２は、第一接合部１４に設けられた導電性の第一のバンプ２０および第三接続部１８に設けられた導電性の第二のバンプ２２を有している。第一および第二のバンプ２０,２２は、例えば、ＳｎＡg系鉛フリー半田バンプである。
図２に示すように、突出部１２は、半導体基板１０の表面（すなわち、半導体基板１０の第一の面１５）に形成されている。この突出部１２は、貫通孔を有する絶縁体である。貫通孔には、導電体１７が設けられている。
図２に示すように、貫通孔に設けられた導電体１７は、突出部１２を貫通した先で、半導体基板１０に設けられた端子１９に接している。この端子１９は、半導体装置２の内部回路（図示せず）に接続されてもよい。
第一接合部１４は、突出部１２の上部（例えば、突出部１２の頂上）に形成されている。この第一接合部１４は、導電体１７を介して、半導体基板１０の端子１９に接続されている。
第二接合部１６は、図２に示すように、突出部１２の側面に形成されている。図２に示す例では、第二接合部１６は、突出部１２の上部側（第１接合部１４に近い側）と下部側（第一の面１５に近い側）に分離されている。第二接合部１６の上側部分は、第一接合部１４に接している。一方、第二接合部１６の下側部分は、第三接合部１８に接している。
尚、後述するように、第二接合部１６は、突出部１２の上部側または下部側のいずれか一方だけに形成してもよい。また、図２には、第一接合部１４と第二接合部１６の境界が実線で示されているが、第一接合部１４と第二接合部１６は同じ導電膜から形成されてもよい。この場合には、第一接合部１４と第二接合部１６には、物理的な境界は存在しない。第三接合部１８と第二接合部１６の境界についても、同様である。また、他の図面についても同様である。
第三接合部１８は、突出部１２の間の第一の面１５に形成されている。第三接合部１８は、図２に示すように、半導体基板１０に設けられた端子２１に接続されている。この端子２１は、半導体装置２の内部回路（図示せず）に接続されてもよい。
第一ないし第三の接続部１４,１６,１８は、導電膜（例えば、金属膜）である。
図１は、前述のように半導体装置２の平面図であり、バンプ２０,２２を透視した状態の半導体装置２の表面（第一の面１５）である。半導体装置２の表面には、突出部１２が、第一の方向２４に第一のピッチＰ１で配置されている。同様に、半導体装置２の表面には、突出部１２が、第一の方向２４に直交する第二の方向２６に第二のピッチＰ２（好ましくは、第一のピッチＰ１に等しい）で配置されている。そして、突出部１２の間には、第三接合部１８が形成されている。
半導体装置２は、第一ないし第三接合部１４、１６、１８とバンプ２０、２２を介して他の半導体装置に接合される。
図３は、半導体装置２が接合される他の半導体装置２ａの平面図である。図４は、図３のIV-IV線に沿った断面図である。尚、図４は、VI-VI線のうち、矢印４aで示される範囲の断面図である。
他の半導体装置２ａの構成は、半導体装置２と略同じである。すなわち、図４に示すように、他の半導体装置２ａは、半導体基板１０ａを有している。更に、半導体装置２ａは、複数の突出部１２ａ、第一接合部１４ａ、第二接合部１６ａ、および複数の第三接合部１８ａを有している。
図４に示すように、突出部１２ａは、半導体基板１０ａの表面に形成されている。突出部１２ａは、貫通孔を有する絶縁体である。貫通孔には、突出部１２ａを貫通する導電体１７ａが設けられている。この導電体１７ａは、突出部１２ａを貫通し、半導体基板１０ａに設けられた端子１９ａに接している。
第一接合部１４ａは、突出部１２ａの上部（例えば、突出部１２ａの頂上）に形成されている。この第一接合部１４ａは、導電体１７ａを介して、半導体基板の端子１９ａに接続されている。
第二接合部１６ａは、図４に示すように、突出部１２ａの側面に形成されている。
一方、第三接合部１８ａは、突出部１２ａの間の第一の面１５ａに形成されている。図４に示すように、第三接合部１８ａは、半導体基板１０ａの端子２１ａに接続されている。
第一ないし第三の接続部１４ａ,１６ａ,１８ａは、導電膜（例えば、金属膜）である。
すなわち、他の半導体装置２ａの構成は、半導体装置２と略同じである。但し、第一接合部１４ａおよび第三接合部１８ａに、バンプは設けられていない。
図３に示すように、他の半導体装置２ａの表面には、突出部１２ａが、第一の方向２４に第一のピッチＰ１で配置されている。同様に、半導体装置２ａの表面には、突出部１２ａが、第一の方向２４に直交する第二の方向２６に第二のピッチＰ２（好ましくは、第一のピッチＰ１に等しい）で配置されている。そして、突出部１２ａの間には、第三接合部１８ａが形成されている。
図１及び３に示すように、他の半導体装置２ａ（図３）の突出部１２ａの位置は、半導体装置２（図１）の第三接合部１８の位置に対応している。同様に、半導体装置２の突出部１２の位置は、他の半導体装置２ａの第三接合部１８ａの位置に対応している。
半導体装置２の突出部１２および他の半導体装置２ａの突出部１２ａは、半導体基板１０,１０ａの表面に平行な所定の断面形状（例えば、四角形）および所定の寸法を有している。
従って、半導体装置２を他の半導体装置２ａに重ねると、半導体装置２の複数の突出部１２と他の半導体装置２ａの複数の突出部１２ａが嵌合する。この状態で、半導体装置２に所定の荷重を印加しながらバンプ２０,２２を加熱するとバンプ２０,２２が他の半導体装置２ａの接合部に接合して、半導体装置２と他の半導体装置２ａが接合される。
尚、半導体装置２の突出部１２の断面サイズは、他の半導体装置２ａの第三接合部１８ａのサイズより僅かに小さくなっている。同様に、他の半導体装置２ａの突出部１２ａの断面のサイズは、半導体装置２の第三接合部１８のサイズより僅かに小さくなっている。
図５は、半導体装置２（以下、第一の半導体装置と呼ぶ）および他の半導体装置２ａ（以下、第二の半導体装置と呼ぶ）を有するマルチチップ半導体装置２８の部分断面図である。
図５に示すように、マルチチップ半導体装置２８では、第一の半導体装置２の突出部１２の側面と、第二の半導体装置２ａの突出部１２ａの側面が対向している。また、第一の半導体装置２の第一接合部１４は、第二の半導体装置２ａの第三接合部１８ａに対向している。同様に、第二の半導体装置２ａの第一の接合部１４ａは、第一の半導体装置２の第三接合部１８に対向している。このように、マルチチップ半導体装置２８では、第一の半導体装置２の突出部１２と第二の半導体装置２ａの突出部１２ａが対向配置されている。
したがって、第一の半導体装置２の第二接合部１６と第二の半導体装置２ａの第二接合部１６ａは隣接している。この状態で、第一の半導体装置２と第二の半導体装置２ａは接合されている。
マルチチップ半導体装置２８は、例えば、パッケージ基板に搭載され、第二の半導体装置２ａの外周部に設けられた電極パッドとパッケージ基板の周囲に設けられたリードがボンディングワイヤで接続されている。この状態で、マルチチップ半導体装置２８は樹脂で封止されている。
尚、図２の半導体装置２には、第一接合部１４および第三接合部１８の上にバンプ２０,２２が設けられている。しかし、例えば、第一接合部１４の上だけにバンプを設けてもよい。その場合には、第二の半導体装置２ａの第三接合部１８ａの上にバンプが設けられる。
また、バンプの代わりに、導電性接着材（異方性の導電性接着材を含む）や金属粒子ペーストを接合部の上に設けてもよい。或いは、接合部にバンプ等の接合部材を設けずに、熱圧着により接合部を接合してもよい。
ところで、図５に示すように、第一の半導体装置２の第一接合部１４と第二の半導体装置２ａの第三接合部１８ａの間は、第一の接合材３０で満たされている。更に、第一の半導体装置２の第二接合部１６の上側部分（図５では、下側）と第二の半導体装置２ａの第二接合部１６ａの下側部分の間も、第一の接合材３０で満たされている。尚、第一の接合材３０は、第一のバンプ２０が加熱および加圧されて変形したものである。
従って、第一の半導体装置２と第一の接合材３０の接触面積は、第一接合部１４と第二接合部１６の上側部分（図５では、下側）の面積の和になる。このため、第一の半導体装置２と第一の接合材３０の接触面積は、第一接合部１４の面積より、第二接合部１６の上側部分の面積分大きくなる。その結果、第一の半導体装置２と第一の接合材３０の接合強度が強くなる。
同様に、第二の半導体装置２ａの第一接合部１４ａと第一の半導体装置２の第三接合部１８の間は、第二の接合材３２で満たされている。更に、第二の半導体装置２ａの第二接合部１６ａの上側部分と第一の半導体装置２の第二接合部１６の下側部分（図５では、上側）の間も、第二の接合材３２で満たされている。従って、第一の半導体装置２と第一の接合材３０の接合強度と同様、第一の半導体装置２と第二の接合材３２の接合強度も強くなる。
このように、第一の半導体装置２に対する、第一の接合材３０および第二の接合材３２の接合強度が強くなる。同様に、第二の半導体装置２ａに対する、第一の接合材３０および第二の接合材３２の接合強度も強くなる。
従って、本実施の形態のマルチチップ半導体装置２８によれば、第一の半導体装置２と第二の半導体装置２ａの接合強度が強くなる。
図６は、第一の半導体装置２と接合材３０,３２の接合強度を説明する断面図である。
接合部１４,１６,１８は、接合部１４,１６,１８以外の半導体基板１０の表面（例えば、ポリイミド膜）より接合材３０,３２と接合しやすい導電膜（例えば、金属膜）で形成されている。したがって、半導体装置２と接合材３０,３２は、接合部１４,１６,１８で接合する。
したがって、半導体装置２と第一の接合材３０の接合強度は、第一の接合材３０と接合部１４,１６,１８の接触面積に依存する。第二の接合材３２と半導体装置２の接合強度についても、同様である。
例えば、図６に示すように、第一接合部１４は、一辺Ａが１４０μｍの矩形であるとする。また、第三接合部１８の露出部は、一辺Ｂが１８０μｍの矩形であるとする。第二接合部１６の上側部分および下側部分の幅Ｃは、それぞれ２０μｍであるとする。
この場合の突出部１２一つあたりの、第一の半導体装置２と第一の接合材３０の接触面積は、略３０,８００μｍ２（＝１４０μｍ×１４０μｍ＋２０μｍ×１４０μ×４）になる。また、第一の半導体装置２と第二の接合材３２の接触面積は、略４６,８００μｍ２（＝１８０μｍ×１８０μｍ＋２０μｍ×１８０μ×４）になる。
図７は、突出部１２を有しない半導体装置２ｂとその表面に接する第三の接合材３４の接合強度を説明する断面図である。図７に示すように、第三の半導体装置２ｂの第三の接合材３４は、半導体装置２ｂの表面に設けられた電極パッド３６に接しているとする。尚、第三の半導体装置２ｂの表面は、電極パッド３６上の開口部を除き、ポリイミド膜などの絶縁膜３８で覆われているとする。第三の接合材３４は、第三の半導体装置２ｂが他の半導体装置に接合される際に、用いられるバンプである。
ところで、第一の半導体装置２（図６）では、第一接合部１４と第三接合部１８が交互に配置されている。そこで、第三の半導体装置２ｂ（図７）の電極パッド３６のピッチが第一の半導体装置２における第一接合部１４のピッチＰ１の半分（＝１６０μｍ）に等しいとして、第一の半導体装置２および第三の半導体装置２ｂの接合材に対する接合強度を比較する。
今、第三の半導体装置２ｂ（図７）では、第三の接合材３４が互いに接触しないように、絶縁膜３８の開口部の直径Ｄが、電極パッド３６のピッチ（＝１６０μｍ）より小さくなっている。
開口部の直径Ｄは、例えば１００μｍである。この場合、電極パッド３６と第三の接合材３４の接触面積は、７,８５０μｍ２（＝５０μｍ×５０μｍ×３.１４）になる。
従って、第一の半導体装置２の接合部と第一の接合材３０の接触面積（＝３０,８００μｍ２）は、電極パッド３６と第三の接合材３４の接触面積（＝７,８５０μｍ２）の４倍である。更に、第一の半導体装置２の接合部と第二の接合材３２の接触面積（＝４６,８００μｍ２）は、電極パッド３６と第三の接合材３４の接触面積（＝７,８５０μｍ２）の６倍である。
従って、第一の半導体装置２と接合材３０,３２の接合強度は、突出部１２を有さない第三の半導体装置２ｂと第三の接合材３４の接合強度の４倍以上になる。
ところで、接合強度が特に問題になるマイクロバンプの直径は、２００μｍ以下である。一方、第一の接合部１４は、その一辺が１０μｍ以上であれば容易に形成することができる。したがって、第一の接合部１４の面積は、１００μｍ２（＝１０μｍ×１０μｍ）以上４０,０００μｍ２（＝２００μｍ×２００μｍ）以下が好ましく、更に好ましくは４００μｍ２以上１０,０００μｍ２であり、最も好ましくは１,０００μｍ２以上４,０００μｍ２以下である。
（２）製造方法
図８は、半導体装置２の製造方法を説明する平面図である。図９乃至１４は、半導体装置２の製造方法を説明する工程断面図である。尚、図９乃至１４は、図８のix−ix線のうち、矢印４ｂに示す範囲における工程断面図である。
（i）端子の形成工程（図８、図９（ａ））
まず、半導体基板１０ａの表面（第一の面）に、図８および図９（ａ）に示すように、複数の端子１９,２１（外部端子）を形成する。半導体基板１０ａの表面には、例えば半導装置の内部回路（集積回路等）が設けられていている。
尚、複数の端子１９,２１は、図９（ａ）に示すように、第一の端子１９および第二の端子２１を有している。これら第一の端子１９および第二の端子２１は、第一の方向２４および第二の方向２６に交互に配置される。
本工程により、半導体基板１０ａの表面（第一の面）に、複数の端子１９,２１が形成される。
（ii）導電体の形成工程（図９（ｂ）〜図１０（ａ））
図９（ｂ）に示すように、半導体基板１０ａの表面に、例えばバリアメタル（例えば、Ｔｉ、Ｃｒ、Ｎｉ等の積層膜及び単層膜）４０を堆積する。その後、バリアメタル４０の上に、図９（ｃ）に示すように、レジスト膜４２ａを形成する。このレジスト膜４２ａに、第一の端子１９の中央部上のバリアメタル４０を露出させる開口部４４ａが設けられる。
次に、図９（ｄ）に示すように、バリアメタル４０をシード層として電解メッキにより、レジスト膜４２ａの開口部４４ａ内に、Ｎｉ膜（図示せず）を形成する。このＮｉ膜の上に、電解メッキにより柱状の導電体（Ｃｕピラー４６）を形成する。
Ｃｕピラーの形成後、図１０（ａ）に示すように、レジスト膜４２ａおよびバリアメタル４０（Ｃｕピラーで覆われた部分は除く）を除去する。
本工程により、半導体基板１０ａが有する複数の端子１９,２１のうち、第一の方向２４およ第二の方向２６に一つおきに配置された第一の端子１９上に柱状の導電体（Ｃｕピラー４６）が形成される。
（iii）突出部の形成工程（図１０（ｂ）〜（ｃ））
Ｃｕピラー４６が形成された半導体基板１０ａの表面に、例えばＳＯＤ（spin-on-dielectric）法により、絶縁膜４８ａを形成する（図１０（ｂ））。
その後、図１０（ｃ）に示すように、絶縁膜４８ａを、Ｃｕピラー４６を取り囲み、周辺の第二の端子２１に重ならない領域を残してエッチングする。これにより、Ｃｕピラー４６（柱状の導電体）を取り囲む突出部１２（柱状の絶縁体）が形成される。
（iv）第二接合部の下側部分および第三接合部の形成工程（図１１（ａ）〜（ｃ））
まず、半導体基板１０ａの表面、突出部１２の頂上、および突出部１２の側面を覆う導電膜５０ａ（例えば、Al膜）を形成する（図１１（ａ））。
その後、レジスト膜４２ｂを形成する（図１１（ｂ））。このレジスト膜４２ｂをマスクとして、ウエットエッチングにより、導電膜５０ａを除去する（図１１（ｃ））。
本工程により、第二接合部１６の下側部分１６ｕｎおよび第三接合部１８が形成される。
（v）第二接合部の上側部分および第一接合部の形成工程（図１２（ａ）〜図１４（ａ））
レジスト膜４２ｂの上に、突出部１２の頂上とその側面の一部を露出させるレジスト膜４２ｃを形成する（図１２（ａ））。
突出部１２の露出面（頂上および側面の一部）およびレジスト膜４２ｃの上に導電膜５０ｂ（例えば、Al膜）を堆積する（図１２（ｂ））。この導電膜５０ｂの上に、レジスト膜４２ｄを形成する（図１２（ｃ））。
その後、レジスト膜４２ｄに、開口部４４ｂを形成する。図１３（ａ）に示すように、開口部４４ｂは突出部１２の間に設けられる。この時、突出部側面の導電膜５０ｂは、露出しないようにする。
次に、開口部４４ｂの底に露出した導電膜５０ｂをエッチングする（図１３（ｂ））。その後、レジスト膜４２ｂ〜４２ｄを除去する（図１４（ａ））。
以上により、第二接合部１６の上側部分１６ｕｐおよび第一接合部１４が形成される。
上記「（iv）第二接合部の下側部分および第三接合部の形成工程」および本工程により、突出部１２（柱状の絶縁体）の上部、その側面、および突出部１２の間に導電性の接合部１４、１６、１８が形成される。
（vi）バンプの形成工程（図１４（ｂ））
図１４（ｂ）に示すように、第一接合部１４および第三接合部１８に、メッキとリフロー処理によりバンプ２０,２２を形成する。
上述の（i）〜（vi）の工程はウエハ単位で行い、バンプ２０、２２の形成後、ウエハから分割して、半導体装置２を形成する。
図１５及び１６は、突出部１２と、突出部１２を貫通する導電体５６ａを形成する別の製造方法を説明する工程断面図である。
まず、上記「（i）端子の形成工程」によって複数の端子１９,２１が形成された半導体基板１０ａ（図１５（ａ））の表面に、例えばＳＯＤ（spin-on-dielectric）法により、絶縁膜４８ａを形成する（図１５（ｂ））。
この絶縁膜４８ａを部分的にエッチングして、複数の端子１９,２１のうち、第一の方向２４および第二の方向２６に一つおき配置された第一の端子１９上に、貫通孔５２を有する突出部１２（柱状の絶縁体）を形成する（図１５（ｃ））。
次に、この突出部１２の間に、レジスト膜４２ｄを形成する。このレジスト膜４２ｄ、突出部１２の上、および貫通孔５２の内部に導電膜５０ｃを堆積する（図１６（ａ））。その後、突出部１２の上およびレジスト膜４２ｄの上の導電膜５０ｃを除去し、更にレジスト膜４２ｄを除去する（図１６（ｂ））。
以上の工程（図１５及び１６）により、突出部１２と、突出部１２を貫通する導電体５６ａが形成される。その後、上記「（iv）第二接合部の下側部分および第三接合部の形成工程」以降の工程が実施されることで、半導体装置２が形成される。
図１７及び１８は、突出部１２と、突出部１２を貫通する導電体５６ｂを形成する別の製造方法を説明する工程断面図である。
まず、上記「（i）端子の形成工程」によって複数の端子１９,２１が形成された半導体基板１０ａ（図１７（ａ））の表面に、例えばＰ−ＣＶＤ（plasma chemical vapor deposition）法により、絶縁膜４８ｂを形成する（図１７（ｂ））。
次に、第一の端子１９の上側にこの絶縁膜４８ｂを貫通するビアホール５５を形成し、このビアホールにダマシン法により導電体５６ｂを形成する。更に、導電体５６ｂに接する導電性のパッド５８を、絶縁膜４８ｂの上に形成する（図１７（ｃ））。その後、上記工程を所定の回数繰り返す。但し、最後の工程では、導電性パッド５８は形成しない。
すると、図１８（ａ）に示すように、第一の端子１９の上方にビアホール５５（貫通孔）が設けられた絶縁膜４８ｂ、このビアホールに充填された導電体５６ｂ、および絶縁膜４８ｂ上に設けられた導電性パッド５８を有する複数の導電体埋め込み層６０が、半導体基板１０ａの表面に積層される（図１８（ａ））。但し、図１８（ａ）に示すように、最上層の導電体埋め込み層には、導電性パッド５８は設けられない。
その後、複数の導電体埋め込み層６０をエッチングして、導電体５６ｂおよび導電性パッド５８を取り囲む突出部１２を形成する（図１８（ｂ））。このエッチングにより、突出部１２を貫通する導電体５６ｃが形成される。
以上の工程により、突出部１２、および突出部１２を貫通する導電体５６ｃが形成される。その後、上記「（iv）第二接合部の下側部分および第三接合部の形成工程」以降の工程が実施されることで、半導体装置２が形成される。
（３）変形例
図１９は、半導体装置２の変形例２ｃの断面図である。図２０は、変形例２ｃが他の半導体装置２ｄに接合された状態の断面図である。
図２に示す半導体装置２の第二接合部１６は、上部側と下部側に分離されている。一方、図１９に示す変形例２ｃの第二接合部１６Ａは分離しておらず、第一接合部１４に接している。
このように、変形例２ｃでは、突出部１２の側面の下部側には、第二接合部１６Ａは設けられていない。しかし、図２０に示すように、突出部側面の上部側（図２０では、下側）の第二接合部１６Ａに第一の接合材３０Ａが這い上がって密着するので、第一の接合材３０Ａと変形例２ｃの接触面積は増加する。このため、変形例２ｃと第一の接合材３０Ａの接合強度が強くなる。その結果、変形例２ｃと他の半導体装置２ｄの接合強度が強くなる。
図２１は、半導体装置２の別の変形例２ｅの断面図である。図２１に示す変形例２ｅの第二接合部１６Ｂも分離しておらず、第三接合部１８に接している。
すなわち、変形例２ｅでは、突出部１２の側面の上部側に第二接合部１６Ｂは設けていない。しかし、他の半導体装置と接合すると、突出部１２の側面の下部側に設けられた第二接合部１６Ｂに接合材（バンプ２２）が密着するので、変形例２ｅと接合材の接触面積が増加する。このため、変形例２ｅと接合材の接合強度が強くなる。その結果、変形例２ｅと他の半導体装置の接合強度が強くなる。
変形例２ｅの第二接合部１６Ｂは、突出部１２の側面に形成された導電膜を、側面上部で部分的にエッチングすることで形成される。このような側面上部におけるエッチングには、突出部１２の側面上部に開口部を有するレジスト膜が用いられる。しかし、リソグラフィ技術によって、レジスト膜の側面にこのような開口部を形成することは容易ではない。
図２２及び２３は、図２１に示す変形例２ｅの第二接合部１６Ｂの形成方法の一例を示す工程断面図である。
まず、図１１（ａ）を参照して説明した導電膜形成工程により、突出部１２の頂上、突出部１２の側面、および突出部１２の間に導電膜５０ａ（例えば、Al膜）を形成する（図２２（ａ））。
次に、メタルマスク６２ａの開口部６４ａから突出部１２の間にレジスト液を注入して、突出部１２の下部を覆うレジスト４２ｅを形成する（図２２（ｂ））。この時、半導体基板１０ａの表面も、レジスト膜４２ｅで覆われる。
更に、図２３（ａ）に示すように、別のメタルマスク６２ｂの開口部から突出部１２の頂上にレジスト液を注入して、突出部１２の頂上を覆うレジスト膜４２ｆを形成する。
以上の工程により、図２３（ｂ）に示すように、突出部１２の側面上部だけを露出させるレジスト膜４２ｅ,４２ｆが形成される。
その後、レジスト膜から露出した導電膜５０ａをエッチングにて除去する。これにより、図２１に示す第二接合部１６Ｂを形成できる。
図２４は、半導体装置表面の上方から見た突出部１２の形状のバリエーションを示す平面図である。図２４には、半導体装置２に接合される他の半導体装置２ａの突出部１２ａも示されている。
図１及び２を参照して説明した突出部１２の断面形状（半導体基板１０に平行な断面の形状）は四角形である（図２４（ａ））。しかし、突出部１２の断面形状は、他の形であってもよい。例えば、突出部１２の断面形状は、８角形、１０角形、１２角形、または円形であってもよい。
突出部１２の断面形状が４角形や８角形の場合（図２４（ａ）及び（ｂ））、断面の一辺に沿った広い領域６８ａで、半導体装置２の突出部１２と他の半導体装置２ａの突出部１２ａが近接する。一方、突出部１２の断面形状が１０角形（図２４（ｃ））や円形（図２４（ｄ））の場合、半導体装置２の突出部１２と他の半導体装置２ａの突出部１２ａは、極狭い領域６８ｂでのみ近接する。このように、極狭い領域６８ｂで突出部同士が近接する場合も極狭い領域６８ｂの第二接合部に接合材が這い上がり、半導体装置２と他の半導体装置２ａの接合強度は強化される。
尚、突出部同士が広い領域６８ａおよび狭い領域６８ｂのいずれで近接しても、半導体装置２の第二接合部（突出部側面の接合部）と他の半導体装置２ａの第二接合部の間に、別の接合部は介在しない。すなわち、半導体装置２と他の半導体装置２ａが接合されると、半導体装置２の第二接合部と他の半導体装置２ａの接合部は隣接する。
また、図２４（ｅ）に示すように、半導体装置２の突出部１２と他の半導体装置２ａの突出部１２ａの断面形状は異なってもよい。
（実施の形態２）
図２５は、本実施の形態のマルチチップ半導体装置２８ａを説明する断面図である。尚、実施の形態１と共通する部分については、説明を省略する。
本実施の形態のマルチチップ半導体装置２８ａは、図２５（ａ）に示すように、第一の半導体装置２および第二の半導体装置２ｆを有している。第一の半導体装置２は、実施の形態１で説明した半導体装置２である。一方、第二の半導体装置２ｆは、集積回路等の内部回路が表面に設けられた半導体基板１０ｂを有している。
図２６は、この半導体基板１０ｂの裏面近傍の部分拡大図である。半導体基板１０ｂの裏面には、半導体装置２（図２）の表面と同様に、複数の突出部１２ｂおよび第一ないし第三接合部１４ｂ,１６ｂ,１８ｂが設けられている。
そして、第一接合部１４ｂは、半導体基板１０ｂを貫通するビアホール（以下、基板貫通ビアホールと呼ぶ）に設けられた導電体５４ａおよび突出部１２ｂを貫通する導電体１７を介して、第二の半導体装置２ｆの内部回路に接続されている。
更に、突出部１２ｂの間に設けられた第三接合部１８ｂは、基板貫通ビアホールに設けられた導電体５４ｂを介して、第二の半導体装置２ｆの内部回路に接続されている。
図２５（ｂ）には、第一の半導体装置２と第二の半導体装置２ｆが接合されたマルチチップ半導体装置２８ａの断面が示されている。第一の半導体装置２と第二の半導体装置２ｆは、実施の形態１のマルチチップ半導体装置２８と同様、第一ないし第三接合部１４ｂ,１６ｂ,１８ｂで接合材を介して接合されている。
図２５（ｃ）には、マルチチップ半導体装置２８ａが、パッケージ基板７０に搭載された状態が示されている。マルチチップ半導体装置２８ａは、図２５（ｃ）に示すように、第二の半導体装置２ｆの表面に設けられたバンプ７２によりパッケージ基板７０に接合される。パッケージ基板７０の裏面には、例えばボールグリッドアレイ（図示せず）が設けている。第二の半導体装置２ｆは、パッケージ基板７０を貫通する導電体を介して、このボールグリッドアレイに接続されている。
図２７は、マルチチップ半導体装置２８ａの変形例２８ｂを説明する断面図である。変形例２８ｂは、図２７（ａ）に示すように、第三の半導体装置２ｇおよび第四の半導体装置７４を有している。
第三の半導体装置２ｇは、実施の形態１の半導体装置２と異なり、第三接合部１８を有していない。その他の構成は、実施の形態１の半導体装置２と略同じである。
第四の半導体装置７４は、第二の半導体装置２ｆと異なり、突出部１２ｂ、第一接合部１４ｂ、第二接合部１６ｂ、および第三接合部１８ｂを有していない。その他の構成は、第二の半導体装置２ｆと略同じである。
図２７（ｂ）には、第三の半導体装置２ｇと第四の半導体装置７４が接合されたマルチチップ半導体装置２８ｂの断面が示されている。図２８は、マルチチップ半導体装置２８ｂの接合部近傍の部分拡大図である。図２７（ｂ）および図２８に示すように、第三の半導体装置２ｇの突出部１２は、第四の半導体装置７４のシリコン貫通ビアホール５５ａに嵌合される。そして、第三の半導体装置２ｇの第一接合部１４ｃが、基板貫通ビアホール５５ａに設けられた導電体５４ａに接合材３０ａ（第一接合部に設けられたバンプ２０）により接合される。
図２７（ｃ）には、マルチチップ半導体装置２８ｂが、パッケージ基板７０に搭載された状態が示されている。マルチチップ半導体装置２８ｂは、第四の半導体装置７４の表面に設けられたバンプ７２によりパッケージ基板７０に接合される。
尚、第三の半導体装置２ｇは、例えば実施の形態１の半導体装置２の製造方法において、バンプ２０の形成前に、突出部１２の間の導電膜５０ａを除去することで形成される。すなわち、第三の半導体装置２ｇの製造方法では、突出部１２（柱状の絶縁体）の上部および側面に第１接合部と第２接合部（導電性の接合部）を形成する。
（実施の形態３）
図２９は、本実施の形態のデバイス７６の部分断面図である。
デバイス７６は、例えば図２９に示すように、実施の形態１の半導体装置２（図２）および基板７８を有している。尚、半導体装置２の突出部１２は、以下、第一突出部と呼ばれる。
基板７８は、平坦基板８０と、平坦基板８０の表面（第一の面）に形成された複数の第二突出部１２Ａを有している。基板７８は、更に、複数の第二突出部１２Ａの上部に形成された第四接合部１４Ａと、複数の第二突出部１２Ａの側面に形成された第五接合部１６Ａと、複数の第二突出部１２Ａの間の平坦基板８０の表面に形成された複数の第六接合部１８Ａとを有している。
また、基板７８は、例えば、平坦基板８０の裏面に配置されたボールグリッドアレイ８２およびボールグリッドアレイ８２に接続された貫通導電体８４を有している。ここで、平坦基板８０は、例えばパッケージ基板やシリコンインターポーザである。
そして、デバイス７６では、半導体装置２と基板７８が、側面で対向配置された複数の第一突出部１２と複数の第二突出部１２Ａの第二接合部１６と第五接合部１６Ａとが隣接した状態で接合されている。
従って、本実施の形態のデバイス７６でも、図５を参照して説明したマルチチップ半導体装置２８と同様、半導体装置２と基板８０の接合強度が強くなる。
以上の実施の形態１〜３に関し、更に以下の付記を開示する。
(付記１)
半導体装置の第一の面に形成された複数の突出部と、
前記複数の突出部の上部に形成された第一接合部と、
前記複数の突出部の側面に形成された第二接合部と、
前記複数の突出部の間の前記第一の面に形成された複数の第三接合部とを有し、
前記第一ないし第三接合部を介して他の半導体装置に接合される
ことを特徴とする半導体装置。
(付記２)
前記第二接合部は、前記複数の突出部の上部側と下部側に分離されている
ことを特徴とする付記１記載の半導体装置。
(付記３)
前記複数の突出部は、絶縁体であり、
前記絶縁体を貫通する導電体を介して前記第一接合部が前記半導体装置の内部回路と接続されている
ことを特徴とする付記１記載の半導体装置。
(付記４)
前記第一接合部の上に形成された突起電極を介して、前記他の半導体装置に接合される
ことを特徴とする付記１記載の半導体装置。
(付記５)
半導体装置の第一の面に形成された複数の突出部と、前記複数の突出部の上部に形成された第一接合部と、前記複数の突出部の側面に形成された第二接合部と、前記複数の突出部の間の前記第一の面に形成された複数の第三接合部とを有する第一及び第二の半導体装置を備え、
前記第一及び第二の半導体装置が、対向配置された前記複数の突出部の前記第二接合部が隣接した状態で接合される
ことを特徴とするマルチチップ半導体装置。
(付記６)
前記第二の半導体装置の前記第三接合部は、基板貫通ビアホールに設けられた導電体を介して前記第二の半導体装置の内部回路に接続されている
ことを特徴とする付記５記載のマルチチップ半導体装置。
(付記７)
半導体装置の第一の面に形成された複数の第一突出部と、前記複数の第一突出部の上部に形成された第一接合部と、前記複数の第一突出部の側面に形成された第二接合部と、前記複数の第一突出部の間の前記第一の面に形成された第三接合部とを有する半導体装置と、
基板の第二の面に形成された複数の第二突出部と、前記複数の第二突出部の上部に形成された第四接合部と、前記複数の第二突出部の側面に形成された第五接合部と、前記複数の第二突出部の間の前記第二の面に形成された複数の第六接合部とを有する基板とを有し、
前記半導体装置と前記基板が、対向配置された前記複数の第一突出部と前記複数の第二突出部の前記第二接合部と前記第五接合部とが隣接した状態で接合されている
ことを特徴とするデバイス。
(付記８)
半導体装置の第一の面に複数の端子を形成する工程と、
前記複数の端子のうち、第一の方向および前記第一の方向と直交する第二の方向に一つおきに配置された端子上に柱状の導電体を形成する工程と、
前記柱状の導電体を取り囲む柱状の絶縁体を形成する工程と、
前記柱状の絶縁体の上部および側面に導電性の接合部を形成する工程とを有する
ことを特徴とする半導体装置の製造方法。
(付記９)
半導体装置の第一の面に複数の端子を形成する工程と、
前記複数の端子のうち、第一の方向および前記第一の方向と直交する第二の方向に一つおき配置された端子上に貫通孔を有する柱状の絶縁体を形成する工程と、
前記貫通孔に導電体を設ける工程と、
前記柱状の絶縁体の上部および側面に導電性の接合部を形成する工程とを有する
ことを特徴とする半導体装置の製造方法。
(付記１０)
半導体装置の第一の面に複数の端子を形成する工程と、
前記複数の端子のうち第一の方向および前記第一の方向と直交する第二の方向に一つおき配置された端子の上方に貫通孔が設けられた絶縁膜、前記貫通孔に設けられた導電体を有する複数の導電体埋め込み層を、前記第一の面に積層する工程と、
前記複数の導電体埋め込み層をエッチングして、前記導電体および導電性パッドを取り囲む柱状の絶縁体を形成する工程と、
前記柱状の絶縁体の上部および側面に導電性の接合部を形成する工程とを有する
ことを特徴とする半導体装置の製造方法。
（付記１１）
半導体装置の第一の面に形成された複数の突出部と、
前記複数の突出部の上部に形成された第一接合部と、
前記複数の突出部の側面に形成された第二接合部と、
前記第一および第二接合部を介して他の半導体装置に接合される
ことを特徴とする半導体装置。
２・・・半導体装置
１０・・・集積回路チップ
１２・・・突出部
１４・・・第一接合部
１６・・・第二接合部
１８・・・第三接合部
２８・・・マルチチップ半導体装置
４６・・・Ｃｕピラー
５２・・・貫通孔
５４・・・導電体
６０・・・導電体埋め込み層
７６・・・デバイス
７８・・・基板

Claims (10)

  1. 半導体装置の第一の面に形成された複数の突出部と、
    前記複数の突出部の上部に形成された導電性の第一接合部と、
    前記複数の突出部の側面に上部側と下部側に分離して形成された導電性の第二接合部と、
    前記複数の突出部の間の前記第一の面に形成された導電性の複数の第三接合部とを有し、
    前記第一ないし第三接合部を介して他の半導体装置に接合される
    ことを特徴とする半導体装置。
  2. 前記第二接合部の上部側の各々は前記第一接合部の各々に接続され、前記第二接合部の下部側の各々は前記複数の第三接合部の少なくとも一つに接続される
    ことを特徴とする請求項１記載の半導体装置。
  3. 前記複数の突出部は、絶縁体であり、
    前記絶縁体を貫通する導電体を介して前記第一接合部が前記半導体装置の内部回路と接続されている
    ことを特徴とする請求項１記載の半導体装置。
  4. 前記第一接合部の上に形成された突起電極を介して、前記他の半導体装置に接合される
    ことを特徴とする請求項１記載の半導体装置。
  5. 半導体装置の第一の面に形成された複数の突出部と、前記複数の突出部の上部に形成された導電性の第一接合部と前記複数の突出部の側面に上部側と下部側に分離して形成された導電性の第二接合部と、前記複数の突出部の間の前記第一の面に形成された導電性の複数の第三接合部とを有する第一及び第二の半導体装置を備え、
    前記第一及び第二の半導体装置が、対向配置された前記複数の突出部の前記第二接合部が隣接した状態で接合される
    ことを特徴とするマルチチップ半導体装置。
  6. 前記第二の半導体装置の前記第三接合部は、基板貫通ビアホールに設けられた導電体を介して前記第二の半導体装置の内部回路に接続されている
    ことを特徴とする請求項５記載のマルチチップ半導体装置。
  7. 半導体装置の第一の面に形成された複数の第一突出部と、前記複数の第一突出部の上部に形成された導電性の第一接合部と、前記複数の第一突出部の側面に上部側と下部側に分離して形成された導電性の第二接合部と、前記複数の第一突出部の間の前記半導体装置の前記第一の面に形成された導電性の複数の第三接合部とを有する半導体装置と、
    基板の第二の面に形成された複数の第二突出部と、前記複数の第二突出部の上部に形成された第四接合部と、前記複数の第二突出部の側面に上部側と下部側に分離して形成された導電性の第五接合部と、前記複数の第二突出部の間の前記基板の前記第二の面に形成された複数の第六接合部とを有する基板とを有し、
    前記半導体装置と前記基板が、対向配置された前記複数の第一突出部と前記複数の第二突出部の前記第二接合部と前記第五接合部とが隣接した状態で接合されている
    ことを特徴とするデバイス。
  8. 半導体装置の第一の面に、第一の方向および前記第一の方向とは異なる第二の方向に交互に配置された第一の端子と第二の端子とを形成する工程と、
    前記第一の端子上に柱状の導電体を形成する工程と、
    前記柱状の導電体の側面を取り囲み前記柱状の導電体の上部を露出させる柱状の絶縁体を形成する工程と、
    前記柱状の絶縁体の上部上の導電性の第一接合部と、前記柱状の絶縁体の側面の上部側と下部側に分離した導電性の第二接合部と、前記第二の端子に接続された前記第一の面上の導電性の第三接合部とを形成する工程とを有する
    ことを特徴とする半導体装置の製造方法。
  9. 半導体装置の第一の面に、第一の方向および前記第一の方向とは異なる第二の方向に交互に配置された第一の端子と第二の端子とを形成する工程と、
    前記第一の端子上に貫通孔を有する柱状の絶縁体を形成する工程と、
    前記貫通孔に導電体を設ける工程と、
    前記柱状の絶縁体の上部上の導電性の第一接合部と、前記柱状の絶縁体の側面の上部側と下部側に分離した導電性の第二接合部と、前記第二の端子に接続された前記第一の面上の導電性の第三接合部とを形成する工程とを有する
    ことを特徴とする半導体装置の製造方法。
  10. 半導体装置の第一の面に、第一の方向および前記第一の方向とは異なる第二の方向に交互に配置された第一の端子と第二の端子とを形成する工程と、
    前記第一の端子の上方に貫通孔が設けられた絶縁膜と、前記貫通孔に設けられた導電体と、前記絶縁膜上に設けられ前記導電体に接続された導電性パッドとを有する複数の導電体埋め込み層を、前記第一の面に積層する工程と、
    前記複数の導電体埋め込み層をエッチングして、前記導電体および前記導電性パッドを取り囲む柱状の絶縁体を形成する工程と、
    前記柱状の絶縁体の上部上の導電性の第一接合部と、前記柱状の絶縁体の側面の上部側と下部側に分離した導電性の第二接合部と、前記第二の端子に接続された前記第一の面上の導電性の第三接合部とを形成する工程とを有する
    ことを特徴とする半導体装置の製造方法。
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