CN108231716B - 封装结构及其制造方法 - Google Patents

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Abstract

一种芯片封装结构，其包括第一重布线路以及第二重布线路。第一重布线路具有多个第一顶部导电接垫以及多个第一底部导电接垫。第一底部导电接垫的布局密度大于第一顶部导电接垫的布局密度。第二重布线路位于第一重布线路上且电性连接至第一重布线路。第二重布线路具有多个第二顶部导电接垫以及多个第二底部导电接垫。第二底部导电接垫的布局密度大于第二顶部导电接垫的布局密度。各第二底部导电接垫直接耦接至对应的第一顶部导电接垫。一种封装结构的制造方法也被提出。

Description

封装结构及其制造方法
技术领域
本发明是涉及一种封装结构，且特别涉及一种具有铜与铜直接接合结构的封装结构。
背景技术
一般而言，以美国专利公开号US 9,431,335 B2为例，用于集成电路（integratedcircuit；IC）的封装结构包括位于顶部重布线路层以及底部重布线路层之间的模封材料，多个部分嵌入至模封材料中的金属柱，各个金属柱具有顶端以及底端，顶端连接到顶部重布线路层内对应的金属接垫，且底端连接到底部重布线路层内对应的金属接垫。芯片设置在底部重布线路层内的多个底部金属接垫的底侧上，底胶填充在芯片以及多个底部金属接垫之间的间隙中，且多个焊球位于多个顶部金属接垫的顶侧上。上述现有技术的缺点是在封装结构中，铜柱占据了相当大的厚度。因此，如何在封装结构微型化的同时还能够维持工艺的简单性实为本领域的技术人员的一大挑战。
发明内容
本发明提供一种封装结构及其制造方法，其可以使封装结构小型化，同时维持工艺的简单性。
本发明提供一种芯片封装结构，其包括第一重布线路以及第二重布线路。第一重布线路具有多个第一顶部导电接垫以及多个第一底部导电接垫。第一底部导电接垫的布局密度大于第一顶部导电接垫的布局密度。第二重布线路位于第一重布线路上且电性连接至第一重布线路。第二重布线路具有多个第二顶部导电接垫以及多个第二底部导电接垫。第二底部导电接垫的布局密度大于第二顶部导电接垫的布局密度。各第二底部导电接垫直接耦接至对应的第一顶部导电接垫。
本发明提供一种封装结构的制造方法。本方法包括以下步骤：提供第一重布线路，第一重布线路具有多个第一顶部导电接垫以及多个第一底部导电接垫，第一底部导电接垫的布局密度大于第一顶部导电接垫的布局密度；提供第二重布线路，第二重布线路具有多个第二顶部导电接垫以及多个第二底部导电接垫，第二底部导电接垫的布局密度大于第二顶部导电接垫的布局密度；第一重布线路的第一顶部导电接垫接合至第二重布线路的第二底部导电接垫。
基于上述，上述的封装结构可以比一般的封装结构更薄，因为第一重布线路直接接合至第二重布线路，而不会在其之间形成导电柱。因此，可以使封装结构小型化，同时维持工艺的简单性。
为了让本发明的上述特征和优点能更明显易懂，下文特别列举实施例，并结合附图作详细说明如下。
附图说明
图1A至图1E是根据本发明一实施例的封装结构的制造方法的剖面示意图。
图2A至图2E是根据本发明不同实施例对应于图1A的接合区的剖面示意图。
符号说明
10：封装结构
11：第一图案化导电层
12：第一介电层
12a：顶面
12b：底面
13：第一导通孔
15：电子元件
15a：表面
21：第二图案化导电层
22：第二介电层
22a：顶面
22b：底面
23：第二导通孔
111：第一顶部导电接垫
111a：第一杂质
111b：第二杂质
112：第一底部导电接垫
112b：底面
152：底胶
153：导电连接件
211：第二顶部导电接垫
212：第二底部导电接垫
212a：第三杂质
212b：底面
222：开口
223：导电端子
252：接合层
BA：预接合区
BI：接合界面
D：距离
G：间隙
P1、P2、P3、P4：间距
RDC1：第一重布线路
RDC2：第二重布线路。
具体实施方式
图1A至图1E是根据本发明一实施例的电子封装的制造方法的剖面示意图。请参照图1A，提供第一重布线路RDC1。提供第二重布线路RDC2。第一重布线路RDC1以及第二重布线路RDC2的形成顺序在本发明中并不加以限制。在一些实施例中，第一重布线路RDC1具有多个第一顶部导电接垫111以及多个第一底部导电接垫112。第一底部导电接垫112的布局密度（layout density）大于第一顶部导电接垫111的布局密度。举例来说，相邻的第一顶部导电接垫111之间的间距（pitch）P1可以大于相邻的第一底部导电接垫112之间的间距P2。在一些实施例中，第一重布线路RDC1具有多个第一图案化导电层11以及多个第一导通孔13，且第一导通孔13电性耦接至第一图案化导电层11。在一些其他实施例中，第一重布线路RDC1具有与第一图案化导电层11交替地重叠的多个第一介电层12。
举例来说，第一底部导电接垫112可以形成在临时载板（未示出）上。接下来，最底部的第一介电层12可以形成在第一底部导电接垫112上方。然后，例如通过光刻（photolithography）以及蚀刻工艺，以移除最底部的第一介电层12的一部分，以形成多个开口，而开口暴露至少部分的第一底部导电接垫112。在一些其他实施例中，第一介电层12可以在第一底部导电接垫112之前形成。第一底部导电接垫112以及第一介电层12的形成顺序在本发明中并不加以限制。之后，第一导通孔13可以填充至最底部的第一介电层12的开口中，且第一图案化导电层11电性耦接至形成在最底部的第一介电层12上的第一导通孔13。
在一些实施例中，上述的步骤可以重复多次，以形成电路设计所需的多层（multi-layered）第一重布线路RDC1。举例来说，最顶部的第一介电层12可以形成在第一图案化导电层11上方，且移除最顶部的第一介电层12的一部分，以形成多个开口，而开口暴露至少部分的第一图案化导电层11。接着，第一导通孔13可以填充至最顶部的第一介电层12的开口中，且第一顶部导电接垫111可以形成在第一导通孔13上以及在最顶部的第一介电层12的一顶面12a上。在形成第一顶部导电接垫111之后，可以移除临时载板，以暴露出第一介电层12中最底部的第一介电层12的一底面12b，且最底部的第一介电层12的底面12b面离最顶部的第一介电层12的顶面12a。如此一来，第一顶部导电接垫111可以从最顶部的第一介电层12的顶面12a突出，以作为进一步地电性连接。最底部的第一介电层12的底面12b可以与第一底部导电接垫112的一底面112b共面（coplanar），且第一底部导电接垫112的底面112b面离第二重布线路RDC2。
第二重布线路RDC2具有多个第二顶部导电接垫211以及多个第二底部导电接垫212。第二底部导电接垫212的布局密度大于第二顶部导电接垫211的布局密度。举例来说，相邻的第二顶部导电接垫211之间的间距P3可以大于相邻的第二底部导电接垫212之间的间距P4，且间距P4可以等于相邻的第一顶部导电接垫111之间的间距P1。在一些其他实施例中，间距P3可以大于相邻的第一顶部导电接垫111之间的间距P1。然而，间距（例如：间距P1至间距P4）可以视设计需求而进行调整，在本发明并不加以限制。第二重布线路RDC2具有多个第二图案化导电层21以及多个第二导通孔23，且第二导通孔23电性耦接至第二图案化导电层21。在一些其他实施例中，第二重布线路RDC2具有与第二图案化导电层21交替地重叠的多个第二介电层22。第二重布线路RDC2的形成方式可以与第一重布线路RDC1的形成方式类似，因而在此不再赘述。
举例来说，最顶部的第二介电层22具有一顶面22a，最底部的第二介电层22具有底面22b，且最底部的第二介电层22的底面22b面离最顶部的第二介电层22的顶面22a。在一些实施例中，最底部的第二介电层22的一底面22b可以与第二底部导电接垫212的一底面212b共面，且第二底部导电接垫212的底面212b面向第一重布线路RDC1。在形成第一重布线路RDC1以及第二重布线路RDC2之后，将第二重布线路RDC2设置在第一重布线路RDC1上，以使第二底部导电接垫212与第一顶部导电接垫111朝向彼此面对，以形成如图1A所示的预接合区BA。有关预接合区BA的细节将在其他实施例中描述。
请参照图1B，第一重布线路RDC1的第一顶部导电接垫111与第二重布线路RDC2的第二底部导电接垫212彼此接合且电性连接。举例来说，第二底部导电接垫212的底面212b可以与对应的第一顶部导电接垫111对准。在预定温度、压力以及气氛之下，在第二底部导电接垫212和对应的第一顶部导电接垫111之间的接合界面BI中，对于每对接合的导电接垫（例如：第二底部导电接垫212和对应的第一顶部导电接垫111）会由于表面扩散而产生金属接合。因此，在第二底部导电接垫212以及对应的第一顶部导电接垫111之间可以不使用焊料或类似物。在一些实施例中，对于每对接合的导电接垫，第二底部导电接垫212的面积可以大于对应的第一顶部导电接垫111的面积，且在接合界面BI中，对应的第一顶部导电接垫111可以部分覆盖第二底部导电接垫212。
在一些实施例中，在将第一重布线路RDC1的第一顶部导电接垫111与第二重布线路RDC2的第二底部导电接垫212接合之后，可以在第一重布线路RDC1中最顶部的第一介电层12与第二重布线路RDC2中最底部的第二介电层22之间形成间隙G。举例来说，最顶部的第一介电层12的顶面12a与最底部的第二介电层22的底面22b之间的间隙G具有距离D。在一些实施例中，间隙G的距离D可以等于第一重布线路RDC1的第一顶部导电接垫111的厚度。
在一些实施例中，在将第一重布线路RDC1的第一顶部导电接垫111与第二重布线路RDC2的第二底部导电接垫212接合之后，可以在第一顶部导电接垫111与对应的第二底部导电接垫212之间形成一接合界面BI。举例来说，接合界面BI可以是铜对铜的金属接合。在一些其他实施例中，在将第一重布线路RDC1的第一顶部导电接垫111与第二重布线路RDC2的第二底部导电接垫212接合之前，可以将杂质掺杂到至少一个第一顶部导电接垫111或至少一个第二底部导电接垫212。细节将在其他实施例中描述。
请参照图1C，在将第一重布线路RDC1的第一顶部导电接垫111与第二重布线路RDC2的第二底部导电接垫212接合之后，可以在最顶部的第二介电层22形成多个开口222，开口222暴露出至少部分的第二顶部导电接垫211，以用于进一步地电性连接。
请参照图1D，可以在与第一重布线路RDC1相对的第二重布线路RDC2上形成多个导电端子223。举例来说，可以通过使用植球工艺（ball placement process）、电镀工艺或其他合适的工艺，以在最顶部的第二介电层22的开口222中形成导电端子223。导电端子223可以包括导电柱、导电凸块或上述之组合。然而，本发明不限于此。导电端子223可以根据设计上的需求而具有其他可能的形式以及形状。此外，可以选择性地进行焊接工艺（solderingprocess）以及回焊工艺（reflowing process），以提升导电端子223与第二重布线路RDC2之间的附着力。在形成导电端子223之后，导电端子223可以通过第二重布线路RDC2电性连接至第一重布线路RDC1。
在一些实施例中，电子元件15可以设置在与第二重布线路RDC2相对的第一重布线路RDC1上。举例来说，电子元件15可以是半导体芯片等，但本发明不限于此。在一些实施例中，电子元件15可以包括多个导电连接件153。导电连接件153可以包括导电接垫（例如：铝垫、铜垫或类似物）、导电柱（例如：焊料柱、金柱、铜柱或类似物）、导电凸块（例如：回焊凸块（reflowed solder bump），金凸块、铜凸块或类似物）或上述之组合。然而，本发明不限于此。举例来说，导电连接件153可以对应地位在第一底部导电接垫112上。在设置电子元件15之后，导电连接件153可以电性连接至第一底部导电接垫112，且电子元件15可以通过第一重布线路RDC1电性连接至第二重布线路RDC2。在一些实施例中，第一重布线路RDC1以及第二重布线路RDC2可以被称为扇出（fan-out）结构，其中从第一底部导电接垫112连接到第二顶部导电接垫211的重新布线图案被重新布置，以扩展得比电子元件15的尺寸更宽。
请参照图1E，封装结构10的制造过程在图1E中基本上已完成。举例来说，在将第一重布线路RDC1的第一顶部导电接垫111与第二重布线路RDC2的第二底部导电接垫212接合之后，可以用接合层252填充间隙G。举例来说，可以在第一重布线路RDC1中最顶部的第一介电层12与第二重布线路RDC2中的最底部的第二介电层22之间形成接合层252，以提升第一重布线路RDC1与第二重布线路RDC2之间的附着力。换句话说，在用接合层252填充间隙G之后，第一重布线路RDC1的第一顶部导电接垫111嵌入至接合层252中。
在形成接合层252之后，接合层252可以直接且物理性地接触最底部的第二介电层22的底面22b，且接合层252可以直接且物理性地接触最顶部的第一介电层12的顶面12a 。接合层252可以包覆各个第一顶部导电接垫111的侧面。换句话说，从第一介电层12突出的第一顶部导电接垫111可以嵌入至接合层252中。在一些实施例中，接合层252可以接触第二底部导电接垫212的底面212b的部分表面。
在一些实施例中，可以在电子元件15与第一重布线路RDC1之间的空间中形成底胶（underfill）152，以提升贴附工艺的可靠性（reliability）。举例来说，底胶152可以被注入或涂布在电子元件15以及第一重布线路RDC1之间，并且还可以填充至电子元件15的表面15a与第一重布线路RDC1之间的空间（未示出）中，其中导电连接件153位于上述的空间。接合层252与底胶152可以在相同或不同的工艺中形成，但本发明不限于此。
与一般的技术比较，因为第一重布线路RDC1直接接合至第二重布线路RDC2，而不会在其之间形成导电柱，因此封装结构10可以较薄。因此，可以使封装结构10小型化，同时维持工艺的简单性。
图2A至图2E是根据本发明不同实施例对应于图1A的接合区的剖面示意图。图2A绘示了第一顶部导电接垫111和第二底部导电接垫212对准，并准备好直接接合。在本实施例中，第一顶部导电接垫111以及第二底部导电接垫212可以是铜金属接垫，以在后续的工艺中形成铜对铜的金属接合。
在一些实施例中，在将第一重布线路RDC1的第一顶部导电接垫111与第二重布线路RDC2的第二底部导电接垫212接合之前，可以将杂质掺杂到至少一个第一顶部导电接垫111或至少一个第二底部导电接垫212。杂质在界面中与铜形成合金，以在第一重布线路RDC1与第二重布线路RDC2接合之后，提升金属接合强度。举例来说，杂质可以选自由镍和镓所组成的群组。请参照图2B，可以在第一顶部导电接垫111上形成第一杂质111a，以形成铜与杂质金属接合。举例来说，可以在第一顶部导电接垫111的面向对应的第二底部导电接垫212的顶部表面上掺杂镍。在一些替代实施例中，如图2C所示，第二杂质111b可以形成在第一顶部导电接垫111上，以取代第一杂质111a。举例来说，第二杂质111b可以是镓。
请参照图2D，第三杂质212a可以形成在第二底部导电接垫212的底面212b上，且第二杂质111b可以形成在第一顶部导电接垫111上。举例来说，镍可以掺杂在第二底部导电接垫212的底面212b上，且镓掺杂在第一顶部导电接垫111上。在一些替代实施例中，杂质可以形成在被用于接合的成对导电接垫上。举例来说，如图2E所示，第三杂质212a可以形成在第二底部导电接垫212上，第一杂质111a可以先形成在第一顶部导电接垫111上，然后第二杂质111b可以形成在第一杂质111a上。值得注意的是，上述一个以上的实施例可以同时应用于封装结构。举例来说，在封装结构中，一些用于接合的成对导电接垫（例如：第二底部导电接垫212以及对应的第一顶部导电接垫111）可以是如图2A所示的铜对铜的金属接合，且一些用于接合的成对导电接垫可以根据设计上的需求，如图2B至图2E所示地将杂质掺杂在第一顶部导电接垫111及/或第二底部导电接垫212。
综上所述，第一重布线路的第一底部导电接垫直接接合至第二重布线路的第二底部导电接垫，而不会在其之间形成导电柱。因此，可以使半导体封装结构小型化，同时维持工艺的简单性。此外，在相对于第一重布线路的第二重布线路上形成导电端子，以作为进一步的电性连接。除此之外，在第一重布线路和第二重布线路之间形成接合层，以提升其之间的连接。进一步来说，第一顶部导电接垫以及第二底部导电接垫之间的接合界面可以是铜对铜的金属接合。可以将杂质掺杂到第一顶部导电接垫及/或第二底部导电接垫上，以提升接合界面中的金属接合强度。
虽然本发明已通过实施例的方式公开如上，但其并非用于限定本发明，任何所属技术领域中具有公知常识的人，在不脱离本发明的精神和范围内，应当可以作一定的更动与润饰，因此本发明的保护范围应当以后附的权利要求书所界定的范围为准。

Claims (16)

1.一种封装结构，其特征在于，包括：
第一重布线路，所述第一重布线路具有多个第一顶部导电接垫、多个第一底部导电接垫、多个第一图案化导电层以及多个第一导通孔，其中所述多个第一底部导电接垫的布局密度大于所述多个第一顶部导电接垫的布局密度，所述多个第一导通孔电性耦接至所述多个第一图案化导电层，其中所述第一重布线路具有与所述多个第一图案化导电层交替重叠的多个第一介电层，最顶部的所述第一介电层具有顶面，所述多个第一顶部导电接垫从最顶部的所述第一介电层的所述顶面突出；
第二重布线路，所述第二重布线路位于所述第一重布线路上且电性连接至所述第一重布线路，所述第二重布线路具有多个第二顶部导电接垫、多个第二底部导电接垫、多个第二图案化导电层以及多个第二导通孔，其中所述多个第二底部导电接垫的布局密度大于所述多个第二顶部导电接垫的布局密度，且各所述第二底部导电接垫直接耦接至对应的所述第一顶部导电接垫，所述多个第二导通孔电性耦接至所述多个第二图案化导电层，其中所述第二重布线路具有与所述多个第二图案化导电层交替重叠的多个第二介电层，最底部的所述第二介电层的一底面与各所述第二底部导电接垫的一底面共面，且所述多个第二底部导电接垫的底面面向所述第一重布线路；以及
间隙，所述间隙位于所述第一重布线路中最顶部的所述第一介电层以及所述第二重布线路中最底部的所述第二介电层之间。
2.根据权利要求1所述的封装结构，其特征在于，所述间隙的距离等于所述第一重布线路的所述多个第一顶部导电接垫的厚度。
3.根据权利要求1所述的封装结构，其特征在于，所述封装结构还包括：
接合界面，所述接合界面位于所述第一顶部导电接垫与对应的所述第二底部导电接垫之间，其中所述接合界面是铜对铜的金属接合。
4.根据权利要求3所述的封装结构，其特征在于，所述接合界面包括至少一种杂质，所述杂质选自由镍和镓所组成的群组。
5.根据权利要求1所述的封装结构，其特征在于，所述封装结构还包括：
接合层，所述接合层填充至位于所述第一重布线路中最顶部的所述第一介电层以及所述第二重布线路中最底部的所述第二介电层之间的所述间隙。
6.根据权利要求5所述的封装结构，其特征在于，所述第一重布线路的多个第一顶部导电接垫嵌入至所述接合层中。
7.根据权利要求1所述的封装结构，其特征在于，所述封装结构还包括：
电子元件，所述电子元件设置在与所述第二重布线路相对的所述第一重布线路上，其中所述电子元件通过所述第一重布线路电性连接至所述第二重布线路。
8.根据权利要求1所述的封装结构，其特征在于，所述封装结构还包括：
多个导电端子，所述多个导电端子位于与所述第一重布线路相对的所述第二重布线路上，其中所述多个导电端子通过所述第二重布线路电性连接至所述第一重布线路。
9.一种封装结构的制造方法，其特征在于，所述制造方法包括：
提供第一重布线路，其中所述第一重布线路具有多个第一顶部导电接垫以及多个第一底部导电接垫，且所述多个第一底部导电接垫的布局密度大于所述多个第一顶部导电接垫的布局密度；
提供第二重布线路，其中所述第二重布线路具有多个第二顶部导电接垫以及多个第二底部导电接垫，且所述多个第二底部导电接垫的布局密度大于所述多个第二顶部导电接垫的布局密度；
接合所述第一重布线路的所述多个第一顶部导电接垫以及所述第二重布线路的所述多个第二底部导电接垫；以及
在接合所述第一重布线路的所述多个第一顶部导电接垫以及所述第二重布线路的所述多个第二底部导电接垫之后，在所述第一重布线路以及所述第二重布线路之间形成间隙。
10.根据权利要求9所述的封装结构的制造方法，其特征在于，所述第一重布线路具有多个第一图案化导电层以及多个第一导通孔，所述多个第一导通孔电性耦接至所述多个第一图案化导电层，所述第二重布线路具有多个第二图案化导电层以及多个第二导通孔，且所述多个第二导通孔电性耦接至所述多个第二图案化导电层。
11.根据权利要求10所述的封装结构的制造方法，其特征在于，所述第一重布线路具有与所述多个第一图案化导电层交替重叠的多个第一介电层，最顶部的所述第一介电层具有顶面，所述多个第一顶部导电接垫从最顶部的所述第一介电层的所述顶面突出，所述第二重布线路具有与所述多个第二图案化导电层交替重叠的多个第二介电层，最底部的所述第二介电层的一底面与各所述第二底部导电接垫的一底面共面，且所述多个第二底部导电接垫的所述底面面向所述第一重布线路。
12.根据权利要求9所述的封装结构的制造方法，其特征在于，在接合所述第一重布线路的所述多个第一顶部导电接垫以及所述第二重布线路的所述多个第二底部导电接垫之后，在所述第一顶部导电接垫与对应的所述第二底部导电接垫之间形成接合界面，且所述接合界面是铜对铜的金属接合。
13.根据权利要求12所述的封装结构的制造方法，其特征在于，所述制造方法还包括：
在接合所述第一重布线路的所述多个第一顶部导电接垫以及所述第二重布线路的所述多个第二底部导电接垫之前，在所述多个第一顶部导电接垫或所述些第二顶部导电接垫的至少其中之一上掺杂杂质，其中所述杂质包括选自由镍和镓所组成的群组。
14.根据权利要求9所述的封装结构的制造方法，其特征在于，所述制造方法还包括：
以接合层填充所述第一重布线路以及所述第二重布线路之间的所述间隙，其中在以所述接合层填充所述间隙之后，所述第一重布线路的多个第一顶部导电接垫嵌入至所述接合层中。
15.根据权利要求9所述的封装结构的制造方法，其特征在于，所述制造方法还包括：
在与所述第二重布线路相对的所述第一重布线路上设置电子元件，其中在设置所述电子元件之后，所述电子元件通过所述第一重布线路电性连接至所述第二重布线路。
16.根据权利要求9所述的封装结构的制造方法，其特征在于，所述制造方法还包括：
在与所述第一重布线路相对的所述第二重布线路上形成多个导电端子，其中在形成所述多个导电端子之后，所述多个导电端子通过所述第二重布线路电性连接至所述第一重布线路。
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