TWI654730B - 封裝結構及其製造方法 - Google Patents

封裝結構及其製造方法

Info

Publication number
TWI654730B
TWI654730B TW106130988A TW106130988A TWI654730B TW I654730 B TWI654730 B TW I654730B TW 106130988 A TW106130988 A TW 106130988A TW 106130988 A TW106130988 A TW 106130988A TW I654730 B TWI654730 B TW I654730B
Authority
TW
Taiwan
Prior art keywords
redistribution circuit
redistribution
conductive pads
conductive
pads
Prior art date
Application number
TW106130988A
Other languages
English (en)
Other versions
TW201822333A (zh
Inventor
胡迪群
Original Assignee
胡迪群
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 胡迪群 filed Critical 胡迪群
Publication of TW201822333A publication Critical patent/TW201822333A/zh
Application granted granted Critical
Publication of TWI654730B publication Critical patent/TWI654730B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02373—Layout of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一種晶片封裝結構，其包括第一重佈線路以及第二重佈線路。第一重佈線路具有多個第一頂部導電接墊以及多個第一底部導電接墊。第一底部導電接墊的佈局密度大於第一頂部導電接墊的佈局密度。第二重佈線路位於第一重佈線路上且電性連接至第一重佈線路。第二重佈線路具有多個第二頂部導電接墊以及多個第二底部導電接墊。第二底部導電接墊的佈局密度大於第二頂部導電接墊的佈局密度。各第二底部導電接墊直接耦接至對應的第一頂部導電接墊。一種封裝結構的製造方法亦被提出。

Description

封裝結構及其製造方法
本發明是有關於一種封裝結構，且特別是有關於一種具有銅對銅直接接合結構的封裝結構。
一般而言，以美國專利公開號US 9,431,335 B2為例，用於積體電路（integrated circuit；IC）的封裝結構包括位於頂部重佈線路層以及底部重佈線路層之間的模封材料，多個部分嵌入於模封材料中的金屬柱，各個金屬柱具有頂端以及底端，頂端連接到頂部重佈線路層內對應的金屬接墊，且底端連接到底部重佈線路層內對應的金屬接墊。晶片配置在底部重佈線路層內的多個底部金屬接墊的底側上，底膠填充於晶片以及多個底部金屬接墊之間的間隙中，且多個焊球位於多個頂部金屬接墊的頂側上。上述現有技術的缺點是在封裝結構中，銅柱佔據了相當大的厚度。因此，如何在封裝結構微型化的同時還能夠維持製程的簡單性實為本領域的技術人員的一大挑戰。
本發明提供一種封裝結構及其製造方法，其可以小型化封裝結構，同時維持製程的簡單性。
本發明提供一種晶片封裝結構，其包括第一重佈線路以及第二重佈線路。第一重佈線路具有多個第一頂部導電接墊以及多個第一底部導電接墊。第一底部導電接墊的佈局密度大於第一頂部導電接墊的佈局密度。第二重佈線路位於第一重佈線路上且電性連接至第一重佈線路。第二重佈線路具有多個第二頂部導電接墊以及多個第二底部導電接墊。第二底部導電接墊的佈局密度大於第二頂部導電接墊的佈局密度。各第二底部導電接墊直接耦接至對應的第一頂部導電接墊。
本發明提供一種封裝結構的製造方法。本方法包括以下步驟。提供第一重佈線路。第一重佈線路具有多個第一頂部導電接墊以及多個第一底部導電接墊。第一底部導電接墊的佈局密度大於第一頂部導電接墊的佈局密度。提供第二重佈線路。第二重佈線路具有多個第二頂部導電接墊以及多個第二底部導電接墊。第二底部導電接墊的佈局密度大於第二頂部導電接墊的佈局密度。第一重佈線路的第一頂部導電接墊接合於第二重佈線路的第二底部導電接墊。
基於上述，前述的封裝結構可以比一般的封裝結構更薄，因為第一重佈線路直接接合至第二重佈線路，而不會在其之間形成導電柱。因此，可以小型化封裝結構，同時維持製程的簡單性。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1A至圖1E是依據本發明一實施例的電子封裝的製造方法的剖面示意圖。請參照圖1A，提供第一重佈線路RDC1。提供第二重佈線路RDC2。第一重佈線路RDC1以及第二重佈線路RDC2的形成順序於本發明中並不加以限制。在一些實施例中，第一重佈線路RDC1具有多個第一頂部導電接墊111以及多個第一底部導電接墊112。第一底部導電接墊112的佈局密度（layout density）大於第一頂部導電接墊111的佈局密度。舉例而言，相鄰的第一頂部導電接墊111之間的間距（pitch）P1可以大於相鄰的第一底部導電接墊112之間的間距P2。在一些實施例中，第一重佈線路RDC1具有多個第一圖案化導電層11以及多個第一導通孔13，且第一導通孔13電性耦接至第一圖案化導電層11。在一些其他實施例中，第一重佈線路RDC1具有與第一圖案化導電層11交替地重疊的多個第一介電層12。
舉例而言，第一底部導電接墊112可以形成在臨時載板（未繪示）上。接下來，最底部的第一介電層12可以形成在第一底部導電接墊112上方。然後，例如藉由微影（photolithography）以及蝕刻製程，以移除最底部的第一介電層12的一部分，以形成多個開口，而開口暴露至少部分的第一底部導電接墊112。在一些其他實施例中，第一介電層12可以在第一底部導電接墊112之前形成。第一底部導電接墊112以及第一介電層12的形成順序於本發明中並不加以限制。之後，第一導通孔13可以填充於最底部的第一介電層12的開口中，且第一圖案化導電層11電性耦接至形成在最底部的第一介電層12上的第一導通孔13。
在一些實施例中，上述的步驟可以重覆多次，以形成電路設計所需的多層（multi-layered）第一重佈線路RDC1。舉例而言，最頂部的第一介電層12可以形成在第一圖案化導電層11上方，且移除最頂部的第一介電層12的一部分，以形成多個開口，而開口暴露至少部分的第一圖案化導電層11。接著，第一導通孔13可以填充於最頂部的第一介電層12的開口中，且第一頂部導電接墊111可以形成在第一導通孔13上以及在最頂部的第一介電層12的一頂面12a上。在形成第一頂部導電接墊111之後，可以移除臨時載板，以暴露出第一介電層12中最底部的第一介電層12的一底面12b，且最底部的第一介電層12的底面12b面離最頂部的第一介電層12的頂面12a。如此一來，第一頂部導電接墊111可以從最頂部的第一介電層12的頂面12a突出，以作為進一步地電性連接。最底部的第一介電層12的底面12b可以與第一底部導電接墊112的一底面112b共面（coplanar），且第一底部導電接墊112的底面112b面離第二重佈線路RDC2。
第二重佈線路RDC2具有多個第二頂部導電接墊211以及多個第二底部導電接墊212。第二底部導電接墊212的佈局密度大於第二頂部導電接墊211的佈局密度。舉例而言，相鄰的第二頂部導電接墊211之間的間距P3可以大於相鄰的第二底部導電接墊212之間的間距P4，且間距P4可以等於相鄰的第一頂部導電接墊111之間的間距P1。在一些其他實施例中，間距P3可以大於相鄰的第一頂部導電接墊111之間的間距P1。然而，間距（例如：間距P1至間距P4）可以視設計需求而進行調整，於本發明並不加以限制。第二重佈線路RDC2具有多個第二圖案化導電層21以及多個第二導通孔23，且第二導通孔23電性耦接至第二圖案化導電層21。在一些其他實施例中，第二重佈線路RDC2具有與第二圖案化導電層21交替地重疊的多個第二介電層22。第二重佈線路RDC2的形成方式可以與第一重佈線路RDC1的形成方式類似，故於此不加以贅述。
舉例而言，最頂部的第二介電層22具有一頂面22a，最底部的第二介電層22具有底面22b，且最底部的第二介電層22的底面22b面離最頂部的第二介電層22的頂面22a。在一些實施例中，最底部的第二介電層22的一底面22b可以與第二底部導電接墊212的一底面212b共面，且第二底部導電接墊212的底面212b面向第一重佈線路RDC1。在形成第一重佈線路RDC1以及第二重佈線路RDC2之後，將第二重佈線路RDC2配置在第一重佈線路RDC1上，以使第二底部導電接墊212與第一頂部導電接墊111朝向彼此面對，以形成如如圖1A所示的預接合區BA。有關預接合區BA的細節將在其他實施例中描述。
請參照圖1B，第一重佈線路RDC1的第一頂部導電接墊111與第二重佈線路RDC2的第二底部導電接墊212彼此接合且電性連接。舉例而言，第二底部導電接墊212的底面212b可以與對應的第一頂部導電接墊111對準。在預定溫度、壓力以及氣氛之下，在第二底部導電接墊212和對應的第一頂部導電接墊111之間的一接合界面BI中，對於每對接合的導電接墊（例如：第二底部導電接墊212和對應的第一頂部導電接墊111）會由於表面擴散而產生金屬接合。因此，在第二底部導電接墊212以及對應的第一頂部導電接墊111之間可以不使用焊料或類似物。在一些實施例中，對於每對接合的導電接墊，第二底部導電接墊212的面積可以大於對應的第一頂部導電接墊111的面積，且在接合界面BI中，對應的第一頂部導電接墊111可以部分覆蓋第二底部導電接墊212。
在一些實施例中，在將第一重佈線路RDC1的第一頂部導電接墊111與第二重佈線路RDC2的第二底部導電接墊212接合之後，可以在第一重佈線路RDC1中最頂部的第一介電層12與第二重佈線路RDC2中最底部的第二介電層22之間形成間隙G。舉例而言，最頂部的第一介電層12的頂面12a與最底部的第二介電層22的底面22b之間的間隙G具有距離D。在一些實施例中，間隙G的距離D可以等於第一重佈線路RDC1的第一頂部導電接墊111的厚度。
在一些實施例中，在將第一重佈線路RDC1的第一頂部導電接墊111與第二重佈線路RDC2的第二底部導電接墊212接合之後，可以在第一頂部導電接墊111與對應的第二底部導電接墊212之間形成一接合界面BI。舉例而言，接合界面BI可以是銅對銅的金屬接合。在一些其他實施例中，在將第一重佈線路RDC1的第一頂部導電接墊111與第二重佈線路RDC2的第二底部導電接墊212接合之前，可以將雜質摻雜到至少一個第一頂部導電接墊111或至少一個第二底部導電接墊212。細節將在其他實施例中描述。
請參照圖1C，在將第一重佈線路RDC1的第一頂部導電接墊111與第二重佈線路RDC2的第二底部導電接墊212接合之後，可以在最頂部的第二介電層22形成多個開口222，開口222暴露出至少部分的第二頂部導電接墊211，以用於進一步地電性連接。
請參照圖1D，可以在與第一重佈線路RDC1相對的第二重佈線路RDC2上形成多個導電端子223。舉例而言，可以藉由使用植球製程（ball placement process）、電鍍製程或其他適宜的製程，以在最頂部的第二介電層22的開口222中形成導電端子223。導電端子223可以包括導電柱、導電凸塊或上述之組合。然而，本發明不限於此。導電端子223可以依據設計上的需求而具有其他可能的形式以及形狀。此外，可以選擇性地進行焊接製程（soldering process）以及迴焊製程（reflowing process），以提升導電端子223與第二重佈線路RDC2之間的附著力。在形成導電端子223之後，導電端子223可以藉由第二重佈線路RDC2電性連接至第一重佈線路RDC1。
在一些實施例中，電子元件15可以配置在與第二重佈線路RDC2相對的第一重佈線路RDC1上。舉例而言，電子元件15可以是半導體晶片等，但本發明不限於此。在一些實施例中，電子元件15可以包括多個導電連接件153。導電連接件153可以包括導電接墊（例如：鋁墊、銅墊或類似物）、導電柱（例如：焊料柱、金柱、銅柱或類似物）、導電凸塊（例如：回焊凸塊（reflowed solder bump），金凸塊、銅凸塊或類似物）或上述之組合。然而，本發明不限於此。舉例而言，導電連接件153可以對應地位在第一底部導電接墊112上。在配置電子元件15之後，導電連接件153可以電性連接至第一底部導電接墊112，且電子元件15可以藉由第一重佈線路RDC1電性連接至第二重佈線路RDC2。在一些實施例中，第一重佈線路RDC1以及第二重佈線路RDC2可以被稱為扇出（fan-out）結構，其中從第一底部導電接墊112連接到第二頂部導電接墊211的重新佈線圖案被重新佈置，以擴展得比電子元件15的尺寸還更寬。
請參照圖1E，封裝結構10的製造過程在圖1E中基本上已完成。舉例而言，在將第一重佈線路RDC1的第一頂部導電接墊111與第二重佈線路RDC2的第二底部導電接墊212接合之後，可以用接合層252填充間隙G。舉例而言，可以在第一重佈線路RDC1中最頂部的第一介電層12與第二重佈線路RDC2中的最底部的第二介電層22之間形成接合層252，以提升第一重佈線路RDC1與第二重佈線路RDC2之間的附著力。換句話說，在用接合層252填充間隙G之後，第一重佈線路RDC1的第一頂部導電接墊111嵌入於接合層252中。
在形成接合層252之後，接合層252可以直接且物理性地接觸最底部的第二介電層22的底面22b，且接合層252可以直接且物理性地接觸最頂部的第一介電層12的頂面12a 。接合層252可以包覆各個第一頂部導電接墊111的側面。換句話說，從第一介電層12突出的第一頂部導電接墊111可以嵌入於接合層252中。在一些實施例中，接合層252可以接觸第二底部導電接墊212的底面212b的部分表面。
在一些實施例中，可以在電子元件15與第一重佈線路RDC1之間的空間中形成底膠（underfill）152，以提升貼附製程的可靠性（reliability）。舉例而言，底膠152可以被注入或塗佈於電子元件15以及第一重佈線路RDC1之間，並且還可以填充於電子元件15的表面15a與第一重佈線路RDC1之間的空間（未繪示）中，其中導電連接件153位於前述的空間。接合層252與底膠152可以在相同或不同的製程中形成，但本發明不限於此。
相較於一般的技術，因為第一重佈線路RDC1直接接合至第二重佈線路RDC2，而不會在其之間形成導電柱，因此封裝結構10可以較薄。因此，可以小型化封裝結構10，同時維持製程的簡單性。
圖2A至圖2E是依據本發明不同實施例對應於圖1A的接合區的剖面示意圖。圖2A繪示了第一頂部導電接墊111和第二底部導電接墊212對準，並準備好直接接合。在本實施例中，第一頂部導電接墊111以及第二底部導電接墊212可以是銅金屬接墊，以在後續的製程中形成銅對銅金屬接合。
在一些實施例中，在將第一重佈線路RDC1的第一頂部導電接墊111與第二重佈線路RDC2的第二底部導電接墊212接合之前，可以將雜質摻雜到至少一個第一頂部導電接墊111或至少一個第二底部導電接墊212。雜質在界面中與銅形成合金，以在第一重佈線路RDC1與第二重佈線路RDC2接合之後，提升金屬接合強度。舉例而言，雜質可以選自由鎳和鎵所組成的群組。請參照圖2B，可以在第一頂部導電接墊111上形成第一雜質111a，以形成銅與雜質金屬接合。舉例而言，可以在第一頂部導電接墊111的面向對應的第二底部導電接墊212的頂部表面上摻雜鎳。在一些替代實施例中，如圖2C所示，第二雜質111b可以形成在第一頂部導電接墊111上，以取代第一雜質111a。舉例而言，第二雜質111b可以是鎵。
請參照圖2D，第三雜質212a可以形成在第二底部導電接墊212的底面212b上，且第二雜質111b可以形成在第一頂部導電接墊111上。舉例而言，鎳可以摻雜在第二底部導電接墊212的底面212b上，且鎵摻雜在第一頂部導電接墊111上。在一些替代實施例中，雜質可以形成在被用以接合的成對導電接墊上。舉例而言，如圖2E所示，第三雜質212a可以形成在第二底部導電接墊212上，第一雜質111a可以先形成在第一頂部導電接墊111上，然後第二雜質111b可以形成在第一雜質111a上。值得注意的是，上述一個以上的實施例可以同時應用於封裝結構。舉例而言，在封裝結構中，一些用以接合的成對導電接墊（例如：第二底部導電接墊212以及對應的第一頂部導電接墊111）可以是如圖2A所示的銅對銅金屬接合，且一些用以接合的成對導電接墊可以依據設計上的需求，如圖2B至圖2E所示地將雜質摻雜在第一頂部導電接墊111及/或第二底部導電接墊212。
綜上所述，第一重佈線路的第一底部導電接墊直接接合至第二重佈線路的第二底部導電接墊，而不會在其之間形成導電柱。因此，可以小型化半導體封裝結構，同時維持製程的簡單性。此外，在相對於第一重佈線路的第二重佈線路上形成導電端子，以作為進一步地電性連接。除此之外，在第一重佈線路和第二重佈線路之間形成接合層，以提升其之間的連接。進一步，第一頂部導電接墊以及第二底部導電接墊之間的接合界面可以是銅對銅金屬接合。可以將雜質摻雜到第一頂部導電接墊及/或第二底部導電接墊上，以提升接合界面中的金屬接合強度。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10‧‧‧封裝結構
11‧‧‧第一圖案化導電層
12‧‧‧第一介電層
12a‧‧‧頂面
12b‧‧‧底面
13‧‧‧第一導通孔
15‧‧‧電子元件
15a‧‧‧表面
21‧‧‧第二圖案化導電層
22‧‧‧第二介電層
22a‧‧‧頂面
22b‧‧‧底面
23‧‧‧第二導通孔
111‧‧‧第一頂部導電接墊
111a‧‧‧第一雜質
111b‧‧‧第二雜質
112‧‧‧第一底部導電接墊
112b‧‧‧底面
152‧‧‧底膠
153‧‧‧導電連接件
211‧‧‧第二頂部導電接墊
212‧‧‧第二底部導電接墊
212a‧‧‧第三雜質
212b‧‧‧底面
222‧‧‧開口
223‧‧‧導電端子
252‧‧‧接合層
BA‧‧‧預接合區
BI‧‧‧接合界面
D‧‧‧距離
G‧‧‧間隙
P1、P2、P3、P4‧‧‧間距
RDC1‧‧‧第一重佈線路
RDC2‧‧‧第二重佈線路
圖1A至圖1E是依據本發明一實施例的封裝結構的製造方法的剖面示意圖。 圖2A至圖2E是依據本發明不同實施例對應於圖1A的接合區的剖面示意圖。

Claims (14)

  1. 一種封裝結構，包括：一第一重佈線路，具有多個第一頂部導電接墊、多個第一底部導電接墊、多個第一圖案化導電層、多個第一導通孔以及多個第一介電層，其中該些第一底部導電接墊的佈局密度大於該些第一頂部導電接墊的佈局密度，該些第一導通孔電性耦接至該些第一圖案化導電層，該些第一圖案化導電層與該些第一介電層交替重疊，其中最頂部的該第一介電層具有一頂面，該些第一頂部導電接墊從最頂部的該第一介電層的該頂面突出；一第二重佈線路，位於該第一重佈線路上且電性連接至該第一重佈線路，該第二重佈線路多個第二頂部導電接墊、多個第二底部導電接墊、多個第二圖案化導電層、多個第二導通孔以及多個第二介電層，其中該些第二底部導電接墊的佈局密度大於該些第二頂部導電接墊的佈局密度，且各該第二底部導電接墊直接耦接至對應的該第一頂部導電接墊，該些第二導通孔電性耦接至該些第二圖案化導電層，該些第二圖案化導電層與該些第二介電層交替重疊，其中最底部的該第二介電層的一底面與各該第二底部導電接墊的一底面共面，且該些第二底部導電接墊的底面面向該第一重佈線路；一間隙，位於該第一重佈線路中最頂部的該第一介電層以及該第二重佈線路中最底部的該第二介電層之間；以及一接合界面，位於該第一頂部導電接墊與對應的該第二底部導電接墊之間，其中該接合界面是銅對銅表面擴散金屬接合。
  2. 如申請專利範圍第1項所述的封裝結構，其中該間隙的距離等於該第一重佈線路的該些第一頂部導電接墊的厚度。
  3. 如申請專利範圍第1項所述的封裝結構，其中該接合界面包括至少一種雜質，其選自由鎳和鎵所組成的群組。
  4. 如申請專利範圍第1項所述的封裝結構，更包括：一接合層，填充於位於該第一重佈線路中最頂部的該第一介電層以及該第二重佈線路中最底部的該第二介電層之間的該間隙。
  5. 如申請專利範圍第4項所述的封裝結構，其中該第一重佈線路的多個第一頂部導電接墊嵌入於該接合層中。
  6. 如申請專利範圍第1項所述的封裝結構，更包括：一電子元件，配置在與該第二重佈線路相對的該第一重佈線路上，其中該電子元件藉由該第一重佈線路電性連接至該第二重佈線路。
  7. 如申請專利範圍第1項所述的封裝結構，更包括：多個導電端子，位於與該第一重佈線路相對的該第二重佈線路上，其中該些導電端子藉由該第二重佈線路電性連接至該第一重佈線路。
  8. 一種封裝結構的製造方法，包括：提供一第一重佈線路，其中該第一重佈線路具有多個第一頂部導電接墊以及多個第一底部導電接墊，且該些第一底部導電接墊的佈局密度大於該些第一頂部導電接墊的佈局密度；提供一第二重佈線路，其中該第二重佈線路具有多個第二頂部導電接墊以及多個第二底部導電接墊，且該些第二底部導電接墊的佈局密度大於該些第二頂部導電接墊的佈局密度；以及接合該第一重佈線路的該些第一頂部導電接墊以及該第二重佈線路的該些第二底部導電接墊，其中在接合該第一重佈線路的該些第一頂部導電接墊以及該第二重佈線路的該些第二底部導電接墊之後，在該第一頂部導電接墊與對應的該第二底部導電接墊之間形成一接合界面，且該接合界面是銅對銅表面擴散金屬接合，且在該第一重佈線路以及該第二重佈線路之間形成一間隙。
  9. 如申請專利範圍第8項所述的封裝結構的製造方法，其中該第一重佈線路具有多個第一圖案化導電層以及多個第一導通孔，該些第一導通孔電性耦接至該些第一圖案化導電層，該第二重佈線路具有多個第二圖案化導電層以及多個第二導通孔，且該些第二導通孔電性耦接至該些第二圖案化導電層。
  10. 如申請專利範圍第9項所述的封裝結構的製造方法，其中該第一重佈線路具有與該些第一圖案化導電層交替重疊的多個第一介電層，最頂部的該第一介電層具有一頂面，該些第一頂部導電接墊從最頂部的該第一介電層的該頂面突出，該第二重佈線路具有與該些第二圖案化導電層交替重疊的多個第二介電層，最底部的該第二介電層的一底面與各該第二底部導電接墊的一底面共面，且該些第二底部導電接墊的該底面面向該第一重佈線路。
  11. 如申請專利範圍第8項所述的封裝結構的製造方法，更包括：在接合該第一重佈線路的該些第一頂部導電接墊以及該第二重佈線路的該些第二底部導電接墊之前，在該些第一頂部導電接墊或該些第二頂部導電接墊的至少其中之一上摻雜雜質，其中該雜質包括選自由鎳和鎵所組成的群組。
  12. 如申請專利範圍第8項所述的封裝結構的製造方法，更包括：以一接合層填充該第一重佈線路以及該第二重佈線路之間的該間隙，其中在以該接合層填充該間隙之後，該第一重佈線路的多個第一頂部導電接墊嵌入於該接合層中。
  13. 如申請專利範圍第8項所述的封裝結構的製造方法，更包括：在與該第二重佈線路相對的該第一重佈線路上配置一電子元件，其中在配置該電子元件之後，該電子元件藉由該第一重佈線路電性連接至該第二重佈線路。
  14. 如申請專利範圍第8項所述的封裝結構的製造方法，更包括：在與該第一重佈線路相對的該第二重佈線路上形成多個導電端子，其中在形成該些導電端子之後，該些導電端子藉由該第二重佈線路電性連接至該第一重佈線路。
TW106130988A 2016-12-09 2017-09-11 封裝結構及其製造方法 TWI654730B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201662431999P 2016-12-09 2016-12-09
US62/431,999 2016-12-09
US15/677,038 US10032702B2 (en) 2016-12-09 2017-08-15 Package structure and manufacturing method thereof
US15/677,038 2017-08-15

Publications (2)

Publication Number Publication Date
TW201822333A TW201822333A (zh) 2018-06-16
TWI654730B true TWI654730B (zh) 2019-03-21

Family

ID=62489663

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106130988A TWI654730B (zh) 2016-12-09 2017-09-11 封裝結構及其製造方法

Country Status (3)

Country Link
US (1) US10032702B2 (zh)
CN (1) CN108231716B (zh)
TW (1) TWI654730B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11018082B2 (en) * 2018-07-30 2021-05-25 Dyi-chung Hu Space transformer and manufacturing method thereof
US11296062B2 (en) * 2019-06-25 2022-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimension large system integration
US20210111110A1 (en) * 2019-10-09 2021-04-15 Advanced Semiconductor Engineering, Inc. Semiconductor device package
US11984403B2 (en) 2019-11-15 2024-05-14 Dyi-chung Hu Integrated substrate structure, redistribution structure, and manufacturing method thereof
CN111430313A (zh) * 2020-05-11 2020-07-17 上海天马微电子有限公司 半导体封装及其制作方法
CN111554641A (zh) 2020-05-11 2020-08-18 上海天马微电子有限公司 半导体封装件及其制作方法
TWI765647B (zh) * 2021-04-08 2022-05-21 欣興電子股份有限公司 封裝載板及其製作方法
CN116314110A (zh) * 2023-05-26 2023-06-23 苏州晶晟微纳半导体科技有限公司 一种复合基板及其制造方法与用途

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW517361B (en) * 2001-12-31 2003-01-11 Megic Corp Chip package structure and its manufacture process
JP2008016508A (ja) * 2006-07-03 2008-01-24 Nec Electronics Corp 半導体装置およびその製造方法
TWI418269B (zh) 2010-12-14 2013-12-01 Unimicron Technology Corp 嵌埋穿孔中介層之封裝基板及其製法
US9418877B2 (en) * 2014-05-05 2016-08-16 Qualcomm Incorporated Integrated device comprising high density interconnects in inorganic layers and redistribution layers in organic layers
US9799622B2 (en) 2014-06-18 2017-10-24 Dyi-chung Hu High density film for IC package
US9263373B2 (en) * 2014-06-18 2016-02-16 Dyi-chung Hu Thin film RDL for nanochip package
US20160064254A1 (en) * 2014-08-27 2016-03-03 Dyi-chung Hu High density ic package
US9431335B2 (en) 2014-10-24 2016-08-30 Dyi-chung Hu Molding compound supported RDL for IC package
TWI667758B (zh) 2014-11-03 2019-08-01 國立成功大學 電性連接結構及其製備方法
US10032756B2 (en) * 2015-05-21 2018-07-24 Mediatek Inc. Semiconductor package assembly with facing active surfaces of first and second semiconductor die and method for forming the same
US10043779B2 (en) * 2015-11-17 2018-08-07 Invensas Corporation Packaged microelectronic device for a package-on-package device
KR20170075125A (ko) * 2015-12-22 2017-07-03 에스케이하이닉스 주식회사 반도체 패키지 및 제조 방법

Also Published As

Publication number Publication date
CN108231716B (zh) 2020-05-19
TW201822333A (zh) 2018-06-16
CN108231716A (zh) 2018-06-29
US10032702B2 (en) 2018-07-24
US20180166371A1 (en) 2018-06-14

Similar Documents

Publication Publication Date Title
TWI654730B (zh) 封裝結構及其製造方法
US10297582B2 (en) BVA interposer
TWI587412B (zh) 封裝結構及其製法
TWI529886B (zh) 封裝體、裝置的封裝方法以及封裝層疊裝置
TWI531036B (zh) 封裝結構
US20150214207A1 (en) Chip stack, semiconductor devices having the same, and manufacturing methods for chip stack
TWI492364B (zh) 半導體裝置、製造半導體裝置的方法及電子裝置
US20240145346A1 (en) Semiconductor device with through-mold via
TWI574365B (zh) 積體電路結構及其製造方法
JP2013021058A (ja) 半導体装置の製造方法
TW201507098A (zh) 半導體裝置及其製造方法
US9355974B2 (en) Semiconductor device and manufacturing method therefor
TWI628773B (zh) 半導體結構、半導體元件及其形成方法
US20150014688A1 (en) Thin Wafer Handling and Known Good Die Test Method
JP2007142026A (ja) インターポーザとその製造方法及び半導体装置
TWI483359B (zh) 線路載板及應用此線路載板之半導體封裝結構
TW201507097A (zh) 半導體晶片及具有半導體晶片之半導體裝置
TW201448071A (zh) 晶片堆疊、具有晶片堆疊之半導體裝置及晶片堆疊之製造方法
JP2013110264A (ja) 半導体装置及び半導体装置の製造方法
TWI575619B (zh) 半導體封裝結構及其製作方法
JP2016048709A (ja) 半導体装置およびその製造方法
JP3674550B2 (ja) 半導体装置
JP2009064845A (ja) 半導体装置の実装方法
JP2005217069A (ja) 半導体装置
US20090189272A1 (en) Wafer Level Chip Scale Packages Including Redistribution Substrates and Methods of Fabricating the Same