TWI667758B - 電性連接結構及其製備方法 - Google Patents

電性連接結構及其製備方法 Download PDF

Info

Publication number
TWI667758B
TWI667758B TW103138070A TW103138070A TWI667758B TW I667758 B TWI667758 B TW I667758B TW 103138070 A TW103138070 A TW 103138070A TW 103138070 A TW103138070 A TW 103138070A TW I667758 B TWI667758 B TW I667758B
Authority
TW
Taiwan
Prior art keywords
layer
copper
nickel
electrical connection
copper layer
Prior art date
Application number
TW103138070A
Other languages
English (en)
Other versions
TW201618260A (zh
Inventor
林士剛
張皓淼
王玫珺
卓政樑
Original Assignee
國立成功大學
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 國立成功大學 filed Critical 國立成功大學
Priority to TW103138070A priority Critical patent/TWI667758B/zh
Priority to JP2015215577A priority patent/JP6290156B2/ja
Priority to US14/930,768 priority patent/US10213986B2/en
Priority to CN201510735735.3A priority patent/CN105575929B/zh
Publication of TW201618260A publication Critical patent/TW201618260A/zh
Application granted granted Critical
Publication of TWI667758B publication Critical patent/TWI667758B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B15/00—Layered products comprising a layer of metal
    • B32B15/01—Layered products comprising a layer of metal all layers being exclusively metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01B—CABLES; CONDUCTORS; INSULATORS; SELECTION OF MATERIALS FOR THEIR CONDUCTIVE, INSULATING OR DIELECTRIC PROPERTIES
    • H01B1/00—Conductors or conductive bodies characterised by the conductive materials; Selection of materials as conductors
    • H01B1/02—Conductors or conductive bodies characterised by the conductive materials; Selection of materials as conductors mainly consisting of metals or alloys
    • H01B1/026—Alloys based on copper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • C—CHEMISTRY; METALLURGY
    • C22—METALLURGY; FERROUS OR NON-FERROUS ALLOYS; TREATMENT OF ALLOYS OR NON-FERROUS METALS
    • C22C—ALLOYS
    • C22C19/00—Alloys based on nickel or cobalt
    • C—CHEMISTRY; METALLURGY
    • C22—METALLURGY; FERROUS OR NON-FERROUS ALLOYS; TREATMENT OF ALLOYS OR NON-FERROUS METALS
    • C22C—ALLOYS
    • C22C19/00—Alloys based on nickel or cobalt
    • C22C19/002—Alloys based on nickel or cobalt with copper as the next major constituent
    • C—CHEMISTRY; METALLURGY
    • C22—METALLURGY; FERROUS OR NON-FERROUS ALLOYS; TREATMENT OF ALLOYS OR NON-FERROUS METALS
    • C22C—ALLOYS
    • C22C19/00—Alloys based on nickel or cobalt
    • C22C19/03—Alloys based on nickel or cobalt based on nickel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4827—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01031—Gallium [Ga]
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/12—All metal or with adjacent metals
    • Y10T428/12493—Composite; i.e., plural, adjacent, spatially distinct metal components [e.g., layers, joint, etc.]
    • Y10T428/12771—Transition metal-base component
    • Y10T428/12861—Group VIII or IB metal-base component
    • Y10T428/12903—Cu-base component
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/12—All metal or with adjacent metals
    • Y10T428/12493—Composite; i.e., plural, adjacent, spatially distinct metal components [e.g., layers, joint, etc.]
    • Y10T428/12771—Transition metal-base component
    • Y10T428/12861—Group VIII or IB metal-base component
    • Y10T428/12903—Cu-base component
    • Y10T428/1291—Next to Co-, Cu-, or Ni-base component
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/12—All metal or with adjacent metals
    • Y10T428/12493—Composite; i.e., plural, adjacent, spatially distinct metal components [e.g., layers, joint, etc.]
    • Y10T428/12771—Transition metal-base component
    • Y10T428/12861—Group VIII or IB metal-base component
    • Y10T428/12944—Ni-base component

Abstract

本發明提供一種電性連接結構，其包含：一第一銅層；一第二銅層；以及一複合金屬層，配置於該第一銅層和該第二銅層之間，其中該複合金屬層包含0.01重量%≦鎵≦20重量%、0.01重量%≦銅≦50重量%和30重量%≦鎳≦99.98重量%。本發明另提供一種電性連接結構的製造方法，其包括步驟：(1)提供一第一銅層和一第二銅層；(2)形成一第一鎳層於該第一銅層上；(3)形成一第二鎳層於該第二銅層上；(4)形成一鎵層於該第一鎳層上；以及(5)使該第二鎳層和該鎵層接觸，並進行熱壓接合，以形成如上述之該電性連接結構。

Description

電性連接結構及其製備方法
本發明係關於一種電性連接結構及其製造方法，特別是關於一種銅對銅的電性連接結構及其製造方法。
近年來電子半導體的發展趨勢中，持續追求小型化、高效率、低消耗及低成本。由於矽穿孔(TSV，Through Silicon Via)係利用雷射在晶圓或晶片上鑽出孔洞(Via)，再將導電材料填充至孔洞中形成導電通路，藉此垂直聯絡同一晶片之上下表面，有利於堆疊多個晶片，這種技術稱為三維度積體電路(3D IC)構裝技術。相較於以往的多晶片封裝，立體構裝技術可透過多個晶片的堆疊來縮短訊號傳遞路徑，使訊號傳遞更快速，同時也可減少封裝體所佔據的空間，這些優點使得3D IC成為各半導體大廠競相發展的技術，也成為國內積體電路製造與封測產業維持競爭力的關鍵。
國內的各半導體大廠，例如台積電、日月光、矽品、力成等，在近幾年皆積極架構2.5D與3D IC的封測產能。除此之外，國外半導體大廠包括三星、爾必達、英特爾等公司都已同樣投入3D IC的研發和生產。可預期3D IC產品將會成為下世代的主流電子商品，並可能在2015年間取代 包含雲端在內的現有產品。在2011年，3D IC技術之產值已達27億美元，且成長速度相當驚人，從2012年到2016年全球3D IC市場年複合成長率可能高達19.7%，總產值在2017年將達400億美元。而台灣因半導體產業鏈完整，其生態優勢讓台灣在3D IC的發展上贏得商機的機會很大。
在3D IC構裝技術中，矽晶片透過垂直堆疊的方式連結，可大幅縮小元件體積、增加效率、降低能量消耗與提高功能性。其中，矽穿孔連通為3D IC之核心科技，其關鍵製程包含了晶圓薄化、直通矽穿孔與銅對銅連結等。而在銅對銅連結的技術中，可分為直接擴散接合法與微凸塊接合法兩大類。直接擴散接合法不需引入其他材料，可形成高純度之銅對銅接點。但為加速銅原子的相互擴散，必須給予高溫(通常需要300℃以上)和高壓(25bar以上)，加上銅基材表面前處理等額外的製程，以確保銅的表面潔淨和抗氧化，使得直接擴散接合法為一相當耗費成本且繁雜的製程。此外，於接合時所須的高壓不但耗費成本，也可能對已形成在晶片上的電子部件造成損害。另一方面，微凸塊接合法則是引進銲料使不同金屬間產生相變化以達成連結，因此不需要複雜的前處理和高壓接合。然而，以錫(Sn)基為主的銲料卻會和銅金屬反應，在接點中生成大面積的脆性介金屬化合物(Intermetallic compound，IMC)，因而大幅降低接點的可靠度。
故，有必要提供一種電性連接結構及其製造方法，提供具有高可靠度的銅對銅接合結構，以解決習用技術所存在的問題。
本發明之主要目的在於提供一種電性連接結構及其製造方 法。在銅對銅的接點之間引進純鎵與鎳，由於該電性連接結構不具有介金屬化合物，因此解決了因介金屬化合物之生成而降低銅對銅接合可靠度的問題。此外，利用鎵金屬所特有的低熔點(僅為29.7℃)，於接合時不須高溫便可有相當顯著的原子擴散效果，有助於簡化製程，進一步節省製程成本。
為達上述之目的，本發明的一實施例提供一種電性連接結構，其包含：一第一銅層；一第二銅層；以及一複合金屬層，配置於該第一銅層和該第二銅層之間，其中該複合金屬層包含0.01重量%≦鎵≦20重量%、0.01重量%≦銅≦50重量%和30重量%≦鎳≦99.98重量%。
在本發明之一實施例中，該複合金屬層具有鎳的面心立方晶體結構。
在本發明之一實施例中，該複合金屬層包含0.01~10重量%的鎵、0.01~10重量%的銅以及80~99.98重量%的鎳。
本發明的一實施例另提供一種電性連接結構的製造方法，其包括步驟：(1)提供一第一銅層和一第二銅層；(2)形成一第一鎳層於該第一銅層上；(3)形成一第二鎳層於該第二銅層上；(4)形成一鎵層於該第一鎳層上；以及(5)使該第二鎳層和該鎵層接觸，並進行熱壓接合，以形成如上述之該電性連接結構。
在本發明之一實施例中，該步驟(2)之前另包含一步驟(1a)：對該第一銅層進行表面處理。
在本發明之一實施例中，該步驟(3)之前另包含一步驟(1b)：對該第二銅層進行表面處理。
在本發明之一實施例中，該表面處理係使用研磨或使用酸性溶液與溶劑清洗該第一銅層或該第二銅層。
在本發明之一實施例中，該步驟(2)係利用電鍍或蒸鍍法形成該第一鎳層。
在本發明之一實施例中，該步驟(3)係利用電鍍或蒸鍍法形成該第二鎳層。
在本發明之一實施例中，該步驟(4)係利用電鍍或蒸鍍法形成該鎵層。
在本發明之一實施例中，該步驟(5)中的熱壓接合的溫度為300-400℃，以及壓力為4-8巴(bar)。
在本發明之一實施例中，該第一鎳層、該第二鎳層以及該鎵層的厚度比為0.5~20：0.5~20：0.01~5。
1‧‧‧電性連接結構
11‧‧‧第一銅層
12‧‧‧第二銅層
21‧‧‧第一鎳層
22‧‧‧第二鎳層
31‧‧‧鎵層
41‧‧‧複合金屬層
第1圖：本發明一實施例之電性連接結構的結構示意圖。
第2a至2d圖：本發明一實施例之電性連接結構的製造方法的流程示意圖。
第3圖：本發明一實施例之電性連接結構以金相顯微鏡(Metallographic Microscope)觀察的照片。
第4圖：本發明一實施例之電性連接結構經韋氏硬度儀分析後，以金相顯微鏡觀察的照片。
為了讓本發明之上述及其他目的、特徵、優點能更明顯易懂，下文將特舉本發明較佳實施例，並配合所附圖式，作詳細說明如下。再者，本發明所提到的方向用語，例如上、下、頂、底、前、後、左、右、內、外、側面、周圍、中央、水平、橫向、垂直、縱向、軸向、徑向、最上層或最下層等，僅是參考附加圖式的方向。此外，本發明所提到的單數形式“一”、“一個”和“所述”包括複數引用，除非上下文另有明確規定。例如，術語“一化合物”或“至少一種化合物”可以包括多個化合物，包括其混合物；本發明文中提及的「%」若無特定說明皆指「重量百分比(wt%)」；數值範圍(如10%~11%的A)若無特定說明皆包含上、下限值(即10%≦A≦11%)；數值範圍若未界定下限值(如低於0.2%的B，或0.2%以下的B)，則皆指其下限值可能為0(即0%≦B≦0.2%)；各成份的「重量百分比」之比例關係亦可置換為「重量份」的比例關係。上述方向和數值相關用語是用以說明及理解本發明，而非用以限制本發明。
請參照第1圖所示，本發明一實施例之電性連接結構1主要包含一第一銅層11、一第二銅層12以及一複合金屬層41。該複合金屬層41係配置於該第一銅層11和該第二銅層12之間，包含有0.01重量%≦鎵≦20重量%、0.01重量%≦銅≦50重量%和30重量%≦鎳≦99.98重量%。較佳的，該複合金屬層包含0.01~10重量%的鎵、0.01~10重量%的銅以及80~99.98重量%的鎳，可例如是0.8重量%的鎵、1.1重量%的銅以及98.1重量%的鎳，然不限於此。再者，該複合金屬層41具有鎳的面心立方(Face-Centered Cubic)晶體結構。
請再參照第2a至2d圖所示，本發明再一實施例之電性連接 結構1的製造方法，其主要包括步驟：(S1)提供一第一銅層11和一第二銅層12；(S2)形成一第一鎳層21於該第一銅層11上；(S3)形成一第二鎳層22於該第二銅層12上；(S4)形成一鎵層31於該第一鎳層21上；以及(S5)使該第二鎳層22和該鎵層31接觸，並進行熱壓接合。本發明將於下文逐一詳細說明該實施例之上述各步驟的實施細節及其原理。
如第2a圖所示，本發明實施例之電性連接結構1的製造方法首先係：(S1)提供一第一銅層11和一第二銅層12。該第一銅層11和該第二銅層12可例如是矽穿孔技術中不同晶片上的銅墊(Copper pads)，藉由銅墊和銅墊之間的電性接合，可完成3D IC的積體電路構裝。
請接著參考第2b圖，本發明實施例之電性連接結構1的製造方法接著係：(S2)形成一第一鎳層21於該第一銅層11上；以及(S3)形成一第二鎳層22於該第二銅層12上。較佳的，在該步驟(S2)之前可另包含一步驟：(S1a)對該第一銅層11進行表面處理。同樣的，在該步驟(S3)之前可另包含一步驟：(S1b)對該第二銅層12進行表面處理。在該步驟(S1a)或(S1b)的表面處理中，係使用研磨或利用一酸性溶液與一溶劑清洗該第一銅層11或該第二銅層12。其中該酸性溶液可例如是鹽酸、硝酸或醋酸，然不限於此；該溶劑可例如是丙酮、甲醇或乙醇，然不限於此。此外，該步驟(S2)係利用電鍍或蒸鍍法形成該第一鎳層21。該步驟(S3)係利用電鍍或蒸鍍法形成該第二鎳層22。較佳的，該第一鎳層21和該第二鎳層22係可利用同一種方法，即電鍍或蒸鍍法同時形成，簡化製造流程。舉例來說，該第一鎳層21和該第二鎳層22利用電鍍法形成時，電鍍溶液為一標準的瓦特鎳溶液(Watts’ Nickel Solution)，該瓦特鎳溶液中包含有300g/L的六水合硫酸鎳 (NiSO4‧6H2O)、45g/L的六水合氯化鎳(NiCl2‧6H2O)以及40g/L的硼酸(H3BO3)，於pH值3.8、溫度50℃以及電流密度2安培/平方分米(A/dm2)，以純銅為陰極進行電鍍。
請參照第2c圖，本發明實施例之電性連接結構1的製造方法接著係：(S4)形成一鎵層31於該第一鎳層21上。在本步驟中，該鎵層31係利用電鍍或蒸鍍法形成於該第一鎳層21上。舉例來說，當利用電鍍法形成鎵層31，可例如使用白金電極為輔助電極，使用Hg|Hg2Cl2(Saturated Calomel Electrode，SCE)為參考電極，電解液包含有鎵離子濃度0.25M及pH值大於10的0.5M檸檬酸鈉，以電流密度10毫安培/平方公分(mA/cm2)控制電壓，在室溫下進行鎵層的電鍍。
請接著參照第2d圖，本發明實施例之電性連接結構1的製造方法接著係：(S5)使該第二鎳層22和該鎵層31接觸，並進行熱壓接合。在本步驟中，熱壓接合的溫度為300-400℃，可例如是300℃，然不限於此。壓力為4-8巴(bar)。在完成接合後，即可形成如上所述之該電性連接結構1。
再者，依照本發明實施例之電性連接結構1的製造方法，該第一鎳層21、該第二鎳層22以及該鎵層31的厚度比係0.5~20：0.5~20：0.01~5。較佳的，該第一鎳層21的厚度係0.5~20微米(μm)，可例如是0.5、5、10或15微米，然不限於此。較佳的，該第二鎳層22的厚度係0.5~20微米，可例如是0.5、5、10或15微米，然不限於此。較佳的，該鎵層31的厚度係0.01~5微米(μm)，可例如是0.5、1.5、3或4.5微米，然不限於此。
為使本發明之電性連接結構及其製造方法更明確，請參考下文所述之實際製造流程。
首先，準備一普通的純銅(Cu)基材，並進行碳化矽(SiC)砂紙研磨至#4000的粗糙度，再以1μm的氧化鋁粉(Al2O3)拋光。接著，將Cu基材以電鍍方式塗佈一純鎳(Ni)層作為凸塊下金屬化層(UBM，Under Bump Metallurgy)，電鍍浴為硫酸鎳(NiSO4)的酸性溶液。其後，於兩片已鍍上鎳的銅基材之間置入微量的純鎵金屬(Ga)作為銲接材料，之後將此三明治結構置入真空管狀爐中熱壓接合，時間至少30分鐘。
當塗佈10μm之鎳層時，在300℃下接合後即可生成如第3圖所示之結構。從第3圖中可見，兩片銅基材間僅生成一延性鎳面心立方的(Ni-Face Centered Cubic，Ni-F.C.C.)固溶相，有此結果的原因推測是因為鎵和鎳均可溶入鎳的面心立方晶格中。
再者，對此結構以韋氏硬度儀分析其機械性質，結果請見第4圖。從第4圖中可見，當同樣以10gf之負重在中央的Ni-(F.C.C.)上產生的刻痕比銅基材上的刻痕小。此外，在結構中的不同位置所測得的硬度平均值分別為Ni-(F.C.C)：2749.62MPa；Cu：715.62MPa。另外，純鎳基材以同機台做硬度分析，測出的硬度值為2121.26MPa。此硬度測試的結果顯示了本發明實施例的電性連接結構具有非常良好的機械性質。一般而言，隨著IMC厚度的增加，拉伸強度(tensile strength)及剝離強度(peel strength)皆呈下降趨勢。而本實施例之FCC固溶相結構中幾乎無IMC存在，由此可推測其拉伸強度及剝離強度皆大於含有IMC的接合結構，可靠度較佳。以上實驗成果與分析證明本發明所提供之電性連接結構以及其製造方法可避免銅對銅接合中形成脆性介金屬化合物，可獲得一具有高延性的Cu對Cu接點。
相較於習知技術，依照本發明所提供之電性連接結構及其 製造方法，可形成具有高延性的固容相的複合金屬層，由於不存在介金屬化合物，因此解決了以往銅對銅接合可靠度的問題。此外，鎵金屬所具有的低熔點(僅為29.7℃)，於接合時不須高溫便可有相當顯著的原子擴散效果，應用於3D IC構裝技術中，可簡化製程，進一步節省製程成本，在量產及經濟效益上，十分具有發展潛力。
雖然本發明已以較佳實施例揭露，然其並非用以限制本發明，任何熟習此項技藝之人士，在不脫離本發明之精神和範圍內，當可作各種更動與修飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (11)

  1. 一種電性連接結構，其包含：一第一銅層；一第二銅層；以及一複合金屬層，配置於該第一銅層和該第二銅層之間，其中該第一銅層、複合金屬層及第二銅層是依序由該第一銅層、一第一鎳層、一鎵層、一第二鎳層及該第二銅層所組成的一個三明治結構熱壓而成，該複合金屬層包含0.01重量%≦鎵≦20重量%、0.01重量%≦銅≦50重量%和30重量%≦鎳≦99.98重量%，且該複合金屬層具有一呈固溶相的延性鎳面心立方結構，而且不具有介金屬化合物，其中，該第一銅層和該第二銅層分別是使用矽穿孔技術之三維度積體電路構裝中二個不同晶片上的一銅墊。
  2. 如申請專利範圍第1項所述之電性連接結構，其中該複合金屬層包含0.01~10重量%的鎵、0.01~10重量%的銅以及80~99.98重量%的鎳。
  3. 一種電性連接結構的製造方法，其包含步驟如下：(1)各自提供一第一銅層和一第二銅層，其中，該第一銅層和該第二銅層分別是使用矽穿孔技術之三維度積體電路構裝中二個不同晶片上的一銅墊；(2)分別形成一第一鎳層與一第二鎳層於該第一銅層與該第二銅層上；(3)形成一鎵層於該第一鎳層上；以及(4)使位於該第二銅層上的該第二鎳層和位於該第一鎳層上的該鎵層面朝彼此並互相接觸，並進行熱壓接合，以形 成一如申請專利範圍第1項所述之電性連接結構的複合金屬層；其中該複合金屬層不具有介金屬化合物。
  4. 如申請專利範圍第3項所述之電性連接結構的製造方法，其中該步驟(2)之前另包含一步驟(1a)：對該第一銅層進行表面處理。
  5. 如申請專利範圍第3項所述之電性連接結構的製造方法，其中該步驟(2)之前另包含一步驟(1b)：對該第二銅層進行表面處理。
  6. 如申請專利範圍第4或5項所述之電性連接結構的製造方法，其中該表面處理係使用研磨或使用酸性溶液與溶劑清洗該第一銅層或該第二銅層。
  7. 如申請專利範圍第3項所述之電性連接結構的製造方法，其中該步驟(2)係利用電鍍或蒸鍍法形成該第一鎳層。
  8. 如申請專利範圍第3項所述之電性連接結構的製造方法，其中該步驟(2)係利用電鍍或蒸鍍法形成該第二鎳層。
  9. 如申請專利範圍第3項所述之電性連接結構的製造方法，其中該步驟(3)係利用電鍍或蒸鍍法形成該鎵層。
  10. 如申請專利範圍第3項所述之電性連接結構的製造方法，其中該步驟(4)中的熱壓接合的溫度為300-400℃，以及壓力為4-8巴。
  11. 如申請專利範圍第3項所述之電性連接結構的製造方法，其中該第一鎳層、該第二鎳層以及該鎵層的厚度比為0.5~20：0.5~20：0.01~5。
TW103138070A 2014-11-03 2014-11-03 電性連接結構及其製備方法 TWI667758B (zh)

Priority Applications (4)

Application Number Priority Date Filing Date Title
TW103138070A TWI667758B (zh) 2014-11-03 2014-11-03 電性連接結構及其製備方法
JP2015215577A JP6290156B2 (ja) 2014-11-03 2015-11-02 電気的接続構造と製造方法
US14/930,768 US10213986B2 (en) 2014-11-03 2015-11-03 Electric connection and method of manufacturing the same
CN201510735735.3A CN105575929B (zh) 2014-11-03 2015-11-03 电性连接结构及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW103138070A TWI667758B (zh) 2014-11-03 2014-11-03 電性連接結構及其製備方法

Publications (2)

Publication Number Publication Date
TW201618260A TW201618260A (zh) 2016-05-16
TWI667758B true TWI667758B (zh) 2019-08-01

Family

ID=55851657

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103138070A TWI667758B (zh) 2014-11-03 2014-11-03 電性連接結構及其製備方法

Country Status (4)

Country Link
US (1) US10213986B2 (zh)
JP (1) JP6290156B2 (zh)
CN (1) CN105575929B (zh)
TW (1) TWI667758B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10032702B2 (en) 2016-12-09 2018-07-24 Dyi-chung Hu Package structure and manufacturing method thereof
CN112867239A (zh) * 2021-01-12 2021-05-28 深圳市鑫诺诚科技有限公司 一种超厚、低电阻铜箔材料
CN113471163B (zh) * 2021-07-23 2023-06-20 重庆平创半导体研究院有限责任公司 一种晶圆互连结构及工艺

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4785137A (en) * 1984-04-30 1988-11-15 Allied Corporation Novel nickel/indium/other metal alloy for use in the manufacture of electrical contact areas of electrical devices
JPH01220840A (ja) * 1988-02-29 1989-09-04 Nec Corp 半導体素子の接続構造
US5519192A (en) * 1995-01-17 1996-05-21 Cardell Corporation Method and apparatus for inductively soldering electrical connector elements
US20020066524A1 (en) * 2000-10-19 2002-06-06 Yutaka Kagawa Piezoelectric film type actuator, liquid discharge head, and method of manufacturing the same
US20090235983A1 (en) * 2008-03-18 2009-09-24 Applied Quantum Technology, Llc Interlayer Design for Epitaxial Growth of Semiconductor Layers
TW201022396A (en) * 2008-12-05 2010-06-16 Tesa Se Drawn thermoplastics for adhesion of metal part to plastics, glasses and metals and producing method thereof

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0834587A1 (en) * 1996-10-01 1998-04-08 Siemens Aktiengesellschaft Nickel-base alloy and article manufactured thereof
US5964966A (en) * 1997-09-19 1999-10-12 Lockheed Martin Energy Research Corporation Method of forming biaxially textured alloy substrates and devices thereon
MY158939A (en) * 2008-10-21 2016-11-30 Atotech Deutschland Gmbh Method to form solder deposits on substrates
JP4637966B1 (ja) * 2010-02-15 2011-02-23 有限会社ナプラ 電子デバイスの製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4785137A (en) * 1984-04-30 1988-11-15 Allied Corporation Novel nickel/indium/other metal alloy for use in the manufacture of electrical contact areas of electrical devices
JPH01220840A (ja) * 1988-02-29 1989-09-04 Nec Corp 半導体素子の接続構造
US5519192A (en) * 1995-01-17 1996-05-21 Cardell Corporation Method and apparatus for inductively soldering electrical connector elements
US20020066524A1 (en) * 2000-10-19 2002-06-06 Yutaka Kagawa Piezoelectric film type actuator, liquid discharge head, and method of manufacturing the same
US20090235983A1 (en) * 2008-03-18 2009-09-24 Applied Quantum Technology, Llc Interlayer Design for Epitaxial Growth of Semiconductor Layers
TW201022396A (en) * 2008-12-05 2010-06-16 Tesa Se Drawn thermoplastics for adhesion of metal part to plastics, glasses and metals and producing method thereof

Also Published As

Publication number Publication date
US20160121582A1 (en) 2016-05-05
JP6290156B2 (ja) 2018-03-07
CN105575929A (zh) 2016-05-11
TW201618260A (zh) 2016-05-16
US10213986B2 (en) 2019-02-26
CN105575929B (zh) 2018-06-08
JP2016096334A (ja) 2016-05-26

Similar Documents

Publication Publication Date Title
TWI490962B (zh) 電性連接結構及其製備方法
JP6272805B2 (ja) ２つの金属表面を永久的に接続するための方法
TW201203483A (en) Recessed pillar structure and manufacturing method thereof
TWI667758B (zh) 電性連接結構及其製備方法
Sharma et al. Fabrication and shear strength analysis of Sn-3.5 Ag/Cu-filled TSV for 3D microelectronic packaging
TW201542888A (zh) 奈米雙晶鎳金屬層、其製備方法、及包含其之電性連接結構、基板及封裝結構
JP2013166998A (ja) 無電解Ｎｉめっき被膜を有する構造物、半導体ウェハ及びその製造方法
Jung et al. A review of soft errors and the low α-solder bumping process in 3-D packaging technology
Shahane et al. Enabling chip-to-substrate all-Cu interconnections: design of engineered bonding interfaces for improved manufacturability and low-temperature bonding
CN107346731B (zh) 一种减少铜膜厚度的方法
TW201415563A (zh) 具有奈米雙晶銅之電性連接體、其製備方法、以及包含其之電性連接結構
Tian et al. Copper pulse-reverse current electrodeposition to fill blind vias for 3-D TSV integration
Kee et al. Copper-silicon carbide composite plating for inhibiting the extrusion of through silicon via (TSV)
CN104066267A (zh) 铜基材的化学镀层结构及其工艺
Fang et al. Low temperature fine-pitch Cu-Cu bonding using Au nanoparticles as intermediate
US20140034370A1 (en) Metallization mixtures and electronic devices
Mohan et al. Demonstration of patternable all-Cu compliant interconnections with enhanced manufacturability in chip-to-substrate applications
Roh et al. Cu filling of TSV using various current forms for three‐dimensional packaging application
CN109037149A (zh) 无缺陷穿硅通孔结构的制备方法
CN203859932U (zh) 铜基材的化学镀层结构
De Preter et al. 3D stacking of Co-and Ni-based microbumps
Chen et al. A review about the filling of TSV
TW201230265A (en) Package structure, packaging substrate and chip
CN111430325A (zh) 一种晶圆双面合金凸块的工艺结构
Hong et al. Non-PR Sn-3.5 Ag Bumping on a Fast Filled Cu-Plug by PPR Current