JP2016048709A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】第一半導体チップと第二半導体チップとの位置ずれを抑制する。【解決手段】半導体装置１０は、少なくとも第一半導体チップ２０と第二半導体チップ３０とが互いに積層されて成るチップ積層体１２を備えている。第一半導体チップ２０の、第二半導体チップ３０に対向する面に、複数の第一バンプ２７が設けられている。第二半導体チップ３０の、第一半導体チップ２０に対向する面に、第二バンプ４７が設けられている。第二バンプ４７は、複数の第一バンプ２７の上面の中心点を結んで得られる多角形エリア内に配置されている。【選択図】図１

Description

本発明は、複数の半導体チップが互いに積層されて成るチップ積層体を備えた半導体装置及びその製造方法に関する。

特許文献１（特開２００７−０６７１７５号公報）は、配線基板上に半導体チップをフリップチップ接続するステップを含む半導体装置の製造方法を開示している。当該製造方法は、仮圧着工程及び本圧着工程を有する。仮圧着工程では、第１のボンディングツールにより、配線基板の電極上のはんだプリコートを溶融させずに、はんだプリコートに半導体チップのバンプ電極を接触させて、配線基板に向けて半導体チップに荷重を印加する。本圧着工程では、第２のボンディングツールにより、はんだプリコートを溶融させて、配線基板に向けて半導体チップに荷重を印加する。第１のボンディングツールの表面は、半導体チップとの静止摩擦係数が０．３以上の物質からなる膜でコーティングされている。これにより、仮圧着工程において半導体チップに横方向の荷重がかかって半導体チップの横滑りが発生するのを防ぐことができる。

特許文献２（特開２０１２−２４８７３２号公報）は、複数の半導体チップが互いに積層されて成るチップ積層体を備えた半導体装置及びその製造方法を開示している。チップ積層体を構成する第１の半導体チップは、第１のバンプ電極を有している。チップ積層体を構成する第２の半導体チップは、第２のバンプ電極を有している。第１の半導体チップの第１のバンプ電極と第２の半導体チップの第２のバンプ電極とが互いに接合されている。第１のバンプ電極の頂面が凸面となっており、第２のバンプ電極の頂面が凹面となっている。これにより、第１のバンプ電極と第２のバンプ電極とを接合する際に、バンプ電極同士の横滑りを防止することができるとされている。

特開２００７−０６７１７５号公報 特開２０１２−２４８７３２号公報

一般に、２つの半導体チップは、フリップチップボンダを用いて互いに積層される。一方の半導体チップ上に他方の半導体チップを積層する際、半導体チップ同士の位置合わせが行われる。しかしながら、フリップチップボンダの位置合わせ精度に応じて、±３μｍ程度の位置ずれが生じ得る。

半導体チップに形成されたバンプ電極の頂面は、製造方法の観点から、典型的には、丸い凸状に形成される。したがって、ある半導体チップの一面に形成されたバンプ電極を別の半導体チップの一面に形成されたバンプ電極に押し付ける際に、バンプ電極同士の横滑りが生じやすくなる。これにより、バンプ電極間の接合面積が小さくなり、バンプ電極の接合強度が低下するおそれがある。

特許文献１は、第１のボンディングツールの表面を、半導体チップとの静止摩擦係数が０．３以上の物質からなる膜でコーティングされていることを開示する。しかしながら、使用する材料表面の静止摩擦係数を０．３以上とすることは、使用できる材料に制限がかかり、低コストで製造することが困難になるおそれがある。

特許文献２は、互いに接合される２つのバンプ電極の頂部をそれぞれ凸面と凹面にすることを開示する。しかしながら、バンプ電極の頂部を凸面や凹面に加工することは、余計な製造ステップを必要とし、製造工数の増加を招く。したがって、互いに接合される半導体チップ同士の位置ずれを抑制する別の方策が望まれる。

一実施形態に係る半導体装置は、少なくとも第一半導体チップと第二半導体チップとが互いに積層されて成るチップ積層体を備えている。第一半導体チップの、第二半導体チップに対向する面に、複数の第一バンプが設けられている。第二半導体チップの、第一半導体チップに対向する面に、第二バンプが設けられている。第二バンプは、複数の第一バンプの上面の中心点を結んで得られる多角形エリア内に配置されている。

一実施形態に係る半導体装置の製造方法は、複数の第一バンプを有する第一半導体チップと、第二バンプを有する第二半導体チップと、を準備するステップと、第一半導体チップと第二半導体チップとを互いにフリップチップ実装するステップと、を有する。当該フリップチップ実装は、第二バンプが、複数の第一バンプの上面の中心点を結んで得られる多角形エリア内に配置されるように第一半導体チップと第二半導体チップとを位置合わせしつつ行われる。

本発明によれば、第二バンプが複数の第一バンプの上面の中心点を結んで得られる多角形エリア内に配置されるため、フリップチップ実装時に第一半導体チップと第二半導体チップとの位置ずれを抑制することができる。

図１は、第１の実施形態に係る半導体装置の概略断面図である。 図２は、チップ積層体を形成する半導体チップのうちの１つの半導体チップの概略平面図である。 図３は、図２の３Ａ−３Ａ線に沿った、半導体チップの概略断面図である。 図４は、チップ積層体を形成する半導体チップのうちの別の半導体チップの概略平面図である。 図５は、図４に示す半導体チップの一面とは反対側の面を示す概略平面図である。 図６は、図４及び図５の６Ａ−６Ａ線に沿った、半導体チップの概略断面図である。 図７は、チップ積層体を組み立てる組立方法を説明する工程図である。 図８は、ある半導体チップに形成されたバンプと、これに隣接する半導体チップに形成されたバンプとの位置関係を説明する図である。 図９は、半導体チップに形成されたバンプの配置の別の例を示す図である。 図１０は、半導体チップに形成されたバンプの配置のさらに別の例を示す図である。 図１１は、図２及び図３に示す半導体チップを製造する工程を示す工程図である。 図１２は、図４〜図６に示す半導体チップを製造する工程のいくつかのステップを示す工程図である。 図１３は、図１２に引き続いて行われる工程を示す工程図である。 図１４は、図１３に引き続いて行われる工程を示す工程図である。

以下、本発明の実施形態について図面を用いて説明する。
図１は、第１の実施形態に係る半導体装置の概略断面図である。半導体装置１０は、複数の半導体チップ２０，３０が互いに積載されて成るチップ積層体１２を有する。図１に示す例では、チップ積層体１２は、５つの半導体チップ２０，３０を含んでいる。これに限らず、チップ積層体１２は、少なくとも２つの半導体チップを含んでいてよい。チップ積層体１２は配線基板１４上に搭載されている。チップ積層体１２は、チップ積層体１２を構成する半導体チップ３０のうちの１つを介して配線基板１４に接続されている。

半導体チップ２０，３０は、メモリ回路、例えばＤＲＡＭ回路を有するメモリチップであってよい。これに代えて、半導体チップ２０，３０は、任意の所望の回路を有するチップであってよい。また、複数の半導体チップ２０，３０のうちの１つは、インターフェースチップであってもよい。

チップ積層体１２を形成する複数の半導体チップ２０，３０同士の間の隙間は、第１の封止樹脂１６で埋められていてよい。第１の封止樹脂１６は、チップ積層体１２の側面を覆っていてもよい。第１の封止樹脂１６は、例えばアンダーフィル材から形成することができる。半導体装置１０は、チップ積層体１２及び第１の封止樹脂１６を覆う第２の封止樹脂１７をさらに有していてよい。

配線基板１４は、例えばガラスエポキシ基板のような絶縁基板５０を有する。絶縁基板５０の一方の面には、複数の接続パッド５２が形成されている。絶縁基板５０の他方の面には、複数のランド５４が形成されている。ランド５４は、配線基板１４上に所要の間隔で格子状に配置されていてよい。各ランド５４上には、半導体装置１０の外部端子５６となる金属ボールが設けられている。金属ボールは、例えば半田から形成されていてよい。ランド５４は、配線基板１４内に設けられた配線を介して所定の接続パッド５２と電気的に接続されている。配線基板１４は、接続パッド５２やランド５４を除いて例えばソルダーレジスト膜のような絶縁膜５８によって覆われている。

チップ積層体１２は、例えば非導電性ペースト（ＮＣＰ）のような接着材６０によって配線基板１４に接着されていてよい。接着材６０は、配線基板１４とチップ積層体１２との接続部分を保護することができる。

図２は、チップ積層体１２を形成する半導体チップのうちの１つの半導体チップ２０の外部端子５６側から見た平面図を示している。図３は、図２の３Ａ−３Ａ線に沿った、半導体チップ２０の概略断面を示している。本実施形態では、図２及び図３に示す半導体チップ２０は、半導体装置１０を形成した時点で外部端子５６がある方をチップ積層体１２の下端とすれば、当該下端の反対側となる上端に位置する半導体チップに対応する。

半導体チップ２０は、例えばシリコンから成る半導体基板２１を有する。半導体基板２１は、回路が形成された回路層２２と、回路層２２を部分的に覆う絶縁層２３と、を有する。絶縁層２３は、パッシベーション層、例えばポリイミド層から形成されていてよい。絶縁層２３に覆われていない回路層２２の部分には、複数のバンプ電極２４が形成されている。バンプ電極２４は、回路層２２に形成された回路と電気的に接続されている。この回路は、半導体チップ２０の機能に応じた所定の回路、例えばメモリ回路であってよい。

バンプ電極２４は、例えばＣｕのような金属からなるポスト部２５と、ポスト部２５の頂面に形成された保護層２６と、を有していてよい。保護層２６は、ポスト部２５を形成する金属の拡散を防止する拡散防止層と、ポスト部２５及び拡散防止層の酸化を防止する酸化防止層と、を含んでいてよい。拡散防止層は、例えばＮｉから形成することができる。酸化防止層は、例えばＡｕから形成することができる。

半導体チップ２０の絶縁層２３上には、絶縁層２３から突出した複数のバンプ２７が形成されている。複数のバンプ２７は、バンプ電極２４と同じ構成を有することが好ましい。これにより、同一のプロセスで、同時にバンプ電極２４とバンプ２７を形成することができる。好ましくは、複数のバンプ２７は、半導体チップ２０の回路と電気的に接続されていない。

複数のバンプ２７は、多角形のエリア、図２では四角形のエリアを形成するように、互いに隣接して配置されている。より具体的には、図２は、四角形のエリアを形成するバンプ２７のセットが４組示されている。本例に限らず、半導体チップ２０は、四角形のエリアを形成するバンプ２７のセットを少なくとも１組有していればよい。

図２に示す例では、４つのバンプ２７が、四角形のエリアを形成している。この四角形のエリアは、チップ積層体１２内で隣接する別の半導体チップに形成されたバンプ（例えば図６に示すバンプ４７）が丁度入る又は若干の空間的余裕を持って入ることができる大きさを有することが好ましい（図１も参照）。

四角形のエリアを形成する複数のバンプ２７は、バンプ電極２４よりも突出している。具体的には、複数のバンプ２７は、回路層２２を部分的に覆う絶縁層２３上に設けられていてよい。一方で、バンプ電極２４は、回路層２２上に設けられていてよい。これにより、バンプ２７の高さとバンプ電極２４の高さが互いに同一であったとしても、バンプ２７がバンプ電極２４よりも高く突出することになる。なお、図２及び図３に示す半導体チップ２０の、バンプ電極２４及びバンプ２７が形成された一面とは反対側の一面には、バンプ電極やバンプは形成されていない。

図４は、チップ積層体１２を形成する半導体チップのうちの別の半導体チップ３０を示している。図５は、図４に示す半導体チップ３０の一面とは反対側の面を示す概略平面図である。図６は、図４及び図５の６Ａ−６Ａ線に沿った、半導体チップ３０の概略断面を示している。本実施形態では、図４〜図６に示す半導体チップ３０は、チップ積層体の上端に位置する半導体チップ２０以外の半導体チップに対応する。

半導体チップ３０は、例えばシリコンから成る半導体基板３１を有する。半導体基板３１は、半導体チップ３０の一面（第１の面）に、回路が形成された回路層３２と、回路層３２を部分的に覆う絶縁層３３と、を有する。絶縁層３３は、パッシベーション層、例えばポリイミド層から形成されていてよい。絶縁層３３に覆われていない回路層３２の部分には、複数のバンプ電極３４が形成されている。バンプ電極３４は、回路層３２に形成された回路と電気的に接続されている。この回路は、半導体チップ３０の機能に応じた所定の回路、例えばメモリ回路又はインターフェース回路であってよい。

半導体チップ３０の第１の面に形成されたバンプ電極３４は、例えばＣｕのような金属からなるポスト部３５と、ポスト部３５の頂面に形成された保護層３６と、を有していてよい。保護層３６は、ポスト部３５を形成する金属の拡散を防止する拡散防止層と、ポスト部３５及び拡散防止層の酸化を防止する酸化防止層と、を含んでいてよい。拡散防止層は、例えばＮｉから形成することができる。酸化防止層は、例えばＡｕから形成することができる。

半導体チップ３０の絶縁層３３上には、絶縁層３３から突出した複数のバンプ３７が形成されている。複数のバンプ３７は、バンプ電極３４と同じ構成を有することが好ましい。これにより、同一のプロセスで、同時にバンプ電極３４とバンプ３７を形成することができる。好ましくは、複数のバンプ３７は、半導体チップ２０の回路と電気的に接続されていない。

複数のバンプ３７は、多角形のエリア、図４では四角形のエリアを形成するように、互いに隣接して配置されている。より具体的には、図４は、四角形のエリアを形成するバンプ３７のセットが４組示されている。本例に限らず、半導体チップ３０は、四角形のエリアを形成するバンプ３７のセットを少なくとも１組有していればよい。

図４に示す例では、４つのバンプ３７が、四角形のエリアを形成している。この四角形のエリアは、隣接する半導体チップに形成されたバンプが丁度入る又は若干の空間的余裕を持って入ることができる大きさを有することが好ましい。

四角形のエリアを形成する複数のバンプ３７は、バンプ電極３４よりも突出している。具体的には、複数のバンプ３７は、回路層３２を部分的に覆う絶縁層３３上に設けられていてよい。一方で、バンプ電極３４は、回路層３２上に設けられていてよい。これにより、バンプ３７の高さとバンプ電極３４の高さが互いに同一であったとしても、バンプ３７がバンプ電極３４よりも高く突出することになる。

図５に示すように、半導体チップ３０の他方の面（第２の面）には、バンプ電極４４及びバンプ４７が形成されている。半導体チップ３０の第１の面に形成されたバンプ電極３４は、貫通配線（ＴＳＶ）４１を介して、半導体チップ３０の第２の面に形成されたバンプ電極４４と電気的に接続されていてよい（図６参照）。好ましくは、半導体チップの第２の面に形成されたバンプ４７は、回路層に形成された回路と電気的に接続されていない。

半導体チップの第２の面に形成されたバンプ電極４４は、例えばＣｕのような金属４５と、金属４５上に形成された半田４６と、を有していてよい。半田４６は、バンプ電極同士の接合のために利用される。半田４６は、例えばめっき法で析出されたＳｎＡｇ層から形成することができる。

半導体チップ３０の絶縁層４０上には、絶縁層４０から突出したバンプ４７が形成されている。バンプ４７は、バンプ電極４４と同じ構成を有することが好ましい。これにより、同一のプロセスで、同時にバンプ電極４４とバンプ４７を形成することができる。好ましくは、バンプ４７は、半導体チップ３０の回路と電気的に接続されていない。半導体チップ３０の第２の面に形成されたバンプ４７は、平面視で、半導体チップ３０の第１の面に形成された複数のバンプ３７の上面の中心点を結んで得られる四角形のエリア内に配置されている。すなわち、図１に示すように、チップ積層体１２が形成されたときに、半導体チップ３０のバンプ４７は、別の半導体チップ２０，３０の複数のバンプ２７，３７の上面の中心点を結んで得られる多角形のエリア内に配置される。

図１に示す半導体装置１０では、半導体チップ２０の複数のバンプ２７は、半導体チップ３０に対向する面に設けられている。半導体チップ３０のバンプ４７は、半導体チップ２０に対向する面に設けられている。そして、半導体チップ３０のバンプ４７は、半導体チップ２０の複数のバンプ２７の上面の中心点を結んで得られる四角形のエリア内に配置されている。このとき、半導体チップ２０のバンプ電極２４の位置が、半導体チップ３０のバンプ電極４４の位置と一致しており、バンプ電極２４はバンプ電極４４と接合される。また、半導体チップ３０のバンプ４７は、半導体チップ２０へ向けて、半導体チップ２０の複数のバンプ２７の頂部を超えて突出することになる。

同様に、いくつかの半導体チップ３０のバンプ４７は、それに隣接する半導体チップ３０の複数のバンプ３７の上面の中心点を結んで得られる四角形のエリア内に配置されている。このとき、一方の半導体チップ３０のバンプ電極３４の位置が、他方の半導体チップ３０のバンプ電極４４の位置と一致しており、バンプ電極３４はバンプ電極４４と接合される。また、半導体チップ３０のバンプ４７は、半導体チップ３０へ向けて、半導体チップ３０の複数のバンプ３７の頂部を超えて突出することになる。

次に、図７を用いて、半導体チップ同士を積層することによってチップ積層体を組み立てる方法について説明する。まず、複数のバンプを有する半導体チップを準備する。典型的には、図２〜図３に示す半導体チップ２０や、図４〜図６に示す半導体チップ３０を準備する。図７（ａ）に示す例では、半導体チップ２０と半導体チップ３０とが示されている。

まず、１段目の半導体チップ２０をフリップチップボンダ内の下側に配置する。このとき、半導体チップの上方から見ると、４つのバンプ２７は、それらの上面の中心位置を結んで得られる多角形のエリアを形成している（図２も参照）。

次に、半導体チップ３０のバンプ４７が、半導体チップ２０の複数のバンプ２７の上面の中心点を結んで得られる多角形エリア内に配置されるように半導体チップ２０と半導体チップ３０とを位置合わせしつつ、半導体チップ２０と半導体チップ３０とを互いにフリップチップ実装する。

このとき、２段目の半導体チップ３０を１段目の半導体チップ２０へ近づけていくと、２段目の半導体チップ３０のバンプ電極４４が１段目の半導体チップ２０のバンプ電極２４の高さに到達する前に、２段目の半導体チップ３０のバンプ４７が１段目の半導体チップ２０のバンプ２７の高さに到達する（図７（ｂ）参照）。

２段目の半導体チップ３０を１段目の半導体チップ２０へさらに近づけると、２段目の半導体チップ３０のバンプ４７が１段目の半導体チップ２０の複数のバンプ２７により形成された四角形のエリア内に入り込む（図７（ｃ）参照）。そして、２段目の半導体チップ３０のバンプ電極４４が１段目の半導体チップ２０の対応するバンプ電極２４に当接する。例えば３００℃の温度に加熱しつつ圧力を印加することで、バンプ電極２４とバンプ電極４４とが接合される。これにより、１段目の半導体チップ２０の上に２段目の半導体チップ３０が配置される。

図８は、１段目の半導体チップ２０に形成されたバンプ２７と、２段目の半導体チップ３０に形成されたバンプ４７との位置関係を説明する図である。図８は、半導体チップ２０，３０の表面に垂直な方向から見たときの、バンプ２７，４７の位置を示している。

図８（ａ）では、バンプ２７，４７の径は１９μｍに設定されている。また、互いに隣接するバンプ２７間のピッチが３０．４μｍに設定されている。さらに、対角線上に位置するバンプ２７間のピッチが４３μｍに設定されている。図８（ａ）は、４つのバンプ２７により形成された四角形エリア内の中心に、２段目の半導体チップ３０のバンプ４７が位置ずれすることなく配置されたケースを示している。この場合、２段目の半導体チップ３０のバンプ４７は、１段目の半導体チップ２０のバンプ２７に接触することなく、上記四角形エリア内に配置される。なお、２段目の半導体チップ３０のバンプ４７は、１段目の半導体チップ２０のいずれのバンプ２７からも、２．５μｍの距離を隔てている。

図８（ｂ）では、バンプ２７，４７の径と複数のバンプ２７の配置は、図８（ａ）と同様に設定されている。ただし、図８（ｂ）は、２段目の半導体チップ３０のバンプ４７が、４つのバンプ２７により形成された四角形エリア内の中心から３μｍずれたケースを示している。この場合、２段目の半導体チップ３０のバンプ４７は、１段目の半導体チップ２０のバンプ２７のうちの１つに接触する。しかしながら、図７（ｂ）に示すように、２段目の半導体チップ３０を１段目の半導体チップ２０に押し付ける際に、バンプ４７が横滑りし、これによってバンプ４７は４つのバンプ２７により形成された四角形エリア内に配置されることになる。

図８（ｃ）では、バンプ２７，４７の径は２０μｍに設定されている。また、互いに隣接するバンプ２７間のピッチが３０．４μｍに設定されている。さらに、対角線上に位置するバンプ２７間のピッチが４３μｍに設定されている。図８（ｃ）は、４つのバンプ２７により形成された四角形エリア内の中心に、２段目の半導体チップ３０のバンプ４７が位置ずれすることなく配置されたケースを示している。この場合、２段目の半導体チップ３０のバンプ４７は、１段目の半導体チップ２０のバンプ２７に接触することなく、上記四角形エリア内に配置される。なお、２段目の半導体チップ３０のバンプ４７は、１段目の半導体チップ２０のいずれのバンプ２７からも、１．５μｍの距離を隔てている。

図８（ｄ）では、バンプ２７，４７の径と複数のバンプ２７の配置は、図８（ｃ）と同様に設定されている。ただし、図８（ｄ）は、２段目の半導体チップ３０のバンプ４７が、４つのバンプ２７により形成された四角形エリア内の中心から３μｍずれたケースを示している。この場合、２段目の半導体チップ３０のバンプ４７は、１段目の半導体チップ２０のバンプ２７のうちの１つに接触する。しかしながら、図７（ｂ）に示すように、２段目の半導体チップ３０を１段目の半導体チップ２０に押し付ける際に、バンプ４７が横滑りし、これによってバンプ４７は４つのバンプ２７により形成された四角形エリア内に配置される。

図８（ｅ）では、バンプ２７，４７の径は２１μｍに設定されている。また、互いに隣接するバンプ２７間のピッチが３０．４μｍに設定されている。さらに、対角線上に位置するバンプ２７間のピッチが４３μｍに設定されている。図８（ｅ）は、４つのバンプ２７により形成された四角形エリア内の中心に、２段目の半導体チップ３０のバンプ４７が位置ずれすることなく配置されたケースを示している。この場合、２段目の半導体チップ３０のバンプ４７は、１段目の半導体チップ２０のバンプ２７に接触することなく、上記四角形エリア内に配置される。なお、２段目の半導体チップ３０のバンプ４７は、１段目の半導体チップ２０のいずれのバンプ２７からも、０．５μｍの距離を隔てている。

図８（ｆ）では、バンプ２７，４７の径と複数のバンプ２７の配置は、図８（ｅ）と同様に設定されている。ただし、図８（ｆ）は、２段目の半導体チップ３０のバンプ４７が、４つのバンプ２７により形成された四角形エリア内の中心から３μｍずれたケースを示している。この場合、２段目の半導体チップ３０のバンプ４７は、１段目の半導体チップ２０のバンプ２７のうちの１つに接触する。しかしながら、図７（ｂ）に示すように、２段目の半導体チップ３０を１段目の半導体チップ２０に押し付ける際に、バンプ４７が横滑りし、これによってバンプ４７は４つのバンプ２７により形成された四角形エリア内に配置される。

上記のように、１段目の半導体チップ２０上に２段目の半導体チップ３０を搭載するときに、半導体チップ２０，３０どうしに多少の位置ずれが生じたとしても、バンプ２７，４７同士の横滑りを利用することにより、半導体チップ２０，３０どうしの位置ずれが緩和される。特に、バンプ２７，４７の先端がラウンド状になっている場合、位置ずれを緩和する効果が高くなる。このようにして、半導体チップ２０に対する半導体チップ３０の位置ずれが自己整合的に修正される。その結果、２段目の半導体チップ３０のバンプ電極４４が、１段目の半導体チップ２０のバンプ電極２４に高精度に位置合わせされる。これにより、バンプ電極２４，４４同士の接合不良を防止することができる。さらに、横滑りしたバンプ４７は四角形のエリアを構成するバンプ２７に強い力で噛みこまれるため、バンプ２７，４７同士の接合強度が向上するという利点もある。

バンプ径の精度（約±１μｍ）とフリップチップボンダの位置合わせ精度（約３μｍ）を考慮すると、バンプ４７の位置ずれが無い場合に、四角形のエリアを構成する複数のバンプ２７とバンプ４７との間の距離が０．５μｍ〜２．５μｍの範囲であることが好ましい（図８（ａ），図８（ｃ），図８（ｅ）参照）。

また、四角形のエリアを構成する複数のバンプ２７の間には適正なスペースを設けることが好ましい。半導体チップ２０，３０間への樹脂封入時に空気が残らないようにするためである。そのため、一般的な樹脂が隈なく四角形のエリア内に侵入するために、１０μｍより大きい最隣接パンプ間スペースを確保することが好ましい。一方で、バンプ４７の直径以上の最隣接バンプ間スペースがあると、バンプ４７の位置ずれ方向によっては、上述したような自己整合的に位置ずれを修正する効果が得られなくなる。すなわち、四角形のエリアを構成する複数のバンプ２７について、最隣接バンプ間のスペースは、バンプ４７の直径よりも小さいことが好ましい。

次に、上記と同様の手順により、２段目の半導体チップ３０の上に３段目の半導体チップ３０を搭載する。ここで、３段目の半導体チップ３０は、２段目の半導体チップ３０と同じ構成を有するものであってよい。図２及び図４に示すように、半導体チップ３０の一方の面は、半導体チップ２０の一方の面と同じ構造を有している。したがって、２段目の半導体チップ３０の上に３段目の半導体チップ３０を搭載するときにも、四角形のエリアを構成する複数のバンプ３７内に、バンプ４７が配置される。図７を参照して説明したように、２段目の半導体チップ３０に対する３段目の半導体チップ３０の位置ずれは、自己整合的に修正される。

次いで、上記と同様の手順により、３段目の半導体チップ３０の上に４段目の半導体チップ３０を搭載し、４段目の半導体チップ３０の上に５段目の半導体チップ３０を搭載する。チップ積層体を形成する半導体チップの数に応じて上記作業を繰り返す。それから、チップ積層体１２を形成する複数の半導体チップ２０，３０同士の間の隙間を、第１の封止樹脂１６で埋める。第１の封止樹脂１６はアンダーフィル材から形成されていてよい。

ここでは、チップ積層体１２を形成した後に、半導体チップ２０，３０同士の間の隙間を、第１の封止樹脂１６で埋めることを説明した。この代わりに、半導体チップ２０，３０同士を接合する際に、半導体チップ２０，３０同士の隙間を非導電性フィルム（ＮＣＦ）で埋めることも考えられる。例えば、両方の半導体チップ２０，３０のうちの一方の半導体チップの一面にＮＣＦを塗布しておき、半導体チップ２０，３０の接合時にＮＣＦがチップ間の隙間を埋めるようにすることができる。

次に、チップ積層体１２を配線基板１４に搭載し、チップ積層体１２を覆う第２の封止樹脂１７を形成する。それから、配線基板１４に外部端子５６を取り付ける。これにより、図１に示す半導体装置１０が得られる。

図９及び図１０は、図２や図４に示す半導体チップ２０，３０の変形例を示している。図９及び図１０に示す半導体チップ８０，９０では、多角形のエリアを構成するバンプの配置が、図２や図４に示す半導体チップ２０，３０とは異なっている。その他の構成については、図２や図４に示す半導体チップ２０，３０と同一であってよいため、説明を省略する。

図９に示す半導体チップ８０では、複数のバンプ８７は、三角形のエリアを構成している。したがって、チップ積層体が形成されたとき、別の半導体チップのバンプが、複数のバンプ８７の上面の中心点を結んで得られる三角形のエリア内に配置される。なお、バンプ電極８４の配置については、図２や図４に示す半導体チップ２０，３０と同様である。

図１０に示す半導体チップ９０では、互いに隣接するバンプ９７の中心点を順に線で結ぶと、複数のバンプ９７は六角形のエリアを形成する。したがって、チップ積層体が形成されたとき、別の半導体チップのバンプが、複数のバンプ９７の上面の中心点を結んで得られる六角形のエリア内に配置される。なお、バンプ電極９４の配置については、図２や図４に示す半導体チップ２０，３０と同様である。

上記のように、別の半導体チップのバンプ４７を受け入れるエリアを形成するための複数のバンプ２７，３７，８７，９７は、四角形のエリアに限られず、任意の多角形のエリアを形成していればよい。なお、上記例では、ある半導体チップの複数のバンプにより形成される多角形のエリア内に、別の半導体チップの１つのバンプが配置されている。これに限らず、ある半導体チップの複数のバンプにより形成される１つの多角形のエリア内に、別の半導体チップの複数のバンプが配置されていてもよい。この場合であっても、上述したような半導体チップ同士の位置ずれを緩和することが可能となる。

以下、図１１を用いて、図２及び図３に示す半導体チップの製造方法について説明する。まず、所定の回路１０２及び貫通プラグ１０４が形成された基板１００を準備する（図１１（ａ）参照）。基板１００は、ウエハの形状であってよい。基板１００は、例えばシリコンから成る半導体基板１２８を含んでいてよい。所定の回路１０２及び貫通プラグ１０４は、一般的に用いられる技術を用いて形成することができ、ここでは詳細には説明しない。基板１００に形成された回路１０２は例えばＤＲＡＭ用の回路であってよい。基板１００の表面には、保護膜１０６としてパッシベーション膜が形成されている。パッシベーション膜１０６は、例えばＳｉＮ膜やＳｉＯＮ等から形成されていて良い。

次に、例えばポリイミドからなる絶縁膜１０８をパッシベーション膜１０６上に形成する。それから、絶縁膜１０８上にフォトレジストを形成し、リソグラフィー法及びドライエッチング法を用いて、絶縁膜１０８及びパッシベーション膜１０６の一部を除去する。その後、フォトレジストは除去する。絶縁膜１０８及びパッシベーション膜１０６の除去された部分は、後にバンプ電極が形成される部分である。

次に、バンプ電極とともにダミーバンプ（単にバンプと称することもある）を形成する。まず、基板１００の表面に、シード層１１０を形成する（図１１（ｂ）参照）。シード層１１０は、Ｔｉ／Ｃｕから形成されていてよい。次に、シード層１１０上にめっき用レジスト１１２を形成する。それから、めっき用レジスト１１２の、バンプ電極とダミーバンプを形成する部分を、除去する。なお、ダミーバンプは絶縁層１０８上に形成されるので、バンプ電極よりも高い位置に形成される。めっき用レジスト１１２に形成された穴の底には、シード層１１０が露出する。

次に、Ｃｕ、Ｎｉ、Ａｕの順に、電界めっきを実施する。これにより析出した金属が、めっき用レジスト１１２に形成された穴を埋める。これにより、バンプ電極１１４及びバンプ１１７が形成される（図１１（ｃ）参照）。ここで形成されたバンプ電極１１４は、図３に示すバンプ電極２４に相当する。また、バンプ１１７は、図３に示すバンプ２７に相当する。バンプ電極１１４及びバンプ１１７の配置に関しては、図２，４，９，１０で説明したとおりである。

上記のように、バンプ電極１１４とバンプ１１７は、同一のプロセスで同時に形成されることが好ましい。この場合、バンプ１１７は、バンプ電極１１４と同一の構成を有することになる。なお、めっき法により形成されたバンプ電極１１４及びバンプ１１７の頂面は、凸状の曲面（ラウンド状）に形成される傾向にある。

また、バンプ電極１１４及びバンプ１１７は、別の材料から形成されてもよい。この場合、バンプ電極１１４をめっき法で形成するステップと、バンプ１１７をめっき法で形成するステップとは別々に行われる。

バンプ電極１１４及びバンプ１１７が形成された後、めっき用レジスト１１２及び不要なシード層１１０を除去する（図１１（ｄ）参照）。ここで、バンプ電極１１４は、貫通プラグ１０４を通じて回路と電気的に接続される。しかしながら、バンプ１１７は、貫通プラグ１０４や回路と電気的に接続されないことが好ましい。本例では、バンプ１１７は、絶縁層１０８上に配置されているため、貫通プラグ１０４や回路との絶縁性が確保されている。また、バンプ１１７は、バンプ電極１１４よりも高い位置、すなわち絶縁層１０８上に設けられるため、バンプ１１７とバンプ電極１１４の固有の高さは同一であっても、バンプ１１７はバンプ電極１１４よりも高く突出することとなる。

図２及び図３に示す半導体チップ２０を製造するためには、この後、ウエハを切断し、個々のチップに分離すればよい。ウエハの切断は、基板１００をダイシングテープで固定した状態で行うことができる。このようにして、図２及び図３に示す半導体チップ２０が完成する。

次に、図１２〜図１４を用いて、図４〜図６に示す半導体チップ３０を製造する方法について説明する。まず、図１１を用いて説明した方法と同様に、バンプ電極１１４及びバンプ１１７を形成する（図１２（ａ）〜（ｄ）参照）。ただし、図１１に示す半導体基板とは異なり、図１２では半導体基板１２８に絶縁リング１２９が形成されている。この絶縁リング１２９は、後に形成される貫通配線の位置合わせ、及び半導体基板１２８への電気的リークを防止するために形成されている。絶縁リング１２９は、半導体基板１２８に形成されたリング状の溝に埋設された酸化シリコン膜等からなる絶縁膜により形成されていてよい。次に、基板１００の、バンプ１１７及びバンプ電極１１４が形成された側の面に接着剤１２０を介して支持体１２２を張り付ける（図１３（ａ）参照）。次に、バンプ１１７及びバンプ電極１１４が形成された側の面と反対側の一面（第２の面）から、基板１００を研削し、少なくとも絶縁リング１２９の一部が露出するように基板１００を任意の厚さまで薄くする。

次に、基板１００の第２の面に、バンプ電極及びダミーバンプを形成する。具体的には、まず、基板１００の研削した一面に、絶縁膜１２４を形成する。絶縁膜１２４は、例えば窒化シリコン膜であってよい（図１３（ｂ）参照）。絶縁膜１２４上に、所望の位置に開口を有するレジスト膜１２６を形成する。レジスト膜１２６をマスクとして利用し、基板１００をドライエッチングにより除去する。これにより、レジスト膜１２６の開口部１３０を通じて、基板１００を形成する半導体基板１２８を貫通する穴が形成される（図１３（ｃ）参照）。半導体基板１２８は例えばシリコン基板であってよい。一例では、５０μｍ以上の深さの穴を形成するため、デポジションとエッチングとを繰り返すボッシュ法を利用して、半導体基板１２８を貫通する穴を形成することができる。

レジスト膜１２６を剥離した後、半導体基板に形成された開口部１３０を形成する壁面上に、めっき用のシード膜１３２を形成する（図１３（ｄ）参照）。シード膜１３２は、例えばＴｉ／Ｃｕ膜から形成することができる。半導体基板１２８に形成された開口部１３０を除き、基板１００上にレジスト１３４を形成する（図１４（ａ）参照）。次に、めっき法により、半導体基板１２８に形成された開口部１３０を埋める金属を析出させる。具体的な一例として、Ｃｕ１４５及び半田１４６をこの順で電界めっき法により形成する。半田は、例えばＳｎＡｇから形成されていてよい。これにより、貫通配線（ＴＳＶ）１４１と、貫通配線１４１上のバンプ電極１４４とが形成される（図１４（ｂ）参照）。これとともに、バンプ電極１４４と同一の構成を有するバンプ１４７も形成される。ここで、バンプ電極１４４は図６に示すバンプ電極４４に対応し、バンプ１４７は図６に示すバンプ電極４７に対応する。バンプ電極１４４及びバンプ１４７の配置に関しては、図５で説明したとおりである。

次に、めっき用レジスト１３４と不要なシード膜１３２を除去する。それから、リフローによりバンプ電極１４４及びバンプ１４７上の半田１４６を丸く成形する（図１４（ｃ）参照）。ここで、バンプ電極１４４は、貫通配線（ＴＳＶ）１４１を介して回路層の回路に電気的に接続される。しかしながら、バンプ１４７は回路層の回路に電気的に接続されないことが好ましい。ただし、バンプ電極１４４とバンプ１４７は互いに同じ高さに形成されていてよい。

それから、ウエハを切断し、個々の半導体チップに分離する。ウエハの切断は、基板１００をダイシングテープで固定した状態で行うことができる。このようにして、図４〜図６に示す半導体チップ３０が得られる。

以上、本発明の望ましい実施形態について提示し、詳細に説明したが、本発明は上記実施形態に限定されるものではなく、要旨を逸脱しない限り、さまざまな変更及び修正が可能であることを理解されたい。

１０ 半導体装置
１２ チップ積層体
１４ 配線基板
２０，３０，８０，９０ 半導体チップ
２１ 半導体基板
２２ 回路層
２３ 絶縁層
２４，３４，４４，８４，９４ バンプ電極
２７，３７，４７，８７，９７ バンプ
４０ 絶縁層
５６ 外部端子

Claims (11)

1. 少なくとも第一半導体チップと第二半導体チップとが互いに積層されて成るチップ積層体と、
   前記第一半導体チップの、前記第二半導体チップに対向する面に設けられた複数の第一バンプと、
   前記第二半導体チップの、前記第一半導体チップに対向する面に設けられた第二バンプと、を備え、
   前記第二バンプが、前記複数の第一バンプの上面の中心点を結んで得られる多角形のエリア内に配置されている、半導体装置。
2. 前記複数の第一バンプの最隣接バンプ間スペースは、第二バンプの直径よりも小さい、請求項１に記載の半導体装置。
3. 前記第一半導体チップは第一バンプ電極を有し、
   前記第二半導体チップは第二バンプ電極を有し、
   前記第一バンプ電極が前記第二バンプ電極に接合されている、請求項１又は２に記載の半導体装置。
4. 前記第一バンプ電極の頂部は、前記第一バンプの頂部よりも前記第一半導体チップの半導体基板に近い位置に存在する、請求項３に記載の半導体装置。
5. 前記第二バンプ電極の頂部は、前記第二バンプの頂部と同等の位置に存在する、請求項３又は４に記載の半導体装置。
6. 前記第二バンプの頂部は、前記第一バンプの頂部の位置よりも前記第一半導体チップの半導体基板に近い位置に存在する、請求項１から５のいずれか１項に記載の半導体装置。
7. 前記第一半導体チップが、前記第一バンプ電極と電気的に接続され、前記第一バンプとは電気的に接続されていない回路層を有し、又は、前記第二半導体チップが、前記第二バンプ電極と電気的に接続され、前記第二バンプとは電気的に接続されていない回路層を有する、請求項３から５のいずれか１項に記載の半導体装置。
8. 前記第一バンプが前記第一バンプ電極と同一の構成を有し、又は、前記第二バンプが前記第二バンプ電極と同一の構成を有する、請求項３から５及び７のいずれか１項に記載の半導体装置。
9. 複数の第一バンプを有する第一半導体チップと、第二バンプを有する第二半導体チップと、を準備するステップと、
   前記第二バンプが、前記複数の第一バンプの上面の中心点を結んで得られる多角形のエリア内に配置されるように前記第一半導体チップと前記第二半導体チップとを位置合わせしつつ、前記第一半導体チップと前記第二半導体チップとを互いにフリップチップ実装するステップと、を有する半導体装置の製造方法。
10. 前記第一半導体チップは第一バンプ電極を有し、
    前記第二半導体チップは第二バンプ電極を有し、
    前記フリップチップ実装において、前記第一バンプ電極と前記第二バンプ電極とを接合する、請求項９に記載の半導体装置の製造方法。
11. 前記第二バンプの頂部は、前記第一バンプの頂部の位置よりも前記第一半導体チップの半導体基板に近い位置に存在する、請求項９又は１０に記載の半導体装置の製造方法。