JP2012248732A - 半導体チップ、半導体装置および半導体装置の製造方法 - Google Patents

半導体チップ、半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】バンプ電極同士の横滑りを防止し、バンプ電極同士を接合する接合材料のはみ出しを抑制する。
【解決手段】
半導体チップ１０は、基板１７と、基板１７の一方の面に設けられた第１のバンプ電極５０と、基板１７の他方の面に設けられた第２のバンプ電極６０と、第１のバンプ電極５０と第２のバンプ電極６０のうちの少なくとも一方の頂面に形成された導電性の接合材料層６１と、を有している。第１のバンプ電極５０の頂面は凸面５４であり、第２のバンプ電極６０の頂面は凹面６３である。
【選択図】図２

Description

本発明は、半導体チップ、半導体チップを備えた半導体装置および半導体装置の製造方法に関する。
特許文献１には、互いに積層された複数の半導体チップから構成されるチップ積層体を備えたＣｏＣ（Ｃｈｉｐ ｏｎ Ｃｈｉｐ）タイプの半導体装置が開示されている。チップ積層体を構成する半導体チップは、貫通配線と、貫通配線の表面に設けられたバンプ電極とを有する。ある半導体チップのバンプ電極と別の半導体チップのバンプ電極とが接合されることにより、チップ積層体が形成される。
特許文献２に記載のチップ積層体では、半導体チップの第一端子の先端に小さい第二端子が形成されている。この第二端子と外部端子とが接触するように配置され、導電材料である半田を介して電気的に接続される。これにより、他の半導体チップあるいは基板の外部端子と半導体チップの第一端子との間に、ギャップを確保することができる。このギャップに半田が収容および保持されるため、半導体チップの実装の際に半田の供給が過剰であっても端子からの半田のはみ出しを防止でき、その結果、端子間のショートを防止できるとされている。
特開２００７−２１４２２０号 特開２００５−２３６２４５号
特許文献１に記載の半導体チップでは、半導体チップに設けられたバンプ電極の頂面は平坦になっている。頂面が平坦なバンプ電極同士を、例えば半田のような導電性の接合材料を介して接合すると、ボンディングツールによる荷重により、溶融した半田がバンプの横方向にはみ出してしまう。特に、バンプ電極が狭ピッチで配置された半導体チップでは、横方向にはみ出した半田によって、互いに隣接するバンプ電極がショートする虞が高い。
貫通配線を形成するために半導体チップは薄く、例えば５０μｍの厚みとなっている。このように薄い半導体チップ同士を互いに接合するには、導電性の接合材料としての半田の量を多くして、接合を安定化させる必要がある。この場合、接合時に横方向にはみ出した接合材料によって、互いに隣接するバンプ電極がショートする可能性が増大する。
特許文献２に記載の技術においては、半田のはみ出しを抑制することは可能であるが、バンプ電極同士をフリップチップ接合する際の荷重によりバンプ電極が横滑りしてしまう虞がある。バンプ電極の横滑りによってバンプ電極間にズレが生じ、その結果、接合不良やショートを引き起こすことがある。
したがって、バンプ電極同士の横滑りを防止し、バンプ電極同士を接合する接合材料のはみ出しを抑制することが望まれる。
一態様における半導体チップは、基板と、基板の一方の面に設けられた第１のバンプ電極と、基板の他方の面に設けられた第２のバンプ電極と、第１のバンプ電極と第２のバンプ電極のうちの少なくとも一方の頂面に形成された導電性の接合材料層と、を有している。第１のバンプ電極の頂面は凸面であり、第２のバンプ電極の頂面は凹面である。
一態様における半導体装置は、上記の半導体チップが互いに積層されて成るチップ積層体を備えている。チップ積層体を構成する第１の半導体チップの第１のバンプ電極と、チップ積層体を構成する第２の半導体チップの第２のバンプ電極とが、互いに接合されている。
一態様における半導体装置の製造方法は、上記の半導体チップを複数準備する工程と、複数の半導体チップのうちの第１の半導体チップの第１のバンプ電極と、第２の半導体チップの第２のバンプ電極とを、導電性の接合材料層によってフリップチップ接合する工程と、を含む。
上記構成によれば、一方の半導体チップの第１のバンプ電極と他方の半導体チップの第２の電極とを接合する際に、第１のバンプ電極の凸面と第２のバンプ電極の凹面とが咬み合わされる。これにより、バンプ電極の横滑りが防止される。また、導電性の接合材料層が第２のバンプ電極の凹面に保持されるため、接合材料層のはみ出しを抑制することもできる。
第１の実施形態の半導体装置の概略断面図である。 半導体チップの貫通配線近傍を拡大した概略断面図である。 チップ積層体または複合チップ積層体の、チップ間の接合部を拡大した概略断面図である。 半導体ウエハに第１のバンプ電極を形成する工程を示す工程図である。 半導体ウエハに第２のバンプ電極を形成する工程を示す工程図である。 チップ積層体および複合チップ積層体を形成する工程を示す工程図である。 複合チップ積層体に第１の封止樹脂を形成する工程を示す工程図である。 複合チップ積層体を配線基板に搭載して半導体装置を製造する工程を示す工程図である。 第２の実施形態における半導体チップの貫通配線近傍を拡大した概略断面図である。 チップ積層体または複合チップ積層体の、チップ間の接合部を拡大した概略断面図である。
以下、本発明について図面を用いて説明する。
図１は、第１の実施形態における半導体装置の概略断面図である。この半導体装置１は、複数の半導体チップ１０が互いに積載されて成るチップ積層体１１を有している。チップ積層体１１の下にはインターフェースチップ（以下、「ＩＦチップ２０」と呼ぶ。）が配置されている。チップ積層体１１の最下段の半導体チップ１０は、ＩＦチップ２０を介して配線基板３０に接続固定されている。
各半導体チップ１０およびＩＦチップ２０は、回路が形成されている一方の面と、回路が形成されていない他方の面とを有する。以下の説明では、半導体チップ１０およびＩＦチップ２０の、回路が形成されている面を「表面」、当該表面とは反対側の面を「裏面」と呼んで区別する。もっとも、かかる区別は説明の便宜上の区別に過ぎない。
半導体チップ１０としては、表面にメモリ回路が形成されたメモリチップを用いることができる。これに代えて、半導体チップ１０は、表面に所望の回路が形成されたチップを用いることができる。ＩＦチップ２０の表面には、半導体チップ１０を制御するための回路が設けられている。なお、ＩＦチップ２０も半導体チップの一種である。
半導体チップ１０およびＩＦチップ２０の表面および裏面には、それぞれバンプ電極５０，６０が設けられている。さらに、各チップ１０，２０上のバンプ電極５０，６０は、貫通配線１３を介して互いに接続されている。
なお、ＩＦチップ２０は、半導体装置１の製造過程において、半導体チップ１０にかかる応力を受け止めるサポート部材としての役目も果たす。具体的には、ＩＦチップ２０は、半導体チップ１０内の貫通配線１３の熱膨張や収縮によって発生する応力を受け止める。ＩＦチップ２０の表面上のバンプ電極５０，６０は、配線基板３０上の接続パッド３１の位置に対応して配置されている。
以下の説明では、チップ積層体１１及びＩＦチップ２０を含む積層体を「複合チップ積層体４０」と呼んでチップ積層体１１と区別する。もっとも、かかる区別は説明の便宜上の区別に過ぎず、複合チップ積層体４０も複数の半導体チップが互いに積層されたチップ積層体である。
複合チップ積層体４０における半導体チップ１０とＩＦチップ２０との間の隙間は、第１の封止樹脂層１４で埋められている。また、各半導体チップ１０間の隙間も第１の封止樹脂層１４で埋められている。さらに、複合チップ積層体４０の側面の一部も第１の封止樹脂層１４で覆われている。図１に示すように、第１の封止樹脂層１４は、半導体装置１を側面から見たとき、略台形の断面を有する。第１の封止樹脂層１４は、例えばアンダーフィル材を用いて形成される。
略台形の断面を有する第１の封止樹脂層１４の短辺（台形の上底に相当する辺）側に配置されているＩＦチップ２０には、所定の配線が形成された配線基板３０が接続固定されている。配線基板３０には、例えば両面に所定の配線が形成されたガラスエポキシ基板が用いられている。
配線基板３０の一方の面には、複数の接続パッド３１が形成され、他方の面には複数のランド３３が形成されている。各接続パッド３１は、ワイヤバンプ３５を介して、ＩＦチップ２０上のバンプ電極６０と接続されている。各ランド３３上には、半導体装置１の外部電極となる金属ボール３２が設けられている。接続パッド３１は、配線基板３０内に設けられた配線を介して所定のランド３３と電気的に接続されている。配線基板３０は、接続パッド３１やランド３３を除いてゾルダーレジスト膜等の絶縁膜３４によって覆われている。ランド３３は、配線基板３０上に所定の間隔で格子状に配置されている。もっとも、ランド３３の配置は格子状に限られない。
複合チップ積層体４０と配線基板３０は、ＮＣＰ（Non Conductive Paste）等の接着材１５によって互いに接着固定されている。この接着材１５により配線基板３０上の接続パッド３１とＩＦチップ２０上のバンプ電極６０との接合部位が保護されている。配線基板３０上の複合チップ積層体４０は、第２の封止樹脂層１６によって封止されている。
図２は、半導体装置１に用いられる半導体チップの貫通配線近傍を拡大した概略断面図である。図３は、チップ積層体１１または複合チップ積層体４０の、チップ１０，２０間の接合部を拡大した概略断面図である。
半導体チップ１０は、表面に電極パッド１９および所定の回路、例えばメモリ回路が形成された基板１７を有する。基板１７としては、例えばシリコンのような半導体基板を用いることができる。基板１７の表面には開口部を有する絶縁層１８が形成されている。この絶縁層１８は、パッシベーション層、例えばポリイミド層から成る。絶縁層１８の開口部から電極パッド１９が露出している。
基板１７の表面には第１のバンプ電極５０が設けられている。基板１７の裏面には第２のバンプ電極６０が設けられている。第１のバンプ電極５０は電極パッド１９上に形成されている。
第１のバンプ電極５０は、例えばＣｕのような金属からなるポスト部５１と、ポスト部５１の頂面に形成された拡散防止層５２と、拡散防止層５２の表面に形成された酸化防止層５３とを有する。拡散防止層５２は、ポスト部５１を形成する金属の拡散を防止するために設けられ、例えばＮｉ層を用いることができる。酸化防止層５３は、ポスト部５１および拡散防止層５２の酸化を防止するために設けられ、例えばＡｕ層を用いることが出来る。第１のバンプ電極５０の頂面は凸面５４となっている。
基板１７の裏面には、第２のバンプ電極６０が形成されている。第２のバンプ電極６０は、例えばＣｕのような金属からなる。第２のバンプ電極６０の頂面には、例えば半田から成る導電性の接合材料層６１が形成されている。接合材料層６１は、バンプ接合のために利用される。接合材料層６１は、例えばめっき法で析出されたＳｎＡｇ層から構成される。第２のバンプ電極６０の頂面は凹面６３となっている。
基板１７の、第１のバンプ電極５０に対応する位置に貫通孔が形成されている。この貫通孔にはＣｕ等の導体が充填されており、これにより基板１７を貫通する貫通配線１３が形成されている。貫通配線１３は、半導体チップ１０の第１のバンプ電極５０と、これに対応した第２のバンプ電極６０とを電気的に接続している。
図２では、導電性の接合材料層６１は第２のバンプ電極６０の頂面に形成されている。これに代えて、接合材料層６１は第１のバンプ電極５０の頂面に形成されていても良い。
場合によっては、接合材料層６１は、第１のバンプ電極５０の頂面と第２のバンプ電極６０の頂面との両方に形成されていても良い。なお、ＩＦチップ２０も図２に示す構成と同様な構成を有することが好ましい。
上記のように、凸面５４を有する第１のバンプ電極５０と、凹面６３を有する第２のバンプ電極６０とを有する複数の半導体チップ１０が、図３に示すように互いに積層されている。具体的には、チップ積層体１１または複合チップ積層体４０を構成する第１の半導体チップ１０の第１のバンプ電極５０と、第２の半導体チップ１０の第２のバンプ電極６０とが、導電性の接合材料層６１を介して互いに接合されている。これにより、第１の半導体チップ１０の第１のバンプ電極５０と第２の半導体チップ１０の第２の電極６０とを接合する際に、第１のバンプ電極５０の凸面５４と第２のバンプ電極６０の凹面６３とが咬み合わされる。したがって、フリップチップ接合時の荷重によるバンプ電極５０，６０の横滑りが防止され、半導体チップ同士の位置ずれが抑制される。また、導電性の接合材料層６１が第２のバンプ電極６０の凹面６３に保持されるため、バンプ電極５０，６０の外側にはみ出す接合材料層６１の量が減少する。
接合材料層６１のはみ出しが抑制されるため、狭ピッチで配置されたバンプ電極５０，６０間でのショートを防止できる。これにより、バンプ電極５０，６０を狭ピッチで配列することができ、半導体チップ１０の小型化を図ることができる。
また、導電性の接合材料層が第２のバンプ電極６０の凹面に保持されるため、バンプ電極５０，６０の接合強度および通電能力が向上し、その結果、信頼性の高い半導体装置を実現できる。さらに、バンプ電極５０，６０間の接合部におけるボイドの発生も抑制できる。
上記の半導体チップの製造方法について説明する。まず、半導体ウエハ（基板）１７を準備する。半導体ウエハ１７は、単結晶引き上げ法等により形成されたシリコンのインゴットをスライスして得られる円板状の基板の表面に拡散等の工程を通じて所定の回路と電極パッド１９を構成したものである。半導体ウエハ１７の個々の製品形成部毎に所定の回路、例えばメモリ回路と電極パッド１９が形成されている。ここで、半導体ウエハの各製品形成部は、図１に示す半導体チップの基板１７となる部分である。
図４は、半導体ウエハ１７に第１のバンプ電極を形成する工程を示している。半導体ウエア１７に形成された絶縁膜１８から露出した電極パッド１９に、不図示のシード層、例えばＣｕ／Ｔｉ層を形成する。図４（ａ）に示すように、不図示のシード層上にフォトレジスト７０を形成する。フォトレジスト７０は、第１のバンプ電極を形成するための所定の形状をしている。
次に、電極パッド１９上に、めっき法により金属からなるポスト部５１を形成する。ポスト部５１は、例えばＣｕを用いることができる。ポスト部５１は、図４（ａ）および図４（ｂ）に示すように、電極パッド１９上に徐々に充填される。そして、金属の成長と共に中央の凹部が浅くなり、金属を析出する時間を長くすることでポスト部５１の表面形状を制御する。これにより、図４（ｃ）に示すように、ポスト部５１の頂面を凸面とする。
次に、図４（ｄ）に示すように、ポスト部５１の表面に、拡散防止層５２としてのＮｉ層と、酸化防止層５３としてのＡｕ層をめっき法により形成する。拡散防止層５２および酸化防止層５３も、ポスト部５１の凸面に対応して凸面形状に形成される。これにより、第１のバンプ電極５０の頂面が凸面５４となる。その後、不要なシード層およびフォトレジスト７０を除去し、図４（ｅ）に示すように、凸面をした頂面を有する第１のバンプ電極５０が形成される。
第１のバンプ電極５０が形成された半導体ウエハ１７は、図示しない支持体、例えばガラス基板に、接着部材を介して保持される。このとき第１のバンプ電極５０が接着部材で覆われるように、半導体ウエハ１７の表面がガラス基板に保持される。接着部材は、特定の光、例えばレーザー光やＵＶ光により発泡し或いは接着力が低下して、除去或いは剥離可能なものであることが好ましい。
そして、図４（ｆ）に示すように、ガラス基板に保持された状態で裏面７７側から半導体ウエハ１７を研削して、半導体ウエハ１７を所定の厚さ、例えば５０μｍにする。第１のバンプ電極５０が突出した半導体ウエハ１７でも、バンプ電極５０を損傷することなく良好に支持基板に保持することで、半導体ウエハ１７の搬送などの取り扱いが容易になる。
次に、半導体ウエハ１７に第２のバンプ電極を形成する工程について説明する。図５は、第２のバンプ電極の形成する工程を示している。薄型化された半導体ウエハ１７の、第１のバンプ電極５０に対応する位置に、半導体ウエハ１７の裏面側から貫通孔７８を形成する。そして、半導体ウエハ１７の裏面および貫通孔７８の側壁に不図示のシード層、例えばＣｕ／Ｔｉ層を形成する。その後、図５（ａ）に示すように、シード層上に所定の形状のフォトレジスト７２を形成する。
図５（ａ）に示すように、めっき法により貫通孔７８内に金属、例えばＣｕを充填する。この金属は、図５（ａ）、図５（ｂ）および図５（ｃ）に示すように貫通孔７８を徐々に埋め、金属の成長と共に中央の凹部が浅くなる。また、これらの図に示すように、貫通孔７８内の貫通配線１３と半導体ウエハ１７から突出した第２のバンプ電極６０とは、一体的に形成される。そして、半導体ウエハ１７から突出した部分の頂面の凹部が完全に埋まる前にめっきの析出を止める。これにより、金属の頂面の形状を制御することができ、図５（ｄ）に示すように、第２のバンプ電極６０の頂面を凹面６３にすることができる。
次に、図５（ｅ）に示すように、第２のバンプ電極６０の頂面に、例えば半田からなる導電性の接合材料層６１を形成する。接合材料層６１としての半田は、例えばＳｎＡｇを用いることができ、めっき法によって形成することができる。その後、シード層の不要部分およびフォトレジスト７２を除去し、図５（ｆ）に示すように、頂面が凹面である第２のバンプ電極６０が形成される。
貫通孔７８を埋めて貫通配線１３を形成するとともに第２のバンプ電極６０を一体的に形成することで、貫通配線１３および第２のバンプ電極６０の形成に要する時間を短縮し、スループットを向上できる。また、めっき法による金属の析出時間を制御することで、バンプ電極５０，６０の頂面を容易に凹面及び凸面にすることができる。
なお、上記実施形態では、第１のバンプ電極５０の頂面を凸面５４にし、且つ第２のバンプ電極６０の頂面を凹面５３としたが、第１のバンプ電極５０の頂面を凹面にし、且つ第２のバンプ電極６０の頂面を凸面にしても良い。導電性の接合材料層６１をバンプ電極の凹面に保持するという観点からは、接合材料層６１が形成される第２のバンプ電極６０の頂面を凹面にすることが好ましい。
次に、図１に示す半導体装置１の製造方法について説明する。図６は、半導体チップ１０を互いに積層するチップ積層工程を示している。まず、複数の半導体チップ１０を準備する。各半導体チップ１０の構造については既述のとおりである。
図６（ａ）に示すように、ステージ１００上に、１段目の半導体チップ１０ａを載置する。半導体チップ１０ａは、その裏面を上に向けてステージ１００の上に載置される。載置された半導体チップ１０ａは、ステージ１００に設けられている吸引孔１０１を介して不図示の真空装置により真空吸引される。
図６（ｂ）に示すように、ボンディングツール１１０を用いて、一段目の半導体チップ１０ａの上に、二段目の半導体チップ１０ｂを搭載する。二段目の半導体チップ１０ｂは、その裏面を上に向けて、一段目の半導体チップ１０ａの上に搭載される。すなわち、一段目の半導体チップ１０ａの裏面と、二段面の半導体チップ１０ｂの表面とが対向するように、２つの半導体チップ１０ａ、１０ｂが重ねられる。なお、二段目の半導体チップ１０ｂは、ボンディングツール１１０に保持されてから一段目の半導体チップ１０ａの上に搭載されるまでの間、ボンディングツール１１０の吸引孔１１１を介して不図示の真空装置により真空吸引されている。したがって、二段目の半導体チップ１０ｂがボンディングツール１１０から脱落することはない。
次に、半導体チップ１０ａの裏面上の第２のバンプ電極６０と半導体チップ１０ｂの表面上の第１のバンプ電極５０とを圧着させる。具体的には、互いに突き合わされている、半導体チップ１０ａ上の第２のバンプ電極６０と半導体チップ１０ｂ上の第１のバンプ電極５０に、所定温度の熱と荷重を加える。例えば、図６（ｂ）に示すボンディングツール１１０を２００℃前後に加熱し、加熱されたボンディングツール１１０によって、二段目の半導体チップ１０ｂを一段目の半導体チップ１０ａに押し付ける。このとき、第１のバンプ電極５０の凸面５４と第２のバンプ電極６０の凹面６３とが咬み合わされる。
次に、上記と同様の手順により、二段目の半導体チップ１０ｂの上に三段目の半導体チップ１０ｃ（図６（ｃ））を搭載し、半導体チップ１０ｂの裏面上の第２のバンプ電極と半導体チップ１０ｃの表面上の第１のバンプ電極とを圧着させる。次いで、上記と同様の手順により、三段目の半導体チップ１０ｃの上に四段目の半導体チップ１０ｄ（図６（ｃ））を搭載し、半導体チップ１０ｃの裏面上の第２のバンプ電極と半導体チップ１０ｄの表面上の第１のバンプ電極とを圧着させる。
その後、図６（ｃ）に示すように、四段目の半導体チップ１０ｄ上に、ボンディングツール１１０を用いて、ＩＦチップ２０を搭載する。ＩＦチップ２０は、その裏面を上に向けて、四段目の半導体チップ１０ｄの上に搭載される。次いで、半導体チップ１０ｄの裏面上の第２のバンプ電極とＩＦチップ２０の表面上の第１のバンプ電極とを圧着させる。具体的には、互いに突き合わされている、四段目の半導体チップ１０ｄ上の第２のバンプ電極とＩＦチップ２０上の第１のバンプ電極に、所定温度の熱と荷重を加える。例えば、図６（ｃ）に示すボンディングツール１１０を加熱し、加熱されたボンディングツール１１０によって、ＩＦチップ２０を四段目の半導体チップ１０ｄに押し付ける。以上により、チップ積層体１１およびＩＦチップ２０を有する複合チップ積層体４０が得られる。
本実施形態の半導体チップ１０では、第１のバンプ電極５０と第２のバンプ電極６０がかみ合わされるため、熱と荷重によるフリップチップ接合時にバンプ電極５０，６０の横滑りが防止される。その結果、半導体チップ１０同士の位置ズレが低減される。また、バンプ電極の表面に形成されている接合材料層が第２のバンプ電極６０の凹面６３に留まり、バンプ電極５０，６０の外側にはみ出す接合材料層の量を減少することができる。その結果、狭ピッチで配置されたバンプ電極５０，６０であっても、ショートの発生を防止することができる。さらに、バンプ電極５０，６０間の接合部におけるボイドの発生も抑制できる。
次に、複合チップ積層体４０の封止工程について説明する。図７（ａ）に示すように、複合チップ積層体４０をステージ３０１の上に配置された塗布用シート３０２の上に載置する。塗布用シート３０２には、フッ素系シートやシリコーン系接着材が塗布されたシート等のように、第１の封止樹脂層１４（図１参照）を形成する樹脂に対する濡れ性が悪い材料からなることが好ましい。なお、塗布用シート３０２は、ステージ３０１に直接貼る必要はない。例えば、ステージ３０１の上に置かれた治具等の上に塗布用シート３０２を配置してもよい。
次に、図７（ａ）に示すように、塗布用シート３０２の上に載置されている複合チップ積層体４０に、ディスペンサ３０３を用いてアンダーフィル材３０４を供給する。供給されたアンダーフィル材３０４は、複合チップ積層体４０の周囲にフィレットを形成しつつ、互いに隣接する半導体チップ１０の間の隙間へ毛細管現象によって進入する。また、アンダーフィル材３０４は、ＩＦチップ２０と半導体チップ１０との間の隙間にも進入する。
本実施形態では、アンダーフィル材３０４に対して濡れ性が悪い材料からなる塗布用シート３０２を用いるため、アンダーフィル材３０４の広がりが抑制されてフィレット幅を抑制することができる（図７（ｂ）参照）。
次に、アンダーフィル材３０４によって覆われた複合チップ積層体４０を所定の温度（例えば１５０℃前後）でキュア（熱処理）することで、アンダーフィル材３０４を熱硬化させる。
アンダーフィル材３０４が熱硬化した後、複合チップ積層体４０を塗布用シート３０２からピックアップする（図７（ｃ）参照）。本実施形態では、アンダーフィル材３０４に対する濡れ性が悪い材料からなる塗布用シート３０２を用いるため、複合チップ積層体４０を塗布用シート３０２から容易にピックアップできる。
以上により、アンダーフィル材３０４からなる第１の封止樹脂層１４によって封止された複合チップ積層体４０が得られる。
複合チップ積層体４０にアンダーフィル材３０４を供給する際、複合チップ積層体４０が位置ずれを起こすおそれのある場合は、樹脂接着材を用いて複合チップ積層体４０を塗布用シート３０２に仮固定してもよい。
次に、図７（ｃ）に示す複合チップ積層体４０を用いて図１に示す半導体装置１を組み立てる工程について図８を用いて説明する。図８は、図１に示す半導体装置１を組み立てる工程の一例を示している。なお、図８では、複数の半導体装置１を一括して組み立てる工程の一例が示されている。
まず、配線基板４００を準備する。配線基板４００は、格子状に配置された複数の製品形成部４０１から構成されている。各製品形成部４０１は、最終的に図１に示す１つの配線基板３０となる部分である。各製品形成部４０１には、所定パターンの配線が形成されている。また、各製品形成部４０１の一方の面には、複数の接続パッド３１が形成されており、他方の面には複数のランド３３が形成されている。さらに、接続パッド３１の上には、ＡｕやＣｕ等からなるワイヤバンプ３５が設けられている。接続パッド３１、ランド３３およびワイヤバンプ３５の役割は既述のとおりである。なお、ワイヤバンプ３５を配線基板３０上に形成することで、チップ１０，２０の貫通配線１３のサイズの小型化や狭ピッチ化を図ることができる。
本実施形態では、複合チップ積層体４０と接続パッド３１との接続を容易にするため、接続パッド３１の上にワイヤバンプ３５が形成されている。しかし、チップ１０，２０上のバンプ電極と接続パッド３１とは直接接続されてもよい。
配線基板４００の準備の後、各製品形成部４０１上に絶縁性の接着材１５を塗布する。次に、複合チップ積層体４０を各製品形成部４０１上にそれぞれ搭載する。次いで、ＩＦチップ２０上の各第２のバンプ電極６０と製品形成部４０１上の各ワイヤバンプ３５とを、例えば熱圧着法を用いて接合する。このとき、複合チップ積層体４０とそれが搭載されている各製品形成部４０１との間に接着材１５が充填され、配線基板４００と複合チップ積層体４０とが接着固定される（図８（ａ））。ここで、複合チップ積層体４０の周囲にはテーパ状に第１の封止樹脂層１４が形成されているので、接着材１５の這い上がりが防止される。
また、本実施形態では、配線基板４００の接続パッド３１上にワイヤバンプ３５を形成した後、ワイヤバンプ３５とＩＦチップ２０の第２のバンプ電極６０とを接続するように複合チップ積層体４０をフリップチップ実装する。ＩＦチップ２０の第２のバンプ電極６０の頂面は凹面となっているため、第２のバンプ電極６０とワイヤバンプ３５の横滑りが防止され、その結果、配線基板４００に対する複合チップ積層体４０の実装精度も向上できる。
次に、複数の複合チップ積層体４０を一括して覆う第２の封止樹脂層１６を形成する（図８（ｂ）参照）。第２の封止樹脂層１６は、所定の形状のキャビティを有する成型金型を用いて形成することができる。第２の封止樹脂層１６は、例えばエポキシ樹脂等の熱硬化性樹脂を用いることができる。
本実施形態では、複合チップ積層体４０の各チップ１０，２０間の隙間が第１の封止樹脂層１４によって予め封止されているので、第２の封止樹脂層１６の形成時に、各チップ１０，２０間にボイドが発生することを抑制できる。
第２の封止樹脂層１６が形成された後、図８（ｂ）に示す構造体の上下を反転させる。その後、図８（ｃ）に示すように、配線基板４００上に形成されているランド３３に金属ボール(例えば、半田ボール)３２を搭載する。具体的には、配線基板４００上の各ランド３３に対応する複数の吸着孔を備えたマウントツール６００を用いて複数の金属ボール３２を吸着保持し、各金属ボール３２にフラックスを転写した後、保持されている複数の金属ボール３２を配線基板４００の各ランド３３上に一括して搭載する。
全てのランド３３に金属ボール３２を搭載した後、配線基板４００をリフローすることで金属ボール３２とランド３３とを接続する。
ランド３３と金属ボール３２とを接続した後、図８（ｄ）に示すように、ダイシングブレード６０１を用いて配線基板４００を切断し、配線基板４００を製品形成部４０１毎に分割する。配線基板４００は、所定のダイシングラインに沿って切断される。配線基板４００を切断する際には、第２の封止樹脂層１６にダイシングテープ６０２を貼着することで製品形成部４０１を支持する。ダイシングテープ６０２は、配線基板４００を切断した後、各製品形成部４０１から剥がされる。以上によって、図１に示した半導体装置１が得られる。
図９は、第２の実施形態の半導体チップの貫通配線近傍を拡大した概略断面図である。図１０は、この半導体チップ１０を互いに積層したチップ積層体または複合チップ積層体におけるチップ１０間の接合部を拡大した概略断面図である。
第２の実施形態の半導体チップ１０は、第１の実施形態の半導体チップと同様に、第２のバンプ電極６０の頂面は凹面６３であり、第１のバンプ電極５０の頂面は凸面５４である。ただし、第２の実施形態の半導体チップでは、図９に示すように、第２のバンプ電極６０の頂面の面積が、第１のバンプ電極５０の頂面の面積より大きい。
具体的には、図１０に示すように、半導体チップ同士を接合する際に、第２のバンプ電極６０の頂面が第１のバンプ電極５０の頂面を覆うように、第２のバンプ電極６０の頂面が第１のバンプ電極５０の頂面よりも大きくなっている。これにより、図１０に示すように、半導体チップ１０同士をフリップチップ接合した際に、接合材料層６１が第１のバンプ電極５０の側面に回りこみ、フィレットを形成する。この結果、バンプ電極５０，６０同士の接合強度を高めることができる。その他の構成については第１の実施形態と同様であるため、その説明を省略する。
以上、本発明者によってなされた発明を実施形態に基づき説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
上記実施形態では、４つのメモリチップと１つのＩＦチップとが互いに積層した複合チップ積層体について説明した。これに限らず、半導体チップのバンプ電極間が互いに接合される構成であれば、どのような半導体チップを用いても良い。また、チップ積層体または複合チップ積層体の積層数は何段でも良い。
１ 半導体装置
１０ 半導体チップ
１１ チップ積層体
１３ 貫通配線
１７ 基板
２０ ＩＦチップ
４０ 複合チップ積層体
５０ 第１のバンプ電極
５１ ポスト部
５２ 拡散防止層
５３ 酸化防止層
６０ 第２のバンプ電極
６１ 接合材料層

Claims (9)

  1. 基板と、
    前記基板の一方の面に設けられた第１のバンプ電極と、
    前記基板の他方の面に設けられた第２のバンプ電極と、
    前記第１のバンプ電極と前記第２のバンプ電極のうちの少なくとも一方の頂面に形成された導電性の接合材料層と、を有し、
    前記第１のバンプ電極の頂面が凸面であり、前記第２のバンプ電極の頂面が凹面である、半導体チップ。
  2. 前記第２のバンプ電極の前記頂面の面積が前記第１のバンプ電極の前記頂面の面積よりも大きい、請求項１に記載の半導体チップ。
  3. 前記接合材料層は第２のバンプ電極の前記頂面に形成されている、請求項１または２に記載の半導体チップ。
  4. 前記基板を貫通し、前記第１のバンプ電極と前記第２のバンプ電極とを電気的に接続する貫通配線を有する、請求項１から３のいずれか１項に記載の半導体チップ。
  5. 前記第２のバンプ電極は前記貫通配線と一体的に形成されている、請求項４に記載の半導体チップ。
  6. 前記第１のバンプ電極は、金属からなるポスト部と、該ポスト部の頂面に形成され該ポスト部を形成する前記金属の拡散を防止する拡散防止層と、該拡散防止層の表面に形成され前記ポスト部および前記拡散防止層の酸化を防止する酸化防止層と、を有する請求項１から５のいずれか１項に記載の半導体チップ。
  7. 請求項１から６のいずれか１項に記載の半導体チップが互いに積層されて成るチップ積層体を備えた半導体装置であって、
    前記チップ積層体を構成する第１の半導体チップの前記第１のバンプ電極と、前記チップ積層体を構成する第２の半導体チップの前記第２のバンプ電極とが、互いに接合されている、半導体装置。
  8. 請求項１から６のいずれか１項に記載の半導体チップを複数準備する工程と、
    複数の半導体チップのうちの第１の半導体チップの前記第１のバンプ電極と、第２の半導体チップの前記第２のバンプ電極とを、前記導電性の接合材料層によってフリップチップ接合する工程と、を含む、半導体装置の製造方法。
  9. 接続パッド上にワイヤバンプが形成された配線基板を準備する工程と、
    前記第１の半導体チップの前記第２のバンプ電極を、前記ワイヤバンプを介して前記配線基板に接続固定する工程と、を含む、請求項８に記載の半導体装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014170793A (ja) * 2013-03-01 2014-09-18 Fujitsu Semiconductor Ltd 半導体装置、半導体装置の製造方法及び電子装置
WO2014148485A1 (ja) * 2013-03-18 2014-09-25 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016076534A (ja) * 2014-10-03 2016-05-12 イビデン株式会社 金属ポスト付きプリント配線板およびその製造方法
US9935082B2 (en) 2015-12-29 2018-04-03 Micron Technology, Inc. Stacked semiconductor dies with selective capillary under fill
US9559075B1 (en) * 2016-01-06 2017-01-31 Amkor Technology, Inc. Semiconductor product with interlocking metal-to-metal bonds and method for manufacturing thereof
US11217499B2 (en) * 2019-06-21 2022-01-04 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and method for manufacturing the same

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5229647A (en) * 1991-03-27 1993-07-20 Micron Technology, Inc. High density data storage using stacked wafers
US6107109A (en) * 1997-12-18 2000-08-22 Micron Technology, Inc. Method for fabricating a semiconductor interconnect with laser machined electrical paths through substrate
JP3972813B2 (ja) * 2002-12-24 2007-09-05 セイコーエプソン株式会社 半導体装置の製造方法
TWI351751B (en) * 2007-06-22 2011-11-01 Ind Tech Res Inst Self-aligned wafer or chip structure, self-aligned
KR20090047776A (ko) * 2007-11-08 2009-05-13 삼성전자주식회사 반도체 소자 및 그 형성 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014170793A (ja) * 2013-03-01 2014-09-18 Fujitsu Semiconductor Ltd 半導体装置、半導体装置の製造方法及び電子装置
WO2014148485A1 (ja) * 2013-03-18 2014-09-25 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法

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