TWI527178B - 在無焊料遮罩的回焊期間的導電凸塊材料的自我局限的半導體裝置和方法 - Google Patents

在無焊料遮罩的回焊期間的導電凸塊材料的自我局限的半導體裝置和方法 Download PDF

Info

Publication number
TWI527178B
TWI527178B TW100102449A TW100102449A TWI527178B TW I527178 B TWI527178 B TW I527178B TW 100102449 A TW100102449 A TW 100102449A TW 100102449 A TW100102449 A TW 100102449A TW I527178 B TWI527178 B TW I527178B
Authority
TW
Taiwan
Prior art keywords
bump
interconnect
conductive
substrate
location
Prior art date
Application number
TW100102449A
Other languages
English (en)
Other versions
TW201227901A (en
Inventor
拉簡德拉Ｄ 潘斯
Original Assignee
史達晶片有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US12/969,467 external-priority patent/US9029196B2/en
Application filed by 史達晶片有限公司 filed Critical 史達晶片有限公司
Publication of TW201227901A publication Critical patent/TW201227901A/zh
Application granted granted Critical
Publication of TWI527178B publication Critical patent/TWI527178B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/64—Manufacture or treatment of solid state devices other than semiconductor devices, or of parts thereof, not peculiar to a single device provided for in groups H01L31/00 - H10K99/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Description

在無焊料遮罩的回焊期間的導電凸塊材料的自我局限的半導體裝置和方法 [優先權主張]
本申請案是2009年5月22日申請的美國申請案號12/471,180的一部分接續案，並且根據美國專利法第120條主張前述基礎申請案的優先權。
本發明係大致有關於半導體裝置，並且更具體而言係有關於一種在未使用焊料遮罩的回焊期間的導電凸塊材料的自我局限(self-confinement)的半導體裝置及方法。
半導體裝置常見於現代的電子產品中。半導體裝置在電性構件的數目及密度上有所不同。離散的半導體裝置一般包含一種類型的電性構件，例如，發光二極體(LED)、小信號的電晶體、電阻器、電容器、電感器以及功率金屬氧化物半導體場效電晶體(MOSFET)。積體化半導體裝置通常包含數百個到數百萬個電性構件。積體化半導體裝置的例子包含微控制器、微處理器、電荷耦合裝置(CCD)、太陽能電池以及數位微鏡裝置(DMD)。
半導體裝置可執行廣大範圍的功能，例如：信號處理、高速的計算、傳送及接收電磁信號、控制電子裝置、轉換太陽光成為電力以及產生用於電視顯示器之可見的投影。半導體裝置可見於娛樂、通訊、電力轉換、網路、電腦以及消費性產品的領域中。半導體裝置亦可見於軍事應用、航空、汽車、工業用控制器以及辦公室設備。
半導體裝置係利用半導體材料的電氣特性。半導體材料的原子結構係容許其導電度可藉由一電場或基極電流的施加或是透過摻雜的製程來操控。摻雜係將雜質引入半導體材料中以操控及控制半導體裝置的導電度。
一半導體裝置係包含主動及被動的電氣結構。包含雙載子及場效電晶體的主動結構係控制電流的流動。藉由改變摻雜的程度以及一電場或基極電流施加的位準，電晶體不是提升就是限制電流的流動。包含電阻器、電容器及電感器的被動結構係產生執行各種電氣功能所必要的一種電壓及電流間之關係。被動及主動結構係電連接以形成電路，此係使得半導體裝置能夠執行高速的計算以及其它有用的功能。
半導體裝置一般是利用兩種複雜的製程，亦即，前端製造及後端製造來製成，每一種都牽涉到可能有數百道的步驟。前端製造係牽涉到在一半導體晶圓的表面上複數個晶粒的形成。每個晶粒通常是相同的並且包含由電連接主動及被動構件所形成的電路。後端製造係牽涉到從晶圓成品單切(singulating)個別的晶粒及封裝該晶粒以提供結構的支撐及環境的隔離。
半導體製造的一項目標是生產出更小的半導體裝置。越小的裝置通常消耗更低的電力，具有更高的效能，並且可更有效率地被生產出。此外，越小的半導體裝置具有更小的覆蓋區(footprint)，此係為更小的最終產品所期望的。更小的晶粒尺寸可藉由在前端製程中以更小及更高密度的主動及被動構件來產生晶粒的改良而達成。後端製程可藉由在電氣互連及封裝材料上的改良以產生更小的覆蓋區之半導體裝置封裝。
圖1係描繪覆晶類型半導體裝置10的一部份，其具有利用焊料遮罩15以冶金且電連接在凸塊墊14及線路導線20間之互連12。如同在圖2中所示，一圓形的焊料遮罩或對準開口(SRO)16係被形成在基板18之上以露出線路導線20。線路導線20是一具有選配的用於配接到互連12的凸塊墊之直的導體。SRO 16係在回焊期間將導電凸塊材料局限在線路導線20的凸塊墊上並且避免熔化的凸塊材料流失到線路導線之上，此可能會造成電短路到相鄰的結構。SRO 16係被做成大於線路導線或凸塊墊。SRO 16在形狀上通常是圓形的並且做成儘可能小，以降低線路導線20的間距且增高繞線密度。
在典型的設計規則中，線路導線20之最小的逸散(escape)間距係受限於SRO 16必須至少和互連12的基底直徑(D)加上一焊料遮罩對準容限(SRT)一樣大的實情。此外，由於焊料遮罩應用製程的限制，在相鄰的開口需要焊料遮罩材料之最小的孔帶(L,ligament)。更明確地說，最小的逸散間距係定義為P=D+2*SRT+L。在一實施例中，D是100微米(μm)，SRT是10μm，並且L是60μm，因此，最小的逸散間距是100+2*10+60=180μm。
圖3a及3b係展示另一習知的配置的俯視圖及橫截面圖，其中線路導線30繞線在基板40上的線路導線32及34以及凸塊36及38之間。凸塊36及38係將半導體晶粒42電連接至基板40。焊料遮罩44係覆蓋凸塊墊46及48。線路導線30之最小的逸散間距係藉由P=D/2+SRT+L+W/2所界定，其中D是凸塊基底直徑，SRT是焊料遮罩對準容限，W是線路線寬，並且L是在SRO及相鄰的結構間之孔帶間隔。在一實施例中，D是100μm，SRT是10μm，W是30μm，並且L是60μm。線路導線30-34之最小的逸散間距是100/2+10+60+30/2=135μm。由於對於高繞線密度的需求增加，因此需要更小的逸散間距。
對於最小化線路導線的逸散間距以得到較高的繞線密度存在著需求。於是，在一實施例中，本發明是一種製造半導體裝置之方法，其係包括以下步驟：提供具有晶粒凸塊墊的半導體晶粒；提供具有導電線路之基板，該導電線路具有互連位置；在該互連位置或晶粒凸塊墊上沉積導電凸塊材料；將該半導體晶粒安裝至該基板以使得該導電凸塊材料被設置在該晶粒凸塊墊及互連位置之間；在該晶粒凸塊墊或互連位置周圍沒有焊料遮罩下回焊該導電凸塊材料以在該半導體晶粒及基板之間形成互連結構；以及在該半導體晶粒及基板之間沉積封裝材料。該導電凸塊材料係自我局限在該晶粒凸塊墊或互連位置內。
在另一實施例中，本發明是一種製造半導體裝置之方法，其係包括以下步驟：提供具有第一互連位置的第一半導體結構；提供具有第二互連位置的第二半導體結構；在該第一及第二互連位置之間沉積導電凸塊材料；在該第一及第二互連位置周圍沒有焊料遮罩下從該導電凸塊材料形成互連結構以連結該第一及第二半導體結構；在該第一及第二半導體結構之間沉積封裝材料。該導電凸塊材料係自我局限在該第一及第二互連位置內。
在另一實施例中，本發明是一種製造半導體裝置之方法，其係包括以下步驟：提供具有第一互連位置的第一半導體結構；提供具有第二互連位置的第二半導體結構；在第一互連位置或第二互連位置之上沉積導電凸塊材料；以及在該第一及第二互連位置周圍沒有焊料遮罩下從該導電凸塊材料形成互連結構以連結該第一及第二半導體結構。
在另一實施例中，本發明是一種半導體裝置，其係包括具有第一互連位置的第一半導體結構以及具有第二互連位置的第二半導體結構。互連結構係在該第一及第二互連位置周圍沒有焊料遮罩下形成在該第一及第二半導體結構之間。封裝材料係沉積在該第一及第二半導體結構之間。
本發明在以下參考圖式的說明中係以一或多個實施例加以描述，其中相同元件符號代表相同或類似元件。儘管本發明是依據達成本發明目的之最佳模式描述，但熟習此項技術者將瞭解本發明欲涵蓋如隨附申請專利範圍所界定之可內含於本發明之精神及範疇內的替代物、修改及等效物以及如以下揭示內容及圖式所支持之其等效物。
半導體裝置一般是使用兩個複雜的製程來製造：前端製造與後端製造。前端製造係牽涉到在半導體晶圓表面上形成多個晶粒。該晶圓上之各晶粒含有主動及被動電性構件，其係電連接以形成功能電路。諸如電晶體及二極體之主動電性構件係具有控制電流流動之能力。諸如電容器、電感器、電阻器及變壓器之被動電性構件係產生執行電路功能所必要的一種電壓及電流間之關係。
被動及主動構件藉由一系列製程步驟形成於半導體晶圓表面上，包括摻雜、沉積、微影、蝕刻及平坦化。摻雜係藉由諸如離子植入或熱擴散之技術將雜質引入半導體材料中。摻雜製程改變主動裝置中半導體材料之導電度，從而將該半導體材料轉變成絕緣體、導體，或是響應於電場或基極電流而動態地改變該半導體材料之導電度。電晶體含有摻雜類型及程度不同之區域，其視需要來加以配置以使該電晶體能夠在施加電場或基極電流時促進或限制電流流動。
主動及被動構件係由具有不同電特性之材料層形成。該等層可藉由多種沉積技術形成，該些沉積技術部分是由所沉積之材料類型決定的。舉例而言，薄膜沉積可包括化學氣相沉積(CVD)、物理氣相沉積(PVD)、電解的電鍍及無電的電鍍製程。每個層一般是經圖案化以形成主動構件、被動構件或各構件間電連接的部分。
該些層可使用微影進行圖案化，其牽涉到使光敏材料(例如光阻)沉積於待圖案化的層之上。使用光以將圖案自光罩轉印於光阻上。使用一溶劑移除光阻圖案曝光之部分，露出待圖案化之下層部分。移除該光阻之其餘部分，留下一經圖案化的層。或者，某些類型的材料係使用諸如無電的電鍍及電解的電鍍之技術藉由使材料直接沉積於由先前沉積/蝕刻製程所形成的區域或空隙中而加以圖案化。
在現有圖案之上沉積一材料薄膜可能會放大下面的圖案且產生非均勻平坦的表面。生產較小且較密集封裝之主動及被動構件需要均勻平坦的表面。可使用平坦化以自晶圓表面移除材料且產生均勻平坦的表面。平坦化係牽涉到用拋光墊拋光晶圓的表面。在拋光期間將研磨材料及腐蝕性化學品添加至晶圓的表面。研磨劑的機械作用與化學品的腐蝕作用組合可移除任何不規則的表面構形，從而產生均勻平坦的表面。
後端製造係指將晶圓成品切割或單切成個別晶粒且接著封裝該晶粒以提供結構的支撐及環境的隔離。為了單切晶粒，沿著晶圓非功能區(稱為切割道或劃線)將晶圓劃痕並切斷。使用雷射切割工具或鋸條單切晶圓。在單切之後，將個別晶粒安裝於一封裝基板上，該封裝基板包括接腳或接觸墊以供與其他系統構件互連。接著使半導體晶粒上所形成之接觸墊連接至封裝內之接觸墊。該電連接可由焊料凸塊、柱形凸塊、導電膏或焊線(wirebond)形成。使一封裝材料或其它模製材料沉積於封裝之上以提供物理支撐及電隔離。接著將成品封裝插入一電系統中，且使半導體裝置之功能可供其他系統構件利用。
圖4係描繪具有多個安裝於其表面上之半導體封裝的晶片載體基板或印刷電路板(PCB)52之電子裝置50。視應用而定，電子裝置50可具有一種類型之半導體封裝或多種類型之半導體封裝。不同類型之半導體封裝係為了說明之目的而展示於圖4中。
電子裝置50可以是一使用該些半導體封裝以執行一或多種電功能之獨立的系統。或者，電子裝置50可以是一較大系統之子構件。舉例而言，電子裝置50可以是行動電話、個人數位助理(PDA)、數位視訊攝影機(DVC)、或是其它電子通訊裝置的一部份。或者是，電子裝置50可以是一可插入電腦中之顯示卡、網路介面卡或其他信號處理卡。該半導體封裝可包括微處理器、記憶體、特殊應用積體電路(ASIC)、邏輯電路、類比電路、RF電路、離散裝置或其他半導體晶粒或電性構件。小型化及重量減輕是這些產品能夠被市場接受所不可少的。在半導體裝置間的距離必須縮短以達到更高的密度。
在圖4中，PCB 52係提供一般的基板以供安裝在該PCB上之半導體封裝的結構支撐及電氣互連。導電的信號線路54係利用蒸鍍、電解的電鍍、無電的電鍍、網版印刷或其它適合的金屬沉積製程而被形成在PCB 52的一表面之上或是在層內。信號線路54提供在半導體封裝、安裝的構件、以及其它外部的系統構件的每一個之間的電通訊。線路54亦提供電源及接地連接給每個半導體封裝。
在某些實施例中，一半導體裝置具有兩個封裝層級。第一層級的封裝是一種用於將半導體晶粒機械及電氣地附接至一中間載體的技術。第二層級的封裝係牽涉到將該中間載體機械及電氣地附接至PCB。在其它實施例中，一半導體裝置可以只有該第一層級的封裝，其中晶粒是直接機械及電氣地安裝到PCB上。
為了說明之目的，包含打線接合封裝56及覆晶58之數種類型的第一層級的封裝係被展示在PCB 52上。此外，包含球狀柵格陣列(BGA)60、凸塊晶片載體(BCC)62、雙排型封裝(DIP)64、平台柵格陣列(LGA)66、多晶片模組(MCM)68、四邊扁平無引腳封裝(QFN)70及四邊扁平封裝72之數種類型的第二層級的封裝係被展示安裝在PCB 52上。視系統需求而定，以第一及第二層級的封裝類型的任意組合來組態的半導體封裝的任何組合及其它電子構件可連接至PCB 52。在某些實施例中，電子裝置50包含單一附接的半導體封裝，而其它實施例需要多個互連的封裝。藉由在單一基板之上組合一或多個半導體封裝，製造商可將預製的構件納入電子裝置及系統中。由於半導體封裝包括複雜的功能，因此可使用較便宜構件及流線化製程來製造電子裝置。所產生的裝置不太可能發生故障且製造費用較低，從而降低消費者成本。
圖5a-5d係展示範例的半導體封裝。圖5a係描繪安裝在PCB 52上的DIP 64之進一步的細節。半導體晶粒74係包括一含有類比或數位電路的主動區域，該些類比或數位電路係被實施為形成在晶粒內之主動裝置、被動裝置、導電層及介電層並且根據該晶粒的電設計而電互連。例如，該電路可包含形成在半導體晶粒74的主動區域內之一或多個電晶體、二極體、電感器、電容器、電阻器以及其它電路元件。接觸墊76是一或多層的導電材料，例如鋁(Al)、銅(Cu)、錫(Sn)、鎳(Ni)、金(Au)或銀(Ag)，並且電連接至形成在半導體晶粒74內之電路元件。在DIP 64的組裝期間，半導體晶粒74係利用一金矽共晶層或例如是熱環氧樹脂的黏著劑材料而被安裝至一中間載體78。封裝主體係包含一種例如是聚合物或陶瓷的絕緣封裝材料。導線80及焊線82係在半導體晶粒74及PCB 52之間提供電互連。封裝材料84係為了環境保護而沉積在該封裝之上以防止濕氣及微粒進入該封裝且污染晶粒74或焊線82。
圖5b係描繪安裝在PCB 52上之BCC 62的進一步細節。半導體晶粒88係利用一種底膠填充(underfill)或是環氧樹脂黏著材料92而被安裝在載體90之上。焊線94係在接觸墊96及98之間提供第一層級的封裝互連。模製化合物或封裝材料100係沉積在半導體晶粒88及焊線94之上以提供物理支撐及電氣隔離給該裝置。接觸墊102係利用一例如是電解的電鍍或無電的電鍍之合適的金屬沉積製程而被形成在PCB 52的一表面之上以避免氧化。接觸墊102係電連接至PCB 52中的一或多個導電信號線路54。凸塊104係形成在BCC 62的接觸墊98以及PCB 52的接觸墊102之間。
在圖5c中，半導體晶粒58係以覆晶型第一層級的封裝方式面向下安裝到中間載體106。半導體晶粒58的主動區域108係包含類比或數位電路，該些類比或數位電路係被實施為根據該晶粒的電設計所形成的主動裝置、被動裝置、導電層及介電層。例如，該電路可包含一或多個電晶體、二極體、電感器、電容器、電阻器以及主動區域108內之其它電路元件。半導體晶粒58係透過凸塊110電氣及機械地連接至載體106。
BGA 60係以BGA型第二層級的封裝方式利用凸塊112電氣及機械地連接至PCB 52。半導體晶粒58係透過凸塊110、信號線114及凸塊112電連接至PCB 52中的導電信號線路54。一種模製化合物或封裝材料116係沉積在半導體晶粒58及載體106之上以提供物理支撐及電氣隔離給該裝置。該覆晶半導體裝置係提供從半導體晶粒58上的主動裝置到PCB 52上的導電跡線之短的導電路徑，以便縮短信號傳播距離、降低電容以及改善整體電路效能。在另一實施例中，半導體晶粒58可在無中間載體106的情況下，利用覆晶型第一層級的封裝直接機械及電連接至PCB 52。
在另一實施例中，半導體晶粒58的主動區域108係直接向下安裝到PCB 115，亦即，在無中間載體下直接向下安裝，即如同在圖5d中所示者。凸塊墊111係利用一蒸鍍、電解的電鍍、無電的電鍍、網版印刷或其它合適的金屬沉積製程而形成在主動區域108上。凸塊墊111係藉由主動區域108中的導電跡線以連接至主動及被動電路。凸塊墊111可以是Al、Sn、Ni、Au、Ag或Cu。一導電凸塊材料係利用一蒸鍍、電解的電鍍、無電的電鍍、球式滴落(ball drop)或網版印刷製程以沉積在凸塊墊111之上。該凸塊材料可以是Al、Sn、Ni、Au、Ag、鉛(Pb)、Bi、Cu、焊料及其組合，其具有一選配的助熔(flux)材料。例如，該凸塊材料可以是共晶Sn/Pb、高鉛的焊料或無鉛的焊料。該凸塊材料係利用一合適的附著或連結製程連結到晶粒凸塊墊160。在一實施例中，該凸塊材料係藉由加熱該材料超過其熔點來回焊以形成球或凸塊117。在某些應用中，凸塊117係進行二次回焊以改善至凸塊墊111的電接觸。該覆晶半導體裝置係提供從半導體晶粒58上的主動裝置到PCB 115上的導電跡線之一短的導電路徑，以便於縮短信號傳播、降低電容及達成整體較佳的電路效能。
圖6a及6b係描繪具有晶粒凸塊墊122的覆晶類型的半導體晶粒120的一部份的俯視圖及橫截面圖。線路導線124是一具有形成在基板或PCB 130上的一體型(integrated)凸塊墊126之直的導體。圖7a及7b係展示基板凸塊墊126沿著線路導線124的進一步細節。該基板凸塊墊126可以是如同圖7a中所示為圓形的、或是如同圖7b中所示為矩形的。基板凸塊墊126的側邊可以是和線路導線124共線的。
一導電凸塊材料係利用一蒸鍍、電解的電鍍、無電的電鍍、球式滴落或網版印刷製程沉積在晶粒凸塊墊122或基板凸塊墊126之上。該凸塊材料可以是Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料及其組合，其具有一選配的助熔溶劑。例如，該凸塊材料可以是共晶Sn/Pb、高鉛的焊料或無鉛的焊料。該凸塊材料係利用一合適的附著或連結製程以連結到晶粒凸塊墊122及基板凸塊墊126。在一實施例中，該凸塊材料係藉由加熱該材料超過其熔點來回焊以形成互連132。在某些應用中，互連132係進行二次回焊以改善在晶粒凸塊墊122及基板凸塊墊126間之電接觸。在窄基板凸塊墊126周圍的凸塊材料係在回焊期間維持晶粒的設置。儘管互連132被展示成連接至線路導線124而為導線上的凸塊(BOL)，該互連亦可形成在基板130上的凸塊墊之上，其具有和晶粒凸塊墊122相同數量級或更大的面積。一選配的底膠填充材料138係沉積在半導體晶粒120及基板130之間。
在高繞線密度的應用中，最小化線路導線124的逸散間距是所期望的。在線路導線124間之逸散間距可藉由消除用於回焊限制的焊料遮罩，亦即，藉由在無焊料遮罩下回焊凸塊材料來加以縮小。焊料遮罩140可形成在基板130的一部份之上。然而，焊料遮罩140並未為了回焊限制而形成在線路導線124的基板凸塊墊126之上。換言之，線路導線124中被設計以和凸塊材料配接的部份並沒有焊料遮罩140的任何SRO。由於沒有SRO被形成在晶粒凸塊墊122或基板凸塊墊126的周圍，線路導線124可用較細的間距來加以形成，亦即，線路導線124可被設置成較靠在一起或是較靠近附近的結構。在無焊料遮罩140下，線路導線124間的間距係給定為P=D+PLT+W/2，其中D是互連132的基底直徑，PLT是晶粒設置容限，並且W是線路導線124的寬度。在一實施例中，給定100μm的凸塊基底直徑、10μm的PLT以及30μm的線路線寬，線路導線124之最小的逸散間距是125μm。該無焊料遮罩的凸塊形成係免去需要考量到如習知技術中可見的相鄰開口間之焊料遮罩材料的孔帶間隔、SRT、以及最小可解析的SRO。
當該凸塊材料在沒有焊料遮罩下被回焊以將晶粒凸塊墊122冶金且電連接至基板凸塊墊126時，潤濕及表面張力係使得該凸塊材料維持自我局限且被保持在晶粒凸塊墊122與基板凸塊墊126及基板130中緊鄰線路導線124且實質在該凸塊墊的覆蓋區中的部份之間的空間內。
為了達成該所要的自我局限性質，凸塊材料可在置放於晶粒凸塊墊122或基板凸塊墊126上之前先被浸沒在一助熔溶劑中，以選擇性地使得該凸塊材料所接觸的區域比線路導線124周圍的區域更濕潤。該熔化的凸塊材料係由於該助熔溶劑的可濕性而維持局限在實質由凸塊墊所界定的區域內。該凸塊材料並不溢出到較不濕潤的區域。一薄的氧化層或是其它絕緣層可形成在其中不打算有凸塊材料的區域之上，以使該區域較不濕潤。因此，晶粒凸塊墊122或基板凸塊墊126周圍並不需要有焊料遮罩140。
在另一實施例中，一複合的互連144係形成在晶粒凸塊墊122及基板凸塊墊126之間以達成該所要的凸塊材料自我局限。複合的互連144係包含一由Cu、Au、Sn、Ni及Pb製成的不可熔的基底146，以及一由焊料、Sn或銦製成的可熔的蓋148，即如同在圖8中所示者。相對於該不可熔的基底材料之可熔的凸塊材料的量係被選擇成確保藉由表面張力的自我局限。在回焊期間，該可熔的基底材料係自我局限在該不可熔的基底材料的周圍。該不可熔的基底周圍之可熔的凸塊材料亦在回焊期間維持晶粒的設置。一般而言，複合的互連144的高度是和該凸塊的直徑相同或是小於該凸塊的直徑。在某些情形中，複合的互連144的高度係大於該互連的直徑。在一實施例中，給定100μm的凸塊基底直徑，該不可熔的基底146在高度上大約是45μm，並且該可熔的蓋148在高度上大約是35μm。該熔化的凸塊材料係維持實質局限在由凸塊墊所界定的區域內，因為沉積以形成複合的凸塊144(包含不可熔的基底146以及可熔的蓋148)之凸塊材料的量係被選擇成使得所產生的表面張力是足以將該凸塊材料實質保持在該凸塊墊的覆蓋區之內並且避免溢出到非所要的相鄰或附近的區域。因此，晶粒凸塊墊122或基板凸塊墊126的周圍不需要焊料遮罩140，此係縮小線路導線間距且增加繞線密度。
圖9a及9b係描繪具有晶粒凸塊墊152之覆晶類型的半導體晶粒150的另一實施例的俯視圖及橫截面圖。類似於圖7a及7b，線路導線154是一具有形成在基板或PCB 160上的一體型凸塊墊156之直的導體。在此實施例中，凸塊墊156係以多個列或是偏置的列被配置。於是，交替的線路導線154係包含一用於繞線到凸塊墊156的肘部。
一導電凸塊材料係利用一蒸鍍、電解的電鍍、無電的電鍍、球式滴落或網版印刷製程來沉積在晶粒凸塊墊152或基板凸塊墊156之上。該凸塊材料可以是Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料及其組合，其具有一選配的助熔溶劑。例如，該凸塊材料可以是共晶Sn/Pb、高鉛的焊料或無鉛的焊料。該凸塊材料係利用一合適的附著或連結製程以連結到晶粒凸塊墊152及基板凸塊墊156。在一實施例中，該凸塊材料係藉由加熱該材料超過其熔點來回焊以形成凸塊或互連162。在某些應用中，互連162係進行二次回焊以改善在晶粒凸塊墊152及基板凸塊墊156之間的電接觸。在窄基板凸塊墊156周圍的凸塊材料係在回焊期間維持晶粒的設置。儘管互連162被展示成連接至線路導線154而為BOL，該凸塊材料亦可回焊在基板160上的凸塊墊之上，其具有和晶粒凸塊墊152相同數量級或是更大的面積。一選配的底膠填充材料168係沉積在半導體晶粒150及基板160之間。
在高繞線密度的應用中，最小化逸散間距是所期望的。為了縮小線路導線154間的間距，該凸塊材料係在無焊料遮罩下進行回焊。線路導線154間的逸散間距可藉由消除用於焊料回焊限制的焊料遮罩，亦即，藉由在無焊料遮罩下回焊該凸塊材料而被縮小。焊料遮罩170可形成在基板160的一部份之上。然而，焊料遮罩170並未為了焊料回焊限制而形成在線路導線154的基板凸塊墊156之上。換言之，線路導線154中被設計以和凸塊材料配接的部份並沒有焊料遮罩170的SRO。由於沒有SRO形成在晶粒凸塊墊152或基板凸塊墊156的周圍，線路導線154可用較細的間距來加以形成，亦即，線路導線154可被設置成較靠近相鄰的結構。
在無焊料遮罩170下，線路導線154間的間距係給定為P=D/2+PLT+W/2，其中D是凸塊162的基底直徑，PLT是晶粒設置容限，並且W是線路導線154的寬度。在一實施例中，給定100μm的凸塊直徑、10μm的PLT以及30μm的線路線寬，線路導線154之最小的逸散間距是75μm。該無焊料遮罩的凸塊形成係免去需要考量到如習知技術中可見的相鄰開口間之焊料遮罩材料的孔帶間隔、SRT、以及最小可解析的SRO。
當該凸塊材料係在無焊料遮罩下回焊以冶金及電連接半導體晶粒150的晶粒凸塊墊152至線路導線154的基板凸塊墊156時，潤濕及表面張力係使得該凸塊維持自我局限並且保持在晶粒凸塊墊152與基板凸塊墊156以及基板160中緊鄰線路導線154且實質在該凸塊墊的覆蓋區中的部份之間的空間內。
為了達成該所要的自我局限性質，該凸塊材料可在置放於晶粒凸塊墊152或基板凸塊墊156上之前先被浸沒在一助熔溶劑中，以選擇性地使得該凸塊材料所接觸的區域比線路導線154周圍的區域更濕潤。由於該助熔溶劑的可濕性，該熔化的凸塊材料係維持實質局限在由凸塊墊所界定的區域內。該凸塊材料並不溢出到較不濕潤的區域。一薄的氧化層或其它絕緣層可形成在其中不打算有凸塊材料的區域之上，以使該區域較不濕潤。因此，晶粒凸塊墊152或基板凸塊墊156周圍不需要焊料遮罩170。
在另一實施例中，一複合的互連係形成在晶粒凸塊墊152及基板凸塊墊156之間以達成該所要的凸塊材料自我局限。類似於圖8，該複合的互連係包含一由Cu、Au、Sn、Ni或Pb製成的不可熔的基底，以及一由焊料、Sn或銦製成的可熔的蓋。該可熔的凸塊材料相對於該不可熔的基底材料之高度或量係被選擇成確保藉由表面張力的自我局限。在回焊期間，該可熔的基底材料係自我局限在該不可熔的基底材料的周圍。該不可熔的基底周圍之可熔的凸塊材料亦在回焊期間維持晶粒的設置。一般而言，該複合的互連的高度是和該凸塊的直徑相同或是小於該凸塊的直徑。在某些情形中，該複合的互連的高度係大於該互連的直徑。在一實施例中，給定100μm的凸塊基底直徑，該不可熔的基底在高度上大約是45μm，並且該可熔的蓋在高度上大約是35μm。該熔化的凸塊材料係維持實質局限在由凸塊墊所界定的區域內，因為沉積以形成該複合的凸塊(包含不可熔的基底以及可熔的蓋)之凸塊材料的量係被選擇成使得所產生的表面張力足以將該凸塊材料實質保持在該凸塊墊的覆蓋區之內並且避免溢出到非所要的相鄰或附近的區域。因此，晶粒凸塊墊152或基板凸塊墊156的周圍不需要焊料遮罩170，此係縮小線路導線間距且增加繞線密度。
圖10-15係描述其它具有各種互連結構的實施例，該些互連結構可應用到如圖6-9中所述的無SRO的互連結構。圖10a係展示一具有一種例如是矽、鍺、砷化鎵、磷化銦或碳化矽的主體基板材料222以供結構支撐的半導體晶圓220。複數個半導體晶粒或構件224係形成在晶圓220上且藉由如上所述的切割道226分開。
圖10b係展示半導體晶圓220的一部份的橫截面圖。每個半導體晶粒224具有一背表面228以及包含類比或數位電路的主動表面230，該類比或數位電路被實施為形成在該晶粒內且根據該晶粒的電設計及功能電互連的主動裝置、被動裝置、導電層以及介電層。例如，該電路可包含一或多個電晶體、二極體以及其它形成在主動表面230內之電路元件以實施類比電路或數位電路，例如數位信號處理器(DSP)、ASIC、記憶體或是其它信號處理電路。半導體晶粒224亦可包含整合被動裝置(IPD)，例如電感器、電容器及電阻器，以供RF信號處理使用。在一實施例中，半導體晶粒224是一覆晶類型的半導體晶粒。
一導電層232係利用PVD、CVD、電解的電鍍、無電的電鍍製程、或是其它合適的金屬沉積製程而形成在主動表面230之上。導電層232可以是Al、Cu、Sn、Ni、Au、Ag、或是其它合適的導電材料的一或多層。導電層232係運作為電連接至主動表面230上的電路之接觸墊或晶粒凸塊墊。
圖10c係展示具有一形成在接觸墊232之上的互連結構的半導體晶圓220的一部份。一導電凸塊材料234係利用一蒸鍍、電解的電鍍、無電的電鍍、球式滴落、或是網版印刷製程而沉積在接觸墊232之上。凸塊材料234可以是Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料及其組合，其具有一選配的助熔溶劑。例如，凸塊材料234可以是共晶Sn/Pb、高鉛的焊料或是無鉛的焊料。凸塊材料234是大致順應的(compliant)並且在相當於約200克的垂直荷重的力下進行大於約25μm的塑性變形。凸塊材料234係利用一合適的附著或連結製程連結到接觸墊232。例如，凸塊材料234可以壓縮連結到接觸墊232。凸塊材料234亦可藉由加熱該材料超過其熔點來進行回焊以形成球或凸塊236，即如同在圖10d中所示者。在某些應用中，凸塊236係進行二次回焊以改善至接觸墊232的電連接。凸塊236係代表一種可形成在接觸墊232之上的互連結構類型。該互連結構亦可以使用柱形凸塊、微凸塊或是其它電互連。
圖10e係展示互連結構的另一實施例，其係以複合的凸塊238形成在接觸墊232之上，該凸塊238包含一不可熔或不可分解的部份240以及可熔或可分解的部份242。該可熔或可分解的特質以及不可熔或不可分解的特質係針對凸塊238關於回焊條件所界定的。該不可熔的部份240可以是Au、Cu、Ni、高鉛的焊料、或是鉛錫合金。該可熔的部份242可以是Sn、無鉛的合金、Sn-Ag合金、Sn-Ag-Cu合金、Sn-Ag-銦(In)合金、共晶焊料、錫和Ag、Cu或Pb的合金、或是其它相對低溫熔化的焊料。在一實施例中，給定一接觸墊232 100μm的寬度或直徑，該不可熔的部份240高度大約是45μm並且可熔的部份242高度大約是35μm。
圖10f係展示互連結構的另一實施例，其係形成在接觸墊232之上而成為導電柱246之上的凸塊244。凸塊244是可熔或可分解的，並且導電柱246是不可熔或不可分解的。該可熔或可分解的特質以及不可熔或不可分解的特質係相關於回焊條件加以界定。凸塊244可以是Sn、無鉛的合金、Sn-Ag合金、Sn-Ag-Cu合金、Sn-Ag-In合金、共晶焊料、錫和Ag、Cu或Pb的合金、或是其它相對低溫熔化的焊料。導電柱246可以是Au、Cu、Ni、高鉛的焊料、或是鉛錫合金。在一實施例中，導電柱246是一Cu柱，並且凸塊244是一焊料蓋。給定一接觸墊232 100μm的寬度或直徑，導電柱246高度大約是45μm，並且凸塊244高度大約是35μm。
圖10g係展示互連結構的另一實施例，其係形成在接觸墊232之上而為具有突點(asperity)250的凸塊材料248。類似於凸塊材料234，凸塊材料248在回焊條件下是軟的且可變形的，具有低的屈伏強度(yield strength)以及高的致衰壞伸長率(elongation to failure)。突點250係以電鍍的表面處理而形成，並且為了說明之目的係在圖式中被誇大展示。突點250的等級一般是在大約1-25μm的數量級。該突點亦可形成在凸塊236、複合的凸塊238以及凸塊244上。
在圖10h中，半導體晶圓220係利用一鋸條或雷射切割工具252透過切割道226被單切為個別的半導體晶粒224。
圖11a係展示一具有導電線路256的基板或PCB 254。基板254可以是單面FR5層壓板或是雙面BT-樹脂層壓板。半導體晶粒224係被設置以使得凸塊材料234係和導電線路256上之互連位置對準，請參見圖19a-19g。或者是，凸塊材料234可和形成在基板254上的導電墊或是其它互連位置對準。凸塊材料234係比導電線路256寬。在一實施例中，對於150μm的凸塊間距，凸塊材料234具有小於100μm的寬度，並且導電線路或墊256具有35μm的寬度。導電線路256係可應用到如圖6-9中所述之無SRO的互連結構。
一壓力或力F係被施加至半導體晶粒224的背表面228以將凸塊材料234壓到導電線路256之上。該力F可在高溫下施加。由於凸塊材料234之順應的本質，該凸塊材料係變形或突出在導電線路256的頂表面及側表面周圍，被稱為BOL。尤其，在相當於大約200克的垂直荷重之力F下，壓力的施加係使得凸塊材料234進行大於約25μm的塑性變形並且覆蓋導電線路的頂表面及側表面，即如同在圖11b中所示者。凸塊材料234亦可藉由將該凸塊材料和導電、線路實體接觸並且接著在一回焊溫度下回焊該凸塊材料以冶金連接至導電線路256。
藉由使得導電線路256比凸塊材料234窄，導電線路的間距可被降低以增加繞線密度以及I/O數目。較窄的導電線路256係降低使凸塊材料234變形在導電線路的周圍所需的力F。例如，該必要的力F可以是使凸塊材料抵靠比凸塊材料寬的導電線路或墊變形所需的力之30-50%。較小的壓力F對於細間距互連及小的晶粒維持具有一指定容限之共面性以及達成均勻的z向變形及高可靠度的互連結合是有用的。此外，將凸塊材料234變形在導電線路256的周圍係將該凸塊機械式鎖到該線路以避免在回焊期間晶粒移動或是晶粒浮接。
圖11c係展示形成在半導體晶粒224的接觸墊232之上的凸塊236。半導體晶粒224係被設置以使得凸塊236和導電線路256上的互連位置對準。或者是，凸塊236可和形成在基板254上的導電墊或其它互連位置對準。凸塊236係比導電線路256寬。導電線路256係可應用到如圖6-9中所述之無SRO的互連結構。
一壓力或力F係被施加至半導體晶粒224的背表面228以將凸塊236壓到導電線路256之上。該力F可在高溫下施加。由於凸塊236之順應的本質，該凸塊係變形或突出在導電線路256的頂表面及側表面周圍。尤其，壓力的施加係使得凸塊材料236進行塑性變形並且覆蓋導電線路256的頂表面及側表面。凸塊236亦可藉由在回焊溫度下使該凸塊和該導電線路實體接觸以冶金連接至導電線路256。
藉由使得導電線路256比凸塊236窄，導電線路的間距可被降低以增加繞線密度及I/O數目。較窄的導電線路256係降低將凸塊236變形在導電線路的周圍所需的力F。例如，該必要的力F可以是使一凸塊抵靠一比該凸塊寬的導電線路或墊變形所需的力之30-50%。較低的壓力F對於細間距互連及小的晶粒維持在一指定容限內的共面性以及達成均勻的z向變形及高可靠度的互連結合是有用的。此外，將凸塊236變形在導電線路256的周圍係將該凸塊機械式鎖到該線路以避免在回焊期間的晶粒移動或晶粒浮接。
圖11d係展示形成在半導體晶粒224的接觸墊232之上的複合的凸塊238。半導體晶粒224係被設置以使得複合的凸塊238和導電線路256上的互連位置對準。或者是，複合的凸塊238可和形成在基板254上的導電墊或其它互連位置對準。複合的凸塊238係比導電線路256寬。導電線路256係可應用到如圖6-9中所述之無SRO的互連結構。
一壓力或力F係被施加至半導體晶粒224的背表面228以將可熔的部份242壓到導電線路256之上。該力F可在高溫下施加。由於可熔的部份242之順應的本質，該可熔的部份係變形或突出在導電線路256的頂表面及側表面周圍。尤其，壓力的施加係使得可熔的部份242進行塑性變形並且覆蓋導電線路256的頂表面及側表面。複合的凸塊238亦可藉由在回焊溫度下使可熔的部份242和該導電線路實體接觸以冶金連接至導電線路256。該不可熔的部份240在壓力或溫度的施加期間並不熔化或變形，並且保持其高度及形狀而作為在半導體晶粒224及基板254間之一垂直的間隙。該在半導體晶粒224及基板254間之額外的位移係在配接的表面之間提供較大的共面性容限。
在一回焊製程期間，半導體晶粒224上之大數目的(例如，數千個)複合的凸塊238係附接到基板254的導電線路256上之互連位置。某些凸塊238可能未能夠適當地連接到導電線路256，特別是當晶粒224被扭曲時。回想起複合的凸塊238係比導電線路256寬。在施加一適當的力之下，該可熔的部份242係變形或突出在導電線路256的頂表面及側表面周圍，並且將複合的凸塊238機械式鎖到該導電線路。該機械式緊密連接係藉由該可熔的部份242的本質而形成，該本質是比導電線路256軟且更順應，因而變形在該導電線路的頂表面之上以及在該導電線路的側表面周圍以得到較大的接觸表面積。在複合的凸塊238以及導電線路256之間的機械式緊密連接係在回焊期間將該凸塊保持在該導電線路，亦即，該凸塊及導電線路並不失去接觸。於是，複合的凸塊238配接到導電線路256係減少凸塊互連的失敗。
圖11e係展示形成在半導體晶粒224的接觸墊232之上的導電柱246及凸塊244。半導體晶粒224係被設置以使得凸塊244和導電線路256上之互連位置對準。或者是，凸塊244可和形成在基板254上的導電墊或其它互連位置對準。凸塊244係比導電線路256寬。導電線路256係可應用到如圖6-9中所述之無SRO的互連結構。
一壓力或力F係被施加至半導體晶粒224的背表面228以將凸塊244壓到導電線路256之上。該力F可在高溫下施加。由於凸塊244之順應的本質，該凸塊係變形或突出在導電線路256的頂表面及側表面周圍。尤其，壓力的施加係使得凸塊244進行塑性變形並且覆蓋導電線路256的頂表面及側表面。導電柱246及凸塊244亦可藉由在回焊溫度下使該凸塊和該導電線路實體接觸以冶金連接至導電線路256。導電柱246在壓力或溫度的施加期間並不熔化或變形，並且保持其高度及形狀而成為在半導體晶粒224及基板254間之一垂直的間隙。該在半導體晶粒224及基板254間之額外的位移係在配接的表面之間提供較大的共面性容限。該較寬的凸塊244及較窄的導電線路256具有類似以上針對凸塊材料234及凸塊236所述的低必要的壓力及機械式鎖住的特點及優點。
圖11f係展示形成在半導體晶粒224的接觸墊232之上的具有突點250的凸塊材料248。半導體晶粒224係被設置以使得凸塊材料248係和導電線路256上的互連位置對準。或者是，凸塊材料248可和形成在基板254上的導電墊或其它互連位置對準。凸塊材料248係比導電線路256寬。一壓力或力F係被施加至半導體晶粒224的背表面228以將凸塊材料248壓到導電線路256之上。該力F可在高溫下施加。由於凸塊材料248之順應的本質，該凸塊係變形或突出在導電線路256的頂表面及側表面周圍。尤其，壓力的施加係使得凸塊材料248進行塑性變形並且覆蓋導電線路256的頂表面及側表面。此外，突點250係冶金連接至導電線路256。突點250的尺寸係做成大約1-25μm的數量級。
圖11g係展示基板或PCB 258具有成角度或傾斜的側邊之梯形導電線路260。凸塊材料261係被形成在半導體晶粒224的接觸墊232之上。半導體晶粒224係被設置以使得凸塊材料261和導電線路260上的互連位置對準。或者是，凸塊材料261可和形成在基板258上的導電墊或其它互連位置對準。凸塊材料261係比導電線路260寬。導電線路260係可應用到如圖6-9中所述之無SRO的互連結構。
一壓力或力F係被施加至半導體晶粒224的背表面228以將凸塊材料261壓到導電線路260之上。該力F可在高溫下施加。由於凸塊材料261之順應的本質，該凸塊材料係變形或突出在導電線路260的頂表面及側表面周圍。尤其，壓力的施加係使得凸塊材料261在力F下進行塑性變形，以覆蓋導電線路260的頂表面以及傾斜的側表面。凸塊材料261亦可藉由將該凸塊材料和導電線路實體接觸並且接著在一回焊溫度下回焊該凸塊材料以冶金連接至導電線路260。
圖12a-12d係展示半導體晶粒224以及具有一不可熔或不可分解的部份264及可熔或可分解的部份266之細長複合的凸塊262之一BOL實施例。該不可熔的部份264可以是Au、Cu、Ni、高鉛的焊料、或是鉛錫合金。該可熔的部份266可以是Sn、無鉛的合金、Sn-Ag合金、Sn-Ag-Cu合金、Sn-Ag-In合金、共晶焊料、錫和Ag、Cu或Pb的合金、或是其它相對低溫熔化的焊料。該不可熔的部份264比該可熔的部份266構成複合的凸塊262之較大的一部分。該不可熔的部份264係固定到半導體晶粒224的接觸墊232。
半導體晶粒224係被設置以使得複合的凸塊262係和形成在基板270上之導電線路268上的互連位置對準，即如同在圖12a中所示者。複合的凸塊262係沿著導電線路268漸縮，亦即，該複合的凸塊具有楔形，沿著導電線路268的長度方向上較長，而橫跨該導電線路的方向上較窄。複合的凸塊262之漸縮特點係出現在沿著導電線路268的長度方向上。圖12a中的繪圖係展示該較短的特點或變窄的漸縮是與導電線路268共線的。垂直於圖12a的圖12b中的繪圖係展示該楔形複合的凸塊262之較長的特點。複合的凸塊262之較短的特點係比導電線路268寬。該可熔的部份266在壓力施加及/或以熱回焊時分解在導電線路268的周圍，即如圖12c及12d中所示者。該不可熔的部份264在回焊期間並不熔化或變形，並且保持其外形及形狀。該不可熔的部份264的尺寸可被設為在半導體晶粒224及基板270之間提供一間隙距離。一例如是Cu OSP的處理可施加到基板270。導電線路268係可應用到如圖6-9中所述之無SRO的互連結構。
在一回焊製程期間，半導體晶粒224上之大數目的(例如，數千個)複合的凸塊262係附接到基板270的導電線路268上之互連位置。某些凸塊262可能未能夠適當地連接到導電線路268，特別是半導體晶粒224被扭曲時。回想起複合的凸塊262係比導電線路268寬。在施加一適當的力之下，該可熔的部份266係變形或突出在導電線路268的頂表面及側表面周圍，並且將複合的凸塊262機械式鎖到該導電線路。該機械式緊密連接係藉由該可熔的部份266之本質而形成，該本質係比導電線路268軟且較順應的，因而變形在該導電線路的頂表面及側表面周圍以得到較大的接觸面積。複合的凸塊262的楔形係增加在該凸塊及導電線路間的接觸面積，例如，沿著圖12b及12d之較長的特徵方向增加，而沒有犧牲到沿著圖12a及12c之較短的特徵方向上的間距。在複合的凸塊262及導電線路268間之機械式緊密連接係在回焊期間將該凸塊保持在該導電線路，亦即，該凸塊及導電線路並不失去接觸。於是，配接到導電線路268之複合的凸塊262係減少凸塊互連的失敗。
圖13a-13d係展示半導體晶粒224的一BOL實施例，其中類似於圖10c，凸塊材料274係形成在接觸墊232之上。在圖13a中，凸塊材料274是大致順應的，並且在一相當於大約200克的垂直荷重之力下進行大於約25μm的塑性變形。凸塊材料274係比基板278上的導電線路276寬。複數個突點280係以一大約1-25μm的數量級之高度形成在導電線路276上。
半導體晶粒224係被設置以使得凸塊材料274和導電線路276上的互連位置對準。或者是，凸塊材料274可和形成在基板278上的導電墊或其它互連位置對準。一壓力或力F係被施加至半導體晶粒224的背表面228以將凸塊材料274壓到導電線路276及突點280之上，即如同在圖13b中所示者。該力F可在高溫下施加。由於凸塊材料274之順應的本質，該凸塊材料係變形或突出在導電線路276的頂表面及側表面以及突點280周圍。尤其，壓力的施加係使得凸塊材料274進行塑性變形並且覆蓋導電線路276的頂表面及側表面以及突點280。凸塊材料274的塑性流動係在該凸塊材料與導電線路276的頂表面及側表面以及突點280之間產生巨觀的機械式緊密連接點。凸塊材料274的塑性流動係發生在導電線路276的頂表面及側表面以及突點280周圍，但並不過度地延伸到基板278之上，否則可能造成電氣短路及其它缺陷。在該凸塊材料與導電線路276的頂表面及側表面以及突點280之間的機械式緊密連接係在不顯著增加連結力之下，提供一具有個別的表面間較大的接觸面積之強健的連接。在該凸塊材料與導電線路276的頂表面及側表面以及突點280之間的機械式緊密連接亦降低在例如是封裝的後續製程期間橫向的晶粒移動。
圖13c係展示其中凸塊材料274比導電線路276窄的另一BOL實施例。壓力或力F係被施加至半導體晶粒224的背表面228以將凸塊材料274壓到導電線路276及突點280之上。該力F可在高溫下施加。由於凸塊材料274之順應的本質，該凸塊材料係變形或突出在導電線路276的頂表面及突點280之上。尤其，壓力的施加係使得凸塊材料274進行塑性變形並且覆蓋導電線路276的頂表面及突點280。凸塊材料274的塑性流動係在該凸塊材料以及導電線路276的頂表面及突點280之間產生巨觀的機械式緊密連接點。在該凸塊材料以及導電線路276的頂表面及突點280之間的機械式緊密連接係在不顯著增加連結力之下，提供一具有個別的表面間較大的接觸面積之強健的連接。在該凸塊材料以及導電線路276的頂表面及突點280之間的機械式緊密連接亦降低在例如是封裝的後續製程期間橫向的晶粒移動。
圖13d係展示另一BOL實施例，其中凸塊材料274形成在導電線路276的一邊緣之上，亦即，部份的凸塊材料在該導電線路之上，而部份的凸塊材料則不在該導電線路之上。一壓力或力F係被施加至半導體晶粒224的背表面228以將凸塊材料274壓到導電線路276及突點280之上。該力F可在高溫下施加。由於凸塊材料274之順應的本質，該凸塊材料係變形或突出在導電線路276的頂表面及側表面及突點280之上。尤其，壓力的施加係使得凸塊材料274進行塑性變形並且覆蓋導電線路276的頂表面及側表面及突點280。凸塊材料274的塑性流動係在該凸塊材料與導電線路276的頂表面及側表面以及突點280之間產生巨觀的機械式緊密連接。在該凸塊材料與導電線路276的頂表面及側表面以及突點280之間的機械式緊密連接係在不顯著增加連結力之下提供一具有個別的表面間較大的接觸面積之強健的連接。在該凸塊材料與導電線路276的頂表面及側表面以及突點280之間的機械式緊密連接亦降低在例如是封裝的後續製程期間橫向的晶粒移動。
圖14a-14c係展示半導體晶粒224的一BOL實施例，其中類似於圖10c，凸塊材料284形成在接觸墊232之上。一尖端286係從凸塊材料284的主體延伸成為一階梯形凸塊，其中尖端286比凸塊材料284的主體窄，即如同在圖14a中所示者。半導體晶粒224係被設置以使得凸塊材料284和基板290上的導電線路288上之互連位置對準。更明確地說，尖端286係被設置在導電線路288上的互連位置之中央上。或者是，凸塊材料284及尖端286可和形成在基板290上的導電墊或其它互連位置對準。凸塊材料284係比基板290上的導電線路288寬。
導電線路288是大致順應的，並且在一相當於大約200克的垂直荷重的力之下進行大於約25μm的塑性變形。一壓力或力F係被施加至半導體晶粒224的背表面228以將尖端284壓到導電線路288之上。該力F可在高溫下施加。由於導電線路288之順應的本質，該導電線路係變形在尖端286的周圍，即如同在圖14b中所示者。尤其，壓力的施加係使得導電線路288進行塑性變形並且覆蓋尖端286的頂表面及側表面。
圖14c係展示另一BOL實施例，其中圓形的凸塊材料294係形成在接觸墊232之上。一尖端296係從凸塊材料294的主體延伸以形成一柱形凸塊，其中該尖端比凸塊材料294的主體窄。半導體晶粒224係被設置以使得凸塊材料294和基板300上的導電線路298上之互連位置對準。更明確地說，尖端296係被設置在導電線路298上的互連位置之中央上。或者是，凸塊材料294及尖端296可和形成在基板300上的導電墊或其它互連位置對準。凸塊材料294係比基板300上的導電線路298寬。
導電線路298是大致順應的，並且在一相當於大約200克的垂直荷重的力之下進行大於約25μm的塑性變形。一壓力或力F係被施加至半導體晶粒224的背表面228以將尖端296壓到導電線路298之上。該力F可在高溫下施加。由於導電線路298之順應的本質，該導電線路係變形在尖端296周圍。尤其，壓力的施加係使得導電線路298進行塑性變形，並且覆蓋尖端296的頂表面及側表面。
圖11a-11g、12a-12d及13a-13d中所述的導電線路亦可以是如圖14a-14c中所述之順應的材料。
圖15a-15b係展示半導體晶粒224的一BOL實施例，其中類似於圖11c，凸塊材料304係形成在接觸墊232之上。凸塊材料304是大致順應的，並且在一相當於大約200克的垂直荷重的力之下進行大於約25μm的塑性變形。凸塊材料304係比基板308上的導電線路306寬。一具有開口312及導電的側壁314之導電貫孔310係穿過導電線路306而形成，即如同在圖15a中所示者。導電線路306係可應用到如圖6-9中所述之無SRO的互連結構。
半導體晶粒224係被設置以使得凸塊材料304和導電線路306上的互連位置對準，請參見圖19a-19g。或者是，凸塊材料304可和形成在基板308上的導電墊或其它互連位置對準。一壓力或力F係被施加至半導體晶粒224的背表面228以將凸塊材料304壓到導電線路306之上並且壓入導電貫孔310的開口312中。該力F可在高溫下施加。由於凸塊材料304之順應的本質，該凸塊材料係變形或突出在導電線路306的頂表面及側表面周圍且進入到導電貫孔310的開口312中，即如同在圖15b中所示者。尤其，壓力的施加係使得凸塊材料304進行塑性變形並且覆蓋導電線路306的頂表面及側表面且進入到導電貫孔310的開口312中。因此，凸塊材料304係電連接至導電線路306及導電的側壁314以供穿過基板308的z向垂直的互連使用。凸塊材料304的塑性流動係在該凸塊材料與導電線路306的頂表面及側表面以及導電貫孔310的開口312之間產生機械式緊密連接。在該凸塊材料與導電線路306的頂表面及側表面以及導電貫孔310的開口312之間的機械式緊密連接係在不顯著增加連結力之下提供一具有個別的表面間較大的接觸面積之強健的連接。在該凸塊材料與導電線路306的頂表面及側表面以及導電貫孔310的開口312之間的機械式緊密連接亦降低在例如是封裝的後續製程期間橫向的晶粒移動。由於導電貫孔310係和凸塊材料304一起被形成在該互連位置之內，因此總基板互連面積係減少。
在圖11a-11g、12a-12d、13a-13d、14a-14c及15a-15b的BOL實施例中，藉由使導電線路比互連結構窄，導電線路的間距可被降低以增加繞線密度及I/O數目。較窄的導電線路係降低將互連結構變形在導電線路的周圍所需的力F。例如，該必要的力F可以是使一凸塊抵靠一比該凸塊寬的導電線路或墊變形所需的力之30-50%。該較低的壓力F對於細間距互連及小的晶粒維持在一指定容限內的共面性以及達成均勻的z向變形及高可靠度的互連結合是有用的。此外，將互連結構變形在導電線路的周圍係將該凸塊機械式鎖到該線路以避免在回焊期間的晶粒移動或晶粒浮接。
圖16a-16c係展示一種模具底膠填充(MUF)製程以將封裝材料沉積在半導體晶粒及基板間的凸塊周圍。圖16a係展示半導體晶粒224利用圖11b的凸塊材料234而安裝到基板254，並且被設置在凹槽(chase)模具320的上方模具支撐件316及下方模具支撐件318之間。圖11a-11g、12a-12d、13a-13d、14a-14c及15a-15b之其它的半導體晶粒及基板之組合亦可設置在凹槽模具320的上方模具支撐件316及下方模具支撐件318之間。該上方模具支撐件316係包含可壓縮的離型膜(releasing film)322。
在圖16b中，上方模具支撐件316及下方模具支撐件318被放在一起以封入半導體晶粒224及基板254，其具有一開放空間在該基板之上且在該半導體晶粒及基板之間。可壓縮的離型膜322係貼合半導體晶粒224的背表面228及側表面以阻擋封裝材料在這些表面上的形成。一種處於液態的封裝材料324係利用噴嘴326而被注入到凹槽模具320的一側中，而一選配的真空輔助328從相反的側邊吸壓以將該封裝材料均勻地填入基板254之上的開放空間以及在半導體晶粒224及基板254之間的開放空間。封裝材料324可以是聚合物複合材料(例如，具有填充劑的環氧樹脂、具有填充劑的環氧丙烯酸酯)、或是具有適合的填充劑之聚合物。封裝材料324是非導電的並且在環境上保護半導體裝置免於接觸到外部的元素及污染物。可壓縮的材料322係避免封裝材料324流到半導體晶粒224的背表面228之上及側表面的周圍。封裝材料324係被固化。半導體晶粒224的背表面228及側表面係保持露出自封裝材料324。
圖16c係展示MUF及模具過度填充(MOF)，亦即，在沒有可壓縮的材料322下的一實施例。半導體晶粒224及基板254係被設置在凹槽模具320的上方模具支撐件316及下方模具支撐件318之間。該上方模具支撐件316及下方模具支撐件318係被放在一起以封入半導體晶粒224及基板254，其具有一開放空間在該基板之上、在該半導體晶粒的周圍且在該半導體晶粒及基板之間。處於液態的封裝材料324係利用噴嘴326而被注入到凹槽模具320的一側中，而一選配的真空輔助328係從相反的側邊吸壓以將該封裝材料均勻地填入在半導體晶粒224的周圍且在基板254之上的開放空間以及在半導體晶粒224及基板254之間的開放空間。封裝材料324係被固化。
圖17係展示將封裝材料沉積在半導體晶粒224的周圍且在半導體晶粒224及基板254之間的間隙中的另一實施例。半導體晶粒224及基板254係藉由屏障(dam)330圍住。封裝材料332係以液態從噴嘴334分配到屏障330中，以填入基板254之上的開放空間以及在半導體晶粒224及基板254之間的開放空間。從噴嘴334分配的封裝材料332的量係被控制在不覆蓋半導體晶粒224的背表面228或側表面下填入屏障330。封裝材料332係被固化。
圖18係展示在圖16a、16c及17的MUF製程之後的半導體晶粒224及基板254。封裝材料324係均勻地散佈在基板254之上且在半導體晶粒224及基板254之間的凸塊材料234的周圍。
圖19a-19g係展示在基板或PCB 340上之各種的導電線路佈局的俯視圖。在圖19a中，導電線路342是一形成在基板340上具有一體型凸塊墊或互連位置344之直的導體。基板凸塊墊344的側邊可以是和導電線路342共線的。在習知技術中，一焊料對準開口(SRO)通常是形成在該互連位置之上，以在回焊期間限制凸塊材料。該SRO會增加互連間距且減少I/O數目。相對地，遮罩層346可形成在基板340的一部份之上；然而，該遮罩層並未形成在導電線路342的基板凸塊墊344的周圍。換言之，導電線路342中被設計來和凸塊材料配接的部份並沒有原本用於在回焊期間凸塊限制的遮罩層346的任何SRO。
半導體晶粒224係被設置在基板340之上，並且凸塊材料係和基板凸塊墊344對準。凸塊材料係藉由使該凸塊材料和該凸塊墊實體接觸並且接著在一回焊溫度下回焊該凸塊材料以電氣且冶金連接至基板凸塊墊344。
在另一實施例中，一導電凸塊材料係利用一蒸鍍、電解的電鍍、無電的電鍍、球式滴落或網版印刷製程以沉積在基板凸塊墊344之上。該凸塊材料可以是Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料以及其組合，其具有一選配的助熔溶劑。例如，該凸塊材料可以是共晶Sn/Pb、高鉛的焊料、或是無鉛的焊料。該凸塊材料係利用一合適的附著或連結製程來連結到基板凸塊墊344。在一實施例中，該凸塊材料係藉由加熱該材料超過其熔點來回焊，以形成凸塊或互連348，即如同在圖19b中所示者。在某些應用中，凸塊348係進行二次回焊以改善到基板凸塊墊344的電氣接觸。在該窄的基板凸塊墊344周圍的凸塊材料係在回焊期間維持晶粒的位置。
在高繞線密度的應用中，最小化導電線路342的逸散間距是所期望的。在導電線路342之間的逸散間距可藉由消除用於回焊限制目的之遮罩層，亦即，藉由在沒有遮罩層下回焊凸塊材料而被減少。由於沒有SRO被形成在晶粒凸塊墊232或基板凸塊墊344的周圍，所以導電線路342可用較細的間距形成，亦即，導電線路342可被設置成較靠在一起或是較靠近附近的結構。在基板凸塊墊344周圍沒有SRO之下，導電線路342間的間距係給定為P=D+PLT+W/2，其中D是凸塊348的基底直徑，PLT是晶粒設置容限，並且W是導電線路342的寬度。在一實施例中，給定100μm的凸塊基底直徑、10μm的PLT、以及30μm的線路線寬，導電線路342之最小的逸散間距是125μm。該無遮罩的凸塊形成係免去需要考量到如習知技術中可見的相鄰開口間之遮罩材料的孔帶間隔、焊料遮罩對準容限(SRT)、以及最小可解析的SRO。
當該凸塊材料在沒有遮罩層下被回焊以將晶粒凸塊墊232冶金且電連接至基板凸塊墊344時，潤濕及表面張力係使得該凸塊材料維持自我局限且被保持在晶粒凸塊墊232與基板凸塊墊344及基板340中緊鄰導電線路342且實質在該凸塊墊的覆蓋區中的部份之間的空間內。
為了達成該所要的自我局限性質，凸塊材料可在置放於晶粒凸塊墊232或基板凸塊墊344上之前被浸沒在一助熔溶劑中，以選擇性地使得該凸塊材料所接觸的區域比導電線路342周圍的區域更濕潤。該熔化的凸塊材料係由於該助熔溶劑的可濕性而維持局限在實質由凸塊墊所界定的區域內。該凸塊材料並不溢出到較不濕潤的區域。一薄的氧化層或是其它絕緣層可形成在其中不打算有凸塊材料的區域之上，以使該區域較不濕潤。因此，晶粒凸塊墊232或基板凸塊墊344周圍並不需要有遮罩層340。
圖19c係展示平行的導電線路352為直的導體之另一實施例，其中類似於圖7b，一體型矩形凸塊墊或互連位置354形成在基板350上。在此例中，基板凸塊墊354係比導電線路352寬，但是小於配接的凸塊寬度。基板凸塊墊354的側邊可以是平行於導電線路352。遮罩層356可形成在基板350的一部份之上；然而，該遮罩層並未形成在導電線路352的基板凸塊墊354的周圍。換言之，導電線路352中被設計以和凸塊材料配接的部份並沒有原本用於在回焊期間凸塊限制的遮罩層356的任何SRO。
圖19d係展示以多個列的一陣列配置的導電線路360及362的另一實施例，其中偏置的一體型凸塊墊或互連位置364形成在基板366上以得到最大的互連逸散的繞線密度及容量。交替的導電線路360及362係包含一用於繞線到凸塊墊364的肘部。每個基板凸塊墊364的側邊係和導電線路360及362共線的。遮罩層368可形成在基板366的一部份之上；然而，遮罩層368並未形成在導電線路360及362的基板凸塊墊364的周圍。換言之，導電線路360及362中被設計以和凸塊材料配接的部份並沒有原本用於在回焊期間凸塊限制的遮罩層368的任何SRO。
圖19e係展示以多個列的一陣列配置的導電線路370及372的另一實施例，其中偏置的一體型凸塊墊或互連位置374形成在基板376上以得到最大的互連逸散的繞線密度及容量。交替的導電線路370及372係包含一用於繞線到凸塊墊374的肘部。在此例中，基板凸塊墊374是圓形的並且比導電線路370及372寬，但是小於配接的互連凸塊材料的寬度。遮罩層378可形成在基板376的一部份之上；然而，遮罩層378並未形成在導電線路370及372的基板凸塊墊374的周圍。換言之，導電線路370及372中被設計以和凸塊材料配接的部份並沒有原本用於在回焊期間凸塊限制的遮罩層378的任何SRO。
圖19f係展示以多個列的一陣列配置的導電線路380及382的另一實施例，其中偏置的一體型凸塊墊或互連位置384形成在基板386上以得到最大的互連逸散的繞線密度及容量。交替的導電線路380及382係包含一用於繞線到凸塊墊384的肘部。在此例中，基板凸塊墊384是矩形的並且比導電線路380及382寬，但是小於配接的互連凸塊材料的寬度。遮罩層388可形成在基板386的一部份之上；然而，遮罩層388並未形成在導電線路380及382的基板凸塊墊384的周圍。換言之，導電線路380及382中被設計以和凸塊材料配接的部份並沒有原本用於在回焊期間凸塊限制的遮罩層388的任何SRO。
作為互連製程的一例子，半導體晶粒224係被設置在基板366之上，並且凸塊材料234係和圖19d的基板凸塊墊364對準。凸塊材料234係藉由如同圖11a-11g、12a-12d、13a-13d、14a-14c及15a-15b所述，加壓該凸塊材料或是藉由使該凸塊材料和該凸塊墊實體接觸並且接著在一回焊溫度下回焊該凸塊材料，以電氣及冶金連接至基板凸塊墊364。
在另一實施例中，一導電凸塊材料係利用一蒸鍍、電解的電鍍、無電的電鍍、球式滴落或網版印刷的製程沉積在基板凸塊墊364之上。該凸塊材料可以是Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料及其組合，其具有一選配的助熔溶劑。例如，該凸塊材料可以是共晶Sn/Pb、高鉛的焊料、或是無鉛的焊料。該凸塊材料係利用一合適的附著或連結製程連結到基板凸塊墊364。在一實施例中，該凸塊材料係藉由加熱該材料超過其熔點而被回焊以形成凸塊或互連390，即如同在圖19g中所示者。在某些應用中，凸塊390係進行二次回焊以改善到基板凸塊墊364的電氣接觸。該窄的基板凸塊墊364周圍的凸塊材料係維持在回焊期間晶粒的置放。凸塊材料234或凸塊390亦可形成在圖19a-19g的基板凸塊墊配置上。
在高繞線密度的應用中，最小化圖19a-19g的導電線路360及362或是其它導電線路配置的逸散間距是所期望的。在導電線路360及362之間的逸散間距可藉由消除用於回焊限制目的之遮罩層，亦即，藉由在沒有遮罩層下回焊凸塊材料而被減少。由於沒有SRO被形成在晶粒凸塊墊232或基板凸塊墊364的周圍，所以導電線路360及362可用較細的間距形成，亦即，導電線路360及362可被設置成較靠在一起或是較靠近附近的結構。在基板凸塊墊364周圍沒有SRO之下，導電線路360及362間的間距係給定為P=D/2+PLT+W/2，其中D是凸塊390的基底直徑，PLT是晶粒設置容限，並且W是導電線路360及362的寬度。在一實施例中，給定100μm的凸塊基底直徑、10μm的PLT、以及30μm的線路線寬，導電線路360及362之最小的逸散間距是125μm。該無遮罩的凸塊形成係免去需要考量到如習知技術中可見的相鄰開口間之遮罩材料的孔帶間隔、SRT、以及最小可解析的SRO。
當該凸塊材料在沒有遮罩層下被回焊以將晶粒凸塊墊232冶金且電連接至基板凸塊墊364時，潤濕及表面張力係使得該凸塊材料維持自我局限且被保持在晶粒凸塊墊232與基板凸塊墊364及基板366中緊鄰導電線路360及362且實質在該凸塊墊的覆蓋區中的部份之間的空間內。
為了達成該所要的自我局限性質，凸塊材料可在置放於晶粒凸塊墊232或基板凸塊墊364上之前被浸沒在一助熔溶劑中，以選擇性地使得該凸塊材料所接觸的區域比導電線路360及362周圍的區域更濕潤。該熔化的凸塊材料係由於該助熔溶劑的可濕性而維持局限在實質由凸塊墊所界定的區域內。該凸塊材料並不溢出到較不濕潤的區域。一薄的氧化層或是其它絕緣層可形成在其中不打算有凸塊材料的區域之上，以使該區域較不濕潤。因此，晶粒凸塊墊332或基板凸塊墊364周圍並不需要有遮罩層368。
在圖20a中，遮罩層392係沉積在導電線路394及396的一部份之上。然而，遮罩層392並未形成在一體型凸塊墊398之上。因此，在基板400上的每個凸塊墊398都沒有SRO。一非濕性遮罩補片(patch)402係被形成在基板400上且在一體型凸塊墊398的陣列內的空隙中，亦即，在相鄰的凸塊墊之間。該遮罩補片402亦可形成在半導體晶粒224上且在晶粒凸塊墊398的陣列內的空隙中。更一般而言，該遮罩補片係被形成在任何配置中的一體型凸塊墊附近，以避免溢出到較不濕潤的區域。
半導體晶粒224係被設置在基板400之上，並且凸塊材料係和基板凸塊墊398對準。該凸塊材料係藉由如同圖11a-11g、12a-12d、13a-13d、14a-14c及15a-15b所述地壓下該凸塊材料或是藉由使該凸塊材料和該凸塊墊實體接觸並且接著在一回焊溫度下回焊該凸塊材料，以電氣且冶金連接至基板凸塊墊398。
在另一實施例中，一導電凸塊材料係利用一蒸鍍、電解的電鍍、無電的電鍍、球式滴落、或是網版印刷的製程沉積在晶粒的一體型凸塊墊398之上。該凸塊材料可以是Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料及其組合，其具有一選配的助熔溶劑。例如，該凸塊材料可以是共晶Sn/Pb、高鉛的焊料、或是無鉛的焊料。該凸塊材料係利用一合適的附著或連結製程連結到一體型凸塊墊398。在一實施例中，該凸塊材料係藉由加熱該材料超過其熔點來進行回焊，以形成球或凸塊404，即如同在圖20b中所示者。在某些應用中，凸塊404係進行二次回焊以改善至一體型凸塊墊398的電氣接觸。該凸塊亦可壓縮連結到一體型凸塊墊398。凸塊404係代表一種可形成在一體型凸塊墊398之上的互連結構的類型。該互連結構亦可以使用柱形凸塊、微凸塊、或其它電互連。
在高繞線密度的應用中，最小化逸散間距是所期望的。為了減少在導電線路394及396間的間距，該凸塊材料係在一體型凸塊墊398周圍沒有遮罩層之下進行回焊。在導電線路394及396之間的逸散間距可藉由消除用於回焊限制目的之遮罩層以及該一體型凸塊墊周圍相關的SRO，亦即，藉由在沒有遮罩層下回焊凸塊材料而被減少。遮罩層392可形成在導電線路394及396以及基板400中遠離一體型凸塊墊398的一部份之上；然而，遮罩層392並未形成在一體型凸塊墊398的周圍。換言之，導電線路394及396中被設計以和凸塊材料配接的部份並沒有原本用於在回焊期間凸塊限制的遮罩層392的任何SRO。
此外，遮罩補片402係被形成在基板400上且在一體型凸塊墊398的陣列內的空隙中。遮罩補片402是非濕性材料。遮罩補片402可以是和遮罩層392相同的材料並且在相同的處理步驟期間施加、或為不同的材料而在不同的處理步驟期間施加。遮罩補片402可藉由對於一體型凸塊墊398的陣列內之線路或墊的部份選擇性的氧化、電鍍、或其它處理來加以形成。遮罩補片402係限制凸塊材料流到一體型凸塊墊398且避免導電凸塊材料滲到相鄰的結構。
當該凸塊材料係利用設置在一體型凸塊墊398的陣列內之空隙的遮罩補片402進行回焊時，潤濕及表面張力係使得該凸塊材料局限且保持在晶粒凸塊墊232與一體型凸塊墊398及基板400中緊鄰導電線路394及396且實質在該一體型凸塊墊398的覆蓋區中的部份之間的空間內。
為了達成所要的局限性質，該凸塊材料可在置放於晶粒凸塊墊232或一體型凸塊墊398上之前被浸沒在一助熔溶劑中，以選擇性地使得該凸塊材料所接觸的區域比導電線路394及396的周圍區域更濕潤。該熔化的凸塊材料係由於該助熔溶劑的可濕性而維持局限在實質由凸塊墊所界定的區域內。該凸塊材料並不溢出到較不濕潤的區域。一薄的氧化層或是其它絕緣層可形成在其中不打算有凸塊材料的區域之上，以使該區域較不濕潤。因此，晶粒凸塊墊232或一體型凸塊墊398的周圍並不需要遮罩層392。
由於晶粒凸塊墊232或一體型凸塊墊398的周圍沒有形成SRO，所以導電線路394及396可用較細的間距形成，亦即，導電線路可較靠近相鄰的結構來設置，而不會接觸且形成電氣短路。假設相同的焊料對準設計規則，導電線路394及396之間的間距係給定為P=(1.1D+W)/2，其中D是凸塊404的基底直徑，並且W是導電線路394及396的寬度。在一實施例中，給定100μm的凸塊直徑以及20μm的線路線寬，導電線路394及396之最小的逸散間距是65μm。該凸塊形成係免去需要考量到如習知技術中可見的相鄰開口間之遮罩材料的孔帶間隔、以及最小可解析的SRO。
圖21係展示堆疊封裝(PoP)405，其中半導體晶粒406係利用晶粒附接黏著劑410而堆疊在半導體晶粒408上。半導體晶粒406及408分別具有一包含類比或數位電路的主動表面，該類比或數位電路被實施為形成在該晶粒內且根據該晶粒的電設計及功能來電互連的主動裝置、被動裝置、導電層以及介電層。例如，該電路可包含一或多個電晶體、二極體以及其它形成在該主動表面內之電路元件以實施類比電路或數位電路，例如：DSP、ASIC、記憶體或其它信號處理電路。半導體晶粒406及408亦可包含例如是電感器、電容器及電阻器的IPD，以供RF信號處理使用。
半導體晶粒406係利用圖11a-11g、12a-12d、13a-13d、14a-14c及15a-15b的實施例中之任一實施例，利用形成在接觸墊418上之凸塊材料416而被安裝到形成在基板414上的導電線路412。導電線路412係可應用到如圖6-9中所述之無SRO的互連結構。半導體晶粒408係利用焊線422電連接至形成在基板414上之接觸墊420。焊線422之相反端係連結到半導體晶粒406上之接觸墊424。
遮罩層426係被形成在基板414之上且開口超過半導體晶粒406的覆蓋區。儘管遮罩層426在回焊期間並不限制凸塊材料416到導電線路412，該開放的遮罩可運作為一屏障以避免在MUF期間封裝材料428遷移到接觸墊420或焊線422。封裝材料428係類似於圖16a-16c沉積在半導體晶粒408及基板414之間。遮罩層426係阻擋MUF封裝材料428到達接觸墊420及焊線422，否則可能會造成缺陷。遮罩層426係容許較大的半導體晶粒被設置在一特定的基板上，而無封裝材料428流出到接觸墊420之上的風險。
儘管本發明的一或多個實施例已詳細地解說，熟習此項技術者將會體認到可在不脫離如以下的申請專利範圍中所闡述之本發明的範疇下，對於該些實施例進行修改及調適。
10．．．覆晶類型半導體裝置
12．．．互連
14．．．凸塊墊
15．．．焊料遮罩
16．．．焊料遮罩或對準開口
18．．．基板
20．．．線路導線
30．．．線路導線
32．．．線路導線
34．．．線路導線
36．．．凸塊
38．．．凸塊
40．．．基板
42．．．半導體晶粒
44．．．焊料遮罩
46．．．凸塊墊
48．．．凸塊墊
50．．．電子裝置
52．．．印刷電路板
54．．．線路
56．．．打線接合封裝
58．．．覆晶
60．．．球狀柵格陣列
62．．．凸塊晶片載體
64．．．雙排型封裝
66．．．平台柵格陣列
68．．．多晶片模組
70．．．四邊扁平無引腳封裝
72．．．四邊扁平封裝
74．．．半導體晶粒
76．．．接觸墊
78．．．中間載體
80．．．導線
82．．．焊線
84．．．封裝材料
88．．．半導體晶粒
90．．．載體
92．．．底膠填充或環氧樹脂黏著材料
94．．．焊線
96．．．接觸墊
98．．．接觸墊
100．．．模製化合物或封裝材料
102．．．接觸墊
104．．．凸塊
106．．．中間載體
108．．．主動區域
110．．．凸塊
111．．．凸塊墊
112．．．凸塊
114．．．信號線
115．．．PCB
116．．．模製化合物或封裝材料
117．．．球或凸塊
120．．．覆晶類型的半導體晶粒
122．．．晶粒凸塊墊
124．．．線路導線
126．．．凸塊墊
130．．．基板或PCB
132．．．互連
138．．．底膠填充材料
140．．．焊料遮罩
144．．．複合的凸塊
146．．．不可熔的基底
148．．．可熔的蓋
150．．．覆晶類型的半導體晶粒
152．．．晶粒凸塊墊
154．．．線路導線
156．．．凸塊墊
160．．．基板或PCB
162．．．互連
168．．．底膠填充材料
170．．．焊料遮罩
220．．．半導體晶圓
222．．．主體基板材料
324．．．半導體晶粒或構件
226．．．切割道
228．．．背表面
230．．．主動表面
232．．．導電層
234．．．凸塊材料
236．．．球或凸塊
238．．．複合的凸塊
240．．．不可熔的部份
242．．．可熔的部份
244．．．凸塊
246．．．導電柱
248．．．凸塊材料
250．．．突點
252．．．鋸條或雷射切割工具
254．．．基板
256．．．導電線路
258．．．基板或PCB
260．．．導電線路
261．．．凸塊材料
262．．．複合的凸塊
264．．．不可熔或不可分解的部份
266．．．可熔或可分解的部份
268．．．導電線路
270．．．基板
274．．．凸塊材料
276．．．導電線路
278．．．基板
280．．．突點
284．．．凸塊材料
286．．．尖端
288．．．導電線路
290．．．基板
294．．．凸塊材料
296．．．尖端
298．．．導電線路
300．．．基板
304．．．凸塊材料
306．．．導電線路
308．．．基板
310．．．導電貫孔
312．．．開口
314．．．導電的側壁
316．．．上方模具支撐件
318．．．下方模具支撐件
320．．．凹槽模具
322．．．可壓縮的離型膜
324．．．封裝材料
326．．．噴嘴
328．．．輔助
330．．．屏障
332．．．封裝材料
334．．．噴嘴
340．．．基板
342．．．導電線路
344．．．基板凸塊墊
346．．．遮罩層
348．．．凸塊或互連
350．．．基板
352．．．導電線路
354．．．基板凸塊墊
356．．．遮罩層
360．．．導電線路
362．．．導電線路
364．．．基板凸塊墊
366．．．基板
368．．．遮罩層
370．．．導電線路
372．．．導電線路
374．．．基板凸塊墊
376．．．基板
378．．．遮罩層
380．．．導電線路
382．．．導電線路
384．．．基板凸塊墊
386．．．基板
388．．．遮罩層
390．．．凸塊或互連
392．．．遮罩層
394．．．導電線路
396．．．導電線路
398．．．凸塊墊
400．．．基板
402．．．遮罩補片
404．．．球或凸塊
405．．．堆疊封裝
406‧‧‧半導體晶粒
408‧‧‧半導體晶粒
410‧‧‧晶粒附接黏著劑
412‧‧‧導電線路
414‧‧‧基板
416‧‧‧凸塊材料
418‧‧‧接觸墊
420‧‧‧接觸墊
422‧‧‧焊線
424‧‧‧接觸墊
426‧‧‧遮罩層
428‧‧‧封裝材料
圖1係描繪一形成在半導體晶粒及基板上的線路導線間之習知的互連的橫截面圖；
圖2係描繪透過一焊料遮罩開口而形成在線路導線之上的習知的互連的俯視圖；
圖3a-3b係描繪在利用一焊料遮罩回焊的互連之間的習知的線路導線配置；
圖4係描繪一安裝到其表面之不同類型的封裝的PCB；
圖5a-5d係描繪安裝到該PCB的代表性的半導體封裝之進一步細節；
圖6a-6b是一具有在無焊料遮罩下回焊在線路導線上之互連的半導體裝置；
圖7a-7b係展示該凸塊墊沿著線路導線的進一步細節；
圖8係展示一具有不可熔的基底以及可熔的蓋之複合的互連；
圖9a-9b係描繪具有在無焊料遮罩下回焊在線路導線上的互連之半導體裝置的一替代的實施例；
圖10a-10h係描繪形成在一半導體晶粒之上用於連結至一基板上的導電線路之各種的互連結構；
圖11a-11g係描繪該半導體晶粒以及連結到該些導電線路的互連結構；
圖12a-12d係描繪具有一連結到該些導電線路之楔形的互連結構的半導體晶粒；
圖13a-13d係描繪該半導體晶粒以及連結到該些導電線路的互連結構的另一實施例；
圖14a-14c係描繪連結到該些導電線路的階梯形凸塊以及柱形凸塊互連結構；
圖15a-15b係描繪具有導電貫孔的導電線路；
圖16a-16c係描繪在該半導體晶粒及基板之間的模具底膠填充；
圖17係描繪在該半導體晶粒及基板之間的另一模具底膠填充；
圖18係描繪在模具底膠填充後之半導體晶粒及基板；
圖19a-19g係描繪具有開放的焊料對準的導電線路之各種配置；
圖20a-20b係描繪具有在導電線路間的補片之開放的焊料對準；並且
圖21係描繪具有遮罩層屏障以在模具底膠填充期間抑制封裝材料之POP。
124．．．線路導線
130．．．基板或PCB
132．．．互連
140．．．焊料遮罩

Claims (14)

  1. 一種製造半導體裝置之方法，其係包括：提供具有晶粒凸塊墊的半導體晶粒；提供具有導電線路之基板，該導電線路具有互連位置；在該互連位置或晶粒凸塊墊上沉積導電凸塊材料；將該半導體晶粒安裝至該基板以使得該導電凸塊材料被設置在該晶粒凸塊墊及該互連位置之間；在該晶粒凸塊墊或互連位置周圍沒有焊料遮罩下回焊該導電凸塊材料以在該半導體晶粒及基板之間形成互連結構，其中該導電凸塊材料係自我局限在該晶粒凸塊墊或互連位置內，且該導電線路具有(1.1D+W)/2的逸散間距，其中D為該互連結構的基底直徑，而W為該導電線路的寬度；以及在該半導體晶粒及基板之間沉積封裝材料。
  2. 如申請專利範圍第1項之方法，其進一步包含將該導電凸塊材料浸沒在助熔溶劑中以增加可濕性。
  3. 如申請專利範圍第1項之方法，其進一步包含在該晶粒凸塊墊或互連位置周圍的區域上形成絕緣層，以使該區域比該晶粒凸塊墊及互連位置為較不濕潤的。
  4. 如申請專利範圍第1項之方法，其進一步包含選擇沉積在該晶粒凸塊墊及互連位置之間的導電凸塊材料的一個量，以使得表面張力維持該導電凸塊材料實質自我局限在該晶粒凸塊墊及互連位置的覆蓋區內。
  5. 如申請專利範圍第1項之方法，其中該互連結構係包 含可熔的部份以及不可熔的部份。
  6. 一種製造半導體裝置之方法，其係包括：提供具有第一互連位置的第一半導體結構；提供具有第二互連位置的第二半導體結構；將導電凸塊材料浸沒在助熔溶劑中以增加可濕性；在該第一互連位置及第二互連位置之間沉積由該助熔溶劑所覆蓋的該導電凸塊材料；以及在沒有遮罩下從該導電凸塊材料形成互連結構以連結該第一及第二半導體結構，其中該導電凸塊材料係藉由該助熔溶劑而自我局限在該第一互連位置的覆蓋區內，該助熔溶劑選擇性地使得該第一互連位置及第二互連位置比圍繞該第一互連位置和第二互連位置之區域為較濕潤的。
  7. 如申請專利範圍第6項之方法，其進一步包含在該第一互連位置或第二互連位置周圍的區域上形成絕緣層，以使該區域比該第一互連位置及第二互連位置為較不濕潤的。
  8. 如申請專利範圍第6項之方法，其中該互連結構係覆蓋該第一互連位置或第二互連位置的頂表面及側表面。
  9. 如申請專利範圍第6項之方法，其中該互連結構係包含可熔的部份以及不可熔的部份。
  10. 一種半導體裝置，其係包括：具有互連位置的第一半導體結構；具有線路的第二半導體結構；利用助熔溶劑覆蓋的互連結構，其中在該互連位置及 該線路周圍沒有焊料遮罩下，利用藉由該助熔溶劑將該互連結構自我局限在該互連位置的覆蓋區內而使該互連結構和助熔溶劑設置在該互連位置及該線路之間，該助熔溶劑選擇性地使得該互連位置比圍繞該互連位置之區域為較濕潤的；以及沉積在該第一及第二半導體結構之間的封裝材料。
  11. 如申請專利範圍第10項之半導體裝置，其進一步包含形成在該互連位置或該線路周圍的區域上的絕緣層，以使該區域比該互連位置或該線路為較不濕潤的。
  12. 如申請專利範圍第10項之半導體裝置，其中該互連結構係覆蓋該互連位置或該線路的頂表面及側表面。
  13. 如申請專利範圍第10項之半導體裝置，其中該互連結構係包含可熔的部份以及不可熔的部份。
  14. 如申請專利範圍第10項之半導體裝置，其中該互連結構係包含導電柱以及形成在該導電柱之上的凸塊。
TW100102449A 2010-12-15 2011-01-24 在無焊料遮罩的回焊期間的導電凸塊材料的自我局限的半導體裝置和方法 TWI527178B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US12/969,467 US9029196B2 (en) 2003-11-10 2010-12-15 Semiconductor device and method of self-confinement of conductive bump material during reflow without solder mask

Publications (2)

Publication Number Publication Date
TW201227901A TW201227901A (en) 2012-07-01
TWI527178B true TWI527178B (zh) 2016-03-21

Family

ID=46686379

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100102449A TWI527178B (zh) 2010-12-15 2011-01-24 在無焊料遮罩的回焊期間的導電凸塊材料的自我局限的半導體裝置和方法

Country Status (2)

Country Link
KR (1) KR101979024B1 (zh)
TW (1) TWI527178B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI655891B (zh) * 2018-03-08 2019-04-01 綠點高新科技股份有限公司 電子模組及其製造方法及電子裝置的殼體及其製造方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10043774B2 (en) * 2015-02-13 2018-08-07 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit packaging substrate, semiconductor package, and manufacturing method
US10304801B2 (en) * 2016-10-31 2019-05-28 Taiwan Semiconductor Manufacturing Company, Ltd. Redistribution layers in semiconductor packages and methods of forming same
US11158619B2 (en) 2016-10-31 2021-10-26 Taiwan Semiconductor Manufacturing Company, Ltd. Redistribution layers in semiconductor packages and methods of forming same
TWI693644B (zh) * 2019-01-28 2020-05-11 鼎元光電科技股份有限公司 封裝結構及其製造方法
CN112652540B (zh) * 2020-07-01 2022-04-22 腾讯科技（深圳）有限公司 铟柱焊点的制备方法、芯片衬底及芯片

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6774497B1 (en) * 2003-03-28 2004-08-10 Freescale Semiconductor, Inc. Flip-chip assembly with thin underfill and thick solder mask
JP4263953B2 (ja) * 2003-06-23 2009-05-13 三洋電機株式会社 半導体装置及びその製造方法
TWI378516B (en) * 2003-11-10 2012-12-01 Chippac Inc Bump-on-lead flip chip interconnection
JP2010141055A (ja) * 2008-12-10 2010-06-24 Sanyo Electric Co Ltd 半導体モジュール、半導体モジュールの製造方法および携帯機器
US8198186B2 (en) * 2008-12-31 2012-06-12 Stats Chippac, Ltd. Semiconductor device and method of confining conductive bump material during reflow with solder mask patch

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI655891B (zh) * 2018-03-08 2019-04-01 綠點高新科技股份有限公司 電子模組及其製造方法及電子裝置的殼體及其製造方法

Also Published As

Publication number Publication date
KR20120067266A (ko) 2012-06-25
TW201227901A (en) 2012-07-01
KR101979024B1 (ko) 2019-08-28

Similar Documents

Publication Publication Date Title
TWI539540B (zh) 形成在局部墊上具有凸塊的覆晶互連結構的半導體裝置及方法
US9899286B2 (en) Semiconductor device and method of self-confinement of conductive bump material during reflow without solder mask
TWI518812B (zh) 形成導線上凸塊互連的半導體裝置及方法
US9679811B2 (en) Semiconductor device and method of confining conductive bump material with solder mask patch
TWI567864B (zh) 在基板上形成高繞線密度互連位置的半導體裝置及方法
US9418913B2 (en) Semiconductor device and method of forming insulating layer on conductive traces for electrical isolation in fine pitch bonding
TWI667759B (zh) 形成用於覆晶半導體晶粒的墊佈局的半導體裝置及方法
US10388626B2 (en) Semiconductor device and method of forming flipchip interconnect structure
US9258904B2 (en) Semiconductor device and method of forming narrow interconnect sites on substrate with elongated mask openings
TWI527178B (zh) 在無焊料遮罩的回焊期間的導電凸塊材料的自我局限的半導體裝置和方法
TWI553775B (zh) 利用焊料遮罩補片局限導電凸塊材料的半導體裝置及方法
TWI538129B (zh) 利用細長的遮罩開口在基板上形成窄互連位置的半導體裝置及方法