KR20060053168A - 반도체 장치의 제조 방법 및 반도체 장치 - Google Patents

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semiconductor
semiconductor device
substrate
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요시히코 요코야마
요시히데 니시야마
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세이코 엡슨 가부시키가이샤
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    • H01L2224/13147—Copper [Cu] as principal constituent
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Abstract

기판과, 해당 기판을 관통하는 관통 전극이 마련되고, 상기 관통 전극은 상기 기판의 능동면 쪽에 마련된 제 1 단자와, 상기 능동면과 반대의 이면 쪽에 마련된 제 2 단자를 구비하고, 상기 제 1 단자의 외형은 상기 제 2 단자의 외형보다 크게 형성되어 이루어지는 반도체 칩을 접속체 상에 적층한 반도체 장치로서, 상기 반도체 칩은 상기 제 2 단자가 납재를 통해 상기 접속체의 접속 단자에 전기적으로 접속되어 있다.

Description

반도체 장치의 제조 방법 및 반도체 장치{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE}
도 1은 본 발명의 반도체 장치의 실시예 1의 설명도,
도 2는 반도체 칩의 관통 전극부에서의 요부 확대도,
도 3(a)∼도 3(c)는 본 발명의 반도체 장치의 제조 방법의 공정 설명도,
도 4는 밀봉 수지를 마련한 반도체 장치를 나타내는 측단면도,
도 5는 다른 부품을 구비한 반도체 장치를 나타내는 측단면도,
도 6은 본 발명의 반도체 장치의 실시예 2의 설명도,
도 7은 본 발명의 반도체 장치의 실시예 3의 설명도,
도 8은 도 7에 나타낸 반도체 장치에 밀봉 수지가 마련된 측단면도.
도면의 주요 부분에 대한 부호의 설명
1, 2, 3 : 반도체 장치 5 : 반도체 칩
7 : 반도체 칩(접속체) 10 : 반도체 기판
30 : 관통 전극 100 : 인터포우저 기판(접속체)
본 발명은, 반도체 장치의 제조 방법 및 반도체 장치에 관한 것이다.
본원은 2004년 8월 31일에 출원된 일본국 특허 출원 제2004-251809호 및 2005년 4월 12일에 출원된 일본국 특허 출원 제2005-114403호에 대하여 우선권을 주장하여 그 내용을 여기에 원용한다.
최근, 휴대 전화기, 노트형 퍼스널 컴퓨터, PDA(Personal Data Assistance) 등의 휴대형 전자 기기에서는, 소형화나 경량화로의 요구에 따라, 내부에 마련되어 있는 반도체 장치 등의 각종 전자 부품의 소형화가 도모되고 있다. 그래서, 하나의 패키지 내에 복수의 반도체 칩을 배치한 멀티 칩 패키지가 이용된다. 이 경우, 복수의 반도체 칩을 평면적으로 나열하는 것보다, 두께 방향으로 적층하는 쪽이 반도체 칩의 실장 밀도를 높일 수 있게 된다. 이러한 배경 하에서 반도체 칩의 삼차원 실장 기술이 제안되어 있다. 이 삼차원 실장 기술은, 동일한 기능을 갖은 반도체 칩끼리, 또는 다른 기능을 갖는 반도체 칩을 적층하는 기술이다. 예컨대, 칩 기판 상에 마련된 관통 전극과 이 관통 전극에 접속되는 단자를 구비한 반도체 칩을, 상기 단자의 접속면을 활성 처리한 후 반도체 칩을 적층하는 방법이 알려져 있다(예컨대, 일본 특허 공개 제2002-170919호 공보 참조). 그러나, 이 방법에서는, 반도체 칩 상에 관통 전극과 단자를 따로따로 형성하여 반도체 칩을 구성하고 있기 때문에, 반도체 칩이 커져버려, 효율적으로 실장 밀도를 높이기 어려웠다.
그래서, 관통 전극과 단자를 일체적으로 형성하여 반도체 칩의 크기를 보다 작게 함으로써, 실장 밀도를 향상시킨 반도체 칩이 알려져 있다(예컨대, 일본국 특허 공개 평성10-223833호 공보, 일본 특허 공개 제2000-277689호 공보 참조). 상기 반도체 칩을 적층할 때는, 관통 전극에 의해 도통되어 있는 단자끼리 위치 정렬하여 적층한다. 그러나, 관통 전극의 상하 단자가 같은 크기이기 때문에, 반도체 칩을 적층하는 경우에는, 하층의 단자와 상층의 단자를 어긋나지 않도록, 확실히 위치 정렬할 필요가 있어, 반도체 칩의 위치 정렬이 어려워진다.
그래서, 반도체 칩의 능동면(집적 회로가 형성되어 있는 면) 쪽과 그 이면 쪽으로 돌출되어 있는 관통 전극의 외형의 크기를 다르게 형성한다. 구체적으로는, 능동면 쪽의 단자를 이면 쪽의 단자보다 크게 형성한다. 따라서, 반도체 칩을 적층하는 경우에, 큰 단자와 작은 단자를 접촉시킴으로써 반도체 칩끼리의 단자의 위치 정렬을 행하기 쉽게 한 기술이 있다(예컨대, 일본 특허 공개 제2003-282819호 공보 참조).
그런데, 일반적으로 반도체 칩을 인터포우저 기판(접속체) 상에 적층하기 위해서는, 땜납(납재)층을 통해 접합한다.
그러나, 상술한 외형이 다른 관통 전극을 구비한 반도체 칩에서의 종래의 제조 공정에서는, 인터포우저 기판의 단자 상에는 땜납층을 형성할 수 없고, 따라서, 특히 능동면 쪽으로부터 돌출된 외형이 큰 관통 전극의 단자 상에 땜납층을 형성하도록 하고 있다.
따라서, 상기 반도체 칩을 인터포우저 기판 상에 적층할 때는, 땜납층이 형 성된 능동면 쪽의 단자를 아래쪽으로 향해서 적층하도록 하고 있다.
능동면 쪽의 단자와 인터포우저 기판의 단자를 접속할 때는, 이면 쪽의 단자측으로부터 가열하면서, 가압하는 것에 의해 능동면 쪽의 단자 상에 마련된 땜납층을 용융시켜 반도체 칩끼리 접합한다. 이 때, 땜납층의 접합온도가 높아지면, 관통 전극을 덮고 있는 절연막에 손상이 발생하기 때문에, 접합 온도는 땜납층을 용융하는 온도정도로 하는 것이 바람직하다. 또한, 능동면 쪽의 단자는 이면 쪽의 단자와 비교해서 외형이 크기 때문에, 반도체 칩과 인터포우저 기판을 땜납 접합하기 위해서는, 땜납층을 많이 용융시켜야 한다.
그러나, 땜납층의 용융 온도로 가열한 경우에, 이면 쪽 단자로부터 능동면의 단자에 열이 전해질 때에, 외형이 큰 능동면 쪽 단자의 주변부로 열이 전달되어 쓸모 없게 되어버려, 능동면 쪽 단자 상의 전체 땜납층을 용해할 수 없다. 따라서, 전체 땜납층을 용융시키기 위해서는, 땜납층의 용융 온도보다 충분히 높은 온도의 열을 가해야만 하여, 상술한 관통 전극을 덮는 절연막에 손상을 끼칠 우려가 있다.
또한, 예컨대, 인터포우저 기판 상에 적층된 반도체 칩 상에 반도체 칩을 더 적층한다.
이 때, 2층째의 능동면 쪽의 단자 상에 마련되어 있는 땜납층은 상기 단자와의 계면에서 합금층을 형성하고 있다. 따라서, 땜납층을 용해시키는 열이 처음에 상기 합금층에 전해짐으로써, 능동면 쪽 단자 상의 땜납층은 합금층의 형성에 더욱 소비되어 버린다.
또한, 반도체 칩을 가압함으로써, 1층째의 반도체 칩의 이면 쪽 단자가 상기 땜납층에 침입하여 능동면 쪽 단자의 주변부에 땜납층을 밀어 젖혀버린다. 따라서, 능동면 쪽의 단자와 이면 쪽의 단자 사이에 있는 땜납이 줄어들어, 충분한 땜납 접합을 하지 못할 우려가 있다.
또한, 땜납층이 형성되어 있는 능동면 쪽의 단자를 아래쪽으로 향해서 적층하고 있기 때문에, 땜납을 용융했을 때에 중력의 영향을 받아 아래쪽으로 늘어져, 하층에 마련된 반도체 칩에 땜납이 접촉해버려 쇼트가 일어날 가능성도 있다.
그런데, 최근에는 인터포우저 기판의 단자 상에 땜납층을 형성하는 기술도 확립되어 오고 있다.
본 발명은 상기 사정을 감안하여 이루어진 것으로, 반도체 칩을 접속체 상에 납재를 통해 적층하는 경우에, 납재가 용융되는 열을 효율적으로 이용하여, 양호한 접합을 얻는 반도체 장치의 제조 방법, 및 반도체 장치를 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위해서, 기판과, 해당 기판을 관통하는 관통 전극이 마련되고, 상기 관통 전극은 상기 기판의 능동면 쪽에 마련된 제 1 단자와, 상기 능동면과 반대의 이면 쪽에 마련된 제 2 단자를 구비하고, 상기 제 1 단자의 외형은 상기 제 2 단자의 외형보다 크게 형성되어 이루어지는 반도체 칩을 접속체 상에 적어도 일층 적층하는 반도체 장치의 제조 방법으로서, 상기 반도체 칩의 제 2 단자를 납재가 마련된 상기 접속체의 접속 단자와 접촉시켜, 해당 반도체 칩을 상기 접속체 상에 적층하는 공정과, 상기 제 1 단자측으로부터 상기 제 1 단자를 가열 가압함으로써, 상기 납재를 통해 상기 접속 단자와 상기 제 2 단자를 전기적으로 접속하는 공정을 구비하고 있다.
이러한 반도체 장치의 제조 방법에 의하면, 제 1 단자와 제 2 단자를 구비한 관통 전극에 있어서 제 2 단자를 예컨대 아래쪽을 향해서 접속체 상에 적층하고, 제 1 단자측으로부터 가열하기 때문에, 열은 외형이 큰 제 1 단자로부터 외형이 작은 제 2 단자측으로 전해지게 된다.
따라서, 제 2 단자는 제 1 단자와 비교해서 단자의 면적이 작기 때문에, 제 2 단자의 주변부로 향하는 열이 적어, 가해진 열은 상기 제 2 단자를 통해 접속체의 접속 단자 상에 마련된 납재를 용융하는 데 효율적으로 쓰인다. 따라서, 반도체 칩을 적층할 때의 열을 효율적으로 이용할 수 있어, 접합 온도를 납재의 용융 온도정도까지 낮게 할 수 있기 때문에, 관통 전극을 덮고 있는 절연막으로의 손상을 저감할 수 있다.
또한, 가해진 열은 제 2 단자면과 접속 단자 상의 납재의 계면에 처음으로 전해짐으로써, 상기 제 2 단자면과 납재의 계면에서 합금층을 형성하여 확실하게 접합하게 된다. 여기서, 상기 접속 단자와 납재의 계면은 가열 처리 전부터 합금층이 형성된 상태로 되어있다.
따라서, 납재가 제 2 단자와 접속 단자의 양쪽에 합금층을 통해 접속되기 때 문에, 상기 제 2 단자와 접속 단자를 확실히 접합하고, 이에 따라 양호한 접합을 얻을 수 있다.
또한, 상기 반도체 장치의 제조 방법에서는, 상기 접속체가 상기 반도체 칩과 동일한 구성을 갖는 별도의 반도체 칩이며, 상기 접속체로서의 반도체 칩의 제 1 단자 상에 납재가 마련되어 이루어지고, 해당 제 1 단자와 상기 반도체 칩 상에 적층하는 반도체 칩의 제 2 단자를 접촉하도록 배치하고, 상기 납재를 통해 상기 제 1 단자와 상기 제 2 단자를 전기적으로 접속하는 것이 바람직하다.
여기서, 접속체로서의 반도체 칩 상에, 예컨대 제 1 단자측에 W-CSP(Wafer Level Chip Scale Package) 처리에 의해 재배선이 형성된 반도체 칩을 적층한다. 이 때, W-CSP 처리된 반도체 칩의 제 1 단자측으로부터 가열 및 가압함으로써, 상술한 바와 같이, 열은 W-CSP 처리된 반도체 칩에서의 제 1 단자로부터 외형이 작은 제 2 단자측으로 전해지게 된다. 또한, 가해진 열은, W-CSP 처리된 반도체 칩의 제 2 단자로부터 접속체로서의 반도체 칩의 제 1 단자 상에 마련된 납재에 처음으로 전해져, 상기 제 2 단자면과 납재의 계면에서 합금층을 형성함으로써 확실한 접합이 가능해진다. 접속체로서의 반도체 칩과 W-CSP 처리된 반도체 칩을 적층한 후, 이 적층체를 반전시킨다.
이와 같이 본 발명에 의하면, W-CSP 처리된 반도체 칩 상에 양호하게 접합된 반도체 칩을 구비한 반도체 장치를 제조할 수 있다.
또한, 상기 반도체 장치의 제조 방법에 있어서는, 상기 반도체 칩 상에 별도의 반도체 칩을 적어도 일층 적층하는 경우, 하층에 마련된 반도체 칩의 제 1 단자 상에 납재가 마련되어 이루어지고, 해당 제 1 단자와 상기 반도체 칩 상에 적층하는 반도체 칩의 제 2 단자를 접촉하도록 배치하여, 상기 납재를 통해 상기 제 1 단자와 상기 제 2 단자를 전기적으로 접속하는 것이 바람직하다.
이와 같이 하면, 반도체 칩을 복수 적층하는 경우에, 하층에 마련된 반도체 칩의 제 1 단자와, 이 반도체 칩 상에 적층되는 반도체 칩의 제 2 단자를 접촉시켜 배치하기 때문에, 제 2 단자로부터 제 1 단자 상에 마련된 납재에 열이 전해지게 된다. 따라서, 상술한 경우와 같이, 제 2 단자와 납재의 계면에서 납재가 합금층을 형성한다. 또한, 상기 제 1 단자와 납재의 계면은 납재를 형성할 때부터 합금층으로 되어있다. 따라서, 합금층이 형성된 납재를 통해 제 2 단자와 제 1 단자가 확실히 접합될 수 있다. 따라서, 양호한 납재에 의한 접합을 얻을 수 있어, 반도체 칩을 확실히 적층한 반도체 장치를 제조할 수 있다.
또한, 제 1 단자는 윗쪽을 향하여 적층되어 있기 때문에, 반도체 칩의 적층시에 납재를 용해한 경우에, 납재는 상기 제 1 단자 상에 얹혀 있기 때문에 중력의 영향을 받지 않고, 납재가 아래로 늘어져 상하의 반도체 칩 사이에서 쇼트가 발생하는 것을 방지할 수 있다.
또한, 상기 반도체 장치의 제조 방법에 있어서는, 상기 반도체 칩을 일층씩 가열 가압하여 접합하는 것이 바람직하다.
이와 같이 하면, 반도체 칩을 1층씩 확실히 적층할 수 있기 때문에, 제조되는 반도체 장치의 신뢰성을 향상시킬 수 있다.
또한, 상기 반도체 장치의 제조 방법에 있어서는, 상기 반도체 칩을 일괄해 서 가열 가압하여 접합하는 것이 바람직하다.
이와 같이 하면, 적층된 반도체 칩을 일괄해서 접합할 수 있기 때문에, 반도체 장치의 제조 공정을 줄일 수 있어, 생산성을 향상시킬 수 있다.
본 발명의 반도체 장치에서는, 기판과, 해당 기판을 관통하는 관통 전극이 마련되고, 상기 관통 전극은 상기 기판의 능동면 쪽에 마련된 제 1 단자와, 상기 능동면과 반대의 이면 쪽에 마련된 제 2 단자를 구비하고, 상기 제 1 단자의 외형은 상기 제 2 단자의 외형보다 크게 형성되어 이루어지는 반도체 칩을, 접속체 상에 적층한 반도체 장치로서, 상기 반도체 칩은 상기 제 2 단자가 납재를 통해 상기 접속체의 접속 단자에 전기적으로 접속되어 있다.
본 발명의 반도체 장치에 있어서, 제 2 단자를 예컨대, 아래쪽을 향해서 접속체 상에 적층하면, 열이 단자의 외형이 큰 제 1 단자로부터 단자의 외형이 작은 제 2 단자측으로 전해지게 된다. 따라서, 상술한 바와 같이, 제 2 단자는 제 1 단자와 비교해서 단자 상의 면적이 작기 때문에, 단자의 주변부로 향하는 열이 적어, 가해진 열이 접속체의 접속 단자 상에 마련된 납재를 용융하는 데 효율적으로 사용될 수 있다. 따라서, 접합 온도를 납재의 용융 온도정도로 할 수 있어, 예컨대, 관통 전극을 덮고 있는 절연막에 미치는 손상을 저감할 수 있어, 반도체 장치의 신뢰성을 향상시킬 수 있다.
또한, 예컨대, 관통 전극의 제 1 단자측으로부터 가열하는 것에 의해, 열은 제 2 단자에 전해진다. 그리고, 열은 제 2 단자로부터 접속체의 접속 단자 상에 형성된 납재에 직접 전해진다. 따라서, 제 2 단자면과 납재의 계면에서는 합금층 을 형성하는 것에 의해 접합된다. 상기 접속 단자와 납재의 계면은 납재를 형성할 때부터 합금층을 형성하고 있다. 따라서, 합금층을 형성한 납재를 통해 제 2 단자와 접속 단자를 양호하게 접합할 수 있다.
또한, 예컨대, 접속체 상에 적층한 반도체 칩 상에 다른 반도체 칩을 적층하는 경우에는, 다른 반도체 칩을 접속하기 위한 납재를 상기 제 1 단자 상에 형성하면, 납재가 용융되더라도 납재는 제 1 단자 상에 얹혀 있기 때문에 중력의 영향으로 아래로 늘어지지 않는다. 따라서, 예컨대, 반도체 칩을 적층한 경우에, 상하의 반도체 칩 사이에서 납재가 아래로 늘어지는데 따른 쇼트를 방지하여, 반도체 칩의 적층시의 신뢰성을 향상시킬 수 있다.
상기 반도체 장치에 있어서는, 상기 접속체가 상기 반도체 칩과 동일한 구성을 갖는 별도의 반도체 칩이며, 접속체로서의 반도체 칩의 제 1 단자 상에는 납재가 마련되고, 해당 제 1 단자와 상기 반도체 칩 상에 적층되는 반도체 칩의 제 2 단자가, 상기 납재를 통해 전기적으로 접속되어 있는 것이 바람직하다.
여기서, 접속체로서의 반도체 칩 상에, 예컨대 제 1 단자측에 W-CSP 처리에 의해 재배선이 형성된 반도체 칩이 적층되어 있는 경우, 상술한 바와 같이, W-CSP 처리된 반도체 칩의 제 1 단자측으로부터 가열, 및 가압함으로써, 열은 외형이 큰 제 1 단자로부터 외형이 작은 제 2 단자측으로 전해지게 된다. 따라서, W-CSP 처리된 반도체 칩의 제 2 단자로부터 접속체로서의 반도체 칩의 제 1 단자 상에 마련된 납재에 대하여, 처음으로 열이 전해짐으로써 상기 제 2 단자면과 납재의 계면에 형성된 합금층에 의해 확실하게 접합된다.
이와 같이 본 발명에 의하면, W-CSP 처리된 반도체 칩 상에 양호하게 접합된 반도체 칩을 구비하게 된다.
또한, 상기 반도체 장치에서는, 상기 제 1 단자가 상기 기판에 마련된 전극 패드의 적어도 일부를 덮도록 형성되는 것이 바람직하다.
이와 같이 하면, 전극 패드의 적어도 일부 상에 직접 제 1 단자가 형성되어 있기 때문에, 배선 등을 형성하지 않고 제 1 단자를 통해 직접 전극 패드와 도통될 수 있다. 따라서, 상기 전극 패드와 도통될 경우, 전극 패드로 배선을 라우팅할 필요가 없어져, 반도체 칩의 기판 상에 배선 영역을 형성할 필요가 없기 때문에, 상기 기판의 소형화가 도모되어, 이 기판을 구비한 반도체 장치의 소형화를 도모할 수 있다.
또한, 상기 반도체 장치에 있어서는, 상기 접속체 상에 적층된 반도체 칩의 제 1 단자 상에는 납재가 마련되고, 상기 반도체 칩 상에는 해당 납재를 통해 상기 제 1 단자에 접속되는 범프를 구비한 다른 부품이 적층되어 이루어지는 것이 바람직하다.
이와 같이 하면, 반도체 칩에서의 제 1 단자측에는 다른 부품이 적층되어 있기 때문에, 제 1 단자가 노출되지 않고, 또한 제 1 단자부가 손상되는 것을 방지함으로써, 신뢰성이 높은 반도체 장치가 된다.
또한, 다른 부품이, 예컨대 전자 부품인 경우에는, 전자 부품을 구비하는 것에 의해 보다 기능성이 높은 반도체 장치가 된다.
또한, 상기 반도체 장치에 있어서는, 납재를 통해 접속되는 접속부를 덮는 밀봉 수지가 마련되어 있는 것이 바람직하다.
이와 같이 하면, 밀봉 수지에 의해 덮힌 접속부는, 예컨대 습기에 대한 내습성이 향상되고, 반도체 장치에 응력이 걸렸을 때의 상기 접합부에 걸리는 부하를 경감할 수 있다.
따라서, 납재에서의 접합부의 접속 신뢰성이 향상되어, 보다 신뢰성이 높은 반도체 장치가 된다.
이하, 본 발명을 자세히 설명한다.
도 1은 본 발명의 반도체 장치의 제조 방법을 이용하여 얻은 반도체 장치의 모식적인 측단면도를 나타내고 있고, 도 1의 부호 1은 반도체 장치(1)를 나타내고 있다. 도 1에 도시하는 바와 같이 반도체 장치(1)는, 인터포우저 기판(접속체)(100)과 복수(도 1에서는 2층)의 동일한 반도체 칩(5)으로 구성된 것이다.
상기 반도체 칩(5)은, 반도체 기판(10)(기판)과, 이 반도체 기판(10)을 관통하는 관통 전극(30)을 구비하고 있다.
또, 먼저 설명하는 실시예에서는, 접속체로서 인터포우저 기판(100)을 이용하고 있지만, 이 접속체로서는 인터포우저 기판(100)으로만 한정되지 않고, 후술하는 바와 같이, 상기 접속체가 상기 반도체 칩(5)과 동일한 구성을 갖는 별도의 반도체 칩으로 구성되어 있더라도 좋다.
(반도체 칩)
도 2는 상기 반도체 칩(5)의 관통 전극(30) 부분의 요부 확대 단면도이다.
도 2에 도시하는 바와 같이 상기 반도체 기판(10)은 실리콘으로 이루어지고, 두께가 50㎛ 정도로 되어있다. 상기 관통 전극(30)은 상기 반도체 기판(10)에 형성된 관통 구멍(H4) 내에 절연막(22)을 통해 마련된 관통 전극(30)이다.
여기서, 관통 구멍(H4)은, 반도체 기판(10)의 능동면(10a) 쪽으로부터 이면(10b) 쪽에 걸쳐서 관통하여 형성된 것이다. 반도체 기판(10)은, 그 능동면(10a) 쪽에 트랜지스터나 메모리 소자, 그 밖의 전자 소자로 이루어지는 집적 회로(도시하지 않음)를 형성한 것으로서, 이 능동면(10a) 쪽의 표면에 절연막(12)을 형성하고, 또한 그 위에 붕소 인 실리케이트 유리(이하, BPSG라 함) 등으로 이루어지는 층간 절연막(14)을 형성한 것이다.
상기 관통 전극(30)은, 능동면(10a) 쪽에 돌출된 능동면쪽 단자(제 1 단자)(30a)와, 상기 능동면(10a)과 반대의 이면(10b) 쪽에 돌출된 이면쪽 단자(제 2 단자)(30b)를 구비하고 있다. 또한, 능동면쪽 단자(30a)의 단자 부분의 외형은 이면쪽 단자(30b)의 단자 부분의 외형에 비해서 크고, 본 실시예에서는 평면에서 보아 원형 형상 또는 정사각형 형상 등으로 형성된 것이다. 또한, 1층째의 상기 능동면쪽 단자(30a) 상에는 땜납(납재)층(40)이 형성되어 있다. 따라서, 상기 땜납층(40)을 통해 능동면쪽 단자(30a)와 도통된 상태로 적층되어 있다.
상기 땜납층(40)으로서, 예컨대, 주석·은 등의 무연 땜납이 이용되고 있다. 땜납층(40)의 형성 방법(피착 방법)으로서는, 예컨대, 전해 도금, 침지 도금, 무전해 도금 등의 습식 도금법, 열 CVD, 플라즈마 CVD, 레이저 CVD 등의 화학 증착법(CVD), 진공 증착, 스퍼터링, 이온 도금 등의 건식 도금법, 용사, 금속박의 접합 등을 들 수 있다. 이러한 제조 방법에 의해, 상기 땜납층(40)에는 능동면쪽 단자(30a)와의 계면에서 합금층이 형성되어 있다. 이들 중에서도 특히 습식 도금법이 바람직하다. 습식 도금법에 의하면 용이하게 땜납층(40)을 형성할 수 있다.
상기 땜납층(40)은 예컨대 무연 땜납을 이용했지만, 이외에도 금속 페이스트나 용융 페이스트 등도 사용할 수 있다.
상기 층간 절연막(14) 표면의 소정 부분에는 전극 패드(16)가 형성되어 있다. 이 전극 패드(16)는, Ti(티탄) 등으로 이루어지는 제 1 층(16a), TiN(질화 티탄) 등으로 이루어지는 제 2 층(16b), AlCu(알루미늄/동) 등으로 이루어지는 제 3 층(16c), TiN 등으로 이루어지는 제 4 층(캡층)(16d)이 순서대로 적층되어 형성된 것이다. 또한, 이 전극 패드(16)의 구성 재료에 대해서는, 전극 패드(16)에 필요한 전기적 특성, 물리적 특성, 및 화학적 특성에 따라 적절히 변경할 수 있다. 예컨대, 집적화용의 전극으로서 일반적으로 이용되는 Al만을 이용하여 전극 패드(16)를 형성하더라도 좋고, 또한 전기 저항이 낮은 동만을 이용하여 전극 패드(16)를 형성하더라도 좋다.
여기서, 전극 패드(16)는 반도체 장치(1)의 주변부에 배열되어 형성되거나, 또는 그 중앙부에 배열되어 형성되어 있고, 이들 전극 패드(16)의 아래쪽으로는 집적 회로가 형성되지 않게 되어 있다. 이들 전극 패드(16)를 덮도록, 상기 층간 절연막(14)의 표면에는 패시베이션막(18)이 형성되어 있다. 패시베이션막(18)은, 산화 규소나 질화 규소, 폴리이미드 수지 등으로 형성된 것으로, 예컨대 1㎛ 정도의 두께로 형성된 것이다. 또, 상기 전극 패드(16)는, 후술하는 바와 같이 능동면쪽 단자부(30a)의 적어도 일부에 의해 덮여서 접촉하여 전기적으로 접속한 상태로 되어있다.
또한, 전극 패드(16)의 중앙부에는 패시베이션막(18)의 개구부(H1)가 형성되고, 또한 전극 패드(16)의 개구부(H2)도 형성되어 있다. 또한, 개구부(H1)의 내경은 100㎛ 정도로 형성되어 있고, 개구부(H2)의 내경은 개구부(H1)의 내경보다 작은 60㎛ 정도로 형성되어 있다. 한편, 패시베이션막(18)의 표면 및 개구부(H1) 및 개구부(H2)의 내면에는 SiO2 등으로 이루어지는 절연막(20)이 형성되어 있다. 이러한 구성에 의해, 전극 패드(16)의 중앙부에는, 절연막(20), 층간 절연막(14), 절연막(12), 및 반도체 기판(10)을 관통하는 구멍부(H3)가 형성되어 있다. 구멍부(H3)의 내경은 개구부(H2)의 내경보다 작고, 예컨대 50㎛ 정도로 형성되어 있다. 또한, 구멍부(H3)는 본 실시예에서는 평면에서 보아 원형 형상이지만, 이것으로 한정되지 않고, 예컨대 평면에서 보아 직사각형 형상이더라도 좋다.
구멍부(H3)의 내벽면 및 절연막(20)의 표면에는 SiO2 등으로 이루어지는 절연막(22)이 형성되어 있다. 이 절연막(22)은, 전류 누설의 발생, 산소나 수분 등에 의한 침식 등을 방지하기 위한 것이고, 본 실시예에서는 예컨대 1㎛ 정도의 두께로 형성되어 있다. 또한, 절연막(22)은, 특히 구멍부(H3)의 내벽면을 덮고 있는 쪽에서, 그 한쪽 단부측이 반도체 기판(10)의 이면(10b)으로부터 돌출된 상태로 되어있다.
한편, 전극 패드(16)의 제 3 층(16c)의 표면에 형성된 절연막(20) 및 절연막 (22)은, 개구부(H2)의 가장자리를 따라 일부 제거되어 있고, 노출된 전극 패드(16)의 제 3 층(16c)의 표면 및 절연막(22)의 표면(내면)에는, 하지막(24)이 형성되어 있다. 하지막(24)은, 절연막(22) 등의 표면(내면)에 형성된 배리어층(배리어 금속)과, 배리어층의 표면(내면)에 형성된 시드층(시드 전극)에 의해 구성된 것이다. 배리어층은, 후술하는 관통 전극(30) 형성용의 도전 재료가 반도체 기판(10)에 확산하는 것을 방지하기 위한 것으로, TiW(티탄 텅스텐)이나 TiN(질화 티탄) 등에 의해 형성된 것이다. 한편, 시드층은 후술하는 관통 전극(30)을 도금 처리에 의해 형성할 때의 전극이 되는 것으로, Cu나 Au(금), Ag(은) 등에 의해 형성된 것이다.
이러한 하지막(24)의 내측에는, Cu나 W 등의 전기 저항이 낮은 도전 재료로 이루어지는 관통 전극(30)이, 개구부(H1), 개구부(H2), 및 개구부(H3)로 이루어지는 관통 구멍(H4) 내에 매립된 상태로 형성되어 있다. 또한, 관통 전극(30)을 형성하는 도전 재료로서는, 폴리 실리콘에 B(붕소)나 P(인) 등의 불순물을 도핑한 재료를 이용할 수도 있고, 이러한 재료를 이용하여 형성한 경우에는 반도체 기판(10)으로의 금속의 확산을 방지할 필요가 없어지기 때문에, 상술한 배리어층이 필요없다.
또한, 이 관통 전극(30)과 상기 전극 패드(16)는 도 2의 P1부에서 전기적으로 접속되어 있다. 따라서, 관통 전극(30)의 능동면쪽 단자(30a)는 상기 전극 패드(16)에 전기적으로 접속되어 있다.
상술한 바와 같이, 관통 전극(30)의 반도체 기판(10)의 이면(10b) 쪽으로부터의 이면쪽 단자부(30b)는, 반도체 기판(10)의 이면(10b)으로부터 돌출된 상태로 되어있다. 또한, 반도체 기판(10)의 이면(10b)으로부터 절연막(22)도 돌출되어 있으며, 상기 이면쪽 단자부(30b)의 측면부의 일부를 덮고 있다. 따라서, 관통 전극(30)의 단면 및 측면부의 일부는, 도전부가 절연막(22)으로부터 노출된 상태로 되어있다.
도 1에 나타낸 바와 같이, 상기 인터포우저 기판(100)의 상기 반도체 칩(5)이 적층되는 면 상에는, 반도체 칩(5)에 전기적으로 접속되는 패드부(110)(접속 단자)가 형성되어 있다. 또한, 상기 패드부(110) 상에는, 상기 반도체 칩(5)의 이면쪽 단자(30b)에 접합하기 위한 땜납(납재)층(111)이 형성되어 있다. 또, 상기 땜납층(111)과 반도체 칩(5)의 능동면쪽 단자(30a) 상에 마련되어 있는 땜납층(40)은 동일한 땜납로 되어있어, 동일한 용융 온도로 되어있다.
상기 반도체 칩(5)은, 상기 이면쪽 단자(30b)를 아래쪽으로 향해서 상기 패드부(110)에 접촉하고 있어, 후술하는 바와 같이 상기 땜납층(111)이 용융되어 고체화됨으로써, 상기 이면쪽 단자(30b)와 상기 패드부(110)가 땜납층(111)을 통해 접속하는 것에 의해, 반도체 칩(5)과 인터포우저 기판(100)이 접속되어 있다.
또한, 2층째의 반도체 칩(5)은, 상기 1층째의 반도체 칩(5)의 능동면쪽 단자(30a) 상에, 2층째의 반도체 칩(5)의 이면쪽 단자(30b)가 접촉하도록 적층되어 있다. 후술하는 바와 같이, 1층째의 반도체 칩(5)의 능동면쪽 단자(30a) 상에 형성되어 있는 땜납층(40)을 용융 고화하는 것에 의해, 이 땜납층(40)을 통해, 1층째의 반도체 칩(5)과 2층째의 반도체 칩(5)이 접속되어 있다.
또, 최상층에 적층되는 반도체 칩(본 실시예에서는, 2층째의 반도체 칩)(5) 의 능동면쪽 단자(30a) 상에는, 반도체 칩(5)을 적층하지 않기 때문에 땜납층(40)은 필요 없어, 땜납층(40)을 형성하지 않는 것으로 되어 있다.
이러한 구성을 기초로 반도체 장치(1)가 구성되어 있다.
(반도체 장치의 제조 방법)
다음에, 도 3(a)∼도 3(c)를 이용하여, 동일한 구조를 갖는 반도체 칩(5)을 인터포우저 기판(100) 상에 적층하여 반도체 장치(1)를 제조하는 방법에 대하여 설명한다.
우선, 도 3(a)에 도시하는 바와 같이 반도체 칩(5)의 이면쪽 단자(30b)를 아래쪽을 향해서, 인터포우저 기판(100)의 표면 상에 형성된 패드부(110)의 위에 마련되어 있는 땜납층(111)과 접촉하도록 위치 정렬을 행한다.
이 때, 이면쪽 단자(30b)에는 융제(도시하지 않음)를 부착시킴으로써 땜납의 습윤성 향상을 도모한다. 융제의 부착 방법으로서는, 디스펜서, 잉크젯, 전사 등이 있다.
그리고, 적층된 반도체 칩(5)이 진동이나 충격으로 움직여, 위치가 어긋나 버리는 것을 방지하기 위해서, 예컨대 가열, 가압함으로써 상기 이면쪽 단자(30b)와 상기 패드부(110)를 가접합하도록 하더라도 좋다. 또, 가접합을 행할 때는, 본 접합시와 비교해서 낮은 온도와 약한 압력에 의해 실행한다.
이렇게 하여, 인터포우저 기판(100) 상에 1층째의 반도체 칩(5)을 적층한다.
다음에, 도 3(b)에 도시하는 바와 같이 2층째의 반도체 칩(5)의 이면쪽 단자 (30b)를 아래쪽으로 향해서, 1층째의 반도체 칩(5)의 능동면쪽 단자(30a)의 위에 마련되어 있는 땜납층(40)과 접촉시키도록, 위치 정렬을 행한다. 이 때, 1층째의 반도체 칩(5)의 경우와 같이, 2층째의 반도체 칩(5)의 이면쪽 단자(30b)에 융제를 부착시켜 땜납의 습윤성 향상을 도모하더라도 좋다. 또한, 가열 가압함으로써, 2층째의 반도체 칩(5)을 가고정하도록 하더라도 좋다.
다음에, 도 3(c)에 도시하는 바와 같이, 예컨대, 후술하는 바와 같은 본딩 장치를 이용하는 것에 의해 2층째의 반도체 칩(5)의 능동면쪽 단자(30a) 측으로부터 직접 가열하면서, 반도체 칩(5)을 도면중 화살표 방향으로 가압함으로써, 인터포우저 기판(100)의 패드부(110) 상에 형성되어 있는 땜납층(111) 및, 1층째의 반도체 칩(5)의 능동면쪽 단자(30a) 상에 형성되어 있는 땜납층(40)을 용융 고화시켜, 인터포우저 기판(100)과 2층의 반도체 칩(5)을 전기적으로 접합한다.
상기 본딩 장치(4)는, 반도체 칩(5)이 가접합된 인터포우저 기판(100)을 얹어 놓기 위한 본딩 스테이지(42)와, 이 본딩 스테이지(42)의 윗쪽(도 3(c)중 상측)에 위치하고, 또한 본딩 스테이지(42)에 대향하는 면이 평탄면(S)으로 되어있는 본딩 툴(41)을 구비하고 있다.
이들 본딩 툴(41) 및 본딩 스테이지(42)는, 각각 블럭 형상을 하고 있고, 예컨대 각종 금속 재료, 각종 세라믹 재료 등으로 구성되어 있다.
또한, 본딩 툴(41)에는, 예컨대, 카트리지 히터, 세라믹 히터 등으로 구성되는 열원(도시하지 않음)이 내장되어 있다.
또, 본딩 스테이지(42) 측에도 열원을 설치함으로써, 가열시의 본딩 툴(41) 측과 본딩 스테이지(42) 측을 같은 정도의 온도로 함으로써 인터포우저 기판(100)과 반도체 칩(5)의 온도차를 없애, 땜납을 균일하게 용융하도록 하더라도 좋다.
우선, 본딩 툴(41)에 의한 가열·가압에서는, 본딩 스테이지(42) 상에 반도체 칩(5)이 적층된 인터포우저 기판(100)을 얹어 놓는다. 이 때, 본딩 툴(41)은 후술하는 땜납층(40) 및 땜납층(111)을 용융시키는 정도의 온도까지 가열된 상태로 되어있다.
그리고, 본딩 툴(41)을 2층째의 반도체 칩(5)에 접촉시킴으로써 2층째의 반도체 칩(5)의 능동면쪽 단자(30a) 측으로부터 가열한다. 그리고, 가열하면서, 구동 수단(도시하지 않음)에 의해 본딩 툴(41)을 도 3(c)의 화살표 방향으로 소정 위치까지 하강시켜, 반도체 칩(5)과 인터포우저 기판(100)을 가압한다.
여기서, 본 실시예에서는, 융점이 250℃의 땜납층(40) 및 땜납층(111)을 용해시킬 때에, 가열 온도(본딩 툴(41)의 온도)는 땜납층(40) 및 땜납층(111)의 융점과 동일한 정도의 온도인 250∼260℃에서 땜납 접합을 행했다.
그러면, 상기 본딩 툴(41)에 의한 열은 2층째에 적층된 반도체 칩(5)의 능동면쪽 단자(30a)로부터 이면쪽 단자(30b) 측으로 전해진다. 그렇게 하면, 이면쪽 단자(30b)는 능동면쪽 단자(30a)와 비교해서 단자의 외형 면적이 작기 때문에, 이면쪽 단자(30b)의 주변부로 향하는 열은 줄어든다. 따라서, 열이 2층째에 적층된 반도체 칩(5)의 이면쪽 단자(30b)를 통해, 밑에 적층되어 있는 반도체 칩(5)의 능동면쪽 단자(30a) 위에 마련되어 있는 땜납층(40)에 효율적으로 전해져 용융된다. 또, 땜납층(40)이 용해되는 경우, 능동면쪽 단자(30a)는 윗쪽을 향하여 적층되어 있기 때문에, 능동면쪽 단자(30a) 상에 마련된 땜납층(40)은 중력의 영향을 받아 아래쪽으로 늘어지지 않는다.
열은 2층째의 반도체 칩(5)의 이면쪽 단자(30b)로부터 1층째의 반도체 칩(5)의 땜납층(40)으로 전해져, 땜납층(40)과 상기 이면쪽 단자(30b)의 계면에서 합금층을 형성하게 된다. 또, 상술한 바와 같이, 상기 땜납층(40)은 1층째의 능동면쪽 단자(30a)와의 계면에서 합금층을 형성하고 있어, 확실하게 접속되어 있다.
그리고, 1층째의 능동면쪽 단자(30a)로 전해진 열은, 관통 전극(30) 내로 전해짐으로써 1층째의 반도체 칩(5)의 이면쪽 단자(30b)로 전해지게 된다. 그리고, 열은 상기 이면쪽 단자(30b)로부터 인터포우저 기판(100)의 패드부(110) 상에 마련된 땜납층(111)으로 전해져, 이 땜납층(111)을 용융한다.
이 때, 1층째의 반도체 칩(5)과 2층째의 반도체 칩(5)의 땜납 접합시와 같이, 열이 1층째의 반도체 칩(5)의 이면쪽 단자(30b)로부터 상기 땜납층(111)으로 전해짐으로써 이면쪽 단자(30b)와 땜납층(111)의 계면에서 땜납은 합금층을 형성하게 된다. 따라서, 1층째의 반도체 칩(5)과 인터포우저 기판(100)의 패드부(110)는 합금층에 의해 확실히 접속된다.
그 후, 열원에 의한 본딩 툴(41)의 가열을 정지하고, 다시, 땜납층(40)과 땜납층(111)을 고체화(경화)시킨다. 따라서, 인터포우저 기판(5) 상에는 땜납층(111)을 통해 1층째의 반도체 칩(5)이 적층되고, 또한, 이 반도체 칩(5)의 위에 2층째의 반도체 칩(5)이 땜납층(40)을 통해 확실히 접합된다.
또한, 인터포우저 기판(100)과 반도체 칩(5) 사이 및, 적층된 2층의 반도체 칩 사이에 절연성의 언더필(도시하지 않음)을 충전함으로써, 인터포우저 기판(100) 상에 반도체 칩(5)을 안정적으로 유지 고정하는 동시에, 단자 사이의 접합 부분 이외에서는 절연되도록 하더라도 좋다.
끝으로, 인터포우저 기판(100) 상에 반도체 칩(5)이 적층된 적층물을 본딩 장치(4)로부터 분리함으로써 도 1에 나타낸 반도체 장치(1)를 얻는다.
본 실시예에서는, 적층된 반도체 칩(5)을 일괄해서 가열 가압하여 인터포우저 기판(100) 상에 접합했지만, 반도체 칩(5)을 일층씩 가열 가압함으로써, 1층씩 확실히 적층하도록 하더라도 좋다.
이 때, 본딩 툴(41)로 가열 가압할 때에, 능동면쪽 단자(30a) 상에 땜납층(40)이 형성되어 있으면, 땜납층(40)은 용융되어 버린다. 그래서, 땜납층(40)이 용융되어 버린 능동면쪽 단자(30a) 상에, 두 번째 땜납층(40)을 형성함으로써, 반도체 칩(5)을 적층하더라도 좋다.
또한, 반도체 칩(5)을 1층 적층할 때마다, 반도체 칩(5)의 능동면쪽 단자(30a) 상에 땜납층(40)을 형성하여, 순차적으로 반도체 칩(5)을 적층하도록 하더라도 좋다.
또, 인터포우저 기판(100) 상에, 반도체 칩(5)을 1층만 적층하는 경우에는, 반도체 칩(5)의 능동면쪽 단자(30a)와 다른 반도체 칩(5)의 이면쪽 단자(30b)를 땜납 접합할 필요가 없기 때문에, 반도체 칩(5)의 능동면쪽 단자(30a) 위에 땜납층(40)을 형성할 필요가 없다.
이러한 반도체 장치(1)의 제조 방법에서는, 반도체 칩(5)의 관통 전극(30)의 이면쪽 단자(30b)를 아래쪽으로 향해서 인터포우저 기판(100) 상에 적층하고, 능동면쪽 단자측(30a)으로부터 상기 본딩 툴(41)의 열원에 의해 가열하기 때문에, 외형이 큰 능동면쪽 단자(30a)로부터 외형이 작은 이면쪽 단자측(30b)으로 전해지도록 하고 있다. 따라서, 이면쪽 단자(30b)는 능동면쪽 단자(30a)와 비교해서 면적이 작기 때문에, 이면쪽 단자(30b)의 주변부로 향하는 열이 적어, 상기 이면쪽 단자(30b)를 통해 인터포우저 기판(100)의 패드부(110) 상에 마련된 땜납층(111)을 용융하는 데 효율적으로 사용할 수 있다. 따라서, 열을 효율적으로 이용함으로써, 땜납층(111)의 용융 온도로 접합할 수 있어, 능동면쪽 단자(30a)를 아래쪽으로 하여 적층한 경우와 비교해서 땜납의 용융 온도를 낮게 할 수 있기 때문에, 관통 전극(30)을 덮고 있는 절연막(24)으로의 손상을 저감할 수 있다.
또한, 열이 이면쪽 단자(30b)와 상기 패드부(110) 상의 땜납층(111)의 계면에서 합금층을 형성하여 확실하게 접합된다. 또, 상기 패드부(110)와 땜납층(111)의 계면은, 이 땜납층(111)을 형성했을 때부터 합금층이 형성된 상태로 되어있다.
따라서, 땜납층(111)은 이면쪽 단자(30b)와 패드부(110)의 양쪽에 합금층을 통해 접속되고, 상기 이면쪽 단자(30b)와 패드부(110)를 확실히 접합한 후 땜납층(111)을 경화하기 때문에, 양호한 땜납 접합을 얻을 수 있다.
또한, 반도체 칩(5)을 복수층(본 실시예에서는, 2층) 적층할 때는, 1층째에 마련된 반도체 칩(5)의 능동면쪽 단자(30a)와, 2층째에 적층되는 반도체 칩(5)의 이면쪽 단자(30b)를 접촉시켜 배치하기 때문에, 상기 이면쪽 단자(30b)로부터 상기 능동면쪽 단자(30a) 상에 마련된 땜납층(40)에 열이 전해진다. 따라서, 상술한 바 와 같이, 이면쪽 단자(30b)와 능동면쪽 단자(30a)의 계면에서 땜납층(40)이 합금층을 형성한다.
또한, 상기 능동면쪽 단자(30a)와 땜납층(40)의 계면은, 땜납층(40)을 형성할 때에 합금층을 형성하고 있다. 따라서, 합금층에 의해 땜납층(40)은 이면쪽 단자(30b)와 능동면쪽 단자(30a)를 확실히 접합할 수 있다. 따라서, 양호한 땜납 접합을 할 수 있어, 반도체 칩(5)을 확실히 적층한 반도체 장치(1)를 제조할 수 있다.
또한, 능동면쪽 단자(30a)는 윗쪽을 향해서 인터포우저 기판(100) 상에 적층하기 때문에, 상기 능동면쪽 단자(30a) 상의 땜납층(40)이 용해된 경우, 능동면쪽 단자(30a) 상에 마련된 땜납층(40)은 중력의 영향을 받아 아래쪽으로 늘어지지 않아, 땜납이 늘어져 상하의 반도체 칩(5) 사이에서 쇼트가 발생하는 것을 방지할 수 있다.
또한, 상기 반도체 칩(5)을 일층씩 가열 가압하여 접합하는 경우, 반도체 칩을 1층씩 확실히 적층할 수 있기 때문에, 제조되는 반도체 장치의 신뢰성을 향상시킬 수 있다.
또한, 상기 반도체 칩(5)을 일괄해서 가열 가압하여 접합하는 경우, 적층된 반도체 칩(5)을 일괄해서 접합할 수 있기 때문에, 반도체 장치(5)의 제조 공정을 줄일 수 있어, 생산성을 향상시킬 수 있다.
본 발명의 반도체 칩(5)에 의하면, 상술한 바와 같이, 열이 인터포우저 기판(100)의 패드부(110) 상에 마련된 땜납층(111)을 용융하는 데 효율적으로 사용될 수 있기 때문에, 반도체 칩(5)에 가하는 열을 땜납의 용융 온도정도로 할 수 있어, 관통 전극(30)을 덮고 있는 절연막(24)에 미치는 손상을 저감함으로써, 반도체 칩(5)의 신뢰성을 향상하여, 이들을 구비한 반도체 장치(1)의 신뢰성을 향상시킬 수 있다.
땜납이 각 단자 사이의 접속부의 계면에서 합금층을 형성하여 접합하고 있기 때문에, 접합부의 신뢰성을 향상시킬 수 있다.
또한, 상술한 바와 같이 반도체 칩을 적층한 경우에, 상하의 반도체 칩(5) 사이에서의 쇼트를 방지하여, 신뢰성이 높은 반도체 장치(1)를 얻을 수 있다.
또한, 상기 능동면쪽 단자(30a)는, 적어도 일부가 전극 패드(16)를 덮음으로써, 전극 패드(16)의 일부에 전기적으로 접속되어 있기 때문에, 능동면쪽 단자(30a)를 통해 전극 패드(16)와 도통되는 경우의 전기적인 접촉 면적을 크게 할 수 있다. 따라서, 상기 전극 패드와 도통되는 경우, 반도체 기판(10) 상에 전극 패드(16)로 접속되는 배선의 형성 영역을 없앰으로써 반도체 기판(10)의 소형화를 도모하여, 반도체 기판(10)을 구비한 반도체 장치(1)의 소형화를 도모할 수 있다.
또, 상기 반도체 장치(1)에서는 납재를 통해 접속되는 접속부를 덮는 밀봉 수지를 마련하도록 하더라도 좋다.
구체적으로는, 도 4에 도시하는 바와 같이 인터포우저 기판(100)에서의 패드부(110)와, 1층째의 반도체 칩(5)의 이면쪽 단자(30b)에서의 땜납층(111)에 의한 접합부, 및 1층째에 적층된 반도체 칩(5)의 능동면쪽 단자(30a)와 2층째에 적층된 반도체 칩(5)의 이면쪽 단자(30b)에서의 땜납층(40)에 의한 접합부를 덮도록, 에폭 시, 실리콘 수지 등으로 이루어지는 밀봉 수지(180)가 마련되어 있다.
또한, 밀봉 수지(180)는, 상기 인터포우저 기판(100)과 반도체 칩(5) 사이, 및 적층된 반도체 칩(5) 사이를 충전하도록 마련되어 있다. 또, 이밀봉 수지(180)는, 잔류 응력이 발생하기 어렵도록 저응력 수지를 이용하는 것이 바람직하다. 따라서, 잔류 응력에 의한 상기 접합부로의 영향을 줄일 수 있다.
이러한 구성에 의하면, 인터포우저 기판(100) 상에 적층된 반도체 칩(5)의 접합부가 밀봉 수지(180)에 의해 덮여지기 때문에, 습기에 대한 내습성이 향상되는 동시에, 반도체 장치(1)에 응력이 걸렸을 때, 땜납층에 의해 접합부에 걸리는 부하를 경감할 수 있다. 따라서, 반도체 장치(1)의 접속 신뢰성을 향상시켜, 보다 신뢰성이 높은 반도체 장치(1)를 얻을 수 있다.
또한, 도 5에 도시하는 바와 같이 상기 인터포우저 기판(100) 상에 적층된 반도체 칩(5) 중, 최상단에 형성된 반도체 칩(5') 상에 다른 부품을 적층하도록 하더라도 좋다. 상기 다른 부품으로서는, 예컨대 IC 칩 등의 전자 부품(150)을 들 수 있다. 여기서, 반도체 칩(5')의 능동면쪽 단자(30a)의 상면에는 땜납층(40)이 마련되어 있다. 그리고, 전자 부품(150)은 반도체 칩(5')의 능동면쪽 단자(30a)'에, 땜납층(40)을 통해 접속하기 위한 범프(160)를 구비하고 있다. 또, 이 범프(160)는 평면에서 본 상태에서 반도체 칩(5')의 관통 전극(30)과 겹치도록 배치되어 있다.
이러한 구성 하에, 전자 부품(150)은, 땜납층(40)을 통해 범프(160)와 능동면쪽 단자(30a)가 확실히 접속되어 있다. 따라서, 반도체 장치(1)는 상기 전자 부 품(150)을 구비하는 것에 의해, 보다 기능성이 높아진다.
또한, 땜납층(40)을 통해 접속되는 반도체 칩(5) 사이, 및 반도체 칩(5')과 전자 부품(150) 사이는, 도 4에 나타낸 경우와 마찬가지로, 밀봉 수지(180)가 마련되어 있다.
따라서, 땜납층(40)에 의한 접합부에서는, 밀봉 수지(180)가 내습도성이나 강도를 높임으로써 보다 신뢰성이 높은 반도체 장치(1)가 된다.
(실시예 2)
다음에, 본 발명의 반도체 장치의 제조 방법에 의해 얻어진, 다른 실시예의 반도체 장치(2)에 대하여 설명한다.
도 6은 접속체로서 W-CSP(Wafer Level Chip Scale Package) 기술을 이용하여 처리된 W-CSP 처리 기판(60) 상에 반도체 칩(5)을 적층한 상태를 나타내는 단면도이다.
도 6에 도시하는 바와 같이 반도체 장치(2)는, 상기 W-CSP 처리 기판(60) 상에 상기 실시예에서 이용한 반도체 칩(5)과 동일 구조의 것을 복수(도 6에서는 2층) 적층한 구조로 되어있다. 상기 실시예와 같이, 반도체 칩(5)은, 이면쪽 단자(30b)를 아래쪽을 향해서, 후술하는 W-CSP 처리 기판(60)에 형성된 접속 단자 위에 접속되어 있다.
여기서, W-CSP 기술이란, 웨이퍼의 상태에서 일괄해서 재배치 배선(재배선) 및 수지 밀봉을 실행하고 나서 각각의 반도체 칩으로 분리하는 기술이다.
상기 W-CSP 처리 기판(60)은, 예컨대 Si(실리콘)으로 이루어지는 기판(62)을 갖고, 기판(62) 상에는 반도체 칩(5)에 접속되는 복수의 접속 단자(64)가 배열되어 형성되어 있다.
접속 단자(64)는 기판(62)을 관통하여 형성되어 있고, 기판(62)의 능동면(62a) 및 기판(62)의 이면(62b)으로부터 돌출된 형상으로 형성되어 있다. 또한, 기판(62)의 이면(62b) 쪽에는 재배치 배선(도시하지 않음)이 형성되어 있다. 상기 재배치 배선의 한쪽 단부는 상기 접속 단자(64)에 접속되어 있고, 재배치 배선의 다른쪽 단부는 외부 접속 단자로 이루어지는 범프(70)에 접속되어 있다. 이와 같이, 접속 단자(64)와 전기적으로 접속된 재배치 배선 및 범프(70)를 형성함으로써, 접속 단자(64)의 피치 및 배열을 변환하고 있다.
또한, 상기 기판(62)의 능동면(62a) 쪽으로부터 돌출된 능동면쪽 접속 단자(64a) 상에는, 반도체 칩(5)의 이면쪽 단자(30b)와 접속하기 위한 땜납층(65)이 형성되어 있다.
또한, 도 6에서, 부호 72는 재배치 배선에 대한 범프(70)에 걸리는 응력을 완화하기 위해서 형성된 응력 완화층이다.
도 6에 나타내는 형태의 반도체 장치(2)는, 박형화된 기판(62) 상에 반도체 칩(5)을 적층하고 있기 때문에 반도체 장치(2)의 높이를 억제하면서 고 집적화가 가능해지고 있다. 또한, 기판(62)에 재배치 배선 및 범프(70)를 형성함으로써, 기판(62)에 형성된 접속 단자(64)의 피치 및 배열의 변환이 가능해져, 반도체 장치(2)를 탑재하는 유리 에폭시 등의 기판의 배선의 자유도가 증가되어, 더욱 고 집적 화가 가능해지고 있다.
W-CSP 처리 기판(60) 상에 반도체 칩(5)을 적층하기 위해서는, 상기 실시예와 같이, 1층째의 반도체 칩(5)의 이면쪽 단자(30b)를 아래쪽을 향해서, 능동면쪽 접속 단자(64a) 상에 마련된 땜납층(65) 상에 위치 정렬을 행한다. 이 때, 위치 정렬시킨 반도체 칩(5)이 어긋나지 않도록 가열 가압함으로써, W-CSP 처리 기판(60) 상에 반도체 칩(5)을 가고정하도록 하더라도 좋다.
다음에, 1층째의 반도체 칩(5)의 능동면쪽 단자(30a) 상에, 2층째의 반도체 칩(5)의 이면쪽 단자(30b) 상에 형성된 땜납층(40) 상에 위치 정렬을 행한다. 이 때, 1층째의 반도체 칩(5)과 같이 가열 가압함으로써 가고정하더라도 좋다.
W-CSP 처리 기판(60) 상에 반도체 칩(5)을 위치 정렬, 가고정한 후, 예컨대, 상기 본딩 장치(4) 등을 이용하여, 적층되어 있는 반도체 칩(5)의 능동면쪽 단자(30a) 측으로부터 가열 가압을 행함으로써 W-CSP 처리 기판(60) 상에 반도체 칩(5)을 일괄해서 땜납 접합하여 적층한다.
또한, 반도체 칩(5)을 일층 적층할 때마다 가열 가압함으로써 반도체 칩(5)을 W-CSP 처리 기판(60) 상에 적층하도록 하더라도 좋다.
본 발명의 반도체 장치(2) 및 반도체 장치(2)의 제조 방법에 의하면, 반도체 칩(5)의 관통 전극(30)의 이면쪽 단자(30b)를 아래쪽을 향해서 W-CSP 처리 기판(60) 상에 적층하고, 능동면쪽 단자측(30a)으로부터 상기 실시예와 마찬가지로 본딩 툴(41)의 열원에 의해 가열하게 되어 있다. 따라서, 열은 반도체 칩(5)의 외형이 큰 능동면쪽 단자(30a)로부터 외형이 작은 이면쪽 단자측(30b)으로 전해지게 된 다. 이 때, 이면쪽 단자(30b)는 능동면쪽 단자(30a)와 비교해서 면적이 작기 때문에, 이면쪽 단자(30b)의 주변부로 향하는 열이 작아, 상기 이면쪽 단자(30b)를 통해 W-CSP 처리 기판(60)의 접속 단자(64) 상에 마련된 땜납층(65)을 용융하는 데 효율적으로 사용할 수 있다.
또한, 반도체 칩(5)에 가하는 열을 땜납의 용융 온도정도로 할 수 있어, 반도체 칩(5)의 관통 전극(30)을 덮고 있는 절연막(24)에 미치는 손상을 저감함으로써, 반도체 칩(5)의 신뢰성을 향상하고, 반도체 칩(5)이 적층된 반도체 장치(2)의 신뢰성을 향상시킬 수 있다.
또한, 상기 실시예와 마찬가지로, 상기 땜납층(40) 및 땜납층(65)이 각 접속 단자부와의 계면에서 합금층을 형성하여 접합되어 있기 때문에, 신뢰성이 높은 땜납 접합을 행할 수 있다.
또한, 반도체 칩(5) 위에 다른 동일 구조의 반도체 칩(5)을 적층하는 경우에는, 상기 실시예에서 설명한 바와 같이, 반도체 칩(5)을 적층한 경우에, 상하의 반도체 칩(5) 사이에서의 쇼트를 방지할 수 있어, 신뢰성이 높은 반도체 장치(2)를 얻을 수 있다.
또, 본 발명의 기술범위는 상기 실시예로 한정되는 것이 아니라, 본 발명의 취지를 일탈하지 않는 범위에서 여러가지의 변경이 가능하다. 예컨대, 본 실시예에서는, 반도체 칩(5)을 2층 적층한 반도체 장치(1)를 설명했지만, 반도체 칩을 3층 이상 적층하여 반도체 장치(1)를 구성하더라도 좋다.
(실시예 3)
다음에, 본 발명의 반도체 장치의 제조 방법에 의해 얻어진, 다른 실시예의 반도체 장치에 대하여 설명한다.
여기서, 본 실시예의 반도체 장치는, 접속체로서 상기 반도체 칩(5)과 동일한 구성을 갖는 반도체 칩(7)을 이용하고 있으며, 이 반도체 칩(7)의 제 1 단자 상에는 납재가 마련되고, 해당 제 1 단자와 상기 반도체 칩(7) 위에 적층되는 반도체 칩(5)의 제 2 단자가, 상기 납재를 통해 전기적으로 접속되어 있다.
또, 후술하는 바와 같이, 능동면(10a) 쪽에 W-CSP 처리에 의해 재배선이 형성되어 있는 반도체 칩(5)은, 이 재배선이 형성되어 있는 이외에는 상술한 실시예에서의 반도체 칩(5)과 동일한 구성으로 이루어지는 것으로, 동일한 구조에 관해서는, 동일 부호를 부여하여 설명한다.
도 7은 본 실시예에 따른 반도체 장치(3)의 측단면도를 도시하는 도면이다.
도 7에 도시하는 바와 같이 최하층(도 7의 하측)에는, 상기 접속체로서 이용된 반도체 칩(7)이 형성되어 있다. 또한, 복수 적층된 반도체 칩(5) 중, 최상층(도 7의 상측)의 반도체 칩(5)의 능동면(10a) 쪽에는, W-CSP 처리에 의해 재배선이 형성되어 있다. 또, 후술하는 제조 공정에서는, 접속체로서의 상기 반도체 칩(7) 상에 반도체 칩(5)이 적층되도록 되어 있다.
도 7에 도시하는 바와 같이 접속체로서의 반도체 칩(7)의 능동면쪽 단자(30a) 상에는 땜납층(납재)(40)이 마련되고, 이 능동면쪽 단자(30a)와 반도체 칩(7) 위에 적층된 반도체 칩(5)의 이면쪽 단자(30b)가, 땜납층(40)을 통해 전기적으 로 접속되어 있다. 또, 본 실시예는, 접속체로서의 반도체 칩(7) 상에, 반도체 칩(5)을 2층 적층한 구조로 이루어져 있지만, 이것으로 한정되지 않고, 2층 이상의 반도체 칩(5)을 적층한 구조로 해도 좋다.
최상층의 반도체 칩(5)의 능동면(10a) 쪽에는, W-CSP 처리에 의해 재배선(도시하지 않음)이 형성되어 있고, 이 재배선은 그 능동면(10a) 쪽에 돌출된 능동면쪽 단자(30a)에 접속되어 있다. 상기 능동면쪽 단자(30a)에 접속되는 배선부의 반대측은, 외부 접속 단자가 되는 범프(70)에 접속되어 있다. 이 범프(70)를 소망하는 위치에 배치하여, 상기 배선부에 의해 상기 범프(70)와 상기 능동면쪽 단자(30a)를 접속시킴으로써, 반도체 칩(5)에서의 능동면쪽 단자(30a)의 피치 및 배열을 변환하고 있다(재배치 배선). 또, 부호 72는 재배치 배선에 대한 범프(70)에 걸리는 응력을 완화하기 위해서 형성된 응력 완화층이다.
다음에, 상기 반도체 장치(3)를 제조하는 방법에 대하여 설명한다.
이 반도체 장치(3)를 제조하기 위해서는, 접속체로서 반도체 칩(5)과 동일한 구성을 갖는 별도의 반도체 칩(7)을 이용하여, 이 반도체 칩(7)의 능동면쪽 단자(30a)와 상기 반도체 칩(7) 위에 적층하는 반도체 칩(5)의 이면쪽 단자(30b)를 접촉시키도록 순차적으로 적층하여 위치 정렬을 행한다. 그리고, 능동면(10a) 쪽에 W-CSP 처리에 의해 재배선이 형성된 반도체 칩(5)을 최상단으로서 적층하여 위치 정렬을 행한다. 이 때, 반도체 칩(7) 상에 위치 정렬된 반도체 칩(5)이 어긋나지 않도록 가열 가압함으로써, 접속체로서의 반도체 칩(7) 상에 반도체 칩(5)을 가고정하도록 하더라도 좋다.
본 실시예에서는, 상기 반도체 칩(7) 상에 반도체 칩(5)을 위치 정렬, 또는 가고정한 후, 예컨대, 상술한 본딩 장치(4) 등을 이용하여, 최상단의 능동면(10a)쪽, 즉 W-CSP 처리에 의한 재배선이 형성된 면 쪽에서 가열 가압하여, 상기 반도체 칩(7) 상에 반도체 칩(5)을 일괄해서 땜납 접합하여 적층한다. 이 때, 가해진 열은, W-CSP 처리된 반도체 칩(5)에서의 능동면쪽 단자(30a)로부터 그 이면쪽 단자(30b)로 전해진다. 그리고, 그 이면쪽 단자(30b)로부터, 하층의 반도체 칩(5)의 능동면쪽 단자(30a)로 열이 순차적으로 전해진다. 여기서, 상기 반도체 칩(5)의 접합부에서는, 가해진 열이 외형이 작은 이면쪽 단자(30b)로부터 외형이 큰 능동면쪽 단자(30a) 상에 마련된 땜납층(40)으로 전해지게 되어 있다. 그리고, 이 열은 이 땜납층(40)으로부터 능동면쪽 단자(30a)로 전해지고, 마찬가지로 해서 하층의 반도체 칩(5) 사이의 접합부 사이를 전해짐으로써 땜납 접합을 하게 된다. 이렇게 하여, 상술한 바와 같이 열을 효율적으로 사용함으로써, 땜납층에 의한 접합부는 합금층에 의한 양호한 접합이 가능해진다.
또, 상기 반도체 칩(7) 상에 반도체 칩(5)을 일층 적층할 때마다, 가열 가압함으로써 반도체 칩(5)을 적층하도록 하더라도 좋다. 이렇게 하여, 접속체로서의 반도체 칩(7)과 W-CSP 처리된 반도체 칩(5)을 적층함으로써, 본 실시예의 반도체 장치(3)가 완성된다.
여기서, 본 실시예의 반도체 장치(3)는, 그 상하를 반전시킴으로써 W-CSP 처리된 반도체 칩(5) 상에 적층된 복수의 반도체 칩을 구비한 반도체 장치로서 이용할 수 있게 된다.
본 실시예의 반도체 장치(3)의 제조 방법에 의하면, W-CSP 처리된 반도체 칩(5)의 능동면쪽 단자(30a)로부터 가열 및 가압함으로써, 상기 반도체 칩(5)의 접합부에서는, 상술한 바와 같이, 열이 외형이 작은 이면쪽 단자(30b)로부터 외형이 큰 능동면쪽 단자(30a)로 전해지게 된다. 구체적으로는, 가해진 열은 W-CSP 처리된 반도체 칩(5)의 이면쪽 단자(30b)로부터 접속체로서의 반도체 칩(7)의 이면쪽 단자(30b) 상에 마련된 땜납층(40)에 처음으로 전해짐으로써, 상술한 바와 같이, 상기 이면쪽 단자(30b)와 땜납층(40)의 계면에서 합금층을 형성하여 확실히 접합할 수 있다.
그리고, 열은 관통 전극(30) 내로 전해져, 하층의 반도체 칩(5)의 접합부에서도 마찬가지로 해서 합금층을 형성하여 접합한다.
본 발명에 의하면, W-CSP 처리된 반도체 칩(5) 상에 양호하게 접합된 반도체 칩(5, 7)을 구비한 반도체 장치(3)를 제조할 수 있다.
또, 본 실시예에 따른 반도체 장치(3)도, 상술한 바와 같이 하여(도 4, 도 5 참조), 반도체 칩(4, 7) 사이에서의 능동면쪽 단자(30a)와 이면쪽 단자(30b) 사이에서의 땜납층에 의한 접합부를, 도 8에 도시하는 바와 같이 밀봉 수지(180)에 의해 덮도록 한 구성으로 해도 좋다. 이와 같이 하면, 밀봉 수지(180)가 땜납층에 의한 접합부에서의 내습도성이나 강도를 높임으로써 보다 신뢰성이 높은 반도체 장치(3)가 된다.
또, 실시예의 반도체 장치(3)에서의 최상단의 반도체 칩(7) 상에, 도 5에 나타낸 바와 같은 전자 부품(150)을 마련하여, 보다 고기능인 반도체 장치(3)로 해도 좋다.
이상, 본 발명의 바람직한 실시예를 설명했지만, 본 발명은 이들 실시예로 한정되지 않는다. 본 발명의 취지를 일탈하지 않는 범위에서, 구성의 부가, 생략, 치환, 및 그 밖의 변경이 가능하다. 본 발명은 상술한 설명에 의해 한정되지 않고, 첨부된 특허청구범위에 의해서만 한정된다.
상술한 본 발명에 의하면, 반도체 칩을 접속체 상에 납재를 통해 적층하는 경우에, 납재가 용융되는 열을 효율적으로 이용하여, 양호한 접합을 얻는 반도체 장치의 제조 방법, 및 반도체 장치를 제공할 수 있다.

Claims (10)

  1. 기판과, 해당 기판을 관통하는 관통 전극이 마련되고, 상기 관통 전극은 상기 기판의 능동면 쪽에 마련된 제 1 단자와, 상기 능동면과 반대의 이면 쪽에 마련된 제 2 단자를 구비하고, 상기 제 1 단자의 외형은 상기 제 2 단자의 외형보다 크게 형성되어 이루어지는 반도체 칩을, 접속체 상에 적어도 한층 적층하는 반도체 장치의 제조 방법으로서,
    상기 반도체 칩의 제 2 단자를 납재가 마련된 상기 접속체의 접속 단자와 접촉시켜, 해당 반도체 칩을 상기 접속체 상에 적층하는 공정과,
    상기 제 1 단자측으로부터 상기 제 1 단자를 가열 가압함으로써, 상기 납재를 통해 상기 접속 단자와 상기 제 2 단자를 전기적으로 접속하는 공정
    을 구비한 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 접속체는 상기 반도체 칩과 동일한 구성을 갖는 별도의 반도체 칩이며, 상기 접속체로서의 반도체 칩의 제 1 단자 상에 납재가 마련되어 이루어지고, 해당 제 1 단자와 상기 반도체 칩 상에 적층되는 반도체 칩의 제 2 단자를 접촉하도록 배치하여, 상기 납재를 통해 상기 제 1 단자와 상기 제 2 단자를 전기적으로 접속하는 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 반도체 칩 상에 제 2 반도체 칩을 적어도 한층 적층하는 경우, 하층에 마련된 반도체 칩의 제 1 단자 상에 납재가 마련되어 이루어지고, 해당 제 1 단자와 상기 반도체 칩 상에 적층되는 제 2 반도체 칩의 제 2 단자를 접촉하도록 배치하여, 상기 납재를 통해 상기 반도체 칩의 상기 제 1 단자와 상기 제 2 반도체 칩의 상기 제 2 단자를 전기적으로 접속하는 반도체 장치의 제조 방법.
  4. 제 3 항에 있어서,
    상기 반도체 칩을 한층씩 가열 가압하여 접합하는 반도체 장치의 제조 방법.
  5. 제 3 항에 있어서,
    상기 반도체 칩을 일괄해서 가열 가압하여 접합하는 반도체 장치의 제조 방법.
  6. 기판과, 해당 기판을 관통하는 관통 전극이 마련되고, 상기 관통 전극은 상기 기판의 능동면 쪽에 마련된 제 1 단자와, 상기 능동면과 반대의 이면 쪽에 마련 된 제 2 단자를 구비하고, 상기 제 1 단자의 외형은 상기 제 2 단자의 외형보다 크게 형성되어 이루어지는 반도체 칩을, 접속체 상에 적층한 반도체 장치로서,
    상기 반도체 칩은, 상기 제 2 단자가 납재를 통해 상기 접속체의 접속 단자에 전기적으로 접속되어 있는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 접속체는 상기 반도체 칩과 동일한 구성을 갖는 별도의 반도체 칩이며, 접속체로서의 반도체 칩의 제 1 단자 상에 납재가 마련되고, 해당 제 1 단자와 상기 반도체 칩 상에 적층되는 반도체 칩의 제 2 단자가, 상기 납재를 통해 전기적으로 접속되어 있는 반도체 장치.
  8. 제 6 항에 있어서,
    상기 제 1 단자는 상기 기판에 마련된 전극 패드의 적어도 일부를 덮도록 형성되어 이루어지는 반도체 장치.
  9. 제 6 항에 있어서,
    상기 접속체 상에 적층된 반도체 칩의 제 1 단자 상에는 납재가 마련되고, 상기 반도체 칩 상에는 해당 납재를 통해 상기 제 1 단자에 접속되는 범프를 구비한 다른 부품이 적층되어 이루어지는 반도체 장치.
  10. 제 6 항에 있어서,
    납재를 통해 접속되는 접속부를 덮는 밀봉 수지가 마련되어 있는 반도체 장치.
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