KR100730255B1 - 반도체 장치 및 반도체 장치의 조립 방법 - Google Patents

반도체 장치 및 반도체 장치의 조립 방법 Download PDF

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Abstract

본 발명에 따른 반도체 장치는, 베이스 기판과, 상기 베이스 기판 상의 제1 고정층과, 상기 제1 고정층 상의 제1 반도체 칩과, 상기 제1 반도체 칩의 위쪽의 제1 기판과, 상기 제1 반도체 칩으로부터 이격하고, 상기 제1 기판과 상기 베이스 기판을 전기적으로 접속하는 복수의 제1 접속 부재와, 상기 제1 접속 부재의 주위의 제1 기판 밀봉 수지층을 구비한다. 또한, 본 발명에 따른 반도체 장치의 조립 방법에 의하면, 베이스 기판 상에 제1 고정층을 배치하고, 상기 베이스 기판 상에, 제1 반도체 칩을 하면에 갖는 제1 기판을 대향시키고, 상기 제1 고정층 상에 상기 제1 반도체 칩을 고정하며, 상기 제1 기판과 상기 베이스 기판 사이에, 상기 제1 기판과 상기 베이스 기판을 전기적으로 접속하는 복수의 제1 접속 부재를 배치하고, 상기 제1 접속 부재의 주위에 제1 기판 밀봉 수지층을 배치한다.
베이스 기판, 고정층, 반도체 칩, 기판, 접속 부재, 기판 밀봉 수지층

Description

반도체 장치 및 반도체 장치의 조립 방법{SEMICONDUCTOR DEVICE AND METHOD OF ASSEMBLING SEMICONDUCTOR DEVICE}
도 1a는 제1 기판(10)측으로부터 본 평면도.
도 1b는 도 1a의 Ｉ-Ｉ 방향으로부터 본 단면도.
도 2는 본 발명의 제1 실시예에 따른 반도체 장치의 조립 방법을 도시하는 공정 단면도.
도 3은 본 발명의 제1 실시예에 따른 반도체 장치의 조립 방법을 도시하는 공정 단면도.
도 4는 본 발명의 제1 실시예의 변형예에 따른 반도체 장치를 도시하는 단면도.
도 5는 본 발명의 제2 실시예에 따른 반도체 장치의 일례를 도시하는 단면도.
도 6은 본 발명의 제2 실시예에 따른 반도체 장치의 조립 방법을 도시하는 공정 단면도.
도 7은 본 발명의 제2 실시예에 따른 반도체 장치의 조립 방법을 도시하는 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 베이스 기판
5c, 5m : 제1 하부 접속 부재
6c, 6m : 제1 중간 접속 부재
7c, 7m : 제1 상부 접속 부재
8 : 제1 고정층
9 : 제1 기판 밀봉 수지층
10 : 제1 기판
14 : 제1 반도체 칩
<관련 출원의 상호 참조>
본 출원은 2004년 10월 13일자로 출원한 일본특허출원 제2004-298740호를 기초로 우선권을 주장하여 그 권리를 향유한다. 이 일본특허출원의 모든 내용은 본 명세서에 참조로서 인용되어 있다.
본 발명은 반도체 장치에 관한 것으로, 특히, 복수의 반도체 장치를 3차원 방향으로 적층하는 반도체 장치 및 그 조립 방법에 관한 것이다.
반도체 장치를 구축하는 반도체 칩의 고집적화나 고기능화에 수반하여, 복수의 반도체 장치를 3차원 방향으로 적층하기 위한 여러 가지 실장 방법이 개발되고 있다.
현재 일반적으로 이용되는 반도체 장치의 실장 방법으로서는, 하층의 반도체패키지와 상층의 반도체 패키지 사이에, 중간층으로 되는 코어 기판을 사이에 두고, 열 압착하여 적층하는 방법이 있다. 하층의 반도체 패키지와 상층의 반도체 패키지의 도통은, 코어 기판에 매설된 비아에 의해 행해진다. 코어 기판에 매설된 비아는, 적층된 반도체 패키지끼리의 도통을 확실하게 하기 위해, 어떤 일정 이상의 높이의 변동을 억제한 것이어야 한다. 그러나, 비아는, 도금 등에 의해 형성되므로, 원하는 높이로 제어하기 위해서는, 도금을 복수회 실시해야만 한다. 이 때문에, 제조 공정이 복잡하게 되어, 생산성이 저하된다. 한편, 비아의 높이의 변동을 억제하기 위해서, 비아 형성 후에 비아의 표면을 평탄화하여, 원하는 높이로 제어하는 방법도 있다. 그러나, 평탄화하는 것에 의해 비아가 변형되어, 인접하는 비아와 쇼트할 위험성이 있기 때문에, 협피치의 반도체 장치에는 적용할 수 없다.
다른 실장 방법으로서, 상하의 반도체 패키지를, 범프를 이용하여 직접 접속함으로써, 중간층을 이용하지 않고서 3차원 방향으로 실장하는 방법도 있다. 그러나, 반도체 패키지끼리의 위치 정렬이 곤란하기 때문에, 위치 어긋남이 발생한다.
본 발명의 일 특징에 따른 반도체 장치는, 베이스 기판과, 상기 베이스 기판 상의 제1 고정층과, 상기 제1 고정층 상의 제1 반도체 칩과, 상기 제1 반도체 칩의 위쪽의 제1 기판과, 상기 제1 반도체 칩으로부터 이격하고, 상기 제1 기판과 상기 베이스 기판을 전기적으로 접속하는 복수의 제1 접속 부재와, 상기 제1 접속 부재 의 주위의 제1 기판 밀봉 수지층을 구비한다.
또한, 본 발명의 일 특징에 따른 반도체 장치의 조립 방법에 의하면, 베이스 기판 상에 제1 고정층을 배치하고, 상기 베이스 기판 상에, 제1 반도체 칩을 하면에 갖는 제1 기판을 대향시키고, 상기 제1 고정층 상에 상기 제1 반도체 칩을 고정하며, 상기 제1 기판과 상기 베이스 기판 사이에, 상기 제1 기판과 상기 베이스 기판을 전기적으로 접속하는 복수의 제1 접속 부재를 배치하고, 상기 제1 접속 부재의 주위에 제1 기판 밀봉 수지층을 배치한다.
첨부 도면을 참조하면서 본 발명의 여러 가지 실시예들을 설명한다. 도면에서 동일 또는 유사한 부분이나 요소들에는 동일 또는 유사한 참조 부호가 부여되며, 이러한 동일 또는 유사한 부분이나 요소들에 대한 설명은 생략되거나 간략하게 이루어짐을 주지한다. 이하의 설명에서는, 본 발명에 대한 완전한 이해를 제공하기 위해서 특정 신호값 등과 같은 여러 상세들이 주어진다. 그러나, 본 기술 분야의 당업자에게는 이러한 특정 상세들없이도 본 발명을 실시할 수 있음은 자명하다.
(제1 실시예)
본 발명의 제1 실시예에 따른 반도체 장치는, 도 1a 및 도 1b에 도시하는 바와 같이, 베이스 기판(1)과, 베이스 기판(1) 상의 제1 고정층(8)과, 제1 고정층(8) 상의 제1 반도체 칩(14)과, 제1 반도체 칩(14)의 위쪽의 제1 기판(10)과, 제1 반도체 칩(14)으로부터 이격하고, 제1 기판(10)과 베이스 기판(1)을 전기적으로 접속하는 복수의 제1 접속 부재(제1 하부 접속 부재(5c, 5m), 제1 중간 접속 부재(6c, 6m), 제1 상부 접속 부재(7c, 7m))와, 제1 접속 부재의 주위의 제1 기판 밀봉 수지층(9)을 구비한다.
베이스 기판(1)은, 유기계의 각종 합성 수지, 세라믹 및 글래스 등의 무기계의 재료가 채용 가능하다. 유기계의 수지 재료로서는, 페놀 수지, 폴리에스테르 수지, 에폭시 수지, 폴리이미드 수지, 및 불소 수지 등이 사용 가능하고, 또한 판 형상으로 할 때의 심으로 되는 기재는, 종이, 글래스 천, 및 글래스 기재 등이 사용된다. 무기계의 기판 재료로서 일반적인 것은 세라믹이다. 또한, 방열 특성을 높이는 것으로서 금속 기판, 투명한 기판이 필요한 경우에는 글래스가 이용된다. 세라믹 기판의 소재로서는 알루미나(Al2O3), 멀라이트(3Al2O3·2SiO2), 베릴리아(BeO), 질화 알루미늄(AlN), 질화 규소(SiC) 등이 사용 가능하다. 베이스 기판(1)으로서는, 철(Fe), 구리(Cu) 등의 금속 상에 내열성이 높은 폴리이미드계의 수지판을 적층하여 다층화한 리드 프레임 등이어도 상관없다.
제1 고정층(8)은 제1 반도체 칩(14)의 외형에 따른 크기로 성형되어 있다. 제1 고정층(8)은 베이스 기판(1) 상의 제1 반도체 칩(14)과 대향하는 영역에 배치되고, 제1 반도체 칩(14)의 하면에 밀착하여 있다. 제1 고정층(8)의 재료로서는 에폭시계 또는 아크릴계의 유기계의 합성 수지가 채용 가능하다. 합성 수지에는 액상의 수지와 시트 형상의 수지가 있지만, 도 1b에 도시하는 제1 고정층(8)의 재료로서는 시트(필름) 형상의 수지를 이용하는 것이 바람직하다. 시트 형상의 수지는 액상의 수지에 비해 취급이 용이할 뿐만 아니라, 수지층의 두께와 형상의 제어 가 용이하기 때문이다.
제1 반도체 칩(14)의 상면에는 회로 소자(도시 생략)가 형성되어 있다. 이 회로 소자에는, 예를 들면, 1×1018㎝-3∼1×1021㎝-3 정도의 도너 혹은 억셉터를 도핑한 복수의 고불순물 밀도 영역(소스 영역/드레인 영역, 혹은 에미터 영역/콜렉터 영역 등) 등이 포함된다. 또한, 이들 고불순물 밀도 영역에 접속되도록, 예를 들면, 알루미늄(Al) 혹은 알루미늄 합금(Al-Si, Al-Cu-Si) 등의 금속 배선으로 이루어지는 배선층이, 열 실리콘 산화막(SiO2막) 혹은 저유전율 절연막을 층간 절연막으로서 다층으로 형성되고, 회로 소자의 일부의 구조를 이루고 있다.
회로 소자의 최상층의 배선층에는, 복수의 본딩 패드(도시 생략)가 형성되고, 본딩 패드 상에 제1 칩 접속 전극(13a, 13b, 13c, 13d)이 각각 전기적으로 접속되어 있다. 제1 칩 접속 전극(13a, 13b, 13c, 13d)의 재료나 구체적 형상 등은 특별히 한정되지 않지만, 예를 들면 땜납볼 또는 금제의 스터드 범프 등을 이용할 수 있다.
제1 칩 접속 전극(13a, 13b, 13c, 13d)을 제1 기판(10)의 하면에 배치된 배선(도시 생략)을 통하여 제1 기판(10)에 접속함으로써, 제1 반도체 칩(14)은 제1 기판(10)에 대하여 플립 칩으로서 탑재되어 있다. 제1 칩 접속 전극(13a, 13b, 13c, 13d)과 제1 기판(10) 사이에는, 에폭시계 혹은 아크릴계의 유기 수지 등의 제1 칩 밀봉 수지층(12)이 배치되어 있다. 제1 칩 밀봉 수지층(12)으로서는, 액상의 수지든 시트 형상의 수지든 어느 수지를 이용하여도 된다. 또한, 도 1b는 플립 칩 본딩을 예시하였지만, 땜납볼 또는 금제의 스터드 범프 대신에, 본딩 와이어 등을 이용함으로써, 제1 반도체 칩(14)을 제1 기판(10)에 탑재하여도 된다.
제1 기판(10)은, 폴리이미드나 글래스 에폭시 등으로 이루어지는 두께 0.15㎜ 정도의 기판이고, 상하면을 관통하는 복수의 비아 플러그(11c, 11m, …)가 매설되어 있다. 도 1b에 도시하는 단면에서는 비아 플러그(11c, 11m)가 도시되어 있지만, 도 1a에 도시하는 바와 같이, 비아 플러그(11a, 11b, 11c, …)는 제1 반도체 칩(14)의 주위를 둘러싸도록 배치되어 있다. 도 1b에 도시하는 바와 같이, 비아 플러그(11c)의 아래에는, 복수의 제1 접속 부재(제1 상부 접속 부재(7c), 제1 중간 접속 부재(6c), 제1 하부 접속 부재(5c))가 접속되어 있다. 최하단의 제1 하부 접속 부재(5c)는 베이스 기판(1) 상의 배선(도시 생략)에 전기적으로 접속되어 있다. 비아 플러그(11m)의 아래에는, 복수의 제1 접속 부재(제1 상부 접속 부재(7m), 제1 중간 접속 부재(6m), 제1 하부 접속 부재(5m))가 접속되어 있다. 최하단의 제1 하부 접속 부재(5m)는 베이스 기판(1) 상의 배선(도시 생략)에 전기적으로 접속되어 있다.
제1 상부 접속 부재(7c, 7m), 제1 중간 접속 부재(6c, 6m), 및 제1 하부 접속 부재(5c, 5m)로서는, 예를 들면, 공정 땜납으로 이루어지는 볼 전극이 채용 가능하다. 제1 상부 접속 부재(7c, 7m), 제1 중간 접속 부재(6c, 6m), 및 제1 하부 접속 부재(5c, 5m)로서는, 주석-구리(Sn-Cu)계, 주석-은(Sn-Ag)계, 주석-은-구리(Sn-Ag-Cu)계, 주석(Sn), 및 주석-안티몬(Sn-Sb) 등의 볼 전극도 사용 가능하다.
제1 기판 밀봉 수지층(9)은, 반도체 칩(14)과 제1 하부 접속 부재(5c, 5m), 제1 중간 접속 부재(6c, 6m), 제1 상부 접속 부재(7c, 7m)의 주위에 배치되어 있다. 제1 기판 밀봉 수지층(9)의 재료로서는 에폭시계 또는 아크릴계의 유기계의 합성 수지가 채용 가능하다. 제1 기판 밀봉 수지층(9)의 재료로서는 액상의 수지를 이용할 수 있고, 예를 들면, 플럭스 기능을 갖는 땜납 접속용 활성 액상 수지(논플로우 언더필재) 등이 바람직하다. 박리에 의한 신뢰성의 저하나 계면에서의 접착 강도 등을 고려하면, 제1 기판 밀봉 수지층(9), 제1 고정층(8), 및 제1 칩 밀봉 수지층(12)으로서는 동일한 재료를 이용하는 것이 바람직하다.
제1 실시예에 따른 반도체 장치에 따르면, 제1 반도체 칩(14)의 이면에 제1 고정층(8)이 배치되기 때문에, 제1 하부 접속 부재(5c, 5m), 제1 중간 접속 부재(6c, 6m), 및 제1 상부 접속 부재(7c, 7m)를, 베이스 기판(1) 및 제1 기판(10)과 전기적으로 접속할 때의 위치 어긋남, 혹은 제1 기판 밀봉 수지층(9)의 유동에 의한 위치 어긋남을 용이하게 방지할 수 있어, 고정밀도로 적층할 수 있다.
다음으로, 도 2 및 도 3을 이용하여, 제1 실시예에 따른 반도체 장치의 조립 방법을 설명한다.
도 2에 도시하는 바와 같이, 글래스 에폭시나 폴리이미드제 등의 베이스 기판(1)을 준비한다. 베이스 기판(1)의 상면에는 제1 하부 접속 부재(5c, 5m)를 배치하고, 제1 하부 접속 부재(5c, 5m) 상에 각각 제1 중간 접속 부재(6c, 6m)를 배치한다. 이들 접속 부재의 배치는 볼 탑재 장치에 의해 행한다. 제1 중간 접속 부재(6c, 6m) 상에는 각각 제1 상부 접속 부재(7c, 7m)를 배치한다. 도 1a 및 도 1b에 도시한 제1 반도체 칩(14)이 배치되는 영역에 대향하는 베이스 기판(1) 상에 는, 제1 반도체 칩(14)의 이면과 동일한 정도의 크기로 성형된 제1 고정층(8)을 배치한다. 제1 고정층(8)은, 에폭시계 또는 아크릴계로 이루어지는 시트 형상의 유기 수지를 이용하는 것이 바람직하다.
베이스 기판(1)의 위쪽에 적층하는 제1 기판(10)으로서, 상하면을 관통하는 비아 플러그(11c, 11m)가 형성된 제1 기판(10)을 준비한다. 제1 기판(10)의 하면에는 제1 칩 접속 전극(13a, 13b, 13c, 13d)을 개재하여 제1 반도체 칩(14)을 탑재한다. 제1 칩 접속 전극(13a, 13b, 13c, 13d)의 주위에는, 에폭시계 또는 아크릴계의 유기 수지로 이루어지는 제1 칩 밀봉 수지층(12)을 배치한다.
도 3에 도시하는 바와 같이, 제1 기판(10)을 베이스 기판(1) 상에 대향시키고, 제1 반도체 칩(14)과 제1 고정층(8)을 밀착시킨다. 그 후, 제1 고정층(8)을 용융시키고 경화시켜, 베이스 기판(1) 상에 제1 반도체 칩(14)을 고정한다. 계속해서, 제1 하부 접속 부재(5c, 5m), 제1 중간 접속 부재(6c, 6m), 제1 상부 접속 부재(7c, 7m)를 리플로우함으로써, 베이스 기판(1)과 제1 기판(10)을 도통시킨다. 그리고, 제1 반도체 칩(14) 및 제1 하부 접속 부재(5c, 5m), 제1 중간 접속 부재(6c, 6m), 제1 상부 접속 부재(7c, 7m)의 주위에, 진공 인쇄, 몰드, 폿팅 등에 의해 제1 기판 밀봉 수지층(9)을 충전하고, 제1 기판 밀봉 수지층(9)을 경화시키면, 도 1a 및 도 1b에 도시하는 반도체 장치가 완성된다. 또한, 제1 기판 밀봉 수지층(9)으로서 땜납 접속용 활성 액상 수지를 이용하는 경우에는, 제1 하부 접속 부재(5c, 5m), 제1 중간 접속 부재(6c, 6m), 제1 상부 접속 부재(7c, 7m)의 접속을, 밀봉과 동시에 실시하는 것도 가능하다.
제1 실시예에 따른 반도체 장치의 조립 방법에 따르면, 베이스 기판(1) 상에 제1 기판(10)을 적층할 때에, 제1 고정층(8)을 이용하여 미리 제1 반도체 칩(14)을 고정한 후에, 제1 기판 밀봉 수지층(9)을 이용하여 베이스 기판(1)과 제1 기판(10) 사이를 밀봉한다. 이 때문에, 제1 기판 밀봉 수지층(9)의 유동에 의한 베이스 기판(1)과 제1 기판(10)의 위치 어긋남을 억제할 수 있어, 수율이 높은 반도체 장치를 제조할 수 있다. 또한, 제1 반도체 칩(14)을 갖는 제1 기판(10)을, 제1 하부 접속 부재(5c, 5m) 등을 이용하여 베이스 기판(1) 상에 직접 실장시킴으로써, 기판 사이를 도통시키기 위한 중간층이 불필요하게 되기 때문에, 제조 공정 수를 삭감할 수 있어, 저코스트화를 도모할 수 있다.
(변형예)
제1 실시예의 변형예에 따른 반도체 장치는, 도 4에 도시하는 바와 같이, 베이스 기판(1)과 제1 기판(10)을 접속하는 단자로서, 제1 하부 접속 범프(105c, 105m), 제1 중간 접속 범프(106c, 106m), 제1 상부 접속 범프(107c, 107m)가 배치되는 점이, 도 1a 및 도 1b에 도시하는 반도체 장치와 다르다. 제1 하부 접속 범프(105c, 105m), 제1 중간 접속 범프(106c, 106m), 제1 상부 접속 범프(107c, 107m)로서는, 금(Au) 등의 금속제의 돌기 전극(스터드 범프)이 바람직하다. 베이스 기판(1)과 제1 기판(10)의 도통은, 제1 하부 접속 범프(105c, 105m), 제1 중간 접속 범프(106c, 106m), 제1 상부 접속 범프(107c, 107m)에 초음파 진동 등의 물리적 진동을 줌으로써, 행할 수 있다.
도 4에 도시하는 반도체 장치에 따르면, 제1 기판 밀봉 수지층(9)의 유동에 의한 위치 어긋남을 용이하게 억제할 수 있어, 고정밀도로 수율이 높은 반도체 장치를 제조할 수 있다. 또한, 제1 반도체 칩(14)을 갖는 제1 기판(10)을, 제1 하부 접속 범프(105c, 105m) 등을 이용하여 베이스 기판(1) 상에 직접 실장시킴으로써, 기판 간의 도통을 위한 중간층이 불필요하게 되기 때문에, 제조 공정 수를 삭감할 수 있음과 함께, 적층하기 위한 부재를 생략할 수 있어, 저코스트화를 도모할 수 있다.
(제2 실시예)
본 발명의 제2 실시예에 따른 반도체 장치는, 도 5에 도시하는 바와 같이, 제1 기판(10) 상에 복수의 반도체 칩(제2 반도체 칩(24), …, 제k 반도체 칩(54))이 적층되는 점이, 도 1a 및 도 1b에 도시하는 반도체 장치와 다르다.
제1 기판(10) 상에는 제2 고정층(28)을 개재하여 제2 반도체 칩(24)이 배치되어 있다. 제2 고정층(28)은 에폭시계 또는 아크릴계 등의 시트 형상의 유기 수지가 바람직하다. 제2 반도체 칩(24)은, 소자면에 접속된 제2 칩 접속 전극(23a, 23b, 23c, 23d)을 통하여, 상층의 제2 기판(20) 하면의 배선(도시 생략)에 접속되어 있다. 제2 칩 접속 전극(23a, 23b, 23c, 23d)의 주위에는, 에폭시계, 또는 아크릴계의 유기 수지로 이루어지는 제2 칩 밀봉 수지층(22)이 배치되어 있다.
제2 기판(20)은, 상하면을 관통하는 복수의 비아 플러그(21c, 21m)가 매설되어 있다. 비아 플러그(21c, 21m)와 제1 기판(10)에 매설된 비아 플러그(11c, 11m) 사이에는, 복수의 제2 접속 부재(제2 하부 접속 부재(15c, 15m), 제2 중간 접속 부재(16c, 16m), 제2 상부 접속 부재(17c, 17m))가 배치되어 있다. 제1 기판(10)과 제2 기판(20)은 제2 하부 접속 부재(15c, 15m), 제2 중간 접속 부재(16c, 16m), 제2 상부 접속 부재(17c, 17m)를 통하여 전기적으로 접속된다. 제2 반도체 칩(24)과, 제2 하부 접속 부재(15c, 15m), 제2 중간 접속 부재(16c, 16m), 제2 상부 접속 부재(17c, 17m)의 주위에는, 제2 기판 밀봉 수지층(29)이 배치된다. 제2 기판 밀봉 수지층(29)의 재료로서, 에폭시계, 아크릴계 등으로 이루어지는 액상의 유기 수지가 바람직하다.
제2 기판(20)의 상층에 배치된 제(k-1) 기판(40) 상에는, 제k 고정층(48)을 개재하여 제k 반도체 칩(54)이 고정되어 있다. 제k 반도체 칩(54)은, 소자면에 접속된 제k 칩 접속 전극(53a, 53b, 53c, 53d)을 통하여, 도 5에 도시하는 반도체 장치의 최상단으로 되는 제k 기판(50)의 하면의 배선(도시 생략)에 접속되어 있다. 제k 칩 접속 전극(53a, 53b, 53c, 53d)의 주위에는, 에폭시계 또는 아크릴계의 유기 수지로 이루어지는 제k 칩 밀봉 수지층(52)이 배치되어 있다.
제k 기판(50)은, 상하면을 관통하는 복수의 비아 플러그(51c, 51m)가 매설되어 있다. 비아 플러그(51c, 51m)와 제(k-1) 기판(40)에 매설된 비아 플러그(41c, 41m) 사이에는, 복수의 제k 접속 부재(제k 하부 접속 부재(45c, 45m), 제k 중간 접속 부재(46c, 46m), 제k 상부 접속 부재(47c, 47m))가 배치되어 있다. 제k 기판(50)은, 제k 상부 접속 부재(47c, 47m), 제k 중간 접속 부재(46c, 46m), 제k 하부 접속 부재(45c, 45m)를 통하여, 하층의 제(k-1) 기판(40), …, 제2 기판(20), 제1 기판(10) 및 베이스 기판(1)에 접속되어 있다.
제2 실시예에 따른 반도체 장치에 따르면, 베이스 기판(1) 상에 적층된 복수 의 제1∼제k 반도체 칩(14, 24, 54)이, 제1∼제k 고정층(8, 28, 48)에 의해 각각 고정된 후에, 기판 사이를 밀봉하기 위한 제1∼제k 기판 고정층(9, 29, 59)이 충전된다. 이 때문에, 기판을 다수 적층한 경우에도, 수지의 유동에 의한 위치 어긋남을 용이하게 방지할 수 있어, 고정밀도로 실장할 수 있다.
다음으로, 도 2, 도 6 및 도 7을 이용하여, 제2 실시예에 따른 반도체 장치의 조립 방법을 설명한다.
(a) 도 2에 도시하는 바와 같이, 글래스 에폭시나 폴리이미드로 이루어지는 베이스 기판(1)을 준비한다. 베이스 기판(1)의 상면에는 제1 하부 접속 부재(5c, 5m)를 배치하고, 제1 하부 접속 부재(5c, 5m) 상에 제1 중간 접속 부재(6c, 6m)를 각각 배치한다. 제1 중간 접속 부재(6c, 6m) 상에는 각각 제1 상부 접속 부재(7c, 7m)를 배치한다.
(b) 베이스 기판(1)의 상면의 제1 반도체 칩(14)에 대향하는 영역에는, 제1 반도체 칩(14)의 이면과 동일한 정도의 크기의 제1 고정층(8)을 배치한다. 그리고, 제1 반도체 칩(14)을 하면에 갖는 제1 기판(10)을 베이스 기판(1) 상에 대향시키고, 제1 반도체 칩(14)의 이면을 제1 고정층(8)에 밀착시킨다. 그 후, 제1 고정층(8)을 용융시키고 경화시켜, 제1 반도체 칩(14)을 베이스 기판(1) 상에 고정한다.
(c) 도 6에 도시하는 바와 같이, 제1 기판(10) 상의 제2 반도체 칩(24)에 대향하는 영역에, 제2 반도체 칩(24)의 이면과 동일한 정도의 크기의 제2 고정층(28)을 배치한다. 제2 고정층(28)은, 에폭시계 또는 아크릴계로 이루어지는 시트 형상 의 유기 수지를 이용하는 것이 바람직하다. 그리고, 제2 반도체 칩(24)을 하면에 갖는 제2 기판(20)을 제1 기판(10) 상에 대향시키고, 제2 고정층(28)과 제2 반도체 칩(24)을 밀착시킨다. 그 후, 제2 고정층(28)을 용융시키고 경화시켜, 제2 반도체 칩(24)을 제1 기판(10) 상에 고정한다.
(d) 제2 기판(20) 상에 원하는 수의 기판을 순차적으로 적층해 가서, 최종적으로는, 도 7에 도시하는 바와 같이, 제(k-1) 기판(40)의 상면에 제k 고정층(48)을 배치한다. 이 제k 고정층(48) 상에, 도 5에 도시하는 반도체 장치의 최상단으로 되는 제k 기판(50)을 대향시키고, 제k 반도체 칩(54)의 이면을 제k 고정층(48)에 밀착시킨다. 그 후, 제k 고정층(48)을 용융시키고 경화시켜, 제k 반도체 칩(54)을 제(k-1) 기판(40) 상에 고정한다.
(e) 제1 하부 접속 부재(5c, 5m), 제1 중간 접속 부재(6c, 6m), 제1 상부 접속 부재(7c, 7m)를 리플로우함으로써, 베이스 기판(1)과 제1 기판(10)을 도통시킨다. 제2 하부 접속 부재(15c, 15m), 제2 중간 접속 부재(16c, 16m), 제2 상부 접속 부재(17c, 17m)를 리플로우함으로써, 제1 기판(10)과 제2 기판(20)을 도통시킨다. 마찬가지로 하여, 제2 기판(20) 상에 적층된 기판 사이를 접속하기 위한 접속 부재를 도통시켜 가서, 최종적으로는, 제k 하부 접속 부재(45c, 45m), 제k 중간 접속 부재(46c, 46m), 제k 상부 접속 부재(47c, 47m)를 리플로우함으로써, 제(k-1) 기판(40)과 제k 기판(50)을 도통시킨다.
(f) 제1 반도체 칩(14) 및 제1 하부 접속 부재(5c, 5m), 제1 중간 접속 부재(6c, 6m), 제1 상부 접속 부재(7c, 7m)의 주위에, 진공 인쇄, 몰드, 또는 폿팅 등 에 의해 제1 기판 밀봉 수지층(9)을 충전하고, 제1 기판 밀봉 수지층(9)을 경화시킨다. 제2 반도체 칩(24) 및 제2 하부 접속 부재(15c, 15m), 제2 중간 접속 부재(16c, 16m), 제2 상부 접속 부재(17c, 17m)의 주위에, 진공 인쇄, 몰드, 폿팅 등에 의해 제2 기판 밀봉 수지층(29)을 충전하고, 제2 기판 밀봉 수지층(29)을 경화시킨다. 마찬가지로 하여, 제k 반도체 칩(54) 및 제k 하부 접속 부재(45c, 45m), 제k 중간 접속 부재(46c, 46m), 제k 상부 접속 부재(47c, 47m)의 주위에, 진공 인쇄, 몰드, 폿팅 등에 의해 제k 기판 밀봉 수지층(59)을 충전하고, 제k 기판 밀봉 수지층(59)을 경화시키면, 도 5에 도시하는 반도체 장치가 완성된다.
제2 실시예에 따른 반도체 장치의 조립 방법에 따르면, 베이스 기판(1) 상에 제1 기판(10), 제2 기판(20), …, 제k 기판(50)을 순차적으로 적층해 갈 때에, 제1∼제k 고정층(8, 28, 58)을 이용하여 미리 제1∼제k 반도체 칩(14, 24, 54)을 고정한 후에, 제1∼제k 기판 밀봉 수지층(9, 29, 59)을 이용하여 반도체 장치를 밀봉한다. 이 때문에, 제1∼제k 기판 밀봉 수지층(9, 29, 59)의 유동에 의한 위치 어긋남을 용이하게 억제할 수 있어, 고정밀도로 실장할 수 있다. 또한, 제1∼제k 하부 접속 부재(5c, 5m, 15c, 15m, 45c, 45m) 등을 이용하여, 베이스 기판(1) 상에 제1 기판(10), 제2 기판(20), …, 제k 기판(50)을 직접 실장시킴으로써, 기판 사이를 접속하기 위한 중간층이 불필요하게 되기 때문에, 제조 공정 수를 삭감할 수 있어, 저코스트화를 도모할 수 있다.
(그 밖의 실시예들)
본 기술 분야의 당업자들은 본 개시의 원리를 숙지한 후에는 본 발명의 범주 를 벗어나지 않으면서 다양한 변경예를 실시할 수 있다.
제1 및 제2 실시예에서는, 에폭시계 또는 아크릴계의 유기 수지를 이용하여 기판 사이의 밀봉을 행하고 있지만, 폴리이미드계, 페놀 수지 등의 유기 수지도 채용 가능하다. 또한, 제1 고정층(8), 제1 칩 밀봉 수지층(12), 및 제1 기판 밀봉 수지층(9)의 재료로서, 경화 온도, 경화 시간, 점도 등의 각각 서로 다른 복수의 수지를 사용하는 것도 가능하다.
제1 및 제2 실시예에서는, 도 1a 및 도 1b에 도시하는 바와 같이, 베이스 기판(1)과 제1 기판(10)을 3개의 접속 부재(제1 하부 접속 부재(5c, 5m), 제1 중간 접속 부재(6c, 6m), 제1 상부 접속 부재(7c, 7m))로 접속하는 예를 설명하였다. 그러나, 1개의 접속 부재에 의해 원하는 높이가 얻어지는 경우에는 접속 부재의 수는 1개이어도 되므로, 접속 부재의 수는 3개에 한정되지 않는다.
상술한 조립 방법에서는, 도 2에 도시하는 바와 같이, 하층측으로 되는 베이스 기판(1) 상에, 제1 접속 부재(제1 하부 접속 부재(5c, 5m), 제1 중간 접속 부재(6c, 6m), 제1 상부 접속 부재(7c, 7m))를 배치한 후에, 베이스 기판(1) 상에 제1 기판(10)을 적층하는 예를 설명하였다. 그러나, 상층측으로 되는 제1 기판(10)측에 미리 제1 접속 부재를 배치하고, 베이스 기판(1) 상에 적층하여도 상관없다.
본 발명에 따르면, 기판 밀봉 수지층의 유동에 의한 위치 어긋남을 용이하게 억제할 수 있어, 고정밀도로 실장할 수 있다. 또한, 하부 접속 부재를 이용하여 베이스 기판 상에 기판을 직접 실장시킴으로써, 기판 사이를 접속하기 위한 중간층 이 불필요하게 되기 때문에, 제조 공정 수를 삭감할 수 있어, 저코스트화를 도모할 수 있다.

Claims (20)

  1. 반도체 장치에 있어서,
    베이스 기판과,
    상기 베이스 기판 상의 제1 고정층과,
    상기 제1 고정층 상의 제1 반도체 칩과,
    상기 제1 반도체 칩의 위쪽의 제1 기판과,
    상기 제1 반도체 칩으로부터 이격하고, 상기 제1 기판과 상기 베이스 기판을 전기적으로 접속하는 복수의 제1 접속 부재와,
    상기 제1 접속 부재의 주위의 제1 기판 밀봉 수지층
    을 구비하고,
    상기 제1 고정층이 상기 베이스 기판과 상기 제1 반도체 칩을 고정하고, 상기 복수의 제1 접속 부재의 상호 위치 어긋남을 제어하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 고정층은 에폭시계 수지 및 아크릴계 수지 중 어느 하나로 선택된 재료를 포함하는 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 고정층은, 외형이 상기 반도체 칩의 외형을 따르도록 성형되어 있는 반도체 장치.
  4. 제1항에 있어서,
    상기 제1 기판 밀봉 수지층은 에폭시계 수지 및 아크릴계 수지 중 어느 하나로 선택된 재료를 포함하는 반도체 장치.
  5. 제1항에 있어서,
    상기 복수의 제1 접속 부재는 상기 제1 반도체 칩의 주위를 둘러싸도록 배치되어 있는 반도체 장치.
  6. 제1항에 있어서,
    상기 복수의 제1 접속 부재는,
    상기 베이스 기판 상의 제1 하부 접속 부재와,
    상기 제1 하부 접속 부재 상의 제1 중간 접속 부재와,
    상기 제1 중간 접속 부재 상에 배치되고, 상기 제1 기판에 접속된 제1 상부 접속 부재
    를 구비하는 반도체 장치.
  7. 제1항에 있어서,
    상기 복수의 제1 접속 부재는, 공정 땜납, 주석-구리계 합금, 주석-은계 합금, 주석-은-구리계 합금, 주석, 및 주석-안티몬계 합금 중 어느 하나로 선택된 재료를 포함하는 반도체 장치.
  8. 제1항에 있어서,
    상기 복수의 제1 접속 부재는 금제의 돌기 전극인 반도체 장치.
  9. 제1항에 있어서,
    상기 제1 반도체 칩과 상기 제1 기판을 전기적으로 접속하는 복수의 제1 칩 접속 전극과,
    상기 제1 칩 접속 전극의 주위에 형성된 제1 칩 밀봉 수지층
    을 더 구비하는 반도체 장치.
  10. 제1항에 있어서,
    상기 제1 기판 상의 제2 고정층과,
    상기 제2 고정층 상의 제2 반도체 칩과,
    상기 제2 반도체 칩의 위쪽의 제2 기판과,
    상기 제2 반도체 칩으로부터 이격하고, 상기 제2 기판과 상기 제1 기판을 전기적으로 접속하는 복수의 제2 접속 부재와,
    상기 제2 접속 부재의 주위의 제2 기판 밀봉 수지층
    을 더 구비하고,
    상기 제2 고정층이 상기 제1 기판과 상기 제2 반도체 칩을 고정하고, 상기 복수의 제2 접속 부재의 상호 위치 어긋남을 제어하는 반도체 장치.
  11. 반도체 장치의 조립 방법에 있어서,
    베이스 기판 상에 제1 고정층을 배치하고,
    상기 베이스 기판 상에, 제1 반도체 칩을 하면에 갖는 제1 기판을 대향시키고, 상기 제1 고정층에 의해 상기 베이스 기판과 상기 제1 반도체 칩을 고정하며,
    상기 제1 기판과 상기 베이스 기판 사이에, 상기 제1 기판과 상기 베이스 기판을 전기적으로 접속하는 복수의 제1 접속 부재를 배치하고, 상기 제1 고정층이 상기 복수의 제1 접속 부재의 상호 위치 어긋남을 제어하며,
    상기 제1 접속 부재의 주위에 제1 기판 밀봉 수지층을 배치하는 반도체 장치의 조립 방법.
  12. 제11항에 있어서,
    상기 제1 고정층은 에폭시계 수지 및 아크릴계 수지 중 어느 하나로 선택된 재료를 포함하는 반도체 장치의 조립 방법.
  13. 제11항에 있어서,
    상기 제1 고정층은, 외형이 상기 반도체 칩의 외형을 따르도록 배치하는 반도체 장치의 조립 방법.
  14. 제11항에 있어서,
    상기 제1 고정층은 시트 형상의 수지를 이용하는 반도체 장치의 조립 방법.
  15. 제11항에 있어서,
    상기 제1 기판 밀봉 수지는 에폭시계 수지 및 아크릴계 수지 중 어느 하나로 선택된 재료를 포함하는 반도체 장치의 조립 방법.
  16. 제11항에 있어서,
    상기 제1 기판 밀봉 수지는 액상의 수지를 이용하는 반도체 장치의 조립 방법.
  17. 제11항에 있어서,
    상기 복수의 제1 접속 부재는 상기 제1 반도체 칩의 주위를 둘러싸도록 배치하는 반도체 장치의 조립 방법.
  18. 제11항에 있어서,
    상기 복수의 제1 접속 부재는, 공정 땜납, 주석-구리계 합금, 주석-은계 합금, 주석-은-구리계 합금, 주석, 및 주석-안티몬계 합금 중 어느 하나로 선택된 재료를 포함하는 반도체 장치의 조립 방법.
  19. 제11항에 있어서,
    상기 복수의 제1 접속 부재는 금제의 돌기 전극을 포함하는 반도체 장치의 조립 방법.
  20. 제11항에 있어서,
    상기 제1 기판 상에 제2 고정층을 배치하고,
    상기 제1 기판 상에, 제2 반도체 칩을 하면에 갖는 제2 기판을 대향시키고, 상기 제2 고정층에 의해 상기 제1 기판과 상기 제2 반도체 칩을 고정하며,
    상기 제1 기판과 상기 제2 기판 사이에, 상기 제1 기판과 상기 제2 기판을 전기적으로 접속하는 복수의 제2 접속 부재를 배치하고, 상기 제2 고정층이 상기 복수의 제2 접속 부재의 상호 위치 어긋남을 제어하며,
    상기 제2 접속 부재의 주위에 제2 기판 밀봉 수지층을 배치하는 반도체 장치의 조립 방법.
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