KR101101922B1 - 적층형 반도체 패키지 및 그 제조방법 - Google Patents

Abstract

본 발명은 스트레스로 인한 구조적 결함 발생을 최소화한 반도체칩, 적층형 반도체 패키지 및 그 제조방법을 위하여, 내부에 회로소자를 가지며 상호 대향된 두 면들을 연결하는 관통비어홀을 갖는 기판과, 상기 관통비어홀을 통과하여 신장된 관통비어전극과, 상기 기판의 일 면에 배치되고 상기 관통비어전극의 단부면에 연결되되 상기 관통비어전극의 단부면에 접촉하는 단부면이 상기 관통비어전극의 단부면과 일치하도록 상기 관통비어전극에 연결되는 연결단자를 구비하는, 반도체칩, 적층형 반도체 패키지 및 그 제조방법을 제공한다.

Description

적층형 반도체 패키지 및 그 제조방법{Stack-type semiconductor package and manufacturing method thereof}

본 발명은 반도체칩, 적층형 반도체 패키지 및 그 제조방법에 관한 것으로서, 더 상세하게는 스트레스로 인한 구조적 결함 발생을 최소화한 반도체칩, 적층형 반도체 패키지 및 그 제조방법에 관한 것이다.

반도체 패키지의 용량을 늘이기 위해서, 반도체칩들을 수직으로 적층한 구조, 즉 적층형 반도체 패키지가 이용되고 있다. 예컨대 적층형 반도체 패키지는 동종 반도체칩들 또는 이종 반도체칩들을 하나의 패키지로 형성하는 데에 이용될 수 있다. 이러한 적층형 반도체 패키지의 예로써, 메모리 모듈, 시스템-인-패키지(SIP: system in package), 시스템-온-패키지(SOP: system on package) 등을 들 수 있다.

이러한 적층형 반도체 패키지에 있어서, 스트레스로 인하여 반도체칩의 관통비어전극이나 관통비어전극에 연결된 연결단자 들이 손상될 수 있다는 문제점이 있다.

본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 스트레스로 인한 구조적 결함 발생을 최소화한 반도체칩, 적층형 반도체 패키지 및 그 제조방법을 제공하는 것을 목적으로 한다.

본 발명은 (a) 내부에 회로소자를 가지며 상호 대향된 두 면들을 연결하는 제1관통비어홀을 갖는 제1기판과, 상기 제1관통비어홀을 통과하여 신장된 제1관통비어전극을 포함하는 제1반도체칩을 제공하는 단계와, (b) 상기 제1기판의 일 면에 노출된 상기 제1관통비어전극에 연결단자를 연결시키되, 상기 제1관통비어전극과 상기 연결단자의 상호 접촉하는 단부면이 일치하도록 상기 연결단자를 연결시키는 단계와, (c) 내부에 회로소자를 가지며 상호 대향된 두 면들을 연결하는 제2관통비어홀을 갖는 제2기판과 상기 제2관통비어홀을 통과하여 신장된 제2관통비어전극을 포함하는 제2반도체칩을 상기 연결단자를 통해 상기 제1반도체칩과 연결하되, 상기 제2관통비어전극과 상기 연결단자의 상호 접촉하는 단부면이 일치하도록, 상기 제2기판의 일 면에 노출된 상기 제2관통비어전극을 상기 연결단자에 연결시키는 단계를 포함하는, 적층형 반도체 패키지 제조방법을 제공한다.

이러한 본 발명의 다른 특징에 의하면, 상기 (b) 단계는, (b1) 상기 제1기판의 일 면에 노출된 상기 제1관통비어전극의 단부면에, 상기 제1관통비어전극의 단부면보다 작은 단부면이 상기 제1관통비어전극의 단부면에 접촉하도록 연결단자를 배치시키는 단계와, (b2) 상기 연결단자를 리플로우시켜 상기 제1관통비어전극에 연결시키되, 상기 연결단자와 상기 제1관통비어전극의 상호 접촉하는 단부면이 일치하도록 상기 연결단자를 리플로우시키는 단계를 포함하는 것으로 할 수 있다.

본 발명의 또 다른 특징에 의하면, 상기 (b) 단계는, 상기 제1관통비어전극의 상기 제1기판 외측으로 돌출된 부분의 단면적보다 작은 단면적의 연결단자를 배치시키는 단계이며, 상기 (c) 단계는, 상기 연결단자의 단면적이 상기 제1관통비어전극의 상기 제1기판 외측으로 돌출된 부분의 단면적과 일치할 때까지 리플로우시키는 단계인 것으로 할 수 있다.

본 발명의 또 다른 특징에 의하면, 상기 (c) 단계는, (c1) 상기 제2기판의 일 면에 노출된 제2관통비어전극이 상기 연결단자에 접촉하도록 제공하는 단계와, (c2) 상기 연결단자를 리플로우시켜 상기 제2관통비어전극에 연결시키되, 상기 연결단자와 상기 제2관통비어전극의 상호 접촉하는 단부면이 일치하도록 상기 연결단자를 리플로우시키는 단계를 포함하는 것으로 할 수 있다.

본 발명의 또 다른 특징에 의하면, 상기 제1관통비어전극과 상기 제2관통비어전극은 구리를 포함하고, 상기 연결단자는 주석을 포함하는 것으로 할 수 있다.

본 발명의 또 다른 특징에 의하면, 상기 제1기판과 상기 제2기판 중 적어도 어느 하나는 두께가 60㎛ 이상인 것으로 할 수 있다.

본 발명은 또한, 제1반도체칩과, 상기 제1반도체칩 하부에 배치된 제2반도체칩과, 상기 제1반도체칩과 상기 제2반도체칩 사이에 개재된 연결단자를 구비하고, 상기 제1반도체칩과 상기 제2반도체칩 각각은, 내부에 회로소자를 가지며 상호 대향된 두 면들을 연결하는 관통비어홀을 갖는 기판과, 상기 관통비어홀을 통과하여 신장된 관통비어전극을 포함하며, 상기 연결단자는 상기 제1반도체칩의 관통비어전극과 상기 제2반도체칩의 관통비어전극을 연결하되, 상기 연결단자와 상기 제1반도체칩의 관통비어전극의 상호 접촉하는 단부면들이 상호 일치하거나, 상기 연결단자와 상기 제2반도체칩의 관통비어전극의 상호 접촉하는 단부면들이 상호 일치하는, 적층형 반도체 패키지를 제공한다.

이러한 본 발명의 다른 특징에 의하면, 상기 연결단자와 상기 제1반도체칩의 관통비어전극의 상호 접촉하는 단부면들이 상호 일치하고, 상기 연결단자와 상기 제2반도체칩의 관통비어전극의 상호 접촉하는 단부면들이 상호 일치하는 것으로 할 수 있다.

본 발명의 또 다른 특징에 의하면, 상기 연결단자의 단면적, 상기 제1반도체칩의 관통비어전극의 기판 외측으로 돌출된 부분의 단면적 및 상기 제2반도체칩의 관통비어전극의 기판 외측으로 돌출된 부분의 단면적이 일치하는 것으로 할 수 있다.

본 발명의 또 다른 특징에 의하면, 상기 제1반도체칩과 상기 제2반도체칩의 관통비어전극은 구리를 포함하고, 상기 연결단자는 주석을 포함하는 것으로 할 수 있다.

본 발명의 또 다른 특징에 의하면, 상기 제1반도체칩의 기판과 관통비어전극 사이와 상기 제2반도체칩의 기판과 관통비어전극 사이에 각각 개재된 분리절연층을 더 구비하는 것으로 할 수 있다.

본 발명의 또 다른 특징에 의하면, 상기 제1반도체칩의 기판과 상기 제2반도체칩의 기판 중 적어도 어느 하나의 두께는 60㎛ 이상인 것으로 할 수 있다.

본 발명은 또한, 내부에 회로소자를 가지며 상호 대향된 두 면들을 연결하는 관통비어홀을 갖는 기판과, 상기 관통비어홀을 통과하여 신장된 관통비어전극과, 상기 기판의 일 면에 배치되고 상기 관통비어전극의 단부면에 연결되되 상기 관통비어전극의 단부면에 접촉하는 단부면이 상기 관통비어전극의 단부면과 일치하도록 상기 관통비어전극에 연결되는 연결단자를 구비하는, 반도체칩을 제공한다.

이러한 본 발명의 다른 특징에 의하면, 상기 연결단자의 단면적과, 상기 관통비어전극의 상기 기판 외측으로 돌출된 부분의 단면적이 일치하는 것으로 할 수 있다.

본 발명의 또 다른 특징에 의하면, 상기 관통비어전극은 구리를 포함하고, 상기 연결단자는 주석을 포함하는 것으로 할 수 있다.

본 발명의 또 다른 특징에 의하면, 상기 기판과 상기 관통비어전극 사이에 개재된 분리절연층을 더 구비하는 것으로 할 수 있다.

본 발명의 또 다른 특징에 의하면, 상기 기판의 두께는 60㎛ 이상인 것으로 할 수 있다.

상기한 바와 같이 이루어진 본 발명의 반도체칩, 적층형 반도체 패키지 및 그 제조방법에 따르면, 스트레스로 인한 구조적 결함 발생을 최소화한 반도체칩, 적층형 반도체 패키지 및 그 제조방법을 구현할 수 있다.

도 1 내지 도 5는 본 발명의 일 실시예에 따른 적층형 반도체 패키지 제조방법을 개략적으로 도시하는 단면도들이다.
도 6은 본 발명의 다른 일 실시예에 따른 적층형 반도체 패키지의 일부를 개략적으로 도시하는 개념도이다.
도 7은 도 6의 적층형 반도체 패키지에서 구조를 변화시키며 측정한 스트레스를 개략적으로 나타내는 그래프이다.
도 8 내지 도 13은 반도체칩의 기판 두께를 변화시키며 측정한 비틀림 정도를 개략적으로 나타내는 그래프들이다.
도 14는 도 8 내지 도 13의 그래프를 이용하여 반도체칩 기판 두께 변화에 따른 곡률을 개략적으로 나타내는 그래프이다.
도 15는 본 발명의 또 다른 일 실시예에 따른 적층형 반도체 패키지를 개략적으로 도시하는 단면도이다.

이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있는 것으로, 이하의 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한 설명의 편의를 위하여 도면에서는 구성 요소들이 그 크기가 과장 또는 축소될 수 있다.

도 1 내지 도 5는 본 발명의 일 실시예에 따른 적층형 반도체 패키지 제조방법을 개략적으로 도시하는 단면도들이다.

본 실시예에 따른 적층형 반도체 패키지 제조방법에 따르면, 먼저 제1반도체칩(10)을 제공한다. 제1반도체칩(10) 제공에 앞서 제1반도체칩(10) 제조가 선행될 수 있음은 물론이다. 이에 대해 간략히 설명하면, 메모리 소자, 로직 소자 등과 같은 능동 회로를 구성하는 회로 소자(circuit device)를 갖는 제1기판(11)을 준비한다. 제1기판(11)은 반도체 웨이퍼로 제조될 수 있다. 이 경우 제1기판(11)은 IV족 반도체 웨이퍼 또는 III-V족 화합물 반도체 웨이퍼를 포함할 수 있다. 선택적으로, 제1기판(11)은 반도체 웨이퍼의 뒷면을 소정 두께만큼 연마하여 제공될 수 있다.

그 후, 도 1에 도시된 것과 같이 제1기판(11)의 상호 대향된 두 면들(11a, 11b)을 연결하는 관통비어홀(13)을 형성한다. 관통비어홀(13)은 제1기판(11)의 상호 대향된 두 면들(11a, 11b)에 수직일 수도 있고 기울어진 것일 수도 있다. 관통비어홀(13)은 그 식각 방법에 따라서 다양한 형상을 가질 수 있다. 예컨대 관통비어홀(13)은 수직으로 일정한 직경을 갖도록 형성될 수 있다. 다른 예로, 관통비어홀(13)은 높이에 따라서 그 직경이 달라지는 테이퍼 형상을 가질 수도 있다. 물론 제1기판(11)에는 도전성 패드(미도시) 등이 형성되어 있을 수 있다.

이후, 관통비어홀(13)을 통과하여 신장된 제1관통비어전극(15)을 형성한다. 물론 제1관통비어전극(15)의 형성 전 관통비어홀(13) 내측면에 분리절연층(미도시)을 형성하여, 결과적으로 제1기판(11)과 제1관통비어전극(15) 사이에 분리절연층이 개재되도록 할 수도 있다. 분리절연층은 관통비어홀을 통해 노출된 제1기판의 표면을 선택적으로 열 산화하여 형성할 수 있다. 물론 그 외에도 화학기상증착(CVD: chemical vapor deposition)법을 이용하여 형성할 수도 있다. 분리절연층은 산화층, 질화층 또는 그 적층구조를 포함할 수 있다.

제1관통비어전극(15)은, 구리 등을 포함할 수 있으며, 제1기판(11)에 포함된 도전성 패드 등과 전기적으로 연결될 수 있다. 이에 따라, 제1관통비어전극(15)은 제1기판(11) 내의 회로소자와 전기적으로 연결될 수 있다. 또한 도 2 등에서는 제1관통비어전극(15)이 일체(一體)로 되어 있는 것으로 도시하고 있으나 이는 도시의 편의를 위해 그와 같이 도시한 것일 뿐, 실제로는 복수개의 구성요소들을 포함하는 것일 수도 있다. 예컨대 제1관통비어전극(15)은, 관통비어홀(13)을 채우되 제1기판(11) 외측으로 돌출되지 않은 부분에만 존재하는 관통비어전극본체와, 제1기판(11) 외측으로 돌출된 관통비어전극범프를 포함하는 것일 수도 있다. 이 경우, 관통비어전극본체와 관통비어전극범프는 동시에 형성될 수도 있고 이와 달리 순차로 형성될 수도 있다. 나아가, 관통비어전극본체와 관통비어전극범프 사이에는 예컨대 티타늄(Ti), 코발트(Co), 탄탈륨(Ta), TiN 및 TaN에서 선택된 하나 또는 둘 이상의 적층 구조를 갖는 배리어층 등과 같은 별도의 도전층이 개재될 수도 있는 다양한 변형이 가능함은 물론이다. 경우에 따라서는 관통비어전극범프가 존재하지 않고 관통비어전극본체만을 갖는 관통비어전극을 상정할 수도 있다.

나아가 제1관통비어전극(15)과 분리절연층(미도시) 사이에는 제1관통비어전극(15)이 포함하는 금속물질이 기판(11)으로 확산되는 것을 방지하기 위한 배리어층이 존재할 수도 있다. 이러한 배리어층은 스퍼터(sputter)법 또는 화학기상증착(CVD)법을 이용하여 형성할 수 있다. 제1관통비어전극(15)은 스퍼터법 및/또는 도금(plating)법을 이용하여 형성할 수 있다. 예컨대 구리를 포함하는 제1관통비어전극(15)은 전형적으로 도금법을 이용하여 형성할 수 있다. 도금법을 이용하여 제1관통비어전극(15)을 형성하는 경우, 제1관통비어전극(15) 내 보이드(void) 형성을 억제하기 위해서 도금 조건이 조절될 수 있다. 예컨대, 전기 도금 시 전류값이 약 0.2 ㎛/분(minute)인 경우 보이드 없이 관통비어홀(13) 내부를 채울 수 있다.

제1기판(11)은 경우에 따라서는 패시베이션층(미도시)을 포함하는 것일 수도 있다. 패시베이션층은 적절한 절연물, 예컨대, 산화층(oxide layer), 질화층(nitride layer) 및 산화질화층(oxynitride layer)에서 선택된 하나 또는 둘 이 상의 적층 구조를 포함할 수 있다. 또한, 패시베이션층 위에 다른 절연층, 예컨대 폴리이미드층(polyimide layer)이 적층될 수도 있다.

이와 같은 제1반도체칩(10)을 제공한 후, 도 3에 도시된 것과 같이, 제1기판(11)의 일 면(11a)에 노출된 제1관통비어전극(15)의 단부면에 연결단자(30)를 배치시킨다. 연결단자(30)는 솔더 물질, 예컨대 주석 또는 주석합금을 포함할 수 있다. 이때, 제1관통비어전극(15)의 단부면보다 작은 연결단자(30)의 단부면이 제1관통비어전극(15)의 단부면에 접촉하도록 연결단자(30)를 배치시킨다. 도 3에서는 연결단자(30)의 단부면의 크기(30r)가 제1관통비어전극(15)의 단부면의 크기(15r)보다 작은 것을 도시하고 있다. 여기서 연결단자(30)의 단부면과 제1관통비어전극(15)의 단부면은 원형일 수도 있고 직사각형이나 정사각형일 수도 있으며, 물론 그 외의 다양한 형태일 수도 있다. 도 3에서는 마치 원형인 것과 같이 도시하여 단부면의 크기를 참조번호 '30r'이나 '15r'이라고 하여 반경이나 직경을 나타내는 것과 같이 나타내었으나, 이는 편의상 그와 같이 도시한 것일 뿐 본 발명이 이에 한정되지 않음은 물론이다.

이후, 연결단자(30)를 리플로우(reflow)시켜 연결단자(30)를 제1관통비어전극(15)에 연결시킨다. 이때, 연결단자(30)와 제1관통비어전극(15)의 상호 접촉하는 단부면이 일치하도록 연결단자(30)를 리플로우시킨다. 도 4에서는 리플로우 후 연결단자(30)의 크기(30r)와 제1관통비어전극(15)의 크기(15r)가 동일하게 된 것을 도시하고 있다. 물론 도 3과 도 4에 도시된 것과 같이 리플로우 과정에서 연결단자(30)의 높이가 살짝 변할 수도 있다. 또한 도 4에서는 리플로우 후, 연결단자(30)의 제1관통비어전극(15) 방향의 단부면과 이에 대향하는 단부면이 동일한 사이즈인 것으로 도시하고 있으나 본 발명이 이에 한정되는 것은 아니다. 즉, 연결단자(30)의 단면도가 도 4에서와 같이 직사각형일 수도 있고, 윗변의 길이가 아랫변의 길이보자 짧은 사다리꼴 형상일 수도 있는 등 다양한 형태일 수 있다.

한편, 리플로우 단계에서 연결단자(30)의 단면적 변화를 최소화하는 경우, 연결단자(30)의 단면적과 제1관통비어전극(15)의 단면적을 최초부터 일치하게 제공할 수도 있다.

이어, 도 5에 도시된 것과 같이 제2반도체칩(20)을 제공한다. 제2반도체칩(20) 역시 제1반도체칩(10)과 유사하게, 내부에 회로소자를 가지며 상호 대향된 두 면들(21a, 21b)을 연결하는 제2관통비어홀을 갖는 제2기판(21)과, 제2관통비어홀을 통과하여 신장된 제2관통비어전극(25)을 포함할 수 있다. 이때, 제2기판(21)의 일 면(21b)에 노출된 제2관통비어전극(25)이 연결단자(30)에 접촉하도록 한다. 물론 제2반도체칩(20)은 제1반도체칩(10)과는 상이한 다른 제품일 수도 있다. 예컨대 제1반도체칩(10)과 제2반도체칩(20) 중 어느 하나는 로직 제품이고 다른 하나는 메모리 제품일 수도 있다. 이러한 적층형 반도체 패키지는 시스템-인-패키지(SIP) 구조 또는 시스템-온-패키지(SOP) 구조를 형성할 수 있다.

그 후, 연결단자(30)를 리플로우시켜 제2관통비어전극(25)에 연결시키되, 연결단자(30)와 제2관통비어전극(25)의 접촉하는 단부면이 일치하도록 연결단자(30)를 리플로우시킨다. 전술한 바와 같이 연결단자(30)의 단면도가 도 4에서와 같이 직사각형일 수도 있고, 윗변의 길이가 아랫변의 길이보자 짧은 사다리꼴 형상일 수도 있는 등 다양한 형태일 수 있다. 후자의 경우, 제2반도체칩(20)을 제공한 후 연결단자(30)를 리플로우시키기 전, 연결단자(30)의 제2관통비어전극(25) 방향의 단부면이 제2관통비어전극(25)의 연결단자(30) 방향의 단부면보다 작을 수 있다. 그러나 제2반도체칩(20)을 제공한 후 연결단자(30)를 리플로우시킴으로써, 연결단자(30)와 제2관통비어전극(25)의 접촉하는 단부면이 일치하도록 할 수 있다.

이와 같은 본 실시예에 따른 적층형 반도체 패키지 제조방법에 따라 제조된 적층형 반도체 패키지의 경우, 스트레스로 인한 구조적 결함 발생을 최소화할 수 있다. 본 실시예에 따른 적층형 반도체 패키지 제조방법에 따라 제조된, 본 발명의 다른 일 실시예에 따른 적층형 반도체 패키지의 일부를 개략적으로 도시하는 개념도인 도 6을 참조하여 설명한다.

도 6을 참조하면, 제1반도체칩의 제1관통비어전극(15)과 제2반도체칩의 제2관통비어전극(25)이 연결단자(30)를 통해 연결되어 있다. 제1관통비어전극(15)은 인쇄회로기판 연결단자(30')를 통해 인쇄회로기판범프(55)에 연결되어 인쇄회로기판(50)에 전기적으로 연결되어 있다. 여기서 연결단자(30)와 제1반도체칩의 제1관통비어전극(15)의 상호 접촉하는 단부면들이 상호 일치하고, 연결단자(50)와 제2관통비어전극(25)의 상호 접촉하는 단부면들이 상호 일치하는 것으로 도시되어 있다. 이와 같이 연결단자(30)와 제1반도체칩의 제1관통비어전극(15)의 상호 접촉하는 단부면들이 상호 일치하고, 연결단자(30)와 제2관통비어전극(25)의 상호 접촉하는 단부면들이 상호 일치할 시, 제1기판(11)과 제2기판(21) 사이의 스트레스가 최소화되어, 제1관통비어전극(15), 제2관통비어전극(25) 또는 연결단자(30)의 스트레스로 인한 손상을 최소화할 수 있다.

구체적으로 설명하면, 연결단자(30)의 크기와 관통비어전극들(15, 25)의 크기와의 차이를 달리하면서 제1기판(11)과 제2기판(21) 사이의 스트레스를 측정하였는바, 도 7은 이와 같은 결과를 나타내는 그래프이다. 연결단자(30)의 크기와 관통비어전극들(15, 25)의 크기와의 차이라 함은, 예컨대 최종 완성된 적층형 반도체 패키지의 일부가 도 3에 도시된 것과 같은 상황이라면 연결단자(30)의 관통비어전극(15) 방향 단부면의 크기(30r)와 관통비어전극(15)의 연결단자(30) 방향의 단부면의 크기(15r)의 차이라고 할 수 있다.

도 7의 그래프에 명확하게 나타난 바와 같이 크기의 차이가 클수록 스트레스가 커지는 것을 알 수 있다. 따라서 도 5 및/또는 도 6에 도시된 것과 같이 연결단자(30)와 제1반도체칩의 제1관통비어전극(15)의 상호 접촉하는 단부면들을 상호 일치시키고, 연결단자(30)와 제2관통비어전극(25)의 상호 접촉하는 단부면들을 상호 일치시킴으로써, 스트레스에 의한 손상을 최소화환 적층형 반도체 패키지를 제조 및/또는 구현할 수 있다. 물론 연결단자(30)와 제1관통비어전극(15)의 상호 접촉하는 단부면들을 상호 일치시키고, 연결단자(30)와 제2관통비어전극(25)의 상호 접촉하는 단부면들을 상호 일치시키는 것이 가장 바람직할 수 있으나, 연결단자(30)와 제1관통비어전극(15)의 상호 접촉하는 단부면들과 연결단자(30)와 제2관통비어전극(25)의 상호 접촉하는 단부면들 중 어느 하나만을 상호 일치시키는 경우에도 기존의 경우보다 스트레스를 획기적으로 저감할 수 있음은 물론이다.

한편, 전술한 실시예에 따른 적층형 반도체 패키지 제조방법에 있어서, 도 3에 도시된 것과 같이 연결단자(30)를 제1관통비어전극(15)의 단부면에 배치시킬 시, 제1관통비어전극(15)의 제1기판(11) 외측으로 돌출된 부분의 단면적보다 작은 단면적의 연결단자(30)를 배치시키고, 그 후 연결단자(30)를 리플로우시킬 시, 연결단자(30)의 단면적이 제1관통비어전극(15)의 제1기판(11) 외측으로 돌출된 부분의 단면적과 일치할 때까지 리플로우시키는 것일 수 있다. 연결단자(30)와 제2관통비어전극(25)과의 관계 역시 마찬가지이다.

이와 같이 전술한 실시예에 따른 적층형 반도체 패키지 제조방법에서나 본 실시예에 따른 적층형 반도체 패키지에서, 연결단자(30)의 단면적, 제1반도체칩(10)의 제1관통비어전극(15)의 제1기판(11) 외측으로 돌출된 부분의 단면적 및 제2반도체칩(20)의 관통비어전극(25)의 제2기판(21) 외측으로 돌출된 부분의 단면적이 일치하도록 함으로써, 제1기판(11)과 제2기판(21) 사이의 스트레스를 줄여 적층형 반도체 패키지의 손상을 획기적으로 저감할 수 있다.

한편, 전술한 실시예에 따른 적층형 반도체 패키지 제조방법이나 본 실시예에 따른 적층형 반도체 패키지에서의 제1기판(11)과 제2기판(21) 중 적어도 어느 하나는 두께가 60㎛ 이상이 되도록 할 수 있다. 적층형 반도체 패키지에서 기판들 사이에서 발생하는 스트레스는 전술한 것과 같은 연결단자(30)와 관통비어전극(15, 25)의 상호 마주하는 면들 사이의 크기 차이에서 발생할 수도 있고, 이와 달리 기판(11, 21)의 변형에 따라 발생할 수도 있다. 기판(11, 21)의 변형은 그 두께가 60㎛ 미만일 시 크게 발생하므로, 결과적으로 적층형 반도체 패키지에서의 제1기판(11)과 제2기판(21) 중 적어도 어느 하나는 두께가 60㎛ 이상이 되도록 함으로써 기판의 변형으로 인한 스트레스를 최소화할 수 있다. 기판의 두께가 60㎛ 이상이 되도록 할 시 기판의 변형이 최소화되는 것에 대해서는 도 8 내지 도 14를 참조하여 설명한다.

도 8 내지 도 13은 반도체칩의 기판 두께를 변화시키며 측정한 휨(warpage) 정도를 개략적으로 나타내는 그래프들이다. 도 8의 경우 기판의 두께가 11.7㎛인 경우의 변형된 프로파일이고, 도 9의 경우 기판의 두께가 19.5㎛인 경우의 변형된 프로파일이며, 도 10의 경우는 기판의 두께가 39.3㎛인 경우의 변형된 프로파일이고, 도 11은 기판의 두께가 60㎛인 경우의 변형된 프로파일이며, 도 12는 기판의 두께가 90㎛인 경우의 변형된 프로파일이고, 도 13은 기판의 두께가 600㎛인 경우의 변형된 프로파일이다. 도 14는 도 8 내지 도 13의 그래프를 이용하여 반도체칩 기판 두께 변화에 따른 곡률을 개략적으로 나타내는 그래프이다. 도 8 내지 도 14를 참조하면, 기판의 두께가 얇을 경우 변형된 프로파일이 크게 나타나는 반면, 기판의 두께가 60㎛ 이상일 시에는 곡률반경이 0.005 1/m 이하가 되어 변형이 획기적으로 줄어든 것을 확인할 수 있다. 따라서 기판의 두께를 60㎛ 이상으로 함으로써 적층형 반도체 패키지에서의 스트레스로 인한 손상을 획기적으로 저감할 수 있다.

한편, 기판(11, 21)의 두께는 500㎛ 이하로 하는 것이 바람직할 수 있다. 이는 기판(11, 21)에 레이저 드릴링, 건식식각 또는 습식식각 등의 방법을 통해 관통비어홀을 형성할 시, 기판(11, 21)의 두께가 500㎛보다 크게 되면 관통비어홀의 애스펙트비(aspect ratio)가 커지기 때문이다.

도 15는 본 발명의 또 다른 일 실시예에 따른 적층형 반도체 패키지를 개략적으로 도시하는 단면도이다. 본 실시예에 따른 적층형 반도체 패키지가 도 6 등에 도시된 전술한 실시예에 따른 적층형 반도체 패키지와 상이한 점은 연결단자(30)의 형태이다. 도 15에 도시된 것과 같이 연결단자(30)의 중앙부분에서의 단면적이 연결단자(30)의 제1관통비어전극(15) 방향의 단부면이나 제2관통비어전극(25) 방향의 단부면의 면적보다 크다 하더라도, 연결단자(30)의 단부면이 관통비어전극(15, 25)의 단부면과 일치하도록 함으로써 제1기판(11)과 제2기판(21) 사이의 스트레스를 저감할 수 있다. 이는 전술한 적층형 반도체 패키지 제조방법에서도 적용될 수 있다.

한편, 지금까지는 적층형 반도체 패키지 제조방법이나 적층형 반도체 패키지에 대해서 설명하였으나 본 발명이 이에 한정되는 것은 아니다. 즉, 본 발명의 또 다른 일 실시예에 따르면, 반도체칩이 제공될 수 있다. 본 실시예에 따른 반도체칩은, 예컨대 도 4에 도시된 것과 같은 구조를 가질 수 있다. 즉, 내부에 회로소자를 가지며 상호 대향된 두 면들(11a, 11b)을 연결하는 관통비어홀을 갖는 기판(11)과, 이 관통비어홀을 통과하여 신장된 관통비어전극(15)과, 연결단자(30)를 구비한다. 연결단자(30)는 기판(11)의 일 면(11a)에 배치되고, 관통비어전극(15)의 단부면에 연결되되, 관통비어전극(15)의 단부면에 접촉하는 연결단자(30)의 단부면이 관통비어전극(15)의 단부면과 일치한다. 구체적으로는, 연결단자(30)의 단면적과 관통비어전극(15)의 기판(11) 외측으로 돌출된 부분의 단면적이 일치하도록 할 수 있다. 이러한 반도체칩을 이용하여 적층형 반도체 패키지를 제조할 경우 스트레스로 인한 손상을 최소화할 수 있다. 여기서 관통비어전극(15)은 구리를 포함할 수 있고, 연결단자(30)는 주석을 포함할 수 있다. 물론 기판(11)과 관통비어전극(15) 사이에 개재된 분리절연층(미도시)을 더 구비할 수도 있으며, 도 8 내지 도 14를 참조하여 전술한 것과 같은 이유로 기판(11)의 두께를 60㎛ 이상으로 할 수도 있다. 이 경우에도 기판(11)의 두께를 500㎛ 이하로 하는 것이 바람직할 수 있다.

한편, 지금까지 설명한 반도체칩, 적층형 반도체 패키지 및 그 제조방법에서는 관통비어전극(15, 25)이 기판(11, 21)의 외측으로 돌출된 경우에 대해 설명하였으나 본 발명이 이에 한정되는 것은 아니다. 즉, 관통비어전극(15, 25)이 기판(11, 21)의 관통비어홀만을 채우는 것일 수도 있다. 이 경우에도 연결단자(30)의 관통비어전극(15, 25) 방향의 단부면이 관통비어전극(15, 25)의 연결단자(30) 방향의 단부면과 일치하도록 함으로써, 스트레스로 인한 손상을 최소화할 수 있다.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

10: 제1반도체칩 11: 제1기판
13: 관통비아홀 15: 제1관통비아전극
20: 제2반도체칩 21: 제2기판
23: 관통비아홀 25: 제2관통비아전극
30: 연결단자 30': 인쇄회로기판 연결단자
50: 인쇄회로기판 55: 인쇄회로기판범프

Claims (17)

1. (a) 내부에 회로소자를 가지며 상호 대향된 두 면들을 연결하는 제1관통비어홀을 갖는 제1기판과, 상기 제1관통비어홀을 통과하여 신장된 제1관통비어전극을 포함하는 제1반도체칩을 제공하는 단계;
   (b) 상기 제1기판의 일 면에 노출된 상기 제1관통비어전극에 연결단자를 연결시키되, 상기 제1관통비어전극과 상기 연결단자의 상호 접촉하는 단부면들의 단면적이 같도록 상기 연결단자를 연결시키는 단계;
   (c) 내부에 회로소자를 가지며 상호 대향된 두 면들을 연결하는 제2관통비어홀을 갖는 제2기판과 상기 제2관통비어홀을 통과하여 신장된 제2관통비어전극을 포함하는 제2반도체칩을 상기 연결단자를 통해 상기 제1반도체칩과 연결하되, 상기 제2관통비어전극과 상기 연결단자의 상호 접촉하는 단부면들의 단면적이 같도록, 상기 제2기판의 일 면에 노출된 상기 제2관통비어전극을 상기 연결단자에 연결시키는 단계;를 포함하는, 적층형 반도체 패키지 제조방법.
2. 제1항에 있어서,
   상기 (b) 단계는,
   (b1) 상기 제1기판의 일 면에 노출된 상기 제1관통비어전극의 단부면에, 상기 제1관통비어전극의 단부면보다 작은 단부면이 상기 제1관통비어전극의 단부면에 접촉하도록 연결단자를 배치시키는 단계; 및
   (b2) 상기 연결단자를 리플로우시켜 상기 제1관통비어전극에 연결시키되, 상기 연결단자와 상기 제1관통비어전극의 상호 접촉하는 단부면들의 단면적이 같도록 상기 연결단자를 리플로우시키는 단계;를 포함하는, 적층형 반도체 패키지 제조방법.
3. 제2항에 있어서,
   상기 (b) 단계는, 상기 제1관통비어전극의 상기 제1기판 외측으로 돌출된 부분의 단면적보다 작은 단면적의 연결단자를 배치시키는 단계이며,
   상기 (c) 단계는, 상기 연결단자의 단면적이 상기 제1관통비어전극의 상기 제1기판 외측으로 돌출된 부분의 단면적과 같아질 때까지 리플로우시키는 단계인, 적층형 반도체 패키지 제조방법.
4. 제1항에 있어서,
   상기 (c) 단계는,
   (c1) 상기 제2기판의 일 면에 노출된 제2관통비어전극이 상기 연결단자에 접촉하도록 제공하는 단계; 및
   (c2) 상기 연결단자를 리플로우시켜 상기 제2관통비어전극에 연결시키되, 상기 연결단자와 상기 제2관통비어전극의 상호 접촉하는 단부면들의 단면적이 같도록 상기 연결단자를 리플로우시키는 단계;를 포함하는, 적층형 반도체 패키지 제조방법.
5. 제1항 내지 제4항 중 어느 한 항에 있어서,
   상기 제1관통비어전극과 상기 제2관통비어전극은 구리를 포함하고, 상기 연결단자는 주석을 포함하는, 적층형 반도체 패키지 제조방법.
6. 제1항 내지 제4항 중 어느 한 항에 있어서,
   상기 제1기판과 상기 제2기판 중 적어도 어느 하나는 두께가 60㎛ 이상인, 적층형 반도체 패키지 제조방법.
7. 제1반도체칩;
   상기 제1반도체칩 하부에 배치된 제2반도체칩; 및
   상기 제1반도체칩과 상기 제2반도체칩 사이에 개재된 연결단자;를 구비하고,
   상기 제1반도체칩과 상기 제2반도체칩 각각은,
   내부에 회로소자를 가지며 상호 대향된 두 면들을 연결하는 관통비어홀을 갖는 기판; 및
   상기 관통비어홀을 통과하여 신장된 관통비어전극;을 포함하며,
   상기 연결단자는 상기 제1반도체칩의 관통비어전극과 상기 제2반도체칩의 관통비어전극을 연결하되, 상기 연결단자와 상기 제1반도체칩의 관통비어전극의 상호 접촉하는 단부면들의 단면적이 같고, 상기 연결단자와 상기 제2반도체칩의 관통비어전극의 상호 접촉하는 단부면들의 단면적이 같은, 적층형 반도체 패키지.
8. 삭제
9. 제7항에 있어서,
   상기 연결단자의 단면적, 상기 제1반도체칩의 관통비어전극의 기판 외측으로 돌출된 부분의 단면적 및 상기 제2반도체칩의 관통비어전극의 기판 외측으로 돌출된 부분의 단면적이 일치하는, 적층형 반도체 패키지.
10. 제7항에 있어서,
    상기 제1반도체칩과 상기 제2반도체칩의 관통비어전극은 구리를 포함하고, 상기 연결단자는 주석을 포함하는, 적층형 반도체 패키지.
11. 제7항, 제9항 및 제10항 중 어느 한 항에 있어서,
    상기 제1반도체칩의 기판과 관통비어전극 사이와 상기 제2반도체칩의 기판과 관통비어전극 사이에 각각 개재된 분리절연층을 더 구비하는, 적층형 반도체 패키지.
12. 제7항, 제9항 및 제10항 중 어느 한 항에 있어서,
    상기 제1반도체칩의 기판과 상기 제2반도체칩의 기판 중 적어도 어느 하나의 두께는 60㎛ 이상인, 적층형 반도체 패키지.
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