KR20090098071A - 적층 반도체 패키지 - Google Patents

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조범상
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Abstract

적층 반도체 패키지가 개시되어 있다. 적층 반도체 패키지는 상면에 접속 패드들이 배치되고, 상기 상면과 대향 하는 하면에 상기 접속 패드들과 전기적으로 접속된 볼 랜드들을 갖는 기판, 상기 기판상에 배치되며, 제1 단부가 상기 접속 패드들과 전기적으로 접속된 관통 전극들을 갖는 적어도 하나의 반도체 칩, 상기 각 관통 전극의 상기 제1 단부와 대향 하는 제2 단부와 전기적으로 연결된 연결 부재들 및 상기 기판 및 상기 반도체 칩을 덮고 상기 각 연결 부재들을 노출하는 몰딩 부재를 포함한다.

Description

적층 반도체 패키지{STACKED SEMICONDUCTOR PACKAGE}
본 발명은 적층 반도체 패키지에 관한 것이다.
최근 들어, 방대한 데이터를 저장 및 방대한 데이터를 단시간 내 처리하기에 적합한 반도체 칩 및 반도체 칩을 갖는 반도체 패키지가 개발되고 있다.
최근에는 데이터 저장 용량 및 데이터 처리 속도를 보다 향상시킬 뿐만 아니라 반도체 패키지의 부피를 감소시키기 위해 복수개의 반도체 칩들을 적층 및 적층 된 반도체 칩들을 관통 전극을 이용하여 전기적으로 연결한 적층 반도체 패키지가 개발되고 있다.
종래 기술에 의한 적층 반도체 패키지는 데이터 저장 용량 및 데이터 처리 속도를 향상 및 반도체 패키지의 부피를 크게 감소 시킬 수 있는 반면, 적층 반도체 패키지 상에 추가적으로 반도체 패키지를 연결하기 어려운 문제점을 갖는다.
본 발명의 하나의 목적은 데이터 저장 용량 및 데이터 처리 속도를 향상 및 반도체 패키지의 부피를 크게 감소 시킬 뿐만 아니라 추가적으로 연결하기 적합한 적층 반도체 패키지를 제공한다.
본 발명에 따른 적층 반도체 패키지는 상면에 접속 패드들이 배치되고, 상기 상면과 대향 하는 하면에 상기 접속 패드들과 전기적으로 접속된 볼 랜드들을 갖는 기판, 상기 기판상에 배치되며, 제1 단부가 상기 접속 패드들과 전기적으로 접속된 관통 전극들을 갖는 적어도 하나의 반도체 칩, 상기 각 관통 전극의 상기 제1 단부와 대향 하는 제2 단부와 전기적으로 연결된 연결 부재들 및 상기 기판 및 상기 반도체 칩을 덮고 상기 각 연결 부재들을 노출하는 몰딩 부재를 포함한다.
적층 반도체 패키지의 상기 각 연결 부재는 상기 각 관통 전극과 전기적으로 접속된 라인 형태의 도전 패턴부 및 상기 도전 패턴과 연결된 패드부를 포함한다.
적층 반도체 패키지의 상기 몰딩 부재는 상기 패드부를 노출한다.
적층 반도체 패키지의 상기 연결 부재는 솔더층, 금 도금층 및 니켈/금 도금층 중 어느 하나이다.
적층 반도체 패키지는 상기 몰딩 부재 상에 배치되며 상기 연결 부재와 접속되는 접속 부재를 갖는 추가 반도체 패키지를 더 포함한다.
적층 반도체 패키지의 상기 추가 반도체 패키지는 상기 각 연결 부재들과 대 응하는 솔더볼을 갖는 기판 및 상기 기판상에 배치된 반도체 칩을 포함하는 볼 그리드 어레이 패키지를 더 포함한다.
적층 반도체 패키지의 상기 추가 반도체 패키지는 상기 각 연결 부재들과 대응하는 리드들을 갖는 리드 프레임 및 상기 리드 프레임 상에 배치된 반도체 칩을 더 포함한다.
이상에서 상세하게 설명한 바에 의하면, 데이터 저장 용량 및 데이터 처리 속도를 향상 및 반도체 패키지의 부피를 크게 감소 시킬 뿐만 아니라 적층 반도체 패키지 상에 추가적으로 반도체 패키지를 연결할 수 있는 효과를 갖는다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 적층 반도체 패키지에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
도 1은 본 발명의 일실시예에 의한 적층 반도체 패키지를 도시한 단면도이다.
도 1을 참조하면, 적층 반도체 패키지(500)는 기판(100), 복수개의 반도체 칩(200)들, 연결 부재(300)들 및 몰딩 부재(400)를 포함한다.
기판(100)은, 예를 들어, 상면(110) 및 상면(110)과 대향 하는 하면(120)을 갖는 인쇄회로기판일 수 있다. 기판(100)의 상면(110) 상에는 접속 패드(130)들이 배치되고, 기판(100)의 하면(120) 상에는 볼 랜드(140)들이 배치된다. 본 실시예에서, 각 접속 패드(130)들은 각 볼 랜드(140)와 전기적으로 접속된다. 각 볼 랜드(140)에는 외부 기기와 전기적 접속을 위한 접속 부재(150)들 접속된다. 본 실시예에서, 접속 부재(150)들은, 예를 들어, 솔더볼 일 수 있다.
도 2는 도 1에 도시된 하부 반도체 칩을 도시한 평면도이다. 도 3은 도 1에 도시된 상부 반도체 칩을 도시한 평면도이다.
도 1을 다시 참조하면, 복수개의 반도체 칩(200)들은 적어도 하나의 하부 반도체 칩(210), 하부 반도체 칩(210) 상에 배치된 상부 반도체 칩(220) 및 접속 부재(230)를 포함한다.
도 2를 참조하면, 하부 반도체 칩(210)은, 예를 들어, 3 개가 적층 되며, 하부 반도체 칩(210)들은 각 하부 반도체 칩(210)들을 관통하는 관통 전극(212)들을 포함한다.
도 1을 다시 참조하면, 각 하부 반도체 칩(210)들의 각 관통 전극(212)들은 기판(100)의 상면(110) 상에 형성된 각 접속 패드(130)와 전기적으로 접속되고, 접속 부재(230)는 인접한 하부 반도체 칩(210)들의 마주하는 관통 전극(212)들을 전기적으로 연결한다. 이에 더하여 접속 부재(230)는 인접한 하부 반도체 칩(210)의 관통 전극(212) 및 하부 반도체 칩(210)과 마주하는 상부 반도체 칩(210)의 관통 전극(224)을 전기적으로 연결한다.
도 3을 참조하면, 상부 반도체 칩(220)은 하부 반도체 칩(210) 상에 배치된다. 상부 반도체 칩(220)은 복수개의 관통 전극(224)들을 포함한다. 상부 반도체 칩(220)의 각 관통 전극(224)들은 하부 반도체 칩(210)의 각 관통 전극(212)들과 대응하는 위치에 배치된다.
연결 부재(300)는 상부 반도체 칩(220) 상에 배치된다. 연결 부재(300)는 도전 패턴부(310) 및 패드부(320)를 포함한다.
본 실시예에서, 도전 패턴부(310)는, 평면상에서 보았을 때, 라인 형상을 갖고, 도전 패턴부(310)의 일측 단부는 상부 반도체 칩(220)의 관통 전극(224)과 전기적으로 연결된다.
패드부(320)는 도전 패턴부(310)의 일측 단부와 대향 하는 타측 단부와 전기적으로 연결된다. 패드부(320)는, 평면상에서 보았을 때, 원판 형상을 가질 수 있다. 본 실시예에서, 패드부(320)는 복수개가 상부 반도체 칩(220)의 상면 상에 매트릭스 형태로 배치될 수 있다.
본 실시예에서, 연결 부재(300)로 사용할 수 있는 물질의 예로서는 솔더층, 금 도금층 및 니켈/금 도금층을 들 수 있다.
몰딩 부재(400)는 연결 부재(300)가 배치된 상부 반도체 칩(220) 및 상부 반도체 칩(220)과 전기적으로 연결된 하부 반도체 칩(210)을 갖는 반도체 칩(200) 및 기판(100)을 몰딩한다. 본 실시예에서, 몰딩 부재(400)는, 예를 들어, 에폭시 수지와 같은 몰딩 수지를 포함할 수 있다.
본 실시예에서, 몰딩 부재(400)는 상부 반도체 칩(220) 상에 배치된 연결 부재(300)를 노출한다.
본 실시예에서, 몰딩 부재(400)에 의하여 상부 반도체 칩(220) 상에 배치된 연결 부재(300)가 외부에 노출될 경우, 연결 부재(300)를 이용하여 상부 반도체 칩(220) 및/또는 하부 반도체 칩(210)을 추가 반도체 패키지와 전기적으로 연결할 수 있다.
도 4는 도 1에 도시된 적층 반도체 패키지에 추가 반도체 패키지가 실장 된 것을 도시한 단면도이다.
도 4를 참조하면, 추가 반도체 패키지(550)는, 예를 들어, 볼 그리드 어레이 패키지일 수 있다.
구체적으로, 추가 반도체 패키지(550)는 기판(510), 반도체 칩(520), 도전성 와이어(530) 및 몰딩 부재(540)를 포함한다.
추가 반도체 패키지(550)의 기판(510)은 적층 반도체 패키지(500)와 마주하는 하면(501) 및 하면(501)과 대향 하는 상면(502)을 포함한다. 하면(501) 상에는 볼 랜드 패턴(504)이 배치되고, 상면(502) 상에는 접속 패드(502)가 배치된다.
본 실시예에서, 각 볼 랜드 패턴(504)에는 접속 부재(506)가 배치된다. 접속 부재(506)는 적층 반도체 패키지(500)의 각 연결 부재(300)와 전기적으로 접속된다.
기판(510)의 상면(502) 상에는 반도체 칩(520)이 배치된다. 반도체 칩(520)은 본딩 패드(522)를 포함하며, 본딩 패드(522)는 도전성 와이어(530)를 이용하여 기판(510)의 접속 패드(502)와 전기적으로 연결된다. 추가 반도체 패키지(550)의 기판(510), 반도체 칩(520) 및 도전성 와이어(530)는 몰딩 부재(540)에 의하여 몰딩된다.
도 5는 도 1에 도시된 적층 반도체 패키지에 도 4와 다른 종류의 추가 반도체 패키지가 실장 된 것을 도시한 단면도이다.
도 5를 참조하면, 추가 반도체 패키지(590)는, 예를 들어, 리드 프레임(560), 반도체 칩(570)들, 도전성 와이어(580) 및 몰딩 부재(585)를 포함할 수 있다.
리드 프레임(560)은 복수개의 리드(565)들을 포함하며, 각 리드(565)들은 적층 반도체 패키지(500)의 각 연결 부재(300)와 대응하는 위치에 형성된다.
반도체 칩(570)들은 리드 프레임(560)의 상면 및 하면에 각각 접착 부재를 매개로 부착된다. 본 실시예에서, 리드 프레임(560)의 상면 및 하면에는 각각 2 개의 반도체 칩(570)들이 접착 부재를 매개로 부착된다.
도전성 와이어(580)는 리드 프레임(560)에 부착된 각 반도체 칩(570)들의 본딩 패드 및 리드(565)를 전기적으로 연결한다.
몰딩 부재(585)는 리드 프레임(560), 반도체 칩(570)들 및 도전성 와이어(580)를 몰딩한다.
비록 본 실시예에서는 적층 반도체 패키지(500) 상에 도 4 및 도 5에 도시된 바와 같이 볼 그리드 어레이 패키지 또는 리드 프레임을 갖는 추가 반도체 패키지가 도시 및 설명되고 있지만, 적층 반도체 패키지(500)의 연결 부재(300)에 다양한 종류의 추가 반도체 패키지가 배치될 수 있다.
이상에서 상세하게 설명한 바에 의하면, 데이터 저장 용량 및 데이터 처리 속도를 향상 및 반도체 패키지의 부피를 크게 감소 시킬 뿐만 아니라 적층 반도체 패키지 상에 추가적으로 반도체 패키지를 연결할 수 있는 효과를 갖는다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일실시예에 의한 적층 반도체 패키지를 도시한 단면도이다.
도 2는 도 1에 도시된 하부 반도체 칩을 도시한 평면도이다.
도 3은 도 1에 도시된 상부 반도체 칩을 도시한 평면도이다.
도 4는 도 1에 도시된 적층 반도체 패키지에 추가 반도체 패키지가 실장 된 것을 도시한 단면도이다.
도 5는 도 1에 도시된 적층 반도체 패키지에 도 4와 다른 종류의 추가 반도체 패키지가 실장 된 것을 도시한 단면도이다.

Claims (7)

  1. 상면에 접속 패드들이 배치되고, 상기 상면과 대향 하는 하면에 상기 접속 패드들과 전기적으로 접속된 볼 랜드들을 갖는 기판;
    상기 기판상에 배치되며, 제1 단부가 상기 접속 패드들과 전기적으로 접속된 관통 전극들을 갖는 적어도 하나의 반도체 칩;
    상기 각 관통 전극의 상기 제1 단부와 대향 하는 제2 단부와 전기적으로 연결된 연결 부재들; 및
    상기 기판 및 상기 반도체 칩을 덮고 상기 각 연결 부재들을 노출하는 몰딩 부재를 포함하는 적층 반도체 패키지.
  2. 제1항에 있어서,
    상기 각 연결 부재는 상기 각 관통 전극과 전기적으로 접속된 라인 형태의 도전 패턴부 및 상기 도전 패턴과 연결된 패드부를 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  3. 제2항에 있어서,
    상기 몰딩 부재는 상기 패드부를 노출하는 것을 특징으로 하는 적층 반도체 패키지.
  4. 제1항에 있어서,
    상기 연결 부재는 솔더층, 금 도금층 및 니켈/금 도금층 중 어느 하나인 것을 특징으로 하는 적층 반도체 패키지.
  5. 제1항에 있어서,
    상기 몰딩 부재 상에 배치되며 상기 연결 부재와 접속되는 접속 부재를 갖는 추가 반도체 패키지를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  6. 제5항에 있어서,
    상기 추가 반도체 패키지는 상기 각 연결 부재들과 대응하는 솔더볼을 갖는 기판 및 상기 기판상에 배치된 반도체 칩을 포함하는 볼 그리드 어레이 패키지를 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  7. 제5항에 있어서,
    상기 추가 반도체 패키지는 상기 각 연결 부재들과 대응하는 리드들을 갖는 리드 프레임 및 상기 리드 프레임 상에 배치된 반도체 칩을 포함하는 것을 특징으로 하는 적층 반도체 패키지.
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* Cited by examiner, † Cited by third party
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KR101101922B1 (ko) * 2010-04-22 2012-01-02 재단법인 서울테크노파크 적층형 반도체 패키지 및 그 제조방법

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