JP6261354B2 - チップ実装構造体およびその製造方法 - Google Patents

チップ実装構造体およびその製造方法 Download PDF

Info

Publication number
JP6261354B2
JP6261354B2 JP2014012141A JP2014012141A JP6261354B2 JP 6261354 B2 JP6261354 B2 JP 6261354B2 JP 2014012141 A JP2014012141 A JP 2014012141A JP 2014012141 A JP2014012141 A JP 2014012141A JP 6261354 B2 JP6261354 B2 JP 6261354B2
Authority
JP
Japan
Prior art keywords
chip
bump
connection surface
connection
pillars
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2014012141A
Other languages
English (en)
Other versions
JP2015141917A (ja
Inventor
さつ夫 清野
さつ夫 清野
英司 大野
英司 大野
昌宏 上村
昌宏 上村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Priority to JP2014012141A priority Critical patent/JP6261354B2/ja
Priority to US14/595,687 priority patent/US9530746B2/en
Publication of JP2015141917A publication Critical patent/JP2015141917A/ja
Application granted granted Critical
Publication of JP6261354B2 publication Critical patent/JP6261354B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/095—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146—Plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/119—Methods of manufacturing bump connectors involving a specific sequence of method steps
    • H01L2224/11901—Methods of manufacturing bump connectors involving a specific sequence of method steps with repetition of the same manufacturing step
    • H01L2224/11902—Multiple masking steps
    • H01L2224/11906—Multiple masking steps with modification of the same mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401—Structure
    • H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1405—Shape
    • H01L2224/14051—Bump connectors having different shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/1705—Shape
    • H01L2224/17051—Bump connectors having different shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81194—Lateral distribution of the bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Description

本発明は、ＩＣ（ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ：集積回路）チップ（以下、単に「チップ」と云う。）の実装技術に関し、特に、フリップチップ接続におけるバンプのピッチ（間隔）を狭くしたチップ実装構造体およびその製造方法に関する。
半導体チップとそれを支持する基板とのフリップチップ接続には、例えば、半田バンプのようなバンプが使用されており、バンプは、チップ表面の接続面において、例えば、１５０μｍ〜２００μｍのピッチでアレー状に配置されている。
図１の（ａ）に、基板１０５の接続面１１０におけるバンプ１１５と、例えば、銅（Ｃｕ）ピラー（柱）のようなピラー１２０との配置を、チップ１２５およびチップ１２５側のパッド１４５が省略された上面図で概略的に示す。バンプ１１５の直径Ｄｂに対してピッチＰが取られている。
図１の（ｂ）に、基板１０５にチップ１２５をバンプ１１５でフリップチップ接続したチップ実装構造体１００を側断面図で概略的に示す。バンプ１１５は、基板１０５の接続面１１０において、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）のような金属のパッド１３０の上に設けられている。バンプ１１５およびパッド１３０は、例えば、半田マスクのような絶縁層１３５で囲まれている。ピラー１２０は、同様に、チップ１２５の接続面１４０において金属のパッド１４５の上に設けられている。基板１０５の絶縁層１３５とチップ１２５の接続面１４０と間には、アンダーフィル１５０が設けられている。ピラー１２０の高さおよびバンプ１１５の厚さは、基板１０５のパッド１３０とチップ１２５のパッド１４５との間隔がＨとなるように定められる。
チップ１２５の回路集積度が上がるのに伴い、バンプ１１５のピッチＰを狭くすることが求められている。しかし、図２に示すように、バンプ１１５は、その中央部分が膨らんでいる為に、バンプ１１５のピッチＰを狭くすると、隣のバンプ１１５と接触して電気的短絡を生じ兼ねない。
特許文献１には、半導体チップとそれを囲む樹脂体との間のリード接続において、リードの途中にある幅広のパッドが隣同士で接触しないようにそのパッドの位置を交互にずらして、リードを樹脂体上に設けた半導体装置が示されている。
特許文献２には、多層コア基板内で、グランド層を絶縁箇所で貫通し電源層に至るテーパ状のビアホール導体と、電源層を絶縁箇所で貫通しグランド層に至るテーパ状のビアホール導体とを、交互に並設するようにして、ビアホール間のピッチを狭くした多層コア基板が示されている。
特開平８−１１１４３２号公報 特開２００６−１１４７４１号公報
従来のように水平方向であるＸ−Ｙ方向の２次元的な配置だけでバンプのピッチを狭くするのでは、バンプ同士が接触して電気的短絡を生じ兼ねず、バンプのピッチをさらに狭くするのは困難である。本発明は、バンプ同士が接触することなくバンプのピッチをさらに狭くすることができるチップ実装の実現を目的とする。本発明の目的には、フリップチップ接続におけるバンプのピッチを狭くしたチップ実装構造体およびその製造方法を提供することが含まれる。
本発明により提供される１実施態様のチップ実装構造体は、チップを基板にバンプでフリップチップ接続したチップ実装構造体であり、チップの接続面または基板の接続面からのバンプの高さ位置が隣同士でバンプの厚みを超える高低差となっている。
好ましくは、チップの接続面には、フリップチップ接続する位置での１つ置きの位置にバンプの厚みよりも大きい所定高さのピラーが配置されて当該ピラーの上にバンプが設けられ、基板の接続面には、チップの接続面とは異なるフリップチップ接続する位置での１つ置きの位置に当該所定高さのピラーが配置されて当該ピラーの上にバンプが設けられていると良い。
好ましくは、チップの接続面には、フリップチップ接続する位置での１つ置きの位置にバンプの厚みよりも大きい所定高さのピラーが配置されて当該ピラーの上にバンプが設けられると共に、当該ピラーの間のフリップチップ接続する位置にもバンプが設けられ、基板の接続面には、チップの接続面とは異なるフリップチップ接続する位置での１つ置きの位置に当該所定高さのピラーが配置されていると良い。
好ましくは、チップの接続面には、フリップチップ接続する位置での１つ置きの位置にバンプの厚みよりも大きい所定高さのピラーが配置され、基板の接続面には、チップの接続面とは異なるフリップチップ接続する位置での１つ置きの位置に当該所定高さのピラーが配置されて当該ピラーの上にバンプが設けられると共に、当該ピラーの間のフリップチップ接続する位置にもバンプが設けられていると良い。
本発明により提供される１実施態様のチップ実装構造体の製造方法は、チップの接続面においてフリップチップ接続する位置での１つ置きの位置にバンプの厚みよりも大きい所定高さのピラーを形成することと、チップの接続面に形成したピラーの上にバンプを形成することと、基板の接続面においてチップの接続面とは異なるフリップチップ接続する位置での１つ置きの位置に当該所定高さのピラーを形成することと、基板の接続面に形成したピラーの上にバンプを形成することと、チップの接続面においてピラーの上に形成したバンプを、基板の接続面においてバンプを形成していないフリップチップ接続する位置で接続すると共に、基板の接続面においてピラーの上に形成したバンプを、チップの接続面においてバンプを形成していないフリップチップ接続する位置で接続することとを含む。
好ましくは、チップの接続面においてピラーを形成することとバンプを形成することは、チップの接続面に第１のレジストを付着し、ピラーを形成する位置で第１のレジストにチップの接続面まで第１の穴を開け、第１の穴にピラーを形成すると共に当該ピラーの上にバンプを形成し、第１のレジストを除去することにより行われ、基板の接続面においてピラーを形成することとバンプを形成することは、基板の接続面に第２のレジストを付着し、ピラーを形成する位置で第２のレジストに基板の接続面まで第２の穴を開け、第２の穴にピラーを形成すると共に当該ピラーの上にバンプを形成し、第２のレジストを除去することにより行われると良い。
本発明により提供される１実施態様のチップ実装構造体の製造方法は、チップの接続面においてフリップチップ接続する位置での１つ置きの位置にバンプの厚みよりも大きい所定高さのピラーを形成することと、チップの接続面において形成したピラーの上およびピラーの間のフリップチップ接続する位置にバンプを形成することと、基板の接続面においてチップの接続面とは異なるフリップチップ接続する位置での１つ置きの位置に当該所定高さのピラーを形成することと、チップの接続面においてピラーの上に形成したバンプおよびピラーの間のフリップチップ接続する位置に形成したバンプを、基板の接続面においてバンプを形成していないフリップチップ接続する位置でおよび形成したピラーにそれぞれ接続することとを含む。
好ましくは、チップの接続面においてピラーを形成することとバンプを形成することは、チップの接続面に第１のレジストを付着し、ピラーの間のフリップチップ接続する位置で第１のレジストにチップの接続面まで第１の穴を開け、第１の穴にバンプを形成し、第１のレジストの上に第２のレジストを付着し、ピラーを形成する位置で第２のレジストおよび第１のレジストにチップの接続面まで第２の穴を開け、第２の穴にピラーを形成すると共に当該ピラーの上にバンプを形成し、第１のレジストおよび第２のレジストを除去することにより行われると良い。
本発明により提供される１実施態様のチップ実装構造体の製造方法は、チップの接続面においてフリップチップ接続する位置での１つ置きの位置にバンプの厚みよりも大きい所定高さのピラーを形成することと、基板の接続面においてチップの接続面とは異なるフリップチップ接続する位置での１つ置きの位置に当該所定高さのピラーを形成することと、基板の接続面において形成したピラーの上およびピラーの間のフリップチップ接続する位置にバンプを形成することと、基板の接続面においてピラーの上に形成したバンプおよびピラーの間のフリップチップ接続する位置に形成したバンプを、チップの接続面においてバンプを形成していないフリップチップ接続する位置でおよび形成したピラーにそれぞれ接続することとを含む。
好ましくは、基板の接続面においてピラーを形成することとバンプを形成することは、基板の接続面に第１のレジストを付着し、ピラーの間のフリップチップ接続する位置で第１のレジストに基板の接続面まで第１の穴を開け、第１の穴にバンプを形成し、第１のレジストの上に第２のレジストを付着し、ピラーを形成する位置で第２のレジストおよび第１のレジストに基板の接続面まで第２の穴を開け、第２の穴にピラーを形成すると共に当該ピラーの上にバンプを形成し、第１のレジストおよび第２のレジストを除去することにより行われると良い。
本発明により、バンプのピッチをさらに狭くすることができるチップ実装が実現される。特に、そのようなチップ実装は、本発明により提供される、フリップチップ接続におけるバンプのピッチを狭くしたチップ実装構造体およびその製造方法によって達成される。
本発明では、水平方向であるＸ−Ｙ方向の２次元的な配置だけでなく垂直方向であるＺ方向の配置も考慮され、隣合うバンプが互いに同じ高さ位置にならないように交互に高さ位置を変えてバンプはＸ−Ｙ−Ｚ方向の３次元的な配置で設けられるので、バンプのピッチをさらに狭くすることができる。
（ａ）は従来のフリップチップ接続におけるバンプおよびピラーの配置を概略的に示す上面図であり、（ｂ）は従来のフリップチップ接続によるチップ実装構造体を概略的に示す側断面図である。 従来のフリップチップ接続においてバンプのピッチを狭くしたチップ実装構造体を概略的に示す側断面図である。 （ａ）は本発明の１実施形態に係るチップ実装構造体のフリップチップ接続におけるバンプおよびピラーの配置を概略的に示す上面図であり、（ｂ）は、本発明の１実施形態に係るチップ実装構造体を概略的に示す側断面図である。 本発明の１実施形態に係るチップ実装構造体の製造方法を概略的に示す側面図である。 本発明の１実施形態に係るチップ実装構造体の他の製造方法を概略的に示す側面図である。 本発明の１実施形態に係るチップ実装構造体のさらに他の製造方法を概略的に示す側面図である。 本発明の１実施形態に係るチップ実装構造体の製造方法における主な処理を概略的に示す側断面図である。 本発明の１実施形態に係るチップ実装構造体の他の製造方法における主な処理を概略的に示す側断面図である。 従来および本発明それぞれのフリップチップ接続における半田ブリッジ発生率を算出し対比して示すグラフである。 従来および本発明それぞれのフリップチップ接続における同じ半田ブリッジ発生率が算出されるときのバンプピッチを対比して概略的に示す側面図である。
以下、本発明を実施するための最良の形態を図面に基づいて詳細に説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。本発明は多くの異なる態様で実施することが可能であり、記載された実施形態の内容に限定して解釈されるべきではない。なお、実施形態の説明の全体を通じて同じ構成部分乃至構成要素には同じ番号を付している。
図３の（ａ）に、本発明の１実施形態に係るチップ実装構造体２００のフリップチップ接続におけるバンプ１１５およびピラー１２０の配置を、チップ１２５が省略された上面図で概略的に示す。図３の（ａ）では、ピラー１２０の位置にチップ１２５のパッド１４５が現れている。図３の（ａ）に示されるバンプ１１５のピッチＰは、バンプ１１５の直径Ｄｂが同じであるにも拘らず、図１の（ａ）に示されたバンプ１１５のピッチＰに比べて、狭くなっている。
図３の（ａ）の上面図では、バンプ１１５同士は接触しそうに見えるが、実際には、図３の（ｂ）にチップ実装構造体２００を側断面図で概略的に示すとおり、バンプ１１５同士は全く接触しない。図３の（ｂ）に示されるように、チップ実装構造体２００では、チップ１２５の接続面１４０または基板１０５の接続面１１０からのバンプ１１５の高さ位置が隣同士でバンプ１１５の厚みを超える高低差となっている。チップ実装構造体２００では、バンプ１１５の膨らんだ中央部分が隣のバンプ１１５の膨らんだ中央部分と接触することは起きないようになっている。
バンプ１１５の高さ位置が隣同士でバンプ１１５の厚みを超える高低差となる構造は、次のようにして達成される。例えば、チップ１２５の接続面１４０には、左から１、３、５の奇数番目のように、フリップチップ接続する位置での１つ置きの位置にバンプ１１５の厚みよりも大きい所定高さＨｐのピラー１２０が配置されてピラー１２０の上にバンプ１１５が設けられ、基板１０５の接続面１１０には、左から２、４、６の偶数番目のように、チップ１２５の接続面１４０とは異なるフリップチップ接続する位置での１つ置きの位置にその所定高さＨｐのピラー１２０が配置されてピラー１２０の上にバンプ１１５が設けられることにより達成される。
また、バンプ１１５の高さ位置が隣同士でバンプ１１５の厚みを超える高低差となる構造は、次のようにして達成される。例えば、チップ１２５の接続面１４０には、左から１、３、５の奇数番目のように、フリップチップ接続する位置での１つ置きの位置にバンプ１１５の厚みよりも大きい所定高さＨｐのピラー１２０が配置されてピラー１２０の上にバンプ１１５が設けられると共に、左から２、４、６の偶数番目のように、ピラー１２０の間のフリップチップ接続する位置にもバンプ１１５が設けられ、基板１０５の接続面１１０には、左から２、４、６の偶数番目のように、チップ１２５の接続面１４０とは異なるフリップチップ接続する位置での１つ置きの位置にその所定高さＨｐのピラー１２０が配置されることにより達成される。
さらに、バンプ１１５の高さ位置が隣同士でバンプ１１５の厚みを超える高低差となる構造は、次のようにして達成される。例えば、チップ１２５の接続面１４０には、左から１、３、５の奇数番目のように、フリップチップ接続する位置での１つ置きの位置にバンプ１１５の厚みよりも大きい所定高さＨｐのピラー１２０が配置され、基板１０５の接続面１１０には、左から２、４、６の偶数番目のように、チップ１２５の接続面１４０とは異なるフリップチップ接続する位置での１つ置きの位置にその所定高さＨｐのピラー１２０が配置されてピラー１２０の上にバンプ１１５が設けられると共に、左から１、３、５の奇数番目のように、ピラー１２０の間のフリップチップ接続する位置にもバンプ１１５が設けられることにより達成される。
図４に、本発明の１実施形態に係るチップ実装構造体２００の製造方法を側面図で概略的に示す。まず、上段の左側に示されるように、チップ１２５の接続面１４０において、前述のとおり、左から１、３、５の奇数番目のように、フリップチップ接続する位置での１つ置きの位置にバンプ１１５の厚みよりも大きい所定高さＨｐのピラー１２０を形成し、チップ１２５の接続面１４０に形成したピラー１２０の上にバンプ１１５を形成する。一方、上段の右側に示されるように、基板１０５の接続面１１０において、前述のとおり、左から２、４、６の偶数番目のように、チップ１２５の接続面１４０とは異なるフリップチップ接続する位置での１つ置きの位置にその所定高さＨｐのピラー１２０を形成し、基板１０５の接続面１１０に形成したピラー１２０の上にバンプ１１５を形成する。
そして、中段に示されるように、チップ１２５の接続面１４０においてピラー１２０の上に形成したバンプ１１５を、基板１０５の接続面１１０においてバンプ１１５を形成していないフリップチップ接続する位置で接続すると共に、基板１０５の接続面１１０においてピラー１２０の上に形成したバンプ１１５を、チップ１２５の接続面１４０においてバンプ１１５を形成していないフリップチップ接続する位置で接続すると、下段に示されるように、バンプ１１５の高さ位置が隣同士でバンプ１１５の厚みを超える高低差となっているチップ実装構造体２００が得られる。
この製造方法では、チップ１２５の接続面１４０と基板１０５の接続面１１０とにおいて、それぞれ、フリップチップ接続する位置での１つ置きの位置にピラー１２０を形成してピラー１２０の上にバンプ１１５を形成するので、バンプ１１５の形成は複雑にならず比較的容易である。しかしながら、バンプ１１５のピッチＰを狭くし過ぎると、チップ１２５の接続面１４０と基板１０５の接続面１１０との両方で所定高さＨｐのピラー１２０の上に形成されているバンプ１１５を水平方向において位置合わせするのは容易でなく、チップ１２５を基板１０５に接合するときに、チップ１２５の接続面１４０でピラー１２０の上に形成されているバンプ１１５と基板１０５の接続面１１０でピラー１２０の上に形成されているバンプ１１５とが接触して損傷する恐れがある。
図５に、本発明の１実施形態に係るチップ実装構造体２００の他の製造方法を側面図で概略的に示す。まず、上段の左側に示されるように、チップ１２５の接続面１４０において、前述のとおり、左から１、３、５の奇数番目のように、フリップチップ接続する位置での１つ置きの位置にバンプ１１５の厚みよりも大きい所定高さＨｐのピラー１２０を形成し、チップ１２５の接続面１４０において形成したピラー１２０の上およびピラー１２０の間のフリップチップ接続する位置にバンプ１１５を形成する。一方、上段の右側に示されるように、基板１０５の接続面１１０において、前述のとおり、左から２、４、６の偶数番目のように、チップ１２５の接続面１４０とは異なるフリップチップ接続する位置での１つ置きの位置にその所定高さＨｐのピラー１２０を形成する。
そして、中段に示されるように、チップ１２５の接続面１４０においてピラー１２０の上に形成したバンプ１１５およびピラー１２０の間のフリップチップ接続する位置に形成したバンプ１１５を、基板１０５の接続面１１０においてバンプ１１５を形成していないフリップチップ接続する位置でおよび形成したピラー１２０にそれぞれ接続すると、下段に示されるように、バンプ１１５の高さ位置が隣同士でバンプ１１５の厚みを超える高低差となっているチップ実装構造体２００が得られる。
この製造方法では、チップ１２５の接続面１４０において、フリップチップ接続する位置での１つ置きの位置にピラー１２０を形成してピラー１２０の上およびピラー１２０の間のフリップチップ接続する位置にバンプ１１５を形成するので、チップ１２５の接続面１４０にだけバンプ１１５が形成され、バンプ１１５を水平方向において位置合わせするのは比較的容易であり、チップ１２５を基板１０５に接合するときに、バンプ１１５同士が接触して損傷する危険性は小さく、バンプ１１５のピッチＰを狭くするのに適している。しかしながら、チップ１２５の接続面１４０にはピラー１２０の間のフリップチップ接続する位置にもバンプ１１５を形成するので、チップ１２５の接続面１４０におけるバンプ１１５の形成工程が複雑になる。
図６に、本発明の１実施形態に係るチップ実装構造体２００のさらに他の製造方法を側面図で概略的に示す。まず、上段の左側に示されるように、チップ１２５の接続面１４０において、前述のとおり、左から１、３、５の奇数番目のように、フリップチップ接続する位置での１つ置きの位置にバンプ１１５の厚みよりも大きい所定高さＨｐのピラー１２０を形成する。一方、上段の右側に示されるように、基板１０５の接続面１１０において、前述のとおり、左から２、４、６の偶数番目のように、チップ１２５の接続面１４０とは異なるフリップチップ接続する位置での１つ置きの位置にその所定高さＨｐのピラー１２０を形成し、基板１０５の接続面１１０において形成したピラー１２０の上およびピラー１２０の間のフリップチップ接続する位置にバンプ１１５を形成する。
そして、中段に示されるように、基板１０５の接続面１１０においてピラー１２０の上に形成したバンプ１１５およびピラー１２０の間のフリップチップ接続する位置に形成したバンプ１１５を、チップ１２５の接続面１４０においてバンプ１１５を形成していないフリップチップ接続する位置でおよび形成したピラー１２０にそれぞれ接続すると、下段に示されるように、バンプ１１５の高さ位置が隣同士でバンプ１１５の厚みを超える高低差となっているチップ実装構造体２００が得られる。
この製造方法でも、基板１０５の接続面１１０において、フリップチップ接続する位置での１つ置きの位置にピラー１２０を形成してピラー１２０の上およびピラー１２０の間のフリップチップ接続する位置にバンプ１１５を形成するので、基板１０５の接続面１１０にだけバンプ１１５が形成され、バンプ１１５を水平方向において位置合わせするのは比較的容易であり、チップ１２５を基板１０５に接合するときに、バンプ１１５同士が接触して損傷する危険性は小さく、バンプ１１５のピッチＰを狭くするのに適している。しかしながら、基板１０５の接続面１１０にはピラー１２０の間のフリップチップ接続する位置にもバンプ１１５を形成するので、やはり基板１０５の接続面１１０におけるバンプ１１５の形成工程が複雑になる。
図７に、本発明の１実施形態に係るチップ実装構造体２００の製造方法における主な処理を側断面図で概略的に示す。図７に示される処理は、図４に示した製造方法において行われる。（ａ）では、チップ１２５の接続面１４０にパッド１４５が設けられる。例えば、パッド１４５は、チップ１２５の接続面１４０に誘電体層を形成し、例えば、マスクを用いた露光および現像を行って、誘電体層に穴を開け、誘電体層の上および穴に導電体層を形成し、穴に形成した導電体層だけを残して誘電体層を接続面１４０から除去することにより、設けられる。（ｂ）では、チップ１２５の接続面１４０に第１のレジスト１５５が付着される。
図７において、（ｃ）では、ピラー１２０を形成する位置で、例えば、マスクを用いた露光および現像により、第１のレジスト１５５にチップ１２５の接続面１４０まで第１の穴１６０が開けられる。（ｄ）では、第１のレジスト１５５に開けられた第１の穴１６０に、例えば、銅のメッキなどにより、所定高さＨｐのピラー１２０が形成される。（ｅ）では、第１のレジスト１５５に開けられた第１の穴１６０において、さらに、例えば、半田のメッキなどにより、ピラー１２０の上にバンプ１１５が形成される。（ｆ）では、チップ１２５の接続面１４０から第１のレジスト１５５が除去され、（ｇ）では、バンプ１１５が丸みを帯びた形に整えられる。
図７では、チップ１２５の接続面１４０にピラー１２０を形成してピラー１２０の上にバンプ１１５を形成することが示されているが、同様にして、基板１０５の接続面１１０にピラー１２０を形成してピラー１２０の上にバンプ１１５を形成することが行われる。その際に、（ａ）では、基板１０５の接続面１１０にパッド１３０が設けられ、（ｂ）では、第１のレジスト１５５と同様に第２のレジストが基板１０５の接続面１１０に付着され、（ｃ）では、第１の穴１６０と同様に第２の穴が第２のレジストに基板１０５の接続面１１０まで開けられることに留意されたい。
図８に、本発明の１実施形態に係るチップ実装構造体２００の他の製造方法における主な処理を側断面図で概略的に示す。図８に示される処理は、図５に示した製造方法において行われる。（ａ）では、図７と同様に、チップ１２５の接続面１４０にパッド１４５が設けられる。（ｂ）でも、図７と同様に、チップ１２５の接続面１４０に第１のレジスト１６５が付着される。この第１のレジスト１６５にはバンプ１１５を形成するための穴が開けられるので、第１のレジスト１６５の厚さは、図７の（ｂ）の第１のレジスト１５５のように所定高さＨｐのピラー１２０が形成できる程には厚くする必要は無い。（ｃ）では、バンプ１１５を形成する位置で、例えば、マスクを用いた露光および現像により、第１のレジスト１６５にチップ１２５の接続面１４０まで第１の穴１７０が開けられる。（ｄ）では、第１のレジスト１６５に開けられた第１の穴１７０に、例えば、半田のメッキなどにより、バンプ１１５が形成される。
図８において、（ｅ）では、第１のレジスト１６５の上に第２のレジスト１７５が付着される。（ｆ）では、ピラー１２０を形成する位置で、例えば、マスクを用いた露光および現像により、第２のレジスト１７５および第１のレジスト１６５にチップ１２５の接続面１４０まで第２の穴１８０が開けられる。（ｇ）では、第２のレジスト１７５および第１のレジスト１６５に開けられた第２の穴１８０に、例えば、銅のメッキなどにより、所定高さＨｐのピラー１２０が形成される。（ｈ）では、第２のレジスト１７５および第１のレジスト１６５に開けられた第２の穴１８０において、さらに、例えば、半田のメッキなどにより、ピラー１２０の上にバンプ１１５が形成される。（ｉ）では、チップ１２５の接続面１４０から第２のレジスト１７５および第１のレジスト１６５が除去され、（ｊ）では、バンプ１１５が丸みを帯びた形に整えられる。
図８では、チップ１２５の接続面１４０にピラー１２０を形成してピラー１２０の上にバンプ１１５を形成すると共に、ピラー１２０の間のフリップチップ接続する位置にバンプ１１５を形成することが示されていて、接合する相手側の基板１０５の接続面１１０において所定高さＨｐのピラー１２０を形成することは示されていないが、基板１０５の接続面１１０にピラー１２０を形成するだけであれば、図７の（ａ）から（ｄ）までと同様の処理を基板１０５の接続面１１０に行って第１のレジスト１５５を除去するだけで良いことに留意されたい。
また、図８では、チップ１２５の接続面１４０にピラー１２０を形成してピラー１２０の上にバンプ１１５を形成すると共に、ピラー１２０の間のフリップチップ接続する位置にバンプ１１５を形成することが示されているが、図６に示した製造方法においては、同様にして、基板１０５の接続面１１０にピラー１２０を形成してピラー１２０の上にバンプ１１５を形成すると共に、ピラー１２０の間のフリップチップ接続する位置にバンプ１１５を形成することが行われ、その際に、（ａ）で、基板１０５の接続面１１０にパッド１３０が設けられて、（ｂ）以降では、基板１０５の接続面１１０において同様の処理が行われることに留意されたい。
図９に、従来および本発明それぞれのフリップチップ接続における半田ブリッジ発生率をシミュレーション計算して求め対比してグラフで示す。バンプのピッチを１（基準値）とし、ピラーの直径を０．６にして、バンプの直径を０．５〜０．８（０．１刻みで）にしたときの半田ブリッジ発生率を、バンプ直径の標準偏差の値を０．０５〜０．４（０．０５刻みで）と変えて算出した。半田ブリッジ発生率を縦軸に取り、バンプ直径の標準偏差を横軸に取って、算出値をグラフに表している。従来のような水平方向であるＸ−Ｙ方向の２次元的な配置だけのフリップチップ接続では半田ブリッジ発生率は大きいが、本発明のような垂直方向であるＺ方向の配置も考慮したＸ−Ｙ−Ｚ方向の３次元的な配置のフリップチップ接続では半田ブリッジ発生率は小さく軽減されることになる。例えば、バンプの直径が０．８でありバンプ直径の標準偏差が０．４であるなら、半田ブリッジ発生率は、従来のフリップチップ接続では約２４％となるが、本発明のフリップチップ接続では約１３％となり、半分近くまで軽減されることになる。
図１０に、従来および本発明それぞれのフリップチップ接続における同じ半田ブリッジ発生率が算出されるときのバンプピッチを対比して側面図で概略的に示す。図９ではバンプのピッチを一定にして従来および本発明それぞれのフリップチップ接続における半田ブリッジ発生率を算出したが、逆に半田ブリッジ発生率は同じで一定であるとすると、従来および本発明それぞれのフリップチップ接続でバンプのピッチがどれくらい狭くなるのかを調べた。図１０の左側の従来のフリップチップ接続では、バンプとバンプの間で間隔Ｓを取る必要があるが、例えば、バンプのピッチＰが１．０、バンプの直径Ｄｂが０．７、バンプ直径の標準偏差が０．１０９１、ピラーの直径Ｄｐが０．６、バンプの総数が２００であるとしたモジュールの場合に、モジュール１個当たりの半田ブリッジ発生率は１．０％になる。
一方、図１０の右側の本発明のフリップチップ接続では、バンプとピラーの間で間隔Ｓを取れば良くて、バンプのピッチＰだけを０．８７１にして、その他は同じにする、即ち、バンプの直径Ｄｂが０．７、バンプ直径の標準偏差が０．１０９１、ピラーの直径Ｄｐが０．６、バンプの総数が２００であるとしたモジュールの場合に、モジュール１個当たりの半田ブリッジ発生率は１．０％になる。従って、半田ブリッジ発生率が１．０％と同じであっても、本発明のフリップチップ接続では、バンプのピッチＰが、１．０から０．８７１になるので、約１３％くらいは狭くできることになる。チップ１２５および基板１０５の接続面の単位面積当たりのＩＯ（入出力）数に直すと、（１／０．８７１）２＝１．３１７８となり、約３２％くらいＩＯ数を増加できることになる。
以上、実施態様を用いて本発明の説明をしたが、本発明の技術的範囲は実施態様について記載した範囲には限定されない。実施態様に種々の変更又は改良を加えることが可能であり、そのような変更又は改良を加えた態様も当然に本発明の技術的範囲に含まれる。
１０５ 基板
１１５ バンプ
１２０ ピラー
１２５ チップ

Claims (2)

  1. チップの接続面においてフリップチップ接続する位置での１つ置きの位置にバンプの厚みよりも大きい所定高さのピラーを形成することと、
    前記チップの前記接続面において形成した前記ピラーの上および前記ピラーの間の前記フリップチップ接続する位置に前記バンプを形成することと、
    基板の接続面において前記チップの前記接続面とは異なる前記フリップチップ接続する位置での１つ置きの位置に前記所定高さの前記ピラーを形成することと、
    前記チップの前記接続面において前記ピラーの上に形成した前記バンプおよび前記ピラーの間の前記フリップチップ接続する位置に形成した前記バンプを、前記基板の前記接続面において前記バンプを形成していない前記フリップチップ接続する位置でおよび形成した前記ピラーにそれぞれ接続することと、
    を含み、
    前記チップの前記接続面において前記ピラーを形成することと前記バンプを形成することは、前記チップの前記接続面に第１のレジストを付着し、前記ピラーの間の前記フリップチップ接続する位置で前記第１のレジストに前記チップの前記接続面まで第１の穴を開け、当該第１の穴に前記バンプを形成し、前記第１のレジストの上に第２のレジストを付着し、前記ピラーを形成する位置で前記第２のレジストおよび前記第１のレジストに前記チップの前記接続面まで第２の穴を開け、当該第２の穴に前記ピラーを形成すると共に当該ピラーの上に前記バンプを形成し、前記第１のレジストおよび前記第２のレジストを除去することにより行われる、チップ実装構造体の製造方法。
  2. チップの接続面においてフリップチップ接続する位置での１つ置きの位置にバンプの厚みよりも大きい所定高さのピラーを形成することと、
    基板の接続面において前記チップの前記接続面とは異なる前記フリップチップ接続する位置での１つ置きの位置に前記所定高さの前記ピラーを形成することと、
    前記基板の前記接続面において形成した前記ピラーの上および前記ピラーの間の前記フリップチップ接続する位置に前記バンプを形成することと、
    前記基板の前記接続面において前記ピラーの上に形成した前記バンプおよび前記ピラーの間の前記フリップチップ接続する位置に形成した前記バンプを、前記チップの前記接続面において前記バンプを形成していない前記フリップチップ接続する位置でおよび形成した前記ピラーにそれぞれ接続することと、
    を含み、
    前記基板の前記接続面において前記ピラーを形成することと前記バンプを形成することは、前記基板の前記接続面に第１のレジストを付着し、前記ピラーの間の前記フリップチップ接続する位置で前記第１のレジストに前記基板の前記接続面まで第１の穴を開け、当該第１の穴に前記バンプを形成し、前記第１のレジストの上に第２のレジストを付着し、前記ピラーを形成する位置で前記第２のレジストおよび前記第１のレジストに前記基板の前記接続面まで第２の穴を開け、当該第２の穴に前記ピラーを形成すると共に当該ピラーの上に前記バンプを形成し、前記第１のレジストおよび前記第２のレジストを除去することにより行われる、チップ実装構造体の製造方法。
JP2014012141A 2014-01-27 2014-01-27 チップ実装構造体およびその製造方法 Expired - Fee Related JP6261354B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2014012141A JP6261354B2 (ja) 2014-01-27 2014-01-27 チップ実装構造体およびその製造方法
US14/595,687 US9530746B2 (en) 2014-01-27 2015-01-13 Chip mounting structure and manufacturing method therefor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014012141A JP6261354B2 (ja) 2014-01-27 2014-01-27 チップ実装構造体およびその製造方法

Publications (2)

Publication Number Publication Date
JP2015141917A JP2015141917A (ja) 2015-08-03
JP6261354B2 true JP6261354B2 (ja) 2018-01-17

Family

ID=53679750

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014012141A Expired - Fee Related JP6261354B2 (ja) 2014-01-27 2014-01-27 チップ実装構造体およびその製造方法

Country Status (2)

Country Link
US (1) US9530746B2 (ja)
JP (1) JP6261354B2 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI572257B (zh) * 2015-10-19 2017-02-21 欣興電子股份有限公司 柱狀結構及其製作方法
US9905527B1 (en) * 2016-12-15 2018-02-27 Micron Technology, Inc. Uniform electrochemical plating of metal onto arrays of pillars having different lateral densities and related technology
US10833036B2 (en) 2018-12-27 2020-11-10 Texas Instruments Incorporated Interconnect for electronic device
KR20210047605A (ko) 2019-10-22 2021-04-30 삼성전자주식회사 반도체 패키지
JP7249302B2 (ja) * 2020-03-19 2023-03-30 株式会社東芝 半導体装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05343407A (ja) * 1992-06-05 1993-12-24 Fujitsu Ltd 基板接続用バンプ電極
JPH08111432A (ja) 1994-10-12 1996-04-30 Fujitsu Ltd 半導体装置及びその製造方法
JP4044112B2 (ja) 1995-11-17 2008-02-06 大日本印刷株式会社 多層配線基板、多層配線基板の製造方法および電子部品パッケージ
JP4442832B2 (ja) 1999-04-13 2010-03-31 イビデン株式会社 多層プリント配線板
JP3583396B2 (ja) 2001-10-31 2004-11-04 富士通株式会社 半導体装置の製造方法、薄膜多層基板及びその製造方法
JP4022405B2 (ja) 2002-01-23 2007-12-19 イビデン株式会社 半導体チップ実装用回路基板
JP2004186629A (ja) * 2002-12-06 2004-07-02 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2004228103A (ja) 2003-01-17 2004-08-12 Ngk Spark Plug Co Ltd 配線基板
JP4551730B2 (ja) 2004-10-15 2010-09-29 イビデン株式会社 多層コア基板及びその製造方法
JP4190525B2 (ja) * 2005-08-22 2008-12-03 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
JP2011091087A (ja) * 2009-10-20 2011-05-06 Fujitsu Ltd 半導体装置とその製造方法
US8039384B2 (en) * 2010-03-09 2011-10-18 Stats Chippac, Ltd. Semiconductor device and method of forming vertically offset bond on trace interconnects on different height traces
US8492197B2 (en) * 2010-08-17 2013-07-23 Stats Chippac, Ltd. Semiconductor device and method of forming vertically offset conductive pillars over first substrate aligned to vertically offset BOT interconnect sites formed over second substrate
JP5682496B2 (ja) * 2011-07-28 2015-03-11 富士通セミコンダクター株式会社 半導体装置、マルチチップ半導体装置、デバイス、及び半導体装置の製造方法
JP2014007244A (ja) * 2012-06-22 2014-01-16 Sumitomo Electric Ind Ltd 撮像装置およびその製造方法

Also Published As

Publication number Publication date
US20150214175A1 (en) 2015-07-30
JP2015141917A (ja) 2015-08-03
US9530746B2 (en) 2016-12-27

Similar Documents

Publication Publication Date Title
US10892246B2 (en) Structures and methods for low temperature bonding using nanoparticles
US9818713B2 (en) Structures and methods for low temperature bonding using nanoparticles
TWI496259B (zh) 封裝裝置及其製造方法
US20220384377A1 (en) Semiconductor structure and method of manufacturing the same
TWI529886B (zh) 封裝體、裝置的封裝方法以及封裝層疊裝置
JP4916241B2 (ja) 半導体装置及びその製造方法
US10283434B2 (en) Electronic device, method for manufacturing the electronic device, and electronic apparatus
TW201725661A (zh) 半導體裝置與其製造方法
JP6261354B2 (ja) チップ実装構造体およびその製造方法
US20070241463A1 (en) Electrode, manufacturing method of the same, and semiconductor device having the same
KR20140036987A (ko) 금속 범프 및 그 제조 방법
JP2008294367A (ja) 半導体装置およびその製造方法
US9502364B2 (en) Semiconductor package and method of forming the same
TW201417235A (zh) 封裝結構及其製法
WO2011086613A1 (ja) 半導体装置及びその製造方法
JP6538596B2 (ja) 電子部品の製造方法及び電子部品の製造装置
KR101708535B1 (ko) 집적 회로 장치 및 그 제조방법
JP2016213238A (ja) 半導体装置および半導体装置の製造方法
US9240391B2 (en) Semiconductor device
CN113594047A (zh) 具有应力缓冲作用的微凸点芯片封装结构及其制备方法
TWI612632B (zh) 封裝結構、晶片結構及其製法
TW201633494A (zh) 堆疊式封裝及其製造方法
TWI555452B (zh) 電路板及其製造方法
KR20140114932A (ko) 복합기판을 이용한 패키지 및 그 제조방법
JP2014138017A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20161220

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20171013

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20171024

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20171102

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20171121

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20171212

R150 Certificate of patent or registration of utility model

Ref document number: 6261354

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees