JP2004186629A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】フリップチップ実装工法で実装した半導体装置において、高密度実装を可能にするため小型化で多ピン化が図れ、また放熱機能の向上をも図れる半導体装置を実現する。
【解決手段】半導体素子４の電極端子として、電極パッド１と高さの高いポスト電極３とを用いてこれらを隣り合うように配置し、また、半導体キャリア基板５の電極端子として、ポスト電極３と接続される配線電極部６と電極パッド１と接続される高さの高いポスト電極７とを用いてこれらを隣り合うように配置しているため、ポスト電極３、７の幅を電極パッド１の幅よりも小さくすることができ、これにより半導体素子４の電極端子の狭ピッチ化が可能となり、高密度実装を可能にし小型化で多ピン化が図れる。また、高さの高いポスト電極３、７を介して半導体素子４からの熱を効率よく放熱させることができる。
【選択図】 図１
【解決手段】半導体素子４の電極端子として、電極パッド１と高さの高いポスト電極３とを用いてこれらを隣り合うように配置し、また、半導体キャリア基板５の電極端子として、ポスト電極３と接続される配線電極部６と電極パッド１と接続される高さの高いポスト電極７とを用いてこれらを隣り合うように配置しているため、ポスト電極３、７の幅を電極パッド１の幅よりも小さくすることができ、これにより半導体素子４の電極端子の狭ピッチ化が可能となり、高密度実装を可能にし小型化で多ピン化が図れる。また、高さの高いポスト電極３、７を介して半導体素子４からの熱を効率よく放熱させることができる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、フリップチップ実装工法で実装した半導体装置に関するものであり、特に、移動体通信機器などのセット製品における高密度実装化を図るため、多ピンで且つ小型化が可能な半導体装置およびその製造方法に関するものである。また、半導体素子上にパッドを形成したＰＯＥ（Ｐａｄ−Ｏｎ−Ｅｌｅｍｅｎｔ）構造を有した半導体素子（ペリフェラル・エリアパッド共）を用いることにより、小型化で多ピン化が図れるだけでなく、低コスト化した狭パッドピッチ接続構造をも図れる半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
益々、移動体通信機器などのセット製品における高機能化や高密度実装化が要求されている中、従来の半導体装置では半導体素子サイズを大きくせずに更なる多ピン化（狭パッドピッチ化）を図るのは非常に実現困難であった。また、現在開発中の最先端技術に、素子上に電極パッドを形成したＰＯＥ構造を有した半導体素子を用いた半導体装置があり（例えば、特許文献１参照）、この半導体装置の狭パッドピッチ化（８０μｍ以下）についても同様に実現化が困難であった。
【０００３】
以下、図面を参照して従来の半導体装置の構造を説明する。従来、図９に示すような半導体装置や、図１０に示すような半導体装置がある。図９と図１０はそれぞれの半導体装置の断面図である。
【０００４】
図９に示す半導体装置は、表面の電極パッド１にＡｕ等のバンプ２が形成された半導体素子４が、その主面側を下にして、支持体であるセラミックを絶縁基体とした多層回路基板よりなる半導体キャリア基板５に接続されている。半導体素子４上に形成されたバンプ２と半導体キャリア基板５上の複数の配線電極部６とが半田または導電性接着剤８により接合されている。そして、接合された半導体素子４と半導体キャリア基板５との隙間には、エポキシ系の液状封止樹脂９が充填されて硬化されている。
【０００５】
次に、図１０に示す半導体装置は、電極パッド１にＡｕ等のバンプ２が形成された半導体素子４が、その主面側を下にして、支持体であるセラミックを絶縁基体とした多層回路基板よりなる半導体キャリア基板５に接続されている。半導体素子４上に形成されたバンプ２と半導体キャリア基板５上の複数の配線電極部６とが半田または導電性接着剤を介さずダイレクトにボンディング接合されている。そして、半導体素子４と半導体キャリア基板５との隙間は、シール状のエポキシ系封止樹脂１２で充填されている。
【０００６】
なお、図９と図１０に示す半導体キャリア基板５は、その裏面に外部端子１０を有し、配線電極部６と外部端子１０とは半導体キャリア基板５内に形成されたビア１１により内部接続されているものである。
【０００７】
以上これら従来の半導体装置の製造方法は、個片化された半導体キャリア基板５を用いた個別生産システムで生産されており、インターポーザである半導体キャリア基板５は、必ず半導体素子４より大きくなってしまう構造にあった。
【０００８】
【特許文献１】
特開平８−７８４７４号公報
【０００９】
【発明が解決しようとする課題】
しかしながら、上記従来の半導体装置の構造では、半導体装置の更なる高機能化に対応してゆくため、半導体素子の電極パッド数を増加させると、半導体素子サイズがそれに伴い大きくなり、半導体装置の小型化が図れなくなるという技術的な課題があった。また、半導体装置の大型化を阻止するために、従来の半導体装置の構造で狭パッドピッチ化を試みると、図９の場合、隣接する電極部に半田または導電性接着剤８が接触しショート不良が発生するという致命的な問題があり、図１０の場合、半導体素子４を半導体キャリア基板５上に実装する際、熱圧着による実装位置ずれによりショート不良が発生するという致命的な問題があった。また、電極パッド１自体の配置もあるため、狭パッドピッチ化が困難であった。従って、半導体素子を大きくさせずに、多ピン化が図れる半導体装置を可能にするためには、更なる狭パッドピッチ接続の新たな手段が必要不可欠であった。
【００１０】
また、従来技術における半導体装置については、樹脂注入やフィレット形成を個片単位で製造を実施せざる得ないため、半導体素子４の寸法より大きいインターポーザである半導体キャリア基板５が必用不可欠な状況であった。これにより、益々携帯用移動体通信製品の小型・薄型・高機能化が進む中で、半導体装置に特に要求されている半導体装置の小型化・多ピン化（高密度実装）の実現が困難であり、また高い信頼性を確保し、且つ低コストでスピーディに生産性を向上させることも必要不可欠であった。
【００１１】
更に、高機能化した半導体装置において必要とされる放熱構造が不備であり、発熱体である半導体素子の熱破壊が製品レベルで発生し致命的な品質問題に至っている。
【００１２】
本発明は、上記従来の課題を解決するもので、ＰＯＥ構造を有するエリアパッド構造にも適用可能（低コスト化）で、且つ高密度実装を可能にする小型化で多ピン化が図れ、また、発熱する半導体素子からの放熱機能の向上をも図ることができる半導体装置およびその製造方法を提供することを目的とするものである。さらには、生産性を向上できる半導体装置の製造方法を提供することを目的とするものである。
【００１３】
【課題を解決するための手段】
本発明の請求項１記載の半導体装置は、表面に電極パッドと第１のポスト電極とが隣り合うようにそれぞれ複数配置されて電極パッド上に第１のバンプが形成され、第１のポスト電極の高さを電極パッドと第１のバンプを合わせた高さよりも高くした半導体素子と、表面に第１のポスト電極と対応する配線電極部と電極パッドと対応する第２のポスト電極とが隣り合うようにそれぞれ複数配置されて配線電極部上に第２のバンプが形成され、第２のポスト電極の高さを配線電極部と第２のバンプを合わせた高さよりも高くした半導体キャリア基板とを備え、半導体素子と半導体キャリア基板のそれぞれの表面を対向させ、対応する半導体素子の電極パッド上の第１のバンプと半導体キャリア基板の第２のポスト電極との間および半導体素子の第１のポスト電極と半導体キャリア基板の配線電極部上の第２のバンプとの間を半田または導電性接着剤を介して接続し、かつ半導体素子と半導体キャリア基板との間を封止樹脂で充填したものである。
【００１４】
この請求項１の構成によれば、半導体素子の電極端子として、電極パッドと高さの高い第１のポスト電極とを用いてこれらを隣り合うように配置し、また、半導体キャリア基板の電極端子として、第１のポスト電極と接続される配線電極部と電極パッドと接続される高さの高い第２のポスト電極とを用いてこれらを隣り合うように配置しているため、第１、第２のポスト電極の幅を電極パッドの幅よりも小さくすることができ、これにより半導体素子の電極端子の狭ピッチ化が可能となり、高密度実装を可能にし小型化で多ピン化が図れる半導体装置を実現できる。また、半導体素子に高さの高い第１及び第２のポスト電極が多数接続されていることから、発熱した半導体素子からの熱を効率よく放熱させることが可能で、放熱機能を向上することができる。
【００１５】
また、請求項２記載の半導体装置は、請求項１記載の半導体装置において、半導体キャリア基板の配線電極部上の第２のバンプと半田または導電性接着剤を介して接続される半導体素子の第１のポスト電極の最先端の表面、および半導体素子の電極パッド上の第１のバンプと半田または導電性接着剤を介して接続される半導体キャリア基板の第２のポスト電極の最先端の表面は、それぞれ接続面積が大きくなるように非平坦な面にしたことを特徴とする。
【００１６】
この請求項２の構成によれば、請求項１の効果に加え、第１および第２のポスト電極の最先端の表面を、例えば凹凸型またはのこぎり型の断面形状のような非平坦な面とすることにより、半田または導電性接着剤を介した電極パッドと第２のポスト電極との密着性および第１のポスト電極と第２のバンプとの密着性を向上することができ、電気的接続抵抗値を小さく抑え安定した電気的導通の確保および半導体素子からの熱の放熱効果をより高めることが可能となる。したがって、半導体装置の高速化・低ノイズ化にも対応が図れ、また、セット製品の熱影響による致命的な品質低下を招く放熱性不良の製品混入を防止することもできるものである。
【００１７】
また、請求項３記載の半導体装置は、請求項１または２記載の半導体装置において、半導体素子の第１のポスト電極と半田または導電性接着剤を介して接続される半導体キャリア基板の配線電極部上の第２のバンプの表面、および半導体キャリア基板の第２のポスト電極と半田または導電性接着剤を介して接続される半導体素子の電極パッド上の第１のバンプの表面は、それぞれ接続面積が大きくなるように非平坦な面にしたことを特徴とする。
【００１８】
この請求項３の構成によれば、請求項１または２の効果に加え、第１および第２のバンプの表面を、例えば凹型またはのこぎり型の断面形状のような非平坦な面とすることにより、半田または導電性接着剤を介した電極パッドと第２のポスト電極との密着性および第１のポスト電極と第２のバンプとの密着性を向上することができ、電気的接続抵抗値を小さく抑え安定した電気的導通の確保および半導体素子からの熱の放熱効果をより高めることが可能となる。したがって、半導体装置の高速化・低ノイズ化にも対応が図れ、また、セット製品の熱影響による致命的な品質低下を招く放熱性不良の製品混入を防止することもできるものである。
【００１９】
また、請求項４記載の半導体装置は、請求項１記載の半導体装置において、半田または導電性接着剤を無くし、対応する半導体素子の電極パッドと半導体キャリア基板の第２のポスト電極とを直接接続するとともに、対応する半導体素子の第１のポスト電極と半導体キャリア基板の配線電極部とを直接接続したことを特徴とする。
【００２０】
この請求項４の構成によれば、請求項１と同様の効果が得られる。
【００２１】
また、請求項５記載の半導体装置は、請求請４記載の半導体装置において、封止樹脂は、シール状樹脂を半導体素子と半導体キャリア基板との間に挟んで加熱されることにより硬化したものであり、半導体素子の電極パッドと半導体キャリア基板の第２のポスト電極との接続および半導体素子の第１のポスト電極と半導体キャリア基板の配線電極部との接続は、加熱とともに半導体素子と半導体キャリア基板間に圧力が加えられることによりなされたことを特徴とする。
【００２２】
この請求項５の構成によれば、請求項４（請求項１）と同様の効果が得られる。
【００２３】
また、請求項６記載の半導体装置の製造方法は、表面に電極パッドと第１のポスト電極とが隣り合うようにそれぞれ複数配置された半導体素子を複数形成した半導体ウエハを準備する工程と、表面に第１のポスト電極と対応する配線電極部と電極パッドと対応する第２のポスト電極とが隣り合うようにそれぞれ複数配置された半導体キャリア基板を複数形成した半導体キャリア基板集合体を準備する工程と、半導体ウエハの各電極パッド上に第１のバンプを形成し、第１のバンプの高さを均一化する工程と、半導体ウエハの各第１のポスト電極上に半田または導電性接着剤を塗布する工程と、半導体キャリア基板集合体の各配線電極部上に第２のバンプを形成し、第２のバンプの高さを均一化する工程と、半導体キャリア基板集合体の各第２のポスト電極上に半田または導電性接着剤を塗布する工程と、半導体ウエハと半導体キャリア基板集合体を対向させて対応する半導体ウエハの電極パッド上の第１のバンプと半導体キャリア基板集合体の第２のポスト電極との間および半導体ウエハの第１のポスト電極と半導体キャリア基板集合体の配線電極部上の第２のバンプとの間を半田または導電性接着剤を介して接続するとともに、半導体ウエハと半導体キャリア基板集合体との間に液状の樹脂を充填する工程と、半田または導電性接着剤と液状の樹脂とを硬化させる工程と、半田または導電性接着剤と液状の樹脂とを硬化後に、切断することによりそれぞれ単一の半導体素子と単一の半導体キャリア基板とを有する複数の半導体装置に分割する工程とを含んでいる。
【００２４】
この請求項６の製造方法によれば、請求項１のように高密度実装を可能にする小型化で多ピン化が図れ、発熱する半導体素子からの放熱機能を向上できる半導体装置を、複数一括して製造することができ、生産性の向上、設備費・人件費の削減や短タクト化の実現が可能であり、半導体装置の低コスト化を実現できるものである。
【００２５】
また、請求項７記載の半導体装置の製造方法は、表面に電極パッドと第１のポスト電極とが隣り合うようにそれぞれ複数配置された半導体素子を複数形成した半導体ウエハを準備する工程と、表面に第１のポスト電極と対応する配線電極部と電極パッドと対応する第２のポスト電極とが隣り合うようにそれぞれ複数配置された半導体キャリア基板を複数形成した半導体キャリア基板集合体を準備する工程と、半導体ウエハの各電極パッド上に第１のバンプを形成する工程と、半導体キャリア基板集合体の各配線電極部上に第２のバンプを形成する工程と、半導体キャリア基板集合体上にシール状の樹脂を貼り付ける工程と、シール状の樹脂を貼り付けた半導体キャリア基板集合体と半導体ウエハとを位置合わせし、対応する半導体ウエハの電極パッド上の第１のバンプと半導体キャリア基板集合体の第２のポスト電極、および対応する半導体ウエハの第１のポスト電極と半導体キャリア基板集合体の配線電極部上の第２のバンプを熱圧着させると同時にシール状の樹脂を硬化させる熱圧着工程と、熱圧着工程後に、切断することによりそれぞれ単一の半導体素子と単一の半導体キャリア基板とを有する複数の半導体装置に分割する工程とを含んでいる。
【００２６】
この請求項７の製造方法によれば、請求項４のように高密度実装を可能にする小型化で多ピン化が図れ、発熱する半導体素子からの放熱機能を向上できる半導体装置を、複数一括して製造することができ、生産性の向上、設備費・人件費の削減や短タクト化の実現が可能であり、半導体装置の低コスト化を実現できるものである。
【００２７】
【発明の実施の形態】
（第１の実施形態）
まず、本発明の第１の実施形態について図面を参照しながら説明する。図１（ａ）と図１（ｂ）は、それぞれ本発明の第１の実施形態における半導体装置の例を示す断面図である。
【００２８】
図１（ａ）、図１（ｂ）に示すように、表面にＡｌ等の電極パッド１とポスト電極３とが隣り合うようにそれぞれ複数配置された半導体素子（半導体チップ）４の電極パッド１上に、高さを均一化するためレベリングを施したＡｕ等のバンプ２を形成している。ポスト電極３は、隣接する電極パッド１と電気的に接触することのない幅で、電気的導電性を有し剛性のある金属材料、例えばチタン、パラジウム、タングステン等で形成されている。
【００２９】
また、表面に配線電極部６とポスト電極７とが隣り合うようにそれぞれ複数配置された半導体キャリア基板５の配線電極部６上に、高さを均一化するためレベリングを施したＡｕ等のバンプ２を形成している。ポスト電極７は、隣接する配線電極部６と電気的に接触することのない幅で、電気的導電性を有し剛性のある金属材料、例えばセラミック材にＡｕメッキを施して形成されている。
【００３０】
そして、バンプ２が形成された半導体キャリア基板５上に、同じくバンプ２が形成された半導体素子４をフェイスダウンでフリップチップ実装し、半田または導電性接着剤８を介して電気的に接続される。この際、半導体素子４の複数のポスト電極３はそれぞれ対応する配線電極部６と電気的に接続され、複数の電極パッド１はそれぞれ対応するポスト電極７と電気的に接続される。接合された半導体素子４と半導体キャリア基板５との間には、エポキシ系の液状封止樹脂９が充填被覆されている。
【００３１】
なお、半導体キャリア基板５は、その裏面に外部端子１０を有し、配線電極部６と外部端子１０とは半導体キャリア基板５内に形成されたビア１１により、内部接続されている。同様にポスト電極７と外部端子１０とは半導体キャリア基板５内で内部接続（図示せず）されている。
【００３２】
また、半導体素子４のポスト電極３の最先端部分および半導体キャリア基板５のポスト電極７の最先端部分は、半田または導電性接着剤８を転写塗布して、バンプ２とより安定した電気的導通を確保する上で、断面が凹凸型またはのこぎり型等のように表面積を大きくした非平坦な面とするのがより好ましい（図１（ａ）、（ｂ）の例ではポスト電極３、７の最先端の表面は平坦化されている）。
【００３３】
また、半導体素子４および半導体キャリア基板５のバンプ２の先端部分は、半田または導電性接着剤８を介してポスト電極３、７との接着性の向上やより安定した電気的導通を確保する上で、断面が凹型またはのこぎり型等のように表面積を大きくした非平坦な面とするのがより好ましい（図１（ａ）、（ｂ）の例ではバンプ２の先端の表面は平坦化されている）。
【００３４】
また、狭パッドピッチ可能なフリップチップ実装を実施するため、ポスト電極３は電極パッド１上にレベリング済みバンプ２が形成された高さよりも高く形成された構造を有し、ポスト電極７は配線電極部６上にレベリング済みバンプ２が形成された高さよりも高く形成された構造を有している。この構造により、ポスト電極３、７の幅を電極パッド１の幅（＝配線電極部６の幅）よりも小さくし、電極パッド１およびポスト電極３からなる半導体素子１の電極端子の狭ピッチ化を実現できる。また、上記構造により、隣接する半田または導電性接着剤８の位置（高さ）が異なり、図１（ａ）、（ｂ）のように上下にジグザグに配置され、半田または導電性接着剤８同士の距離が長くなり接触（ショート）しないようになっている。
【００３５】
ここで図１（ａ）に示す半導体装置は、従来の個片化した生産方式で生産された場合の例であり、半導体キャリア基板５は、半導体素子４より大きい形状であり、エポキシ系液状封止樹脂９の外側には、フィレット部９ａが形成されているものである。このように従来の生産方法にも適用できるものである。
【００３６】
また図１（ｂ）に示す半導体装置は、従来の個片化した生産方式ではなく、半導体キャリア基板５と半導体素子４は同じサイズを有するシリコン密度１．０であるリアルチップサイズ型の超小型半導体装置の例である。
【００３７】
以上のように本実施形態の構成により、高機能・多ピン化した半導体素子４を用いた半導体装置の大型化を防ぎ、小型化で且つ狭ピッチ接続が可能になる。
【００３８】
また、ポスト電極３、７や、それらと接続されるバンプ２の接続面を非平坦な面とすることで接着面積が大きくなり、半田または導電性接着剤８によるポスト電極３、７とバンプ２との密着性を向上し、半導体素子４と半導体キャリア基板５との間の電気的な接続抵抗値を小さく抑えることができるため、半導体装置の高速化・低ノイズ化にも対応が図れるものである。
【００３９】
また、本実施形態では、例えば図５（ａ）中に示された、半導体素子１内の電極パッド１（及びバンプ２）とポスト電極３のレイアウト図と、半導体キャリア基板５内の配線電極部６（及びバンプ２）とポスト電極７のレイアウト図とから判るように、導電性と剛性を有したポスト電極３、７が格子状に均一に多数配置されている。このように導電性と剛性を有したポスト電極３、７が格子状に均一に多数配置されていることから、発熱した半導体素子４からの熱をユーザ基板へ効率よく放熱させることが可能で、放熱機能をかなり向上することができるため、高機能化に伴い必要となる放熱対策も図れ、次世代型半導体製品に有効である。図８に、従来例（図９）と本実施形態の半導体装置（図１（ｂ））について、それぞれ５個のサンプルを用いて放熱性能を測る、熱抵抗測定を実施した実験結果を示す。この結果は、従来例のサンプルが図１０の構成のものであっても、また本実施形態のサンプルが図１（ａ）の構成のものであっても同様である。従来例では熱抵抗値の平均データが２０．８℃／Ｗであるのに対し、本実施形態では平均データが１４．３８℃／Ｗとなり、熱抵抗値が約３０％減少し、放熱性が向上していることがわかる。
【００４０】
（第２の実施形態）
次に、本発明の第２の実施形態について図面を参照しながら説明する。図２（ａ）と図２（ｂ）は、それぞれ本発明の第２の実施形態における半導体装置の例を示す断面図である。
【００４１】
図２（ａ）、図２（ｂ）に示すように、表面にＡｌ等の電極パッド１とポスト電極３とが隣り合うようにそれぞれ複数配置された半導体素子（半導体チップ）４の電極パッド１上に、Ａｕ等のバンプ２（レベリング不要）を形成する。ポスト電極３は、隣接する電極パッド１と電気的に接触することのない幅で、電気的導電性を有し剛性のある金属材料で形成されている。
【００４２】
また、表面に配線電極部６とポスト電極７とが隣り合うようにそれぞれ複数配置された半導体キャリア基板５の配線電極部６上に、Ａｕ等のバンプ２（レベリング不要）を形成する。ポスト電極７は、隣接する配線電極部６と電気的に接触することのない幅で、ポスト電極３と同様の電気的導電性を有し剛性のある金属材料で形成されている。
【００４３】
そして、バンプ２が形成された半導体キャリア基板５上にシール状のエポキシ系封止樹脂１２（ポスト電極７が位置する部分はくりぬき済み）を貼り付け、バンプ２が形成された半導体素子４をフェイスダウンでフリップチップ実装する。この際、半導体素子４側から高温・高荷重が負荷され、パッド電極１上に形成されていたバンプ２とポスト電極７とが電気的に接続され、配線電極部６上に形成されていたバンプ２とポスト電極３とが電気的に接続される。すなわち、半導体素子４の複数のポスト電極３はそれぞれ対応する配線電極部６と電気的に接続され、複数の電極パッド１はそれぞれ対応するポスト電極７と電気的に接続される。
【００４４】
なお、半導体キャリア基板５は、その裏面に外部端子１０を有し、配線電極部６と外部端子１０とは半導体キャリア基板５内に形成されたビア１１により、内部接続されている。同様にポスト電極７と外部端子１０とは半導体キャリア基板５内で内部接続（図示せず）されている。
【００４５】
本実施形態における半導体素子４に形成されたポスト電極３および半導体キャリア基板５に形成されたポスト電極７は、導電性に優れ、且つ剛性力を有するＣｕ・タングステン等の金属材料（メッキ処理含む）等から形成されるものであり、圧着接続するプロセス時に印加される高温・高圧着荷重を負荷する工程にも十分に絶え得る材料・構造を有している。
【００４６】
また、狭パッドピッチ可能なフリップチップ実装を実施するため、ポスト電極３は電極パッド１上のバンプ２の高さよりも高く形成された構造を有し、ポスト電極７は配線電極部６上のバンプ２の高さよりも高く形成された構造を有している。この構造により、ポスト電極３、７の幅を電極パッド１の幅（＝配線電極部６の幅）よりも小さくし、電極パッド１およびポスト電極３からなる半導体素子１の電極端子の狭ピッチ化を実現できる。
【００４７】
ここで図２（ａ）に示す半導体装置は、従来の個片化した生産方式で生産された場合の例であり、半導体キャリア基板５は、半導体素子４より大きい形状である。このように従来の生産方法にも適用できるものである。
【００４８】
また図２（ｂ）に示す半導体装置は、従来の個片化した生産方式ではなく、半導体キャリア基板５と半導体素子４は同じサイズを有するシリコン密度１．０であるリアルチップサイズ型の超小型半導体装置の例である。
【００４９】
以上のように本実施形態の構成により、高機能・多ピン化した半導体素子４を用いた半導体装置の大型化を防ぎ、小型化で且つ狭ピッチ接続が可能になる。
【００５０】
また、本実施形態でも、第１の実施形態と同様、導電性と剛性を有したポスト電極３、７が格子状に均一に多数配置されており、発熱した半導体素子４からの熱をユーザ基板へ効率よく放熱させることが可能で、放熱機能をかなり向上することができるため、高機能化に伴い必要となる放熱対策も図れ、次世代型半導体製品に有効である。
【００５１】
（第３の実施形態）
次に、本発明の半導体装置の製造方法について説明する。この第３の実施形態では、第１の実施形態における図１（ｂ）に示す半導体装置の製造方法について説明する。図３〜図５は図１（ｂ）に示す半導体装置の製造方法を示す図である。
【００５２】
図３（ａ）に示すように、複数のポスト電極３及び電極パッド１が形成された半導体素子４を複数個有する半導体ウエハ４Ａを用意し、個々の半導体素子４内の各電極パッド１上にＡｕ等のバンプ２を形成する。なお、ポスト電極３は、半導体素子４を形成時に、例えば回路形成部を含むＡｌ電極部等を形成してゆき、Ａｌ電極上にチタン、パラジウム、タングステン等をスパッタリングで蒸着形成を施すことにより形成する。次に、図３（ｂ）に示すようにバンプ高さを均一にするためバンプ２を象ったレベリングツール１３等で押圧する。このとき、バンプ２先端部の表面を平坦化してもよいが、レベリングツール１３に凸型を象ることにより第１の実施の形態で述べたように断面が凹型またはのこぎり型等のように表面積を大きくした非平坦な面とするのがより好ましい。次に、図３（ｃ）に示すように、半田または導電性接着剤８が塗布された転写台１４面上に半導体ウエハ４Ａを反転させ、ポスト電極３の先端部に半田または導電性接着剤８を転写・塗布する。
【００５３】
一方、回路多層配線基板である半導体キャリア基板５側も同様、図４（ａ）に示すように、複数のポスト電極７及び配線電極部６が形成された半導体キャリア基板５を複数個有する個片化されていない半導体キャリア基板５Ａを用意し、個々の半導体キャリア基板５内の各配線電極部６上にＡｕ等のバンプ２を形成する。なお、ポスト電極７は、例えば半導体キャリア基板５の表層面の厚みをポスト電極の高さにし、ポスト電極部分が残るように切削加工を行い、Ａｕメッキでコーティングして形成加工を施す。次に、図４（ｂ）に示すようにバンプ高さを均一にするためバンプ２を象ったレベリングツール１３等で押圧する。このとき、バンプ２先端部の表面を平坦化してもよいが、第１の実施の形態で述べたように断面が凹型またはのこぎり型等のように表面積を大きくした非平坦な面とするのがより好ましい。次に、図４（ｃ）に示すように、半田または導電性接着剤８が塗布された転写台１４面上に半導体キャリア基板５Ａ（複数の半導体キャリア基板５）を反転させ、ポスト電極７の先端部に半田または導電性接着剤８を転写させる。
【００５４】
その後、図５（ａ）に示すように、ポスト電極３の先端部に半田または導電性接着剤８が転写され、また電極パッド１上にはレベリングされたバンプ２を有する面が下になるように半導体ウエハ４Ａ（複数の半導体素子４）を反転（フェイスダウン）し、ポスト電極７の先端部に半田または導電性接着剤８が転写され、配線電極部６上にレベリングされたバンプ２を有する面を上にした半導体キャリア基板５Ａ（複数の半導体キャリア基板５）上にマウントした後、半導体ウエハ４Ａと半導体キャリア基板５Ａの間にエポキシ系の液状封止樹脂９を塗布注入し、半田または導電性接着剤８とエポキシ系の液状封止樹脂９を硬化炉等で熱硬化させる。または、ポスト電極７の先端部に半田または導電性接着剤８が転写され、配線電極部６上にレベリングされたバンプ２を有する面を上にした半導体キャリア基板５Ａ（複数の半導体キャリア基板５）上に、エポキシ系の液状封止樹脂９を塗布注入させた後、電極パッド１上にレベリングされたバンプ２を有する半導体ウエハ４Ａ（複数の半導体素子４）を反転（フェイスダウン）させてマウントし、半田または導電性接着剤８とエポキシ系の液状封止樹脂９を硬化炉等で熱硬化させる。
【００５５】
そして最後に、図５（ｂ）に示すように、複数の半導体素子４を有する半導体ウエハ４Ａ側からダイシング用の認識マーク１５に従い、個々の半導体装置に分割切断する（ダイシング工程）。
【００５６】
（第４の実施形態）
次に、本発明の半導体装置の製造方法について説明する。この第４の実施形態では、第２の実施形態における図２（ｂ）に示す半導体装置の製造方法について説明する。図６〜図７は図２（ｂ）に示す半導体装置の製造方法を示す図である。
【００５７】
図６（ａ）に示すように、複数のポスト電極３及び電極パッド１が形成された半導体素子４を複数個有する半導体ウエハ４Ａを用意し、個々の半導体素子４内の各電極パッド１上にＡｕ等のバンプ２を形成する。この際、バンプ高さを均一化するレベリング工程は不要である。なお、ポスト電極３は第３の実施形態と同様にして形成できる。
【００５８】
一方、図６（ｂ）に示すように、複数のポスト電極７及び配線電極部６が形成された回路多層配線基板である半導体キャリア基板５を複数個有する個片化されていない半導体キャリア基板５Ａを用意し、個々の半導体キャリア基板５内の各配線電極部６上にＡｕ等のバンプ２を形成する。この場合もバンプ高さを均一化するレベリング工程は不要である。なお、ポスト電極７は第３の実施形態と同様にして形成できる。
【００５９】
その後、図６（ｃ）に示すように、半導体キャリア基板５Ａ上にシール状のエポキシ系樹脂１２（ポスト電極７の有る位置はくり抜き済み）を全面に位置合せ（アライメント）し、貼付ける。このとき、配線電極部６およびバンプ２の表面はシール状のエポキシ系樹脂１２で覆われる。なお、シール状のエポキシ系樹脂１２のポスト電極７部分のくり抜き部分は、ポスト電極７のサイズより若干大きめ（数十μｍ〜数百μｍ）にくり抜かれている。
【００６０】
次に、図７（ａ）に示すように、シール状のエポキシ系樹脂１２（図７（ａ）では不図示）を貼り付けた半導体キャリア基板５Ａ上に、バンプ２及びポスト電極３を有する半導体素子４の半導体ウエハ４Ａをその上面を反転させ、アライメント・マウントする。そして、半導体ウエハ４Ａの裏面側から、熱圧着ツール１６で熱と荷重を加え、対応するバンプ２とポスト電極３、７を接続するとともにシール状のエポキシ系封止樹脂１２を硬化させる。
【００６１】
そして最後に、図７（ｂ）に示すように、複数の半導体素子４を有する半導体ウエハ４Ａの裏面側にあるダイシング用の認識マーク１５に従い、個々の半導体装置に分割切断する（ダイシング工程）。
【００６２】
上記の第３、第４の実施形態によれば、半導体装置の一括生産方式により、生産性の向上だけでなく、設備費・人件費等のコストダウンを図ることができ、製品コストの低下が図れる。
【００６３】
また、シリコン密度１．０であるリアルチップサイズパッケージ（ＲＣＳＰ）、すなわち、半導体素子４と半導体キャリア基板５が同一サイズである半導体装置の実現が可能であり、超小型で狭ピッチ実装（８０μｍピッチ以下）が可能なＲＣＳＰ半導体装置を実現することができるものである。
【００６４】
上記の実施形態は、従来のペリフェラルパッド配列や千鳥パッド配列のみならず、将来的な展開において期待されるエリアパッドパッド配列に対しても適用することができるものである。
【００６５】
【発明の効果】
以上のように本発明の半導体装置によれば、半導体素子の電極端子として、電極パッドと高さの高い第１のポスト電極とを用いてこれらを隣り合うように配置し、また、半導体キャリア基板の電極端子として、第１のポスト電極と接続される配線電極部と電極パッドと接続される高さの高い第２のポスト電極とを用いてこれらを隣り合うように配置しているため、第１、第２のポスト電極の幅を電極パッドの幅よりも小さくすることができ、これにより半導体素子の電極端子の狭ピッチ化が可能となり、高密度実装を可能にし小型化で多ピン化が図れる半導体装置を実現できる。また、半導体素子に高さの高い第１及び第２のポスト電極が多数接続されていることから、発熱した半導体素子からの熱を効率よく放熱させることが可能で、放熱機能を向上することができる。
【００６６】
したがって、現状での小型半導体装置（ＣＳＰ）における量産レベルでの限界と考えられる８０μｍピッチ接続以下、従来のペリフェラル電極構造で４０μｍピッチ接続が実現できる。また、千鳥の電極配列構造やＰＯＥ構造への展開を考慮すると、更に４０μｍ以下の接続ピッチの構造を実現可能にできるものである。これにより、今後益々進展ゆくであろうセットの高機能化に向けた半導体素子の多ピン化に対する半導体装置（半導体素子サイズ）の拡大を阻止し、高機能で且つ高密度小型化した半導体装置を実現化できるものである。
【００６７】
また、本発明の半導体装置の製造方法によれば、複数の半導体素子を形成した半導体ウエハと個片化していない回路多層配線基板である半導体キャリア基板集合体とを樹脂を介して接着した後、半導体素子サイズの複数の半導体装置に分割することにより、本発明の高密度実装を可能にする小型化で多ピン化が図れ、発熱する半導体素子からの放熱機能を向上できる半導体装置を、複数一括して製造することができ、生産性の向上、設備費・人件費の削減や短タクト化の実現が可能であり、半導体装置の低コスト化を実現できるものである。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の半導体装置を示す断面図
【図２】本発明の第２の実施形態の半導体装置を示す断面図
【図３】本発明の第１の実施形態の半導体装置に関する製造方法を示す図
【図４】本発明の第１の実施形態の半導体装置に関する製造方法を示す図
【図５】本発明の第１の実施形態の半導体装置に関する製造方法を示す図
【図６】本発明の第２の実施形態の半導体装置に関する製造方法を示す図
【図７】本発明の第２の実施形態の半導体装置に関する製造方法を示す図
【図８】本発明の第１の実施形態と従来の半導体装置に関する放熱実験結果を示す図
【図９】従来の半導体装置の第１の例を示す断面図
【図１０】従来の半導体装置を第２の例を示す断面図
【符号の説明】
１ 電極パッド
２ バンプ
３ 半導体素子上にあるポスト電極
４ 半導体素子
４Ａ 複数の半導体素子を有する半導体ウエハ
５ 半導体キャリア基板
５Ａ 個片化されていない半導体キャリア基板
６ 半導体キャリア基板上に有る配線電極部
７ 半導体キャリア基板上にあるポスト電極
８ 半田または導電性接着剤
９ エポキシ系の液状封止樹脂
９ａ エポキシ系の液状封止樹脂のフィレット部
１０ 外部端子
１１ ビア
１２ シール状のエポキシ系の封止樹脂
１３ レベリングツール
１４ 半田または導電性接着剤が塗布された転写台
１５ ダイシング用の認識マーク
１６ 圧着ツール
【発明の属する技術分野】
本発明は、フリップチップ実装工法で実装した半導体装置に関するものであり、特に、移動体通信機器などのセット製品における高密度実装化を図るため、多ピンで且つ小型化が可能な半導体装置およびその製造方法に関するものである。また、半導体素子上にパッドを形成したＰＯＥ（Ｐａｄ−Ｏｎ−Ｅｌｅｍｅｎｔ）構造を有した半導体素子（ペリフェラル・エリアパッド共）を用いることにより、小型化で多ピン化が図れるだけでなく、低コスト化した狭パッドピッチ接続構造をも図れる半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
益々、移動体通信機器などのセット製品における高機能化や高密度実装化が要求されている中、従来の半導体装置では半導体素子サイズを大きくせずに更なる多ピン化（狭パッドピッチ化）を図るのは非常に実現困難であった。また、現在開発中の最先端技術に、素子上に電極パッドを形成したＰＯＥ構造を有した半導体素子を用いた半導体装置があり（例えば、特許文献１参照）、この半導体装置の狭パッドピッチ化（８０μｍ以下）についても同様に実現化が困難であった。
【０００３】
以下、図面を参照して従来の半導体装置の構造を説明する。従来、図９に示すような半導体装置や、図１０に示すような半導体装置がある。図９と図１０はそれぞれの半導体装置の断面図である。
【０００４】
図９に示す半導体装置は、表面の電極パッド１にＡｕ等のバンプ２が形成された半導体素子４が、その主面側を下にして、支持体であるセラミックを絶縁基体とした多層回路基板よりなる半導体キャリア基板５に接続されている。半導体素子４上に形成されたバンプ２と半導体キャリア基板５上の複数の配線電極部６とが半田または導電性接着剤８により接合されている。そして、接合された半導体素子４と半導体キャリア基板５との隙間には、エポキシ系の液状封止樹脂９が充填されて硬化されている。
【０００５】
次に、図１０に示す半導体装置は、電極パッド１にＡｕ等のバンプ２が形成された半導体素子４が、その主面側を下にして、支持体であるセラミックを絶縁基体とした多層回路基板よりなる半導体キャリア基板５に接続されている。半導体素子４上に形成されたバンプ２と半導体キャリア基板５上の複数の配線電極部６とが半田または導電性接着剤を介さずダイレクトにボンディング接合されている。そして、半導体素子４と半導体キャリア基板５との隙間は、シール状のエポキシ系封止樹脂１２で充填されている。
【０００６】
なお、図９と図１０に示す半導体キャリア基板５は、その裏面に外部端子１０を有し、配線電極部６と外部端子１０とは半導体キャリア基板５内に形成されたビア１１により内部接続されているものである。
【０００７】
以上これら従来の半導体装置の製造方法は、個片化された半導体キャリア基板５を用いた個別生産システムで生産されており、インターポーザである半導体キャリア基板５は、必ず半導体素子４より大きくなってしまう構造にあった。
【０００８】
【特許文献１】
特開平８−７８４７４号公報
【０００９】
【発明が解決しようとする課題】
しかしながら、上記従来の半導体装置の構造では、半導体装置の更なる高機能化に対応してゆくため、半導体素子の電極パッド数を増加させると、半導体素子サイズがそれに伴い大きくなり、半導体装置の小型化が図れなくなるという技術的な課題があった。また、半導体装置の大型化を阻止するために、従来の半導体装置の構造で狭パッドピッチ化を試みると、図９の場合、隣接する電極部に半田または導電性接着剤８が接触しショート不良が発生するという致命的な問題があり、図１０の場合、半導体素子４を半導体キャリア基板５上に実装する際、熱圧着による実装位置ずれによりショート不良が発生するという致命的な問題があった。また、電極パッド１自体の配置もあるため、狭パッドピッチ化が困難であった。従って、半導体素子を大きくさせずに、多ピン化が図れる半導体装置を可能にするためには、更なる狭パッドピッチ接続の新たな手段が必要不可欠であった。
【００１０】
また、従来技術における半導体装置については、樹脂注入やフィレット形成を個片単位で製造を実施せざる得ないため、半導体素子４の寸法より大きいインターポーザである半導体キャリア基板５が必用不可欠な状況であった。これにより、益々携帯用移動体通信製品の小型・薄型・高機能化が進む中で、半導体装置に特に要求されている半導体装置の小型化・多ピン化（高密度実装）の実現が困難であり、また高い信頼性を確保し、且つ低コストでスピーディに生産性を向上させることも必要不可欠であった。
【００１１】
更に、高機能化した半導体装置において必要とされる放熱構造が不備であり、発熱体である半導体素子の熱破壊が製品レベルで発生し致命的な品質問題に至っている。
【００１２】
本発明は、上記従来の課題を解決するもので、ＰＯＥ構造を有するエリアパッド構造にも適用可能（低コスト化）で、且つ高密度実装を可能にする小型化で多ピン化が図れ、また、発熱する半導体素子からの放熱機能の向上をも図ることができる半導体装置およびその製造方法を提供することを目的とするものである。さらには、生産性を向上できる半導体装置の製造方法を提供することを目的とするものである。
【００１３】
【課題を解決するための手段】
本発明の請求項１記載の半導体装置は、表面に電極パッドと第１のポスト電極とが隣り合うようにそれぞれ複数配置されて電極パッド上に第１のバンプが形成され、第１のポスト電極の高さを電極パッドと第１のバンプを合わせた高さよりも高くした半導体素子と、表面に第１のポスト電極と対応する配線電極部と電極パッドと対応する第２のポスト電極とが隣り合うようにそれぞれ複数配置されて配線電極部上に第２のバンプが形成され、第２のポスト電極の高さを配線電極部と第２のバンプを合わせた高さよりも高くした半導体キャリア基板とを備え、半導体素子と半導体キャリア基板のそれぞれの表面を対向させ、対応する半導体素子の電極パッド上の第１のバンプと半導体キャリア基板の第２のポスト電極との間および半導体素子の第１のポスト電極と半導体キャリア基板の配線電極部上の第２のバンプとの間を半田または導電性接着剤を介して接続し、かつ半導体素子と半導体キャリア基板との間を封止樹脂で充填したものである。
【００１４】
この請求項１の構成によれば、半導体素子の電極端子として、電極パッドと高さの高い第１のポスト電極とを用いてこれらを隣り合うように配置し、また、半導体キャリア基板の電極端子として、第１のポスト電極と接続される配線電極部と電極パッドと接続される高さの高い第２のポスト電極とを用いてこれらを隣り合うように配置しているため、第１、第２のポスト電極の幅を電極パッドの幅よりも小さくすることができ、これにより半導体素子の電極端子の狭ピッチ化が可能となり、高密度実装を可能にし小型化で多ピン化が図れる半導体装置を実現できる。また、半導体素子に高さの高い第１及び第２のポスト電極が多数接続されていることから、発熱した半導体素子からの熱を効率よく放熱させることが可能で、放熱機能を向上することができる。
【００１５】
また、請求項２記載の半導体装置は、請求項１記載の半導体装置において、半導体キャリア基板の配線電極部上の第２のバンプと半田または導電性接着剤を介して接続される半導体素子の第１のポスト電極の最先端の表面、および半導体素子の電極パッド上の第１のバンプと半田または導電性接着剤を介して接続される半導体キャリア基板の第２のポスト電極の最先端の表面は、それぞれ接続面積が大きくなるように非平坦な面にしたことを特徴とする。
【００１６】
この請求項２の構成によれば、請求項１の効果に加え、第１および第２のポスト電極の最先端の表面を、例えば凹凸型またはのこぎり型の断面形状のような非平坦な面とすることにより、半田または導電性接着剤を介した電極パッドと第２のポスト電極との密着性および第１のポスト電極と第２のバンプとの密着性を向上することができ、電気的接続抵抗値を小さく抑え安定した電気的導通の確保および半導体素子からの熱の放熱効果をより高めることが可能となる。したがって、半導体装置の高速化・低ノイズ化にも対応が図れ、また、セット製品の熱影響による致命的な品質低下を招く放熱性不良の製品混入を防止することもできるものである。
【００１７】
また、請求項３記載の半導体装置は、請求項１または２記載の半導体装置において、半導体素子の第１のポスト電極と半田または導電性接着剤を介して接続される半導体キャリア基板の配線電極部上の第２のバンプの表面、および半導体キャリア基板の第２のポスト電極と半田または導電性接着剤を介して接続される半導体素子の電極パッド上の第１のバンプの表面は、それぞれ接続面積が大きくなるように非平坦な面にしたことを特徴とする。
【００１８】
この請求項３の構成によれば、請求項１または２の効果に加え、第１および第２のバンプの表面を、例えば凹型またはのこぎり型の断面形状のような非平坦な面とすることにより、半田または導電性接着剤を介した電極パッドと第２のポスト電極との密着性および第１のポスト電極と第２のバンプとの密着性を向上することができ、電気的接続抵抗値を小さく抑え安定した電気的導通の確保および半導体素子からの熱の放熱効果をより高めることが可能となる。したがって、半導体装置の高速化・低ノイズ化にも対応が図れ、また、セット製品の熱影響による致命的な品質低下を招く放熱性不良の製品混入を防止することもできるものである。
【００１９】
また、請求項４記載の半導体装置は、請求項１記載の半導体装置において、半田または導電性接着剤を無くし、対応する半導体素子の電極パッドと半導体キャリア基板の第２のポスト電極とを直接接続するとともに、対応する半導体素子の第１のポスト電極と半導体キャリア基板の配線電極部とを直接接続したことを特徴とする。
【００２０】
この請求項４の構成によれば、請求項１と同様の効果が得られる。
【００２１】
また、請求項５記載の半導体装置は、請求請４記載の半導体装置において、封止樹脂は、シール状樹脂を半導体素子と半導体キャリア基板との間に挟んで加熱されることにより硬化したものであり、半導体素子の電極パッドと半導体キャリア基板の第２のポスト電極との接続および半導体素子の第１のポスト電極と半導体キャリア基板の配線電極部との接続は、加熱とともに半導体素子と半導体キャリア基板間に圧力が加えられることによりなされたことを特徴とする。
【００２２】
この請求項５の構成によれば、請求項４（請求項１）と同様の効果が得られる。
【００２３】
また、請求項６記載の半導体装置の製造方法は、表面に電極パッドと第１のポスト電極とが隣り合うようにそれぞれ複数配置された半導体素子を複数形成した半導体ウエハを準備する工程と、表面に第１のポスト電極と対応する配線電極部と電極パッドと対応する第２のポスト電極とが隣り合うようにそれぞれ複数配置された半導体キャリア基板を複数形成した半導体キャリア基板集合体を準備する工程と、半導体ウエハの各電極パッド上に第１のバンプを形成し、第１のバンプの高さを均一化する工程と、半導体ウエハの各第１のポスト電極上に半田または導電性接着剤を塗布する工程と、半導体キャリア基板集合体の各配線電極部上に第２のバンプを形成し、第２のバンプの高さを均一化する工程と、半導体キャリア基板集合体の各第２のポスト電極上に半田または導電性接着剤を塗布する工程と、半導体ウエハと半導体キャリア基板集合体を対向させて対応する半導体ウエハの電極パッド上の第１のバンプと半導体キャリア基板集合体の第２のポスト電極との間および半導体ウエハの第１のポスト電極と半導体キャリア基板集合体の配線電極部上の第２のバンプとの間を半田または導電性接着剤を介して接続するとともに、半導体ウエハと半導体キャリア基板集合体との間に液状の樹脂を充填する工程と、半田または導電性接着剤と液状の樹脂とを硬化させる工程と、半田または導電性接着剤と液状の樹脂とを硬化後に、切断することによりそれぞれ単一の半導体素子と単一の半導体キャリア基板とを有する複数の半導体装置に分割する工程とを含んでいる。
【００２４】
この請求項６の製造方法によれば、請求項１のように高密度実装を可能にする小型化で多ピン化が図れ、発熱する半導体素子からの放熱機能を向上できる半導体装置を、複数一括して製造することができ、生産性の向上、設備費・人件費の削減や短タクト化の実現が可能であり、半導体装置の低コスト化を実現できるものである。
【００２５】
また、請求項７記載の半導体装置の製造方法は、表面に電極パッドと第１のポスト電極とが隣り合うようにそれぞれ複数配置された半導体素子を複数形成した半導体ウエハを準備する工程と、表面に第１のポスト電極と対応する配線電極部と電極パッドと対応する第２のポスト電極とが隣り合うようにそれぞれ複数配置された半導体キャリア基板を複数形成した半導体キャリア基板集合体を準備する工程と、半導体ウエハの各電極パッド上に第１のバンプを形成する工程と、半導体キャリア基板集合体の各配線電極部上に第２のバンプを形成する工程と、半導体キャリア基板集合体上にシール状の樹脂を貼り付ける工程と、シール状の樹脂を貼り付けた半導体キャリア基板集合体と半導体ウエハとを位置合わせし、対応する半導体ウエハの電極パッド上の第１のバンプと半導体キャリア基板集合体の第２のポスト電極、および対応する半導体ウエハの第１のポスト電極と半導体キャリア基板集合体の配線電極部上の第２のバンプを熱圧着させると同時にシール状の樹脂を硬化させる熱圧着工程と、熱圧着工程後に、切断することによりそれぞれ単一の半導体素子と単一の半導体キャリア基板とを有する複数の半導体装置に分割する工程とを含んでいる。
【００２６】
この請求項７の製造方法によれば、請求項４のように高密度実装を可能にする小型化で多ピン化が図れ、発熱する半導体素子からの放熱機能を向上できる半導体装置を、複数一括して製造することができ、生産性の向上、設備費・人件費の削減や短タクト化の実現が可能であり、半導体装置の低コスト化を実現できるものである。
【００２７】
【発明の実施の形態】
（第１の実施形態）
まず、本発明の第１の実施形態について図面を参照しながら説明する。図１（ａ）と図１（ｂ）は、それぞれ本発明の第１の実施形態における半導体装置の例を示す断面図である。
【００２８】
図１（ａ）、図１（ｂ）に示すように、表面にＡｌ等の電極パッド１とポスト電極３とが隣り合うようにそれぞれ複数配置された半導体素子（半導体チップ）４の電極パッド１上に、高さを均一化するためレベリングを施したＡｕ等のバンプ２を形成している。ポスト電極３は、隣接する電極パッド１と電気的に接触することのない幅で、電気的導電性を有し剛性のある金属材料、例えばチタン、パラジウム、タングステン等で形成されている。
【００２９】
また、表面に配線電極部６とポスト電極７とが隣り合うようにそれぞれ複数配置された半導体キャリア基板５の配線電極部６上に、高さを均一化するためレベリングを施したＡｕ等のバンプ２を形成している。ポスト電極７は、隣接する配線電極部６と電気的に接触することのない幅で、電気的導電性を有し剛性のある金属材料、例えばセラミック材にＡｕメッキを施して形成されている。
【００３０】
そして、バンプ２が形成された半導体キャリア基板５上に、同じくバンプ２が形成された半導体素子４をフェイスダウンでフリップチップ実装し、半田または導電性接着剤８を介して電気的に接続される。この際、半導体素子４の複数のポスト電極３はそれぞれ対応する配線電極部６と電気的に接続され、複数の電極パッド１はそれぞれ対応するポスト電極７と電気的に接続される。接合された半導体素子４と半導体キャリア基板５との間には、エポキシ系の液状封止樹脂９が充填被覆されている。
【００３１】
なお、半導体キャリア基板５は、その裏面に外部端子１０を有し、配線電極部６と外部端子１０とは半導体キャリア基板５内に形成されたビア１１により、内部接続されている。同様にポスト電極７と外部端子１０とは半導体キャリア基板５内で内部接続（図示せず）されている。
【００３２】
また、半導体素子４のポスト電極３の最先端部分および半導体キャリア基板５のポスト電極７の最先端部分は、半田または導電性接着剤８を転写塗布して、バンプ２とより安定した電気的導通を確保する上で、断面が凹凸型またはのこぎり型等のように表面積を大きくした非平坦な面とするのがより好ましい（図１（ａ）、（ｂ）の例ではポスト電極３、７の最先端の表面は平坦化されている）。
【００３３】
また、半導体素子４および半導体キャリア基板５のバンプ２の先端部分は、半田または導電性接着剤８を介してポスト電極３、７との接着性の向上やより安定した電気的導通を確保する上で、断面が凹型またはのこぎり型等のように表面積を大きくした非平坦な面とするのがより好ましい（図１（ａ）、（ｂ）の例ではバンプ２の先端の表面は平坦化されている）。
【００３４】
また、狭パッドピッチ可能なフリップチップ実装を実施するため、ポスト電極３は電極パッド１上にレベリング済みバンプ２が形成された高さよりも高く形成された構造を有し、ポスト電極７は配線電極部６上にレベリング済みバンプ２が形成された高さよりも高く形成された構造を有している。この構造により、ポスト電極３、７の幅を電極パッド１の幅（＝配線電極部６の幅）よりも小さくし、電極パッド１およびポスト電極３からなる半導体素子１の電極端子の狭ピッチ化を実現できる。また、上記構造により、隣接する半田または導電性接着剤８の位置（高さ）が異なり、図１（ａ）、（ｂ）のように上下にジグザグに配置され、半田または導電性接着剤８同士の距離が長くなり接触（ショート）しないようになっている。
【００３５】
ここで図１（ａ）に示す半導体装置は、従来の個片化した生産方式で生産された場合の例であり、半導体キャリア基板５は、半導体素子４より大きい形状であり、エポキシ系液状封止樹脂９の外側には、フィレット部９ａが形成されているものである。このように従来の生産方法にも適用できるものである。
【００３６】
また図１（ｂ）に示す半導体装置は、従来の個片化した生産方式ではなく、半導体キャリア基板５と半導体素子４は同じサイズを有するシリコン密度１．０であるリアルチップサイズ型の超小型半導体装置の例である。
【００３７】
以上のように本実施形態の構成により、高機能・多ピン化した半導体素子４を用いた半導体装置の大型化を防ぎ、小型化で且つ狭ピッチ接続が可能になる。
【００３８】
また、ポスト電極３、７や、それらと接続されるバンプ２の接続面を非平坦な面とすることで接着面積が大きくなり、半田または導電性接着剤８によるポスト電極３、７とバンプ２との密着性を向上し、半導体素子４と半導体キャリア基板５との間の電気的な接続抵抗値を小さく抑えることができるため、半導体装置の高速化・低ノイズ化にも対応が図れるものである。
【００３９】
また、本実施形態では、例えば図５（ａ）中に示された、半導体素子１内の電極パッド１（及びバンプ２）とポスト電極３のレイアウト図と、半導体キャリア基板５内の配線電極部６（及びバンプ２）とポスト電極７のレイアウト図とから判るように、導電性と剛性を有したポスト電極３、７が格子状に均一に多数配置されている。このように導電性と剛性を有したポスト電極３、７が格子状に均一に多数配置されていることから、発熱した半導体素子４からの熱をユーザ基板へ効率よく放熱させることが可能で、放熱機能をかなり向上することができるため、高機能化に伴い必要となる放熱対策も図れ、次世代型半導体製品に有効である。図８に、従来例（図９）と本実施形態の半導体装置（図１（ｂ））について、それぞれ５個のサンプルを用いて放熱性能を測る、熱抵抗測定を実施した実験結果を示す。この結果は、従来例のサンプルが図１０の構成のものであっても、また本実施形態のサンプルが図１（ａ）の構成のものであっても同様である。従来例では熱抵抗値の平均データが２０．８℃／Ｗであるのに対し、本実施形態では平均データが１４．３８℃／Ｗとなり、熱抵抗値が約３０％減少し、放熱性が向上していることがわかる。
【００４０】
（第２の実施形態）
次に、本発明の第２の実施形態について図面を参照しながら説明する。図２（ａ）と図２（ｂ）は、それぞれ本発明の第２の実施形態における半導体装置の例を示す断面図である。
【００４１】
図２（ａ）、図２（ｂ）に示すように、表面にＡｌ等の電極パッド１とポスト電極３とが隣り合うようにそれぞれ複数配置された半導体素子（半導体チップ）４の電極パッド１上に、Ａｕ等のバンプ２（レベリング不要）を形成する。ポスト電極３は、隣接する電極パッド１と電気的に接触することのない幅で、電気的導電性を有し剛性のある金属材料で形成されている。
【００４２】
また、表面に配線電極部６とポスト電極７とが隣り合うようにそれぞれ複数配置された半導体キャリア基板５の配線電極部６上に、Ａｕ等のバンプ２（レベリング不要）を形成する。ポスト電極７は、隣接する配線電極部６と電気的に接触することのない幅で、ポスト電極３と同様の電気的導電性を有し剛性のある金属材料で形成されている。
【００４３】
そして、バンプ２が形成された半導体キャリア基板５上にシール状のエポキシ系封止樹脂１２（ポスト電極７が位置する部分はくりぬき済み）を貼り付け、バンプ２が形成された半導体素子４をフェイスダウンでフリップチップ実装する。この際、半導体素子４側から高温・高荷重が負荷され、パッド電極１上に形成されていたバンプ２とポスト電極７とが電気的に接続され、配線電極部６上に形成されていたバンプ２とポスト電極３とが電気的に接続される。すなわち、半導体素子４の複数のポスト電極３はそれぞれ対応する配線電極部６と電気的に接続され、複数の電極パッド１はそれぞれ対応するポスト電極７と電気的に接続される。
【００４４】
なお、半導体キャリア基板５は、その裏面に外部端子１０を有し、配線電極部６と外部端子１０とは半導体キャリア基板５内に形成されたビア１１により、内部接続されている。同様にポスト電極７と外部端子１０とは半導体キャリア基板５内で内部接続（図示せず）されている。
【００４５】
本実施形態における半導体素子４に形成されたポスト電極３および半導体キャリア基板５に形成されたポスト電極７は、導電性に優れ、且つ剛性力を有するＣｕ・タングステン等の金属材料（メッキ処理含む）等から形成されるものであり、圧着接続するプロセス時に印加される高温・高圧着荷重を負荷する工程にも十分に絶え得る材料・構造を有している。
【００４６】
また、狭パッドピッチ可能なフリップチップ実装を実施するため、ポスト電極３は電極パッド１上のバンプ２の高さよりも高く形成された構造を有し、ポスト電極７は配線電極部６上のバンプ２の高さよりも高く形成された構造を有している。この構造により、ポスト電極３、７の幅を電極パッド１の幅（＝配線電極部６の幅）よりも小さくし、電極パッド１およびポスト電極３からなる半導体素子１の電極端子の狭ピッチ化を実現できる。
【００４７】
ここで図２（ａ）に示す半導体装置は、従来の個片化した生産方式で生産された場合の例であり、半導体キャリア基板５は、半導体素子４より大きい形状である。このように従来の生産方法にも適用できるものである。
【００４８】
また図２（ｂ）に示す半導体装置は、従来の個片化した生産方式ではなく、半導体キャリア基板５と半導体素子４は同じサイズを有するシリコン密度１．０であるリアルチップサイズ型の超小型半導体装置の例である。
【００４９】
以上のように本実施形態の構成により、高機能・多ピン化した半導体素子４を用いた半導体装置の大型化を防ぎ、小型化で且つ狭ピッチ接続が可能になる。
【００５０】
また、本実施形態でも、第１の実施形態と同様、導電性と剛性を有したポスト電極３、７が格子状に均一に多数配置されており、発熱した半導体素子４からの熱をユーザ基板へ効率よく放熱させることが可能で、放熱機能をかなり向上することができるため、高機能化に伴い必要となる放熱対策も図れ、次世代型半導体製品に有効である。
【００５１】
（第３の実施形態）
次に、本発明の半導体装置の製造方法について説明する。この第３の実施形態では、第１の実施形態における図１（ｂ）に示す半導体装置の製造方法について説明する。図３〜図５は図１（ｂ）に示す半導体装置の製造方法を示す図である。
【００５２】
図３（ａ）に示すように、複数のポスト電極３及び電極パッド１が形成された半導体素子４を複数個有する半導体ウエハ４Ａを用意し、個々の半導体素子４内の各電極パッド１上にＡｕ等のバンプ２を形成する。なお、ポスト電極３は、半導体素子４を形成時に、例えば回路形成部を含むＡｌ電極部等を形成してゆき、Ａｌ電極上にチタン、パラジウム、タングステン等をスパッタリングで蒸着形成を施すことにより形成する。次に、図３（ｂ）に示すようにバンプ高さを均一にするためバンプ２を象ったレベリングツール１３等で押圧する。このとき、バンプ２先端部の表面を平坦化してもよいが、レベリングツール１３に凸型を象ることにより第１の実施の形態で述べたように断面が凹型またはのこぎり型等のように表面積を大きくした非平坦な面とするのがより好ましい。次に、図３（ｃ）に示すように、半田または導電性接着剤８が塗布された転写台１４面上に半導体ウエハ４Ａを反転させ、ポスト電極３の先端部に半田または導電性接着剤８を転写・塗布する。
【００５３】
一方、回路多層配線基板である半導体キャリア基板５側も同様、図４（ａ）に示すように、複数のポスト電極７及び配線電極部６が形成された半導体キャリア基板５を複数個有する個片化されていない半導体キャリア基板５Ａを用意し、個々の半導体キャリア基板５内の各配線電極部６上にＡｕ等のバンプ２を形成する。なお、ポスト電極７は、例えば半導体キャリア基板５の表層面の厚みをポスト電極の高さにし、ポスト電極部分が残るように切削加工を行い、Ａｕメッキでコーティングして形成加工を施す。次に、図４（ｂ）に示すようにバンプ高さを均一にするためバンプ２を象ったレベリングツール１３等で押圧する。このとき、バンプ２先端部の表面を平坦化してもよいが、第１の実施の形態で述べたように断面が凹型またはのこぎり型等のように表面積を大きくした非平坦な面とするのがより好ましい。次に、図４（ｃ）に示すように、半田または導電性接着剤８が塗布された転写台１４面上に半導体キャリア基板５Ａ（複数の半導体キャリア基板５）を反転させ、ポスト電極７の先端部に半田または導電性接着剤８を転写させる。
【００５４】
その後、図５（ａ）に示すように、ポスト電極３の先端部に半田または導電性接着剤８が転写され、また電極パッド１上にはレベリングされたバンプ２を有する面が下になるように半導体ウエハ４Ａ（複数の半導体素子４）を反転（フェイスダウン）し、ポスト電極７の先端部に半田または導電性接着剤８が転写され、配線電極部６上にレベリングされたバンプ２を有する面を上にした半導体キャリア基板５Ａ（複数の半導体キャリア基板５）上にマウントした後、半導体ウエハ４Ａと半導体キャリア基板５Ａの間にエポキシ系の液状封止樹脂９を塗布注入し、半田または導電性接着剤８とエポキシ系の液状封止樹脂９を硬化炉等で熱硬化させる。または、ポスト電極７の先端部に半田または導電性接着剤８が転写され、配線電極部６上にレベリングされたバンプ２を有する面を上にした半導体キャリア基板５Ａ（複数の半導体キャリア基板５）上に、エポキシ系の液状封止樹脂９を塗布注入させた後、電極パッド１上にレベリングされたバンプ２を有する半導体ウエハ４Ａ（複数の半導体素子４）を反転（フェイスダウン）させてマウントし、半田または導電性接着剤８とエポキシ系の液状封止樹脂９を硬化炉等で熱硬化させる。
【００５５】
そして最後に、図５（ｂ）に示すように、複数の半導体素子４を有する半導体ウエハ４Ａ側からダイシング用の認識マーク１５に従い、個々の半導体装置に分割切断する（ダイシング工程）。
【００５６】
（第４の実施形態）
次に、本発明の半導体装置の製造方法について説明する。この第４の実施形態では、第２の実施形態における図２（ｂ）に示す半導体装置の製造方法について説明する。図６〜図７は図２（ｂ）に示す半導体装置の製造方法を示す図である。
【００５７】
図６（ａ）に示すように、複数のポスト電極３及び電極パッド１が形成された半導体素子４を複数個有する半導体ウエハ４Ａを用意し、個々の半導体素子４内の各電極パッド１上にＡｕ等のバンプ２を形成する。この際、バンプ高さを均一化するレベリング工程は不要である。なお、ポスト電極３は第３の実施形態と同様にして形成できる。
【００５８】
一方、図６（ｂ）に示すように、複数のポスト電極７及び配線電極部６が形成された回路多層配線基板である半導体キャリア基板５を複数個有する個片化されていない半導体キャリア基板５Ａを用意し、個々の半導体キャリア基板５内の各配線電極部６上にＡｕ等のバンプ２を形成する。この場合もバンプ高さを均一化するレベリング工程は不要である。なお、ポスト電極７は第３の実施形態と同様にして形成できる。
【００５９】
その後、図６（ｃ）に示すように、半導体キャリア基板５Ａ上にシール状のエポキシ系樹脂１２（ポスト電極７の有る位置はくり抜き済み）を全面に位置合せ（アライメント）し、貼付ける。このとき、配線電極部６およびバンプ２の表面はシール状のエポキシ系樹脂１２で覆われる。なお、シール状のエポキシ系樹脂１２のポスト電極７部分のくり抜き部分は、ポスト電極７のサイズより若干大きめ（数十μｍ〜数百μｍ）にくり抜かれている。
【００６０】
次に、図７（ａ）に示すように、シール状のエポキシ系樹脂１２（図７（ａ）では不図示）を貼り付けた半導体キャリア基板５Ａ上に、バンプ２及びポスト電極３を有する半導体素子４の半導体ウエハ４Ａをその上面を反転させ、アライメント・マウントする。そして、半導体ウエハ４Ａの裏面側から、熱圧着ツール１６で熱と荷重を加え、対応するバンプ２とポスト電極３、７を接続するとともにシール状のエポキシ系封止樹脂１２を硬化させる。
【００６１】
そして最後に、図７（ｂ）に示すように、複数の半導体素子４を有する半導体ウエハ４Ａの裏面側にあるダイシング用の認識マーク１５に従い、個々の半導体装置に分割切断する（ダイシング工程）。
【００６２】
上記の第３、第４の実施形態によれば、半導体装置の一括生産方式により、生産性の向上だけでなく、設備費・人件費等のコストダウンを図ることができ、製品コストの低下が図れる。
【００６３】
また、シリコン密度１．０であるリアルチップサイズパッケージ（ＲＣＳＰ）、すなわち、半導体素子４と半導体キャリア基板５が同一サイズである半導体装置の実現が可能であり、超小型で狭ピッチ実装（８０μｍピッチ以下）が可能なＲＣＳＰ半導体装置を実現することができるものである。
【００６４】
上記の実施形態は、従来のペリフェラルパッド配列や千鳥パッド配列のみならず、将来的な展開において期待されるエリアパッドパッド配列に対しても適用することができるものである。
【００６５】
【発明の効果】
以上のように本発明の半導体装置によれば、半導体素子の電極端子として、電極パッドと高さの高い第１のポスト電極とを用いてこれらを隣り合うように配置し、また、半導体キャリア基板の電極端子として、第１のポスト電極と接続される配線電極部と電極パッドと接続される高さの高い第２のポスト電極とを用いてこれらを隣り合うように配置しているため、第１、第２のポスト電極の幅を電極パッドの幅よりも小さくすることができ、これにより半導体素子の電極端子の狭ピッチ化が可能となり、高密度実装を可能にし小型化で多ピン化が図れる半導体装置を実現できる。また、半導体素子に高さの高い第１及び第２のポスト電極が多数接続されていることから、発熱した半導体素子からの熱を効率よく放熱させることが可能で、放熱機能を向上することができる。
【００６６】
したがって、現状での小型半導体装置（ＣＳＰ）における量産レベルでの限界と考えられる８０μｍピッチ接続以下、従来のペリフェラル電極構造で４０μｍピッチ接続が実現できる。また、千鳥の電極配列構造やＰＯＥ構造への展開を考慮すると、更に４０μｍ以下の接続ピッチの構造を実現可能にできるものである。これにより、今後益々進展ゆくであろうセットの高機能化に向けた半導体素子の多ピン化に対する半導体装置（半導体素子サイズ）の拡大を阻止し、高機能で且つ高密度小型化した半導体装置を実現化できるものである。
【００６７】
また、本発明の半導体装置の製造方法によれば、複数の半導体素子を形成した半導体ウエハと個片化していない回路多層配線基板である半導体キャリア基板集合体とを樹脂を介して接着した後、半導体素子サイズの複数の半導体装置に分割することにより、本発明の高密度実装を可能にする小型化で多ピン化が図れ、発熱する半導体素子からの放熱機能を向上できる半導体装置を、複数一括して製造することができ、生産性の向上、設備費・人件費の削減や短タクト化の実現が可能であり、半導体装置の低コスト化を実現できるものである。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の半導体装置を示す断面図
【図２】本発明の第２の実施形態の半導体装置を示す断面図
【図３】本発明の第１の実施形態の半導体装置に関する製造方法を示す図
【図４】本発明の第１の実施形態の半導体装置に関する製造方法を示す図
【図５】本発明の第１の実施形態の半導体装置に関する製造方法を示す図
【図６】本発明の第２の実施形態の半導体装置に関する製造方法を示す図
【図７】本発明の第２の実施形態の半導体装置に関する製造方法を示す図
【図８】本発明の第１の実施形態と従来の半導体装置に関する放熱実験結果を示す図
【図９】従来の半導体装置の第１の例を示す断面図
【図１０】従来の半導体装置を第２の例を示す断面図
【符号の説明】
１ 電極パッド
２ バンプ
３ 半導体素子上にあるポスト電極
４ 半導体素子
４Ａ 複数の半導体素子を有する半導体ウエハ
５ 半導体キャリア基板
５Ａ 個片化されていない半導体キャリア基板
６ 半導体キャリア基板上に有る配線電極部
７ 半導体キャリア基板上にあるポスト電極
８ 半田または導電性接着剤
９ エポキシ系の液状封止樹脂
９ａ エポキシ系の液状封止樹脂のフィレット部
１０ 外部端子
１１ ビア
１２ シール状のエポキシ系の封止樹脂
１３ レベリングツール
１４ 半田または導電性接着剤が塗布された転写台
１５ ダイシング用の認識マーク
１６ 圧着ツール
Claims (7)
- 表面に電極パッドと第１のポスト電極とが隣り合うようにそれぞれ複数配置されて前記電極パッド上に第１のバンプが形成され、前記第１のポスト電極の高さを前記電極パッドと前記第１のバンプを合わせた高さよりも高くした半導体素子と、表面に前記第１のポスト電極と対応する配線電極部と前記電極パッドと対応する第２のポスト電極とが隣り合うようにそれぞれ複数配置されて前記配線電極部上に第２のバンプが形成され、前記第２のポスト電極の高さを前記配線電極部と前記第２のバンプを合わせた高さよりも高くした半導体キャリア基板とを備え、前記半導体素子と前記半導体キャリア基板のそれぞれの前記表面を対向させ、対応する前記半導体素子の電極パッド上の第１のバンプと前記半導体キャリア基板の第２のポスト電極との間および前記半導体素子の第１のポスト電極と前記半導体キャリア基板の配線電極部上の第２のバンプとの間を半田または導電性接着剤を介して接続し、かつ前記半導体素子と前記半導体キャリア基板との間を封止樹脂で充填した半導体装置。
- 半導体キャリア基板の配線電極部上の第２のバンプと半田または導電性接着剤を介して接続される半導体素子の第１のポスト電極の最先端の表面、および前記半導体素子の電極パッド上の第１のバンプと前記半田または導電性接着剤を介して接続される前記半導体キャリア基板の第２のポスト電極の最先端の表面は、それぞれ接続面積が大きくなるように非平坦な面にしたことを特徴とする請求項１記載の半導体装置。
- 半導体素子の第１のポスト電極と半田または導電性接着剤を介して接続される半導体キャリア基板の配線電極部上の第２のバンプの表面、および前記半導体キャリア基板の第２のポスト電極と前記半田または導電性接着剤を介して接続される前記半導体素子の電極パッド上の第１のバンプの表面は、それぞれ接続面積が大きくなるように非平坦な面にしたことを特徴とする請求項１または２記載の半導体装置。
- 半田または導電性接着剤を無くし、対応する半導体素子の電極パッドと半導体キャリア基板の第２のポスト電極とを直接接続するとともに、対応する前記半導体素子の第１のポスト電極と前記半導体キャリア基板の配線電極部とを直接接続したことを特徴とする請求項１記載の半導体装置。
- 封止樹脂は、シール状樹脂を半導体素子と半導体キャリア基板との間に挟んで加熱されることにより硬化したものであり、前記半導体素子の電極パッドと前記半導体キャリア基板の第２のポスト電極との接続および前記半導体素子の第１のポスト電極と前記半導体キャリア基板の配線電極部との接続は、前記加熱とともに前記半導体素子と前記半導体キャリア基板間に圧力が加えられることによりなされたことを特徴とする請求請４記載の半導体装置。
- 表面に電極パッドと第１のポスト電極とが隣り合うようにそれぞれ複数配置された半導体素子を複数形成した半導体ウエハを準備する工程と、
表面に前記第１のポスト電極と対応する配線電極部と前記電極パッドと対応する第２のポスト電極とが隣り合うようにそれぞれ複数配置された半導体キャリア基板を複数形成した半導体キャリア基板集合体を準備する工程と、
前記半導体ウエハの各電極パッド上に第１のバンプを形成し、前記第１のバンプの高さを均一化する工程と、
前記半導体ウエハの各第１のポスト電極上に半田または導電性接着剤を塗布する工程と、
前記半導体キャリア基板集合体の各配線電極部上に第２のバンプを形成し、前記第２のバンプの高さを均一化する工程と、
前記半導体キャリア基板集合体の各第２のポスト電極上に前記半田または導電性接着剤を塗布する工程と、
前記半導体ウエハと前記半導体キャリア基板集合体を対向させて対応する前記半導体ウエハの電極パッド上の第１のバンプと前記半導体キャリア基板集合体の第２のポスト電極との間および前記半導体ウエハの第１のポスト電極と前記半導体キャリア基板集合体の配線電極部上の第２のバンプとの間を前記半田または導電性接着剤を介して接続するとともに、前記半導体ウエハと前記半導体キャリア基板集合体との間に液状の樹脂を充填する工程と、
前記半田または導電性接着剤と前記液状の樹脂とを硬化させる工程と、
前記半田または導電性接着剤と前記液状の樹脂とを硬化後に、切断することによりそれぞれ単一の前記半導体素子と単一の前記半導体キャリア基板とを有する複数の半導体装置に分割する工程とを含む半導体装置の製造方法。 - 表面に電極パッドと第１のポスト電極とが隣り合うようにそれぞれ複数配置された半導体素子を複数形成した半導体ウエハを準備する工程と、
表面に前記第１のポスト電極と対応する配線電極部と前記電極パッドと対応する第２のポスト電極とが隣り合うようにそれぞれ複数配置された半導体キャリア基板を複数形成した半導体キャリア基板集合体を準備する工程と、
前記半導体ウエハの各電極パッド上に第１のバンプを形成する工程と、
前記半導体キャリア基板集合体の各配線電極部上に第２のバンプを形成する工程と、
前記半導体キャリア基板集合体上にシール状の樹脂を貼り付ける工程と、
前記シール状の樹脂を貼り付けた半導体キャリア基板集合体と前記半導体ウエハとを位置合わせし、対応する前記半導体ウエハの電極パッド上の第１のバンプと前記半導体キャリア基板集合体の第２のポスト電極、および対応する前記半導体ウエハの第１のポスト電極と前記半導体キャリア基板集合体の配線電極部上の第２のバンプを熱圧着させると同時に前記シール状の樹脂を硬化させる熱圧着工程と、
前記熱圧着工程後に、切断することによりそれぞれ単一の前記半導体素子と単一の前記半導体キャリア基板とを有する複数の半導体装置に分割する工程とを含む半導体装置の製造方法。
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| JP2015141917A (ja) * | 2014-01-27 | 2015-08-03 | インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ | チップ実装構造体およびその製造方法 |
-
2002
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Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007149836A (ja) * | 2005-11-25 | 2007-06-14 | Toshiba Corp | 半導体装置 |
| JP4528715B2 (ja) * | 2005-11-25 | 2010-08-18 | 株式会社東芝 | 半導体装置及びその製造方法 |
| WO2009139153A1 (ja) * | 2008-05-16 | 2009-11-19 | 住友ベークライト株式会社 | 半導体部品の製造方法および半導体部品 |
| US8247270B2 (en) | 2008-05-16 | 2012-08-21 | Sumitomo Bakelite Co., Ltd. | Method of manufacturing semiconductor component, and semiconductor component |
| JP5682308B2 (ja) * | 2008-05-16 | 2015-03-11 | 住友ベークライト株式会社 | 半導体部品の製造方法 |
| JP2011082303A (ja) * | 2009-10-06 | 2011-04-21 | Ibiden Co Ltd | 回路基板及び半導体モジュール |
| JP2014033067A (ja) * | 2012-08-03 | 2014-02-20 | Fujitsu Ltd | 半導体チップ、半導体装置、および半導体装置の製造方法 |
| KR20150083008A (ko) * | 2014-01-08 | 2015-07-16 | 주하이 어드밴스드 칩 캐리어스 앤드 일렉트로닉 서브스트레이트 솔루션즈 테크놀러지즈 컴퍼니 리미티드 | 초미세 피치 플립 칩 범프를 갖는 기판 |
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