KR20140114932A - 복합기판을 이용한 패키지 및 그 제조방법 - Google Patents

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KR20140114932A
KR20140114932A KR1020130028561A KR20130028561A KR20140114932A KR 20140114932 A KR20140114932 A KR 20140114932A KR 1020130028561 A KR1020130028561 A KR 1020130028561A KR 20130028561 A KR20130028561 A KR 20130028561A KR 20140114932 A KR20140114932 A KR 20140114932A
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김영재
김영호
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안기원
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대덕전자 주식회사
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Abstract

본 발명은 무기재료기판과 인쇄회로기판으로 구성된 복합기판으로서, 상기 무기재표기판의 하부면을 상기 인쇄회로기판의 상부면에 접착제로 부착하여 고정하고, 상기 무기재료기판은 상부 표면에 피치를 L1으로 하는 제1 패드와, 피치를 L2 (L1 ≤ L2)로 하는 제2 패드를 구비하고, 상기 제1 패드와 제2 패드를 연결하는 금속재배선을 구비하고, 단자간 피치를 L1으로 하여 제작된 칩을, 패드간 피치를 L2 (L1 ≤ L2)로 하여 제작된 제3 패드를 구비한 인쇄회로기판에 실장하는 것을 특징으로 하는 복합기판을 제공한다.

Description

복합기판을 이용한 패키지 및 그 제조방법{PACKAGE USING A HYBRID SUBSTRATE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 칩 패키지(semiconductor chip package)에 관한 것으로, 특히 미세 피치(fine pitch)의 반도체 칩을, 선폭 및 피치 간격이 넓은 인쇄회로기판에 접속하기 위하여 중간에 사용하는 인터포저(interposer) 역할을 하는 무기재질의 기판을 포함한 복합기판(hybrid substrate) 제조 기술에 관한 것이다. 이하, 본 발명에서 복합기판이란 인터포저 역할의 무기기판과 인쇄회로기판 (유기기판)을 포함한 것을 칭하기로 한다.
사진, 현상, 도금, 식각, 적층 등 일련의 과정을 거쳐 인쇄회로기판이 제작되면, 인쇄회로기판 위에 저항, 캐패시터, 트랜지스터, 반도체 칩 등 부품을 실장하고, 실장한 부품의 단자와 인쇄회로기판을 전기적으로 접속하는 작업을 수행하여야 한다.
부품단자를 인쇄회로기판의 동박회로에 전기적으로 연결하기 위하여 부품 단자를 기판의 패드에 땜납을 이용해서 납땜(solder; '솔더')하는 방법이 사용되어 왔다. 최근들어, 인쇄회로기판에 실장되는 부품의 집적도가 증가함에 따라서 부품 단자를 기판의 범프에 직접 맞대어 접속하는 플립칩(flip-chip) 방법, 또는 웨이퍼 레벨(wafer level)에서 칩단자를 범프에 직접 맞대어 표면실장(surface mount)하는 방법이 통용되고 있다.
이하에서는, 인쇄회로기판에 칩 또는 웨이퍼 등 부품을 범프 또는 패드에 직접 맞대어 접속하는 것을 표면실장이라 칭하기로 한다.
그런데, 최근들어 반도체 칩 사이즈도 작아지고 부품의 단자의 폭과 피치가 수 마이크로미터 내지 수십 마이크로미터(㎛) 수준으로 미세(fine pitch)화 하고 있다. 이에 반하여, 칩이 실장될 인쇄회로기판 또는 패키지 기판의 범프 간 피치는 수백 마이크로미터 수준에 있다.
따라서, 예를 들어 20 ~ 40 ㎛ 피치의 미세 패턴 전극을 구비한 칩을 200 ㎛ 디자인 룰의 넓은 피치(coarse pitch)로 제작된 범프와 맞붙여 표면실장하기 위해서는, 칩과 기판 사이에 피치 격차(pitch difference)를 완충할 수 있는 수단을 게재하는 것이 필요하다.
칩과 인쇄회로기판 사이에 피치 차이를 완충할 수 있는 수단을 당업계에서는 인터포저(interposer)라 칭하고 있으며, 인터포저의 일측면의 범프는 미세 패턴으로 제작하여 칩과 표면실장을 하고, 인터포저의 반대측 면에 형성한 범프는 넓은 피치 간격으로 범프를 형성하여 인쇄회로기판과 표면실장을 하도록 함으로써 완충 버퍼(buffer)의 역할을 한다. 이 때에, 인터포저의 일측면의 범프와 반대측 면의 범프는 비아홀 또는 TSV(through silicon via)를 통해 서로 전기적으로 접속되도록 하는 구조를 채택하고 있다.
도1 및 도2는 종래기술에 따른 인터포저의 예를 나타낸 도면이다. 도1을 참조하면, 100 ㎛ 피치 간격을 지닌 반도체 칩(100)을 0.4 mm 피치 간격을 지닌 인쇄회로기판(130)에 실장하기 위한 인터포저(110)를 도시하고 있다. 인터포저(110)와 인쇄회로기판(130) 사이에는 라미네이트(120)가 게재하고 있다.
인터포저(110)의 일측면에는 100 ㎛ 피치의 범프(105)가 형성되어 반도체 칩(100)과 표면실장을 이루고 있으며, 반대측 면에는 200 ㎛ 피치의 범프(113)가 라미네이트(120)에 올려 있다. 한편, 라미네이트(120)는 다층의 동박회로를 적층한 구조로 형성되어 있으며, 일측면은 200 ㎛ 피치의 범프(113)가 형성되어 인터포저(110)과 접합면을 형성하고 있고, 반대측 면에는 0.4 mm 피치의 볼(125)을 형성해서 인쇄회로기판(130)과 BGA 볼 어레이 방식으로 접합을 형성하고 있다.
도1 및 도2의 종래기술에서, 인터포저(110)와 라미네이트(120)는 선폭이 미세한 반도체 칩과 선폭이 널널한 인쇄회로기판을 서로 직접 접속하기 위해, 칩과 기판 사이에 발생하는 피치 차이를 보상해 주는 버퍼 수단(buffering means)으로 작용한다.
도1 및 도2의 종래기술에 따른 인터포저의 구조는 실리콘 또는 유리기판에 실리콘 관통 비아(TSV; through silicon via; 115)를 제작하고, 이를 인쇄회로기판에 표면 접합하는 기술을 기초로 하고 있다. 또 다른 종래기술로서, 인터포저를 인쇄회로기판 속에 내장하기도 한다.
그런데, 도1 및 도2에 도시된 TSV(115)를 제작하는데 기술적 난이도가 상당히 높다. 즉, 도1의 경우 TSV(115)의 직경은 수십 미이크로미터이고 깊이는 수백 마이크로미터가 되어, 반응성 이온식각(RIE; reactive ion etch) 또는 레이저 드릴 등의 방법을 적용해서 제작하여야 하는 비아홀의 종횡비(aspect ratio)가 상당히 커서, 비아홀 가공이 용이하지 않다. 또한, 종래기술은 비아홀 표면에 실리콘산화막(SiO2)과 같은 절연층을 형성하여야 하는 복잡성이 있다.
TSV(115) 홀을 형성하고 나면, Ti/Cu 또는 Ta/Cu와 같은 씨앗층(seed layer)을 홀 내벽에 형성해서 전기동도금을 진행할 수 있도록 하여야 하며, 전기동도금을 수행해서 상기 종횡비가 큰 비아홀을 구리로 깊숙이 충진해서 구리 비아를 형성하여야 한다. 게다가, 인터포저 상부면에 전기동도금된 구리층을 제거하기 위한 화학적 기계적 연마(CMP; chemical mechanical polishing) 공정과, 인터포저 뒷면을 연마하는 웨이퍼 얇게하기 공정(wafer thinning process)을 진행하여야 한다.
1. 대한민국 특허공개 제10-2008-0087085호. 2. 대한민국 특허공개 제10-2011-0123505호. 3. 대한민국 특허공개 제10-2009-0080701호. 4. 대한민국 특허공개 제10-2009-0042717호.
전기도금액의 조성, 첨가제의 종류와 함량, 전류밀도, 전류모드, 용액의 교반속도 등의 프로세스 파라미터에 따라 전기동도금 공정이 영향을 받기 때문에, 종래기술에 따른 인터포저를 제작하기 위해서 직경(diameter) 대비 깊이(depth)가 상당히 깊은 TSV 홀 속에 결함없이 구리 비아를 형성하는 것이 용이하지 않다.
더욱이, 구리 비아 형성 과정 중에 비아 구멍 입구가 먼저 막혀 비아의 하단부가 채워지지 않아 기공(void)이 형성되거나, 중앙부에 갈라진 틈(seam)이 형성되는 경우 전기적 특성이 열화되는 문제가 발생한다. 더욱이, 전기도금으로 비아를 형성하는데 장시간이 걸리므로 제품의 단가를 상승시키는 문제가 있다.
비아홀을 구리 전기도금으로 충진하는 과정에 인터포저 표면이 비아 반지름 이상의 두께의 구리 전기도금층으로 덮이는 상황이 발생하는 경우에는 CMP 공정을 진행하여야 하는데, CMP 공정은 단가가 높은 비경제적(not cost-effective)인 공정으로서, 특히 제거하여야 할 구리층이 두꺼워지는 경우 제품단가를 큰 폭으로 상승시키는 문제가 있다.
또한, 종래기술에 따라 구리 비아를 사용하는 경우, 구리 비아 표면에 구리/솔더 범프를 전기도금으로 형성할 때에 범프 높이의 편차가 발생해서 모든 범프들에 대해 균일한 접속이 이루어지지 않는 문제점이 있다.
더욱이, 구리의 열팽창계수는 18.3 ppm/℃ 인 반면에, 실리콘 산화물의 열팽창계수는 0.4 ppm/℃ 이므로, 열팽창계수의 차이로 인하여 비아홀에 채워진 구리와 실리콘산화물 사이에 크랙(crack)이 발생할 수 있다. 이러한 문제를 해결하기 위하여, 구리 대신에 철 또는 니켈 합금을 사용해서 비아를 충진하는 방법이 제시된 바도 있으나, 철 또는 니켈 합금은 구리에 비해 전기전도도가 상당히 떨어지며 자성을 갖는 재료이므로, 고주파 특성에 있어서 불리하다.
따라서 본 발명의 제1 목적은 TSV 없이 미세피치의 칩을 상대적으로 넓은 피치 간격으로 제작된 인쇄회로기판에 접속하기 위한 기술을 제공하는 데 있다.
본 발명의 제2 목적은 상기 제1 목적에 부가하여, 비아 제작공정, 비아 필(via fill) 공정 및 CMP 공정 등을 생략할 수 있는 기술을 제공하는데 있다.
본 발명의 제3 목적은 상기 제1 목적에 부가하여, 열팽창계수의 차이로 인하여 패키지 기판이 휘는 것을 방지할 수 있는 기술을 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명은 무기재료기판을 사이에 게재하여 칩과 인쇄회로기판 사이의 선폭 및 피치 격차를 완충한다. 본 발명에 따른 무기재료기판의 하부면은 접착물질을 이용해서 인쇄회로기판에 접착하고, 상부면에 칩을 표면실장하기 위한 제1 패드를 구비하며, 제1 패드의 선폭과 피치는 칩의 선폭과 피치 규격과 동일하게 제작된다. 본 발명에 따른 무기재료기판의 상부면에 인쇄회로기판의 제3 패드와 전기접속을 하기 위한 제2 패드가 제작되며, 제2 패드와 제3 패드 사이의 전기 접속은 와이어 본딩, 전기도금, 또는 무전해도금 중 어느 한 방법으로 이루어짐을 특징으로 한다.
본 발명에 따른 복합기판은 칩과의 접속을 위한 패드(제1 패드)와 인쇄회로기판과의 접속을 위한 패드(제2 패드)를 모두 상부면에 형성하므로, 종래기술과 달리 TSV를 제작할 필요가 없다. 본 발명에 따른 복합기판은 제1 패드와 제2 패드는 선정된 회로패턴에 따라 접속하는 금속재배선을 구비하고 있으며, 칩단자의 개수와 밀도가 증가하는 경우에는 금속재배선을 다층의 형태로 실시할 수 있다.
본 발명은 종래기술과 달리 TSV를 제작할 필요가 없으므로, 비아홀 가공 및 구리 충진(Copper fill) 공정, 화학적 기계적 연마(CMP) 공정, 솔더 범프 형성 공정 등 많은 공정을 생략하는 것을 가능하게 하므로, 공정시간 및 제품단가를 감소시키는 효과가 있다.
본 발명은 실리콘 또는 유리와 같은 무기재료 기판만을 이용하여 인터포저를 구현하므로, 반도체 소자 제조, 디스플레이 모듈 제조 등에서 사용되고 있는 기술을 그대로 적용할 수 있는 장점이 있다.
본 발명은 실리콘이나 유리와 같은 무기재료 기판 위에 미세패턴을 형성하므로, IC 칩과의 플립칩 접합이 용이하다.
본 발명은 기존에 사용되는 무기재료 기판과 유기재료 기판 사이에서의 미세 플립칩 공정이 생략되므로, 플립칩 하부구조를 제조하는 비용을 절감할 수 있고, 유기재료 기판에 미세패턴 공정을 하지 않아도 되는 이점이 있다.
본 발명은 인쇄회로기판에 솔더볼 등 별도의 구조물을 사용하지 아니하고, 무기재료기판을 접착 페이스트 등을 이용하여 부착하므로 공정을 단순화할 수 있으며, 별도의 구조물을 통해 연결될 경우 나타날 수 있는 응력집중 현상이 훨씬 넓은 면적에 분산되기 때문에 신뢰성 향상도 기대된다.
본 발명은 실리콘의 열팽창계수와 인쇄회로기판의 열팽창계수 사이의 값에 해당하는 열팽창계수를 갖는 무기재료 기판을 인터포저의 재료로 사용하는 경우, 열팽창계수의 급격한 변화를 줄일 수 있다.
도1은 종래기술에 따른 인터포저를 탑재한 패키지 모듈의 일례를 나타낸 도면.
도2는 종래기술에 따른 인터포저를 탑재한 패키지 모듈의 또 다른 일례를 나타낸 도면.
도3a 내지 도3e는 본 발명의 제1 실시예에 따라 칩과 인쇄회로기판을 서로 접속하는 공정을 나타낸 도면.
도4는 본 발명의 제2 실시예에 따라 칩과 인쇄회로기판을 서로 접속한 모습을 나타낸 도면.
본 발명은 무기재료기판과 인쇄회로기판으로 구성된 복합기판으로서, 상기 무기재표기판의 하부면을 상기 인쇄회로기판의 상부면에 접착제로 부착하여 고정하고, 상기 무기재료기판은 상부 표면에 피치를 L1으로 하는 제1 패드와, 피치를 L2 (L1 ≤ L2)로 하는 제2 패드를 구비하고, 상기 제1 패드와 제2 패드를 연결하는 금속재배선을 구비하고, 단자간 피치를 L1으로 하여 제작된 칩을, 패드간 피치를 L2 (L1 ≤ L2)로 하여 제작된 제3 패드를 구비한 인쇄회로기판에 실장하는 것을 특징으로 하는 복합기판을 제공한다.
본 발명은 단자간 피치를 L1으로 하여 제작된 칩을, 패드간 피치를 L2 (L1 ≤ L2)로 하여 제작된 인쇄회로기판에 실장하는 방법에 있어서, (a) 상부 표면에 피치를 L1으로 하는 제1 패드와, 피치를 L2 (L1 ≤ L2)로 하는 제2 패드를 형성하고, 상기 제1 패드와 제2 패드를 연결하는 금속재배선을 형성하여 무기재료기판을 제작하는 단계; (b) 상기 무기재료기판의 하부 표면을 접착물질을 사용해서 인쇄회로기판에 부착 고정하는 단계; (c) 상기 무기재료기판 상부 표면의 제1 패드와 칩 단자를 접속하는 단계; 및 (d) 상기 무기재료기판 상부 표면의 제2 패드와 상기 인쇄회로기판의 제3 패드를 접속하는 단계를 포함하는 방법을 제공한다.
이하, 첨부도면 도3 및 도4를 참조하여 본 발명에 따른 복합기판 제조기술을 상세히 설명한다.
도3a를 참조하면, 실리콘(silicon) 또는 유리(glass)와 같은 무기재료(inorganic material) 재질의 기판을 인터포저로 사용하는 것을 특징으로 한다.
도3a 내지 도3e는 본 발명의 제1 실시예에 따른 무기재료기판을 사용해서 칩과 인쇄회로기판을 서로 접속하는 공정을 나타낸 도면이다.
도3a를 참조하면, 무기재료기판(500) 위에 금속재배선을 형성한다. 도3b를 참조하면, 칩 단자와의 전기적 접속을 위한 제1 패드(501)와, 인쇄회로기판 또는 패키지 기판과의 접속을 위한 제2 패드(502)를 제작한다.
본 발명의 제1 패드(501)들의 폭과, 피치 L1은 반도체 칩(도3e 참조)의 전극의 크기 및 피치 규격과 동일하게 제작되어 서로 표면실장이 가능하게 되며, 제2 패드(502)의 피치 L2 (L1 ≤ L2)는 인쇄회로기판의 패드와 접속할 수 있도록 패드 크기를 조절하여 제작한다.
본 발명의 양호한 실시예로서, 금속층을 형성한 후 선택적으로 식각함으로써 또는 부가공법(도금 마스크를 형성하고 도금을 실시하는 공법)을 통해, 칩 단자와의 전기적 접속을 위한 제1 패드와, 인쇄회로기판 또는 패키지 기판과의 접속을 위한 제2 패드를 제작할 수 있다.
도3c를 참조하면, 무기재료기판(500)을 접합물질(510)을 사용해서 인쇄회로기판 (600)에 접착한다. 본 발명의 바람직한 실시예로서, 무기재료기판(500)과 인쇄회로기판(600) 사이를 열압착 본딩해서 기계적으로 접합시킬 수도 있다. 본 발명에 따른 접합물질(510)의 바람직한 실시예로써, 다이접착물질, 접착 페이스트, 접착필름 등이 사용될 수 있다.
본 발명에 때른 인쇄회로기판(600)에는 무기재료기판(500)과의 전기적 연결을 위한 제3 패드(610)를 구비한다. 도3d를 참조하면, 무기재료기판(500)의 제2 패드(102)와 인쇄회로기판(600)의 제3 패드(610)를 와이어(700)로 연결하고 있다. 본 발명의 와이어(700)는 금, 구리, 은, 알루미늄 와이어 본딩으로 접속할 수 있다. 도3e를 참조하면, 본 발명에 따른 무기재료기판(500) 위에 칩(100)을 마이크로 볼(105)을 사용해서 표면 접합한 모습이 도시되어 있다. 본 발명의 양호한 실시예로서, 플립칩, 와이어 본딩도 가능하다.
도4는 본 발명의 제2 실시예에 따른 무기재료기판을 사용해서 칩과 인쇄회로기판을 서로 접속한 모습을 나타낸 도면이다.
본 발명의 복합기판에는, 칩 단자의 개수와 복잡도에 따라 금속재배선을 다층으로 구현할 수 있으며, 무기재료기판(500) 위에 씨앗층(531)을 형성한 후 전기도금을 실시하여 제1 금속층(532)을 형성하고, 제1 금속층(532)에 회로를 형성하고 절연층(533)과 제2 금속층(534)을 적층 형성함으로써 2개 층의 금속재배선을 형성할 수 있다. 본 발명의 양호한 실시예로서, 제1 금속층(532)과 제2 금속층(534)은 층간 비아홀로써 전기적 접속을 이룰 수 있다. 물론, 상기 적층 및 도금과정을 반복해서 3층, 4층 또는 그 이상의 다층 금속재배선을 구현할 수 있다.
본 발명의 양호한 실시예로서, 무기재료기판에 2개 층의 금속층으로 금속재배선을 형성한 경우, 표면 금속(제2 금속층)을 선택적으로 식각하는 차감기법(subtractive method) 또는 부가공법(additive process; 도금 마스크를 형성하고 도금을 실시하는 공법)을 통해, 칩 단자와의 전기적 접속을 위한 제1 패드와, 인쇄회로기판 또는 패키지 기판과의 접속을 위한 제2 패드를 제작할 수 있다.
전술한 내용은 후술할 발명의 특허 청구 범위를 더욱 잘 이해할 수 있도록 본 발명의 특징과 기술적 장점을 다소 폭넓게 개선하였다. 본 발명의 특허 청구 범위를 구성하는 부가적인 특징과 장점들이 이하에서 상술 될 것이다. 개시된 본 발명의 개념과 특정 실시예는 본 발명과 유사 목적을 수행하기 위한 다른 구조의 설계나 수정의 기본으로서 즉시 사용될 수 있음이 당해 기술 분야의 숙련된 사람들에 의해 인식되어야 한다.
또한, 본 발명에서 개시된 발명 개념과 실시예가 본 발명의 동일 목적을 수행하기 위하여 다른 구조로 수정하거나 설계하기 위한 기초로서 당해 기술 분야의 숙련된 사람들에 의해 사용될 수 있을 것이다. 또한, 당해 기술 분야의 숙련된 사람에 의한 그와 같은 수정 또는 변경된 등가 구조는 특허 청구 범위에서 기술한 발명의 사상이나 범위를 벗어나지 않는 한도 내에서 다양한 진화, 치환 및 변경이 가능하다.
본 발명은 종래기술과 달리 TSV를 제작할 필요가 없으므로, 비아홀 가공 및 구리 충진(Copper fill) 공정, 화학적 기계적 연마(CMP) 공정, 솔더 범프 형성 공정 등 많은 공정을 생략하는 것을 가능하게 하므로, 공정시간 및 제품단가를 감소시키는 효과가 있다. 본 발명은 유기재료 기판 없이 무기재료 기판만을 이용하여 완충수단이 구현되므로, 반도체 소자 제조, 디스플레이 모듈 제조 등에서 사용되고 있는 기술을 그대로 적용할 수 있는 장점이 있다.
100 : 반도체 칩
500 : 무기재료기판
600 : 인쇄회로기판
700 : 와이어

Claims (9)

  1. 단자간 피치를 L1으로 하여 제작된 칩을, 패드간 피치를 L2 (L1 ≤ L2)로 하여 제작된 인쇄회로기판에 실장하는 방법에 있어서,
    (a) 상부 표면에 피치를 L1으로 하는 제1 패드와, 피치를 L2 (L1 ≤ L2)로 하는 제2 패드를 형성하고, 상기 제1 패드와 제2 패드를 연결하는 금속재배선을 형성하여 무기재료기판을 제작하는 단계;
    (b) 상기 무기재료기판의 하부 표면을 접착물질을 사용해서 인쇄회로기판에 부착 고정하는 단계;
    (c) 상기 무기재료기판 상부 표면의 제1 패드와 칩 단자를 접속하는 단계; 및
    (d) 상기 무기재료기판 상부 표면의 제2 패드와 상기 인쇄회로기판의 제3 패드를 접속하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서, 상기 단계 (c)의 접속은 마이크로볼, 플립칩, 또는 와이어 본딩 중 어느 하나에 의한 접속인 것을 특징으로 하는 방법.
  3. 제1항에 있어서, 상기 단계 (d)의 접속은 와이어 본딩, 무전해도금, 전기도금 중 어느 하나에 의한 접속인 것을 특징으로 하는 방법.
  4. 제1항에 있어서, 상기 단계 (a)의 금속재배선은 다층으로 형성된 것을 특징으로 하는 방법.
  5. 제1항에 있어서, 상기 무기재료기판은 실리콘 또는 유리 중 어느 하나 인 것을 특징으로 하는 방법.
  6. 제1항에 있어서, 상기 접착물질은 다이접착물질, 접착 페이스트, 접착필름 중 어느 하나인 것을 특징으로 하는 방법.
  7. 무기재료기판과 인쇄회로기판으로 구성된 복합기판으로서, 상기 무기재표기판의 하부면을 상기 인쇄회로기판의 상부면에 접착제로 부착하여 고정하고, 상기 무기재료기판은 상부 표면에 피치를 L1으로 하는 제1 패드와, 피치를 L2 (L1 ≤ L2)로 하는 제2 패드를 구비하고, 상기 제1 패드와 제2 패드를 연결하는 금속재배선을 구비하고, 단자간 피치를 L1으로 하여 제작된 칩을, 패드간 피치를 L2 (L1 ≤ L2)로 하여 제작된 제3 패드를 구비한 인쇄회로기판에 실장하는 것을 특징으로 하는 복합기판.
  8. 제7항에 있어서, 상기 칩의 단자는 상기 제1 패드와 마이크로볼, 플립칩, 또는 와이어 본딩 중 어느 한 방법으로 상기 제1 패드와 접속되는 것을 특징으로 하는 복합기판.
  9. 제7항에 있어서, 상기 제2 패드는 상기 제3 패드와 와이어 본딩, 무전해도금, 전기도금 중 어느 한 방법으로 접속되는 것을 특징으로 하는 복합기판.
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* Cited by examiner, † Cited by third party
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JP2018037465A (ja) * 2016-08-29 2018-03-08 ウシオ電機株式会社 半導体パッケージおよびその製造方法
KR20240135705A (ko) 2023-03-05 2024-09-12 대덕전자 주식회사 고밀도 회로기판 및 제조방법

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