JP2010021468A - 回路基板及び回路基板の製造方法 - Google Patents

Abstract

【課題】回路基板の低コスト化を図り、回路基板の配線層間のクロストークを抑制する。
【解決手段】回路基板１０は、接地電位または電源電位を有する導電層１０ｍａと、導電層１０ｍａ上に配置された層間絶縁膜１０ｉｂと、層間絶縁膜１０ｉｂ上に配置された第１の配線及び第２の配線と、第１の配線及び第２の配線を覆う層間絶縁膜１０ｉｃと、層間絶縁膜１０ｉｃ上に設けられ、第１の配線または第２の配線と電気的に接続する電極端子と、絶縁層１０ｉｃ上で且つ第１の配線と第２の配線との間の上方に設けられ、電極端子と同じ層構成を含む導電層１０ｍｄと、を有している。これにより、低コストで回路基板１０が製造され、回路基板１０の配線層１０ｍｃ間のクロストークが抑制される。
【選択図】図１

Description

本発明は回路基板及び回路基板の製造方法に関し、特に半導体素子を搭載する回路基板及び回路基板の製造方法に関する。

近年、ＬＳＩ（Large Scale Integration）チップの大規模化、高密度化に伴い、ベアチップ、チップサイズパッケージ（ＣＳＰ）等の半導体素子を回路基板に直接フリップチップ方式で実装する方法が主流になっている。この方法では、半導体素子に例えばバンプ電極を配設し、回路基板に配設された電極端子に当該バンプ電極を接合する。回路基板は、一般に、セラミック、シリコン、ガラス等の材料を主として含む基板上に、複数の配線層が積層された構造を有している。電極端子間は、これらの配線層内の配線によってそれぞれ接続される。

更に、電子機器の多機能化、高機能化等により、回路基板上に、上記のような半導体素子が多数実装されるケースが増加している。このようなケースでは、半導体素子に設けられている信号端子（例えば、アドレス信号端子やデータ信号端子）を接続するための各配線が、近接して平行に並んだ状態に配置される。そのため、配線間のクロストークが問題になる。なお、説明の便宜上、電極端子間を接続する回路基板内の配線を、以下、「端子接続配線」と呼ぶ。

特に近年では、ネットワーク機器の高速化に伴い、１ＧＨｚを超過する高周波領域での信号伝送が要求される。そのため、このようなクロストークの発生を抑えることは重要である。クロストークの発生を抑えるためには、端子接続配線を、例えばストリップ線路或いはマイクロストリップ線路とすることが有効であることが知られている。特に、ストリップ線路では、上下の位置にグランド配線層または電源配線層を備えているため、端子接続配線間のクロストークがマイクロストリップ線路に比べて、より小さくなる。

これらについては、先行例が開示されている（例えば、特許文献１，２参照）。
特開平７−７４２８５号公報 特開２００４−１３４７２４号公報

高周波領域での信号伝送を行うためには、電極端子間を低インピーダンスで接合しなければならない。このような低インピーダンス接合を実現するためには、当該電極端子間をできるだけ短い距離で接続することが有効である。従って、端子接続配線を、回路基板の表面に最も近い配線層に設けて、電極端子と端子接続配線との距離をできるだけ短くする必要がある。

一方で、配線間のクロストークを確実に抑えるためには、端子接続配線を、ストリップ線路或いはマイクロストリップ線路と同様の構造にすることが有効である。従って、このような構造を確実に実現するためには、端子接続配線よりも回路基板の表面に近い側に、配線層を設けなければならない。

しかしながら、このような配線層を設けた場合、電極端子（回路基板の表面に設けられた電極端子）と端子接続配線（回路基板内に設けられた端子接続配線）との距離が離れてしまう。その結果、上記のように新たに配線層を設ける方法では電極端子間の距離が長くなってしまうという問題がある。また、新たに配線層を設けるため、回路基板としての低コスト化が実現できない。

本発明はこのような点に鑑みてなされたものであり、低コストであり、電極端子間を低インピーダンスで接続し、且つ、マイクロストリップ配線間のクロストークを確実に抑えることが可能な回路基板及び回路基板の製造方法を提供することを目的としている。

上記課題を解決するために、接地電位または電源電位を有する導電層と、前記導電層上に配置された第１の絶縁層と、前記第１の絶縁層上に配置された第１の配線及び第２の配線と、前記第１の配線及び前記第２の配線を覆う第２の絶縁層と、前記第２の絶縁層上に設けられ、前記第１の配線または前記第２の配線と電気的に接続する電極端子と、前記第２の絶縁層上で且つ前記第１の配線と前記第２の配線との間の上方に設けられ、前記電極端子と同じ層構成を含む導電パターンと、を有することを特徴とする回路基板が提供される。

また、第１の配線及び第２の配線と、前記第１の配線及び前記第２の配線を覆う絶縁層と、前記絶縁層上に設けられ、前記第１の配線または前記第２の配線と電気的に接続する電極端子と、前記絶縁層上であって且つ少なくとも前記第１の配線及び前記第２の配線を含む領域の上方に設けられ、前記電極端子と同じ層構成を含む導電パターンと、を有し、前記導電パターンが接地電位または電源電位を有することを特徴とする回路基板が提供される。

また、電極端子間をそれぞれ接続する第１の配線及び第２の配線を有する回路基板の製造方法であって、接地電位または電源電位を有する導電層を形成する工程と、前記導電層上に第１の絶縁層を形成する工程と、前記第１の絶縁層上に前記第１の配線及び前記第２の配線を形成する工程と、前記第１の配線及び前記第２の配線を覆う第２の絶縁層を形成する工程と、前記第２の絶縁層に、前記電極端子を形成するためのビアホールを形成する工程と、前記第２の絶縁層上及び前記ビアホール内に、導電膜を形成する工程と、前記導電膜をパターニングし、前記電極端子と、前記第２の絶縁層上であって前記第１の配線と前記第２の配線との間の上方に位置する導電パターンとを形成する工程と、を有することを特徴とする回路基板の製造方法が提供される。

上記手段によれば、低コストであり、電極端子間を低インピーダンス接合とし、且つ、マイクロストリップ配線間のクロストークを確実に抑えることが可能な回路基板が実現する。

以下、本実施の形態に係る回路基板及び回路基板の製造方法を、図面を参照しながら詳細に説明する。
＜第１の実施の形態＞
図１は第１の実施の形態に係る回路基板の要部図である。ここで、図１（ａ）には、回路基板１０の要部平面模式図が例示され、図１（ｂ）には、図１（ａ）のＸ−Ｙ断面模式図が例示されている。また、図１（ｂ）には、回路基板１０上に搭載された半導体素子２０，２１が併せて例示されている。尚、図１（ａ）には、回路基板１０の平面構造を示すために、半導体素子２０，２１を表示せず、半導体素子２０，２１の外枠のみが破線で示されている。

回路基板１０は、基材（基板）１０ｓ上に、層間絶縁膜１０ｉａが配置された構造を有している。基材１０ｓとしては、例えば、アルミナ（Ａｌ₂Ｏ₃）、ジルコニア（ＺｒＯ₂）等のセラミック、酸化ケイ素（ＳｉＯ₂）、シリコン（Ｓｉ）、或いはガラス等が使用可能である。また、層間絶縁膜１０ｉａ上には、導電層１０ｍａを配置している。導電層１０ｍａは、例えば、グランド配線層或いは電源配線層である。更に、導電層１０ｍａ上には、層間絶縁膜１０ｉｂを配置している。

また、層間絶縁膜１０ｉｂ上には、複数の導電層１０ｍｂが配設されている。更に、層間絶縁膜１０ｉｂ上には、複数の配線層（伝送線路）１０ｍｃが配設されている。半導体素子２０の下方に位置する導電層１０ｍｂと、半導体素子２１の下方に位置する導電層１０ｍｂとは、導電層１０ｍｂの間に配置される配線層１０ｍｃを通じて、電気的に接続されている（図１（ａ）参照）。なお、上述した電極接続配線は、導電層１０ｍｂと配線層１０ｍｃを含む配線、或いは、導電層１０ｍｂと配線層１０ｍｃからなる配線に対応する。

例えば、半導体素子２０の下方に位置する、４個の導電層１０ｍｂと、半導体素子２１の下方に位置する、４個の導電層１０ｍｂとが、それぞれ配線層１０ｍｃを通じて、電気的に接続されている。また、隣接する複数の配線層１０ｍｃの間隔は、例えば、等間隔に配設されている。

このように、配線層１０ｍｃが、導電層１０ｍａ上に層間絶縁膜１０ｉｂを介して配置されている。即ち、回路基板１０は、マイクロストリップ線路を有している。これにより、半導体素子２０と半導体素子２１との間で伝送される高周波信号を、配線層１０ｍｃと導電層１０ｍａとの間に発生する電磁波（例えば、準ＴＥＭ（Transverse Electro-Magnetic）波）により伝送させることができる。

そして、これらの導電層１０ｍｂ及び配線層１０ｍｃは、層間絶縁膜１０ｉｂ上に配置された層間絶縁膜１０ｉｃにより被覆されている。
尚、配線層１０ｍｃの個数については、図示する個数に限るものではない。

また、層間絶縁膜１０ｉｃから導電層１０ｍｂの一部が露出し、導電層１０ｍｂ上に接続用端子（電極端子）１０ｐが配置されている。具体的には、例えば、図１（ｂ）に示すように、導電層１０ｍｂの上面と接続用端子１０ｐの下面とが直接接触することにより、導電層１０ｍｂと接続用端子１０ｐとが電気的に接続されている。なお、導電層１０ｍｂの上面と接続用端子１０ｐの下面との間は、図示しない他の導電層を介して接触されていてもよい。また、接続用端子１０ｐは、層間絶縁膜１０ｉｃ内から層間絶縁膜１０ｉｃ表面に亘って連続的に繋がったパターン形状を有している。当該接続用端子１０ｐは、例えば、その断面形状を凹状としている。

尚、接続用端子１０ｐは、例えば、層間絶縁膜１０ｉｃ内に選択的に埋設させたポスト形状を有する端子でもよく、或いは、パッド状の形状を有する端子（電極パッド）でもよい。更には、例えば、層間絶縁膜１０ｉｃ表面のみに選択的に配設したパッド状の形状を有する端子でもよい。

そして、配線層１０ｍｃ間の領域の上方であって、層間絶縁膜１０ｉｃの表面上には、導電層１０ｍｄを配置している（図１（ａ）参照）。このような導電層１０ｍｄは、隣接する配線層１０ｍｃ間の領域の上方に選択的に配置され、接続用端子１０ｐとは電気的に接続されていない。即ち、導電層１０ｍｄは、電位的に浮遊状態にある。なお、導電層１０ｍｄは、必ずしも浮遊状態にする必要はなく、例えば、所定の電位を有する他のパターン（不図示）に接続するようにしてもよい。このように、導電層１０ｍｄを、隣接する配線層１０ｍｃ間の領域の上方に配置することにより、配線層１０ｍｃ間の電磁界相互作用が抑制され、配線層１０ｍｃ間のクロストーク量が抑えられる。その結果、各配線層１０ｍｃのインピーダンスが低減される。

尚、このような接続用端子１０ｐと導電層１０ｍｄとは、同じ製造工程に於いて、層間絶縁膜１０ｉｃ上に選択的に配置される（後述）。従って、接続用端子１０ｐと導電層１０ｍｄの層構成は同一である。また、接続用端子１０ｐと導電層１０ｍｄの材質も同一である。

接続用端子１０ｐ及び導電層１０ｍｄは、例えば、次の（１）〜（６）に示す構造を有している。
（１）チタン（Ｔｉ）を主として含む層の上に、金（Ａｕ）を主として含む層が形成された２層構造、或いは、チタン（Ｔｉ）からなる層の上に、金（Ａｕ）からなる層が形成された２層構造。
（２）ニッケル（Ｎｉ）を主として含む層の上に、金（Ａｕ）を主として含む層が形成された２層構造、或いは、ニッケル（Ｎｉ）からなる層の上に、金（Ａｕ）からなる層が形成された２層構造。
（３）チタン（Ｔｉ）を主として含む層の上に、錫（Ｓｎ）を主として含む層が形成された２層構造、或いは、チタン（Ｔｉ）からなる層の上に、錫（Ｓｎ）からなる層が形成された２層構造。
（４）チタン（Ｔｉ）を主として含む層の上に、ニッケル（Ｎｉ）を主として含む層、金（Ａｕ）を主として含む層が順に形成された３層構造、或いは、チタン（Ｔｉ）からなる層の上に、ニッケル（Ｎｉ）からなる層、金（Ａｕ）からなる層が順に形成された３層構造。
（５）チタン（Ｔｉ）を主として含む層の上に、ニッケル（Ｎｉ）を主として含む層、錫（Ｓｎ）を主として含む層が順に形成された３層構造、或いは、チタン（Ｔｉ）からなる層の上に、ニッケル（Ｎｉ）からなる層、錫（Ｓｎ）からなる層が順に形成された３層構造。
（６）チタン（Ｔｉ）を主として含む層の上に、ニッケル（Ｎｉ）を主として含む層、銅（Ｃｕ）を主として含む層、金（Ａｕ）を主として含む層が順に形成された４層構造、或いは、チタン（Ｔｉ）からなる層の上に、ニッケル（Ｎｉ）からなる層、銅（Ｃｕ）からなる層、金（Ａｕ）からなる層が順に形成された４層構造。

更には、接続用端子１０ｐ及び導電層１０ｍｄは、例えば、次の（７）〜（１０）に示す構造を有していてもよい。
（７）錫（Ｓｎ）を主として含む層、或いは、錫（Ｓｎ）からなる層。
（８）錫（Ｓｎ）−鉛（Ｐｂ）共晶系半田を主として含む層、或いは、錫（Ｓｎ）−鉛（Ｐｂ）共晶系半田からなる層。
（９）鉛（Ｐｂ）フリーである２元系の錫（Ｓｎ）−銀（Ａｇ）半田を主として含む層、或いは、鉛（Ｐｂ）フリーである２元系の錫（Ｓｎ）−銀（Ａｇ）半田からなる層。
（１０）鉛（Ｐｂ）フリーである３元系の錫（Ｓｎ）−銀（Ａｇ）−銅（Ｃｕ）半田を主として含む層、或いは、鉛（Ｐｂ）フリーである３元系の錫（Ｓｎ）−銀（Ａｇ）−銅（Ｃｕ）半田からなる層。

また、導電層１０ｍａ，１０ｍｂ及び配線層１０ｍｃの材質としては、例えば、銅（Ｃｕ）或いはアルミニウム（Ａｌ）が使用可能である。
また、層間絶縁膜１０ｉａ，１０ｉｂ，１０ｉｃの材質としては、例えば、ポリイミド樹脂或いはエポキシ樹脂が使用可能である。

また、基材１０ｓに於いては、上述した如く、セラミック、シリコン、或いはガラス等の材料が使用可能である。更に、基材１０ｓに使用可能な材料としては、これらの材料の他に、ガラス−エポキシ樹脂、ガラス−ビスマレイミドトリアジン（ＢＴ）、またはポリイミド等の有機絶縁材が挙げられる。

また、回路基板１０は、基材１０ｓの片面に配線層を形成した片面配線構造の他、基材１０ｓの両面に配線層を形成した両面配線構造であってもよい。
また、当該回路基板１０は、支持基板、配線基板、インターポーザ、或いはパッケージ基板とも称される。

そして、回路基板１０の接続用端子１０ｐに、半導体素子２０，２１のバンプ電極２０ｂ，２１ｂが溶融接合することにより、半導体素子２０，２１が回路基板１０上にフリップチップ実装される。尚、バンプ電極２０ｂ，２１ｂとしては、例えば、上記（８）〜（１０）に示した半田材が使用可能である。

また、半導体素子２０，２１は、例えば、シリコン（Ｓｉ）またはガリウム砒素（ＧａＡｓ）等を主として含む半導体基材の一方の主面に、電子回路層が形成されたものである。当該電子回路層は、所謂ウエハプロセスにより形成される。電子回路層は、具体的には、例えば、トランジスタ等の能動素子、容量素子等の受動素子、並びにこれらの素子を接続する配線層を含んでいる。

また、半導体素子２０，２１は同種の素子であってもよく、異種の素子であってもよい。
また、図１（ｂ）には、導電層１０ｍａと導電層１０ｍｂとが層間絶縁膜１０ｉｂを介して離間した形態が示されているが、ビア電極（不図示）を介して導電層１０ｍｂと導電層１０ｍａとが電気的に接続された形態でもよい。

これは、例えば、導電層１０ｍｂ上に接続される接続用端子１０ｐが、グランド電位、或いは、電源電位を有する場合である。即ち、何れかの導電層１０ｍｂと導電層１０ｍａとを導通させて、半導体素子２０，２１の電極（バンプ電極２０ｂ，２１ｂ）にグランド用電位或いは電源用電位を供給してもよい。

次に、回路基板１０の製造方法について詳細に説明する。尚、以下に例示する図では、図１で例示した同一の部材には同一の符号を付し、一度説明した部材については、その詳細な説明を省略する。

図２乃至図４は第１の実施の形態に係る回路基板の製造工程を説明するための要部図である。
先ず、図２（ａ）に示すように、基材１０ｓ上に、層間絶縁膜１０ｉａを形成する。例えば、層間絶縁膜１０ｉａは、ポリイミド樹脂或いはエポキシ樹脂を主成分とする樹脂ワニスをスピンコート法により基材１０ｓ上に塗布した後、オーブン等を用い、加熱処理を行うことによりキュアさせることにより、形成される。ここで、キュア後の層間絶縁膜１０ｉａの膜厚は、例えば２μｍ〜１０μｍである。

続いて、層間絶縁膜１０ｉａに導電層１０ｍａを、例えば、電解鍍金法により配置する。形成した導電層１０ｍａの膜厚は、３μｍ〜１０μｍである。当該導電層１０ｍａは、上述した如く、例えば、グランド配線層、或いは電源配線層として機能する。

また、当該導電層１０ｍａは、例えば、図２（ａ）に示すように基材１０ｓの表面全体を覆う形状（ベタ状）であってもよいし、セミアディティブ法により、選択的にパターニングされた形状であってもよい。

具体的には、例えば、シード層（不図示）をスパッタリング法で層間絶縁膜１０ｉａ上に成膜し、レジスト層を当該シード層上に配置した後、フォトリソグラフィ法により当該レジスト層のパターニングを行う。続いて、電界鍍金法により、上記シード層から選択的に露出させたシード層上に導電層１０ｍａを形成する。そして、レジストを除去した後、層間絶縁膜１０ｉａ上に残存するシード層をフラッシュエッチングして、不要なシード層を層間絶縁膜１０ｉａ上から除去する。

このように層間絶縁膜１０ｉａ上に、選択的に配置された導電層１０ｍａを配置してもよい。
尚、上記レジスト層は、例えば、ドライフィルムレジスト（ＤＦＲ）をラミネータにより、層間絶縁膜１０ｉａ上に貼り合わせて形成してもよい。更には、液状のレジストをスピンコート法により塗布した後、当該液状のレジストを硬化させることにより形成してもよい。

次に、図２（ｂ）に示すように、導電層１０ｍａ上に、層間絶縁膜１０ｉｂを配置する。層間絶縁膜１０ｉｂは、例えば、上記層間絶縁膜１０ｉａと同様の方法により形成する。尚、形成された後の層間絶縁膜１０ｉａの膜厚は、例えば、４μｍ〜６μｍである。

次に、図２（ｃ）に示すように、層間絶縁膜１０ｉｂ上に、導電層１０ｍｂ及び配線層１０ｍｃを選択的に形成する。
具体的には、先ず、例えば、セミアディティブ法により、シード層をスパッタリング法で層間絶縁膜１０ｉｂ上に成膜する。次に、当該シード層上にレジスト層を形成する。続いて、フォトリソグラフィ法により当該レジスト層のパターニングを行う。このようにしてレジスト層からシード層を露出させた後、電界鍍金法により、当該露出した上記シード層上に、導電層１０ｍｂ及び配線層１０ｍｃを形成する。そして、レジストを除去した後、層間絶縁膜１０ｉｂ上に残存するシード層をフラッシュエッチングして、不要なシード層を層間絶縁膜１０ｉｂ上から除去する。

このような方法により、導電層１０ｍｂ及び配線層１０ｍｃを、層間絶縁膜１０ｉｂ上に選択的に配置する。尚、形成した導電層１０ｍｂ及び配線層１０ｍｃの膜厚は、例えば、４μｍ〜６μｍである。

そして、配線層１０ｍｃに於いては、図３に示すように、隣接する配線層１０ｍｃの距離は略等間隔であり、更には、各配線層１０ｍｃが並行に配置される。
形成した配線層１０ｍｃの線幅は、例えば１０μｍであり、配線層１０ｍｃの配線間隔は、例えば１０μｍである。

次に、図４（ａ）に示すように、層間絶縁膜１０ｉｂ上に、層間絶縁膜１０ｉｃを形成する。次いで、導電層１０ｍｂの表面の一部が露出するように、ビアホール１０ｖを形成する。

例えば、層間絶縁膜１０ｉｂ上に、上記層間絶縁膜１０ｉａと同様の方法により、ベタ状の層間絶縁膜１０ｉｃを形成する。即ち、層間絶縁膜１０ｉｂ上に、導電層１０ｍｂ及び配線層１０ｍｃを覆う層間絶縁膜１０ｉｃを形成する。

続いて、導電層１０ｍｂの表面の一部が露出するように、層間絶縁膜１０ｉｃ内にビアホール１０ｖを形成する。
尚、ビアホール１０ｖの形成は、フォトリソグラフィ法により実施してもよく、レーザ照射により形成してもよい。

層間絶縁膜１０ｉｂ上に配置した層間絶縁膜１０ｉｃの膜厚は、例えば７μｍ〜９μｍである。
そして、層間絶縁膜１０ｉｃ上及びビアホール１０内（即ち、露出した導電層１０ｍｂ上）に導電膜１０ｎを形成する。導電膜１０ｎは、例えば、上述したチタン（Ｔｉ）を主として含む層を成膜した後、その上に、金（Ａｕ）を主として含む層を成膜することにより形成される。或いは、導電膜１０ｎとして、このような層構造の他に、上述した（２）〜（１０）に示す層を成膜してもよい。なお、これらの成膜は、例えばスパッタリング法により行う（図示しない）。当該シード層の膜厚は、例えば０．５μｍ以下である。

次に、図４（ｂ）に示すように、上記シード層上に、レジスト層１０ｒｅを選択的に形成する。
具体的には、例えば、ベタ状のレジスト層を上記シード層上に塗布した後、フォトリソグラフィ法により、レジスト層１０ｒｅのパターニングを行う。即ち、ビアホール１０ｖ、並びに、配線層１０ｍｃ間の領域の上方における層間絶縁膜１０ｉｃ表面が表出するようにレジスト層１０ｒｅをパターニングする。

次に、電解鍍金法により、ビアホール１０ｖ内（或いは、ビアホール１０ｖ内及びビアホール１０ｖの周囲の内層間絶縁膜１０ｉｃ上）に、接続用端子１０ｐを形成すると共に、配線層１０ｍｃ間上に、導電層１０ｍｄを配置する。

次に、レジスト層１０ｒｅ及び導電膜１０ｎの不要な箇所を除去する。
このように、接続用端子１０ｐと導電層１０ｍｄとが、電解鍍金法により、同時に形成されることから、接続用端子１０ｐ及び導電層１０ｍｄの材質は、同一になる。

接続用端子１０ｐ及び導電層１０ｍｄは、例えば、前述の（１）〜（１０）に示す構造を有している。また、接続用端子１０ｐ及び導電層１０ｍｄの厚さは、その膜厚が例えば、２μｍ〜４μｍとなるように形成する。

そして、上述したように、接続用端子１０ｐ、導電層１０ｍｄを配置した後に、レジスト層１０ｒｅを除去する（図示しない）。また、レジスト層１０ｒｅを除去した後に、接続用端子１０ｐ、導電層１０ｍｄを配置していない層間絶縁膜１０ｉｃ表面には、上記シード層が残存しているが、当該シード層については、フラッシュエッチングにより除去する（図示しない）。

このような工程により、上記ビアホール１０ｖ内（或いは、ビアホール１０ｖ内及びビアホール１０ｖの周囲の内層間絶縁膜１０ｉｃ上）に接続用端子１０ｐが選択的に配置されると共に、配線層１０ｍｃ間の領域の上方であって且つ層間絶縁膜１０ｉｃ表面に、導電層１０ｍｄが選択的に配置される。

尚、接続用端子１０ｐは、層間絶縁膜１０ｉｃ内に選択的に埋設させたポスト形状を有する端子でもよく、層間絶縁膜１０ｉｃ表面のみに選択的に配設したパッド状の形状を有する端子でもよい。

そして、接続用端子１０ｐの形成により、接続用端子１０ｐと導電層１０ｍｂとが導通する。
かかる状態を、図４（ｃ）に示す。

そして、この後に於いては、図１（ｂ）に示す如く、回路基板１０上に、半導体素子２０，２１を搭載する。尚、接続用端子１０ｐの断面形状を凹状としていることから、回路基板１０に於いては、半導体素子２０，２１の位置決めが容易になされる。

このような工程により、回路基板１０、並びに回路基板１０上に半導体素子２０，２１が搭載された半導体装置が製造される。
尚、図４以外では、当該導電膜１０ｎの表示を省略している。

次に、配線層１０ｍｃ間上に層間絶縁膜１０ｉｃを介して導電層１０ｍｄを選択的に配置させた効果について説明する。
ここでは、その効果を確認するために、三次元電磁界解析法によるシミュレーションを行い、上記回路基板１０の伝送特性（伝送損失、クロストーク）を確認した。

先ず、当該シミュレーションに用いた回路基板のモデル図を図５に示す。このシミュレーションでは、３種の回路基板におけるモデルの伝送特性を解析している。
図５（ａ）に示す回路基板Ｓａのモデルは、導電層Ｓｍａ上に層間絶縁膜Ｓｉｂを配置し、更に、層間絶縁膜Ｓｉｂ上に、例えば、３本の配線層Ｓｍｃを配設している。また、層間絶縁膜Ｓｉｂ上には、配線層Ｓｍｃ表面が被覆するように、層間絶縁膜Ｓｉｃを配置している。即ち、回路基板Ｓａは、通常のマイクロストリップ線路に対応させたモデルである。

また、図５（ｂ）に示す回路基板Ｓｂのモデルは、上記回路基板Ｓａの構成の他、配線層Ｓｍｃ間上に、層間絶縁膜Ｓｉｃを隔てて、導電層Ｓｍｄを配置している。即ち、回路基板Ｓｂは、上記回路基板１０の形態に対応させたモデルである。

また、図５（ｃ）に示す回路基板Ｓｃのモデルは更に別のモデルである。
図５（ｃ）に示す回路基板Ｓｃは、上記回路基板Ｓａの構成の他、層間絶縁膜Ｓｉｃ上に、ベタ状の導電層Ｓｍｅを配置している。即ち、回路基板Ｓｃは、モデル側面にまで延長させた、連続する導電層Ｓｍｅを層間絶縁膜Ｓｉｃ上に配置している。

尚、回路基板Ｓａ，Ｓｂ，Ｓｃの導電層Ｓｍａ、配線層Ｓｍｃの材質は、銅（Ｃｕ）としている。
また、層間絶縁膜Ｓｉｂ，Ｓｉｃの材質は、ポリイミドとしている。

また、導電層Ｓｍｄ、導電層Ｓｍｅの材質については、金（Ａｕ）としている。
また、導電層Ｓｍａの膜厚は、５μｍとしている。
また、配線層Ｓｍｃの膜厚は、５μｍとし、線幅を１０μｍとしている。また、隣接する配線層Ｓｍｃの間隔は、１０μｍである。即ち、層間絶縁膜Ｓｉｂ上に、２０μｍのピッチで配線層Ｓｍｃが並設されている。

また、導電層Ｓｍｄの膜厚は、４μｍとし、線幅を１０μｍとしている。また、隣接する導電層Ｓｍｄの間隔は、１０μｍである。
また、導電層Ｓｍｅの膜厚は、４μｍとしている。

また、配線層Ｓｍｃ、導電層Ｓｍｄの線長は、１０ｍｍである。
また、層間絶縁膜Ｓｉｂの膜厚は、５μｍであり、層間絶縁膜Ｓｉｂ上の層間絶縁膜Ｓｉｃの膜厚は、８μｍである。

また、導電層Ｓｍａの電位については、グランド電位としている。
また、導電層Ｓｍｄ，Ｓｍｅの電位については、浮遊状態としている。
また、このシミュレーションでは、それぞれの回路基板Ｓａ，Ｓｂ，ＳｃのＳパラメータを計算している。具体的には、下記に定義するＳ３１とＳ４１を計算している。ここで、Ｓ３１とＳ４１の定義について、別の図を用いて説明する。

図６に、シミュレーションに用いた回路基板の別のモデル図を示す。当該モデル図には、上記回路基板Ｓａ，Ｓｂ，Ｓｃに共通して配置されている導電層Ｓｍａ、層間絶縁膜Ｓｉｂ、配線層Ｓｍｃが示されている。また、中央の配線層Ｓｍｃの両端を端部１並びに端部３としている。そして、中央の配線層Ｓｍｃに隣接する配線層Ｓｍｃの両端を端部２並びに端部４としている。

上述したＳ３１とは、端部１に於ける信号電圧をＶｉｎとし、端部３に於ける信号電圧をＶｏｕｔとした場合、２０ｌｏｇ（Ｖｏｕｔ／Ｖｉｎ）である。
また、Ｓ４１とは、端部１に於ける信号電圧をＶｉｎとし、端部４に於ける信号電圧をＶｏｕｔとした場合、２０ｌｏｇ（Ｖｏｕｔ／Ｖｉｎ）である。

従って、Ｓ３１によって、中央の配線層Ｓｍｃの端部１から端部３までの伝送損失の程度が示される。即ち、Ｓ３１が小さくなるほど、中央の配線層Ｓｍｃに於いて伝送損失が大きいという結果になる。

また、Ｓ４１によって、中央の配線層Ｓｍｃの端部１から、中央の配線層Ｓｍｃに隣接する配線層Ｓｍｃの端部４までのクロストーク（ノイズ）の程度が示される。即ち、Ｓ３１が小さいほど、中央の配線層Ｓｍｃから、中央の配線層Ｓｍｃに隣接する配線層Ｓｍｃへのクロストークの程度が小さいという結果になる。

図７にシミュレーション結果を示す。ここで、図７の横軸は、信号周波数（ＧＨｚ）であり、縦軸は、上記のＳパラメータ（ｄＢ）である。
図示する如く、Ｓ３１に於いては、回路基板ＳｂのＳ３１が最も高いことが分かった。即ち、回路基板Ｓｂに於いて、伝送損失が最も小さいことが分かった。

また、Ｓ４１に於いては、回路基板ＳａのＳ４１に比べて、回路基板ＳｂのＳ４１が低くなることが分かった。即ち、回路基板Ｓｂに於いては、回路基板Ｓａに比べて、クロストークが低減することが分かった。

また、Ｓ４１に於いては、例えば、１ＧＨｚ〜３ＧＨｚの信号周波数領域、８ＧＨｚ〜１１ＧＨｚの信号周波数領域を除いて、回路基板ＳｂのＳ４１に比べて、回路基板ＳｃのＳ４１が低くなることが分かった。即ち、一部の信号周波数を除いて、回路基板Ｓｃは、回路基板Ｓｂに比べて、クロストークが低減することが分かった。但し、１ＧＨｚ〜３ＧＨｚの信号周波数領域、８ＧＨｚ〜１１ＧＨｚの信号周波数領域では、回路基板Ｓｂの方が回路基板Ｓｃに比べて、クロストークが低減することが分かった。

このように、配線層１０ｍｃ間上に、導電層１０ｍｄを選択的に配置することにより、通常のマイクロストリップ線路構造に比べ、配線層１０ｍｃ間のクロストークが確実に抑制されることが分かった。

また、ベタ状の導電層Ｓｍｅを配置することにより、一部の信号周波数を除いて、配線層１０ｍｃ間のクロストークが更に抑制されることが分かった。
このように、第１の実施の形態では、導電層１０ｍａ上に、層間絶縁膜１０ｉｂを配置し、層間絶縁膜１０ｉｂ上に、複数の配線層１０ｍｃを配置している。そして、配線層１０ｍｃ表面を被覆する層間絶縁膜１０ｉｃを、層間絶縁膜１０ｉｂ上に配置し、層間絶縁膜１０ｉｃ内または層間絶縁膜１０ｉｃ表面の少なくとも何れかに接続用端子１０ｐを配置すると共に、配線層１０ｍｃ間上の層間絶縁膜１０ｉｃ表面に導電層１０ｍｄを配置している。

従って、上記の回路基板の製造方法では、導電層１０ｍｄのみを配置するためのマスク部材を増設する必要がない。また、導電層１０ｍｄのみを配置するプロセス工程数を増加させる必要がない。

また、回路基板１０に於いては、配線層１０ｍｃ間上に、導電層１０ｍｄを選択的に配置することにより、配線層１０ｍｃ間のクロストークが確実に抑制される。
これにより、低コストであり、伝送線路間のクロストークが抑制された回路基板が実現する。

＜第２の実施の形態＞
図８は第２の実施の形態に係る回路基板の要部図である。ここで、図８（ａ）には、回路基板１１の要部平面模式図が例示され、図８（ｂ）には、図８（ａ）のＸ−Ｙ断面模式図が例示されている。また、図８（ｂ）には、回路基板１１上に搭載された半導体素子２０，２１が併せて例示されている。尚、図８（ａ）には、回路基板１１の平面構造を示すために、半導体素子２０，２１を表示せず、半導体素子２０，２１の外枠のみが破線で示されている。また、回路基板１１は、第１の実施の形態と同様の方法により製造される。

回路基板１１にあっては、上述した如く、層間絶縁膜１０ｉｂ上に導電層１０ｍｂ及び配線層１０ｍｃを、それぞれ複数個、配置している。また、導電層１０ｍｂ及び配線層１０ｍｃは、層間絶縁膜１０ｉｂ上に配置させた層間絶縁膜１０ｉｃにより被覆されている。

また、回路基板１１にあっては、層間絶縁膜１０ｉｃから、導電層１０ｍｂの一部を露出させ、導電層１０ｍｂに導通する接続用端子１０ｐを層間絶縁膜１０ｉｃ内及び層間絶縁膜１０ｉｃ表面に、選択的に配置している。

尚、接続用端子１０ｐに於いては、層間絶縁膜１０ｉｃ内及び層間絶縁膜１０ｉｃ表面に選択的に配置する他、層間絶縁膜１０ｉｃ内に選択的に埋設させたポスト状の端子でもよく、層間絶縁膜１０ｉｃ表面のみに選択的に配設したパッド状の端子でもよい。

そして、配線層１０ｍｃ間上及び配線層１０ｍｃの直上の層間絶縁膜１０ｉｃ表面には、連続する導電層１０ｍｆを配置している（図８（ａ）参照）。即ち、上記導電層１０ｍｄよりも面積の大きい導電層１０ｍｆを、層間絶縁膜１０ｉｃを介して、配線層１０ｍｃ間上及び配線層１０ｍｃの直上に配置している。また、このような導電層１０ｍｆは、電位的に浮遊状態にある。また、接続用端子１０ｐと導電層１０ｍｆとは、同じ製造工程に於いて、層間絶縁膜１０ｉｃ上に選択的に配置される。従って、接続用端子１０ｐ及び導電層１０ｍｆの材質は、同一である。

そして、導電層１０ｍｆを、隣接する配線層１０ｍｃ間上及び配線層１０ｍｃの直上に配置することにより、配線層１０ｍｃ間の電磁界相互作用が抑制され、それぞれの配線層１０ｍｃのインピーダンスが低減される。

例えば、図７に示すシミュレーション結果からは、ベタ状の導電層Ｓｍｅを配置した回路基板Ｓｃに於いては、一部の信号周波数領域を除き、回路基板Ｓｂよりもクロストークが低減している。従って、回路基板１１にあっては、配線層１０ｍｃ間のクロストークが回路基板１０より確実に抑制される。

このように、第２の実施の形態では、導電層１０ｍａ上に、層間絶縁膜１０ｉｂを配置し、層間絶縁膜１０ｉｂ上に、複数の配線層１０ｍｃを配置している。そして、配線層１０ｍｃ表面を被覆する層間絶縁膜１０ｉｃを、層間絶縁膜１０ｉｂ上に配置し、層間絶縁膜１０ｉｃ内または層間絶縁膜１０ｉｃ表面の少なくとも何れかに接続用端子１０ｐを配置すると共に、配線層１０ｍｃ間上及び配線層１０ｍｃの直上の層間絶縁膜１０ｉｃ表面に連続した導電層１０ｍｆを配置している。

このような回路基板の製造方法によれば、導電層１０ｍｆのみを配置するためのマスク部材を増設する必要がない。また、導電層１０ｍｆのみを配置するプロセス工程数を増加させる必要がない。

また、回路基板１１に於いては、配線層１０ｍｃ間上及び配線層１０ｍｃの直上に、導電層１０ｍｆを選択的に配置することにより、配線層１０ｍｃ間のクロストークが上記回路基板１０より確実に抑制される。

これにより、低コストであり、伝送線路間のクロストークが抑制された回路基板が実現する。
＜第３の実施の形態＞
図９は第３の実施の形態に係る回路基板の要部図である。ここで、図９（ａ）には、回路基板１２の要部平面模式図が例示され、図９（ｂ）には、図９（ａ）のＸ−Ｙ断面模式図が例示されている。また、図９（ｂ）には、回路基板１２上に搭載された半導体素子２０，２１が併せて例示されている。尚、図９（ａ）には、回路基板１２の平面構造を示すために、半導体素子２０，２１を表示せず、半導体素子２０，２１の外枠のみが破線で示されている。また、回路基板１２は、第１の実施の形態と同様の方法により製造される。

回路基板１２にあっては、上述した如く、層間絶縁膜１０ｉｂ上に導電層１０ｍｂ及び配線層１０ｍｃを、それぞれ複数個、配置している。また、導電層１０ｍｂ及び配線層１０ｍｃは、層間絶縁膜１０ｉｂ上に配置させた層間絶縁膜１０ｉｃにより覆われている。

また、回路基板１２にあっては、層間絶縁膜１０ｉｃから、導電層１０ｍｂの一部を露出させ、導電層１０ｍｂに導通する接続用端子１０ｐを層間絶縁膜１０ｉｃ内及び層間絶縁膜１０ｉｃ表面に、選択的に配置している。

尚、接続用端子１０ｐに於いては、層間絶縁膜１０ｉｃ内及び層間絶縁膜１０ｉｃ表面に選択的に配置する他、層間絶縁膜１０ｉｃ内に選択的に埋設させたポスト状の端子でもよく、層間絶縁膜１０ｉｃ表面のみに選択的に配設したパッド状の端子でもよい。

そして、配線層１０ｍｃ間上及び配線層１０ｍｃの直上の層間絶縁膜１０ｉｃ表面には、導電層１０ｍｇを配置している（図９（ａ）参照）。即ち、上記導電層１０ｍｄよりも面積の大きい導電層１０ｍｇを、配線層１０ｍｃ間上及び配線層１０ｍｃの直上に配置している。更に、導電層１０ｍｇに於いては、上記導電層１０ｍｆよりも、更に面積を増大させている。

そして、このような導電層１０ｍｇは、層間絶縁膜１０ｉｂ、層間絶縁膜１０ｉｃ内に設けたビア電極１０ｖｇを導通させることにより（図９（ａ）参照）、当該ビア電極１０ｖｇを通じて、導電層１０ｍａとの電気的な接続が確保されている。そして、回路基板１２の配線層１０ｍｃは、上下に導電層１０ｍａと導電層１０ｍｇとを配置していることから、回路基板１２は、ストリップ線路を有している。

また、接続用端子１０ｐと導電層１０ｍｇとは、同じ製造工程に於いて、層間絶縁膜１０ｉｃ上に選択的に配置される。従って、接続用端子１０ｐ及び導電層１０ｍｇの材質は、同一である。

このように、第３の実施の形態では、導電層１０ｍａ上に、層間絶縁膜１０ｉｂを配置し、層間絶縁膜１０ｉｂ上に、複数の配線層１０ｍｃを配置する。そして、配線層１０ｍｃ表面を被覆する層間絶縁膜１０ｉｃを、層間絶縁膜１０ｉｂ上に配置し、層間絶縁膜１０ｉｃ内または層間絶縁膜１０ｉｃ表面の少なくとも何れかに接続用端子１０ｐを配置すると共に、配線層１０ｍｃ間上及び配線層１０ｍｃの直上の層間絶縁膜１０ｉｃ表面に導電層１０ｍｇを配置している。そして、導電層１０ｍａと導電層１０ｍｇとをビア電極１０ｖｇを介して、導通させている。

即ち、回路基板１２では、配線層１０ｍｃを伝送線路とするストリップ線路構造を有している。
このようなストリップ線路を備えた回路基板の製造方法に於いても、導電層１０ｍｇのみを配置するためのマスク部材を増設する必要がない。また、導電層１０ｍｇのみを配置するプロセス工程数を増加させる必要がない。これにより、ストリップ線路を備えた、低コストな回路基板が実現する。

また、回路基板１２に於いては、ストリップ線路構造を備えることにより、伝送線路間のクロストークが確実に抑制される。
尚、上述した第１或いは第２の実施の形態に於いては、導電層１０ｍｄ及び導電層１０ｍｆの電位を浮遊状態としたが、第１或いは第２の実施の形態に於いても、回路基板内に設けたビア電極を介し、導電層１０ｍｄ或いは導電層１０ｍｆと、導電層１０ｍａとの電気的な接続を確保してもよい。

第１の実施の形態に係る回路基板の要部図である。 第１の実施の形態に係る回路基板の製造工程を説明するための要部図である（その１）。 第１の実施の形態に係る回路基板の製造工程を説明するための要部図である（その２）。 第１の実施の形態に係る回路基板の製造工程を説明するための要部図である（その３）。 シミュレーションに用いた回路基板のモデル図である。 シミュレーションに用いた回路基板の別のモデル図である。 シミュレーション結果を説明する図である。 第２の実施の形態に係る回路基板の要部図である。 第３の実施の形態に係る回路基板の要部図である。

符号の説明

１，２，３，４ 端部
１０，１１，１２，Ｓａ，Ｓｂ，Ｓｃ 回路基板
１０ｉａ，１０ｉｂ，１０ｉｃ，Ｓｉｂ，Ｓｉｃ 層間絶縁膜
１０ｍａ，１０ｍｂ，１０ｍｄ，１０ｍｆ，１０ｍｇ，Ｓｍａ，Ｓｍｄ，Ｓｍｅ 導電層
１０ｍｃ，Ｓｍｃ 配線層
１０ｎ 導電膜
１０ｐ 接続用端子
１０ｒｅ レジスト層
１０ｓ 基材
１０ｖ ビアホール
１０ｖｇ ビア電極
２０，２１ 半導体素子
２０ｂ，２１ｂ バンプ電極

Claims (5)

1. 接地電位または電源電位を有する導電層と、
   前記導電層上に配置された第１の絶縁層と、
   前記第１の絶縁層上に配置された第１の配線及び第２の配線と、
   前記第１の配線及び前記第２の配線を覆う第２の絶縁層と、
   前記第２の絶縁層上に設けられ、前記第１の配線または前記第２の配線と電気的に接続する電極端子と、
   前記第２の絶縁層上で且つ前記第１の配線と前記第２の配線との間の上方に設けられ、前記電極端子と同じ層構成を含む導電パターンと、
   を有することを特徴とする回路基板。
2. 前記導電パターンが、前記第２の絶縁層上であって、且つ、少なくとも以下の第１〜第３の領域を含む領域に形成されていることを特徴とする請求項１記載の回路基板。
   （１）前記第１の配線の上方である第１の領域。
   （２）前記第２の配線の上方である第２の領域。
   （３）前記第１の配線と前記第２の配線との間の上方である第３の領域。
3. 前記導電パターンは、前記導電層と電気的に接続されていることを特徴とする請求項１または２記載の回路基板。
4. 第１の配線及び第２の配線と、
   前記第１の配線及び前記第２の配線を覆う絶縁層と、
   前記絶縁層上に設けられ、前記第１の配線または前記第２の配線と電気的に接続する電極端子と、
   前記絶縁層上であって且つ少なくとも前記第１の配線及び前記第２の配線を含む領域の上方に設けられ、前記電極端子と同じ層構成を含む導電パターンと、
   を有し、
   前記導電パターンが接地電位または電源電位を有することを特徴とする回路基板。
5. 電極端子間をそれぞれ接続する第１の配線及び第２の配線を有する回路基板の製造方法であって、
   接地電位または電源電位を有する導電層を形成する工程と、
   前記導電層上に第１の絶縁層を形成する工程と、
   前記第１の絶縁層上に前記第１の配線及び前記第２の配線を形成する工程と、
   前記第１の配線及び前記第２の配線を覆う第２の絶縁層を形成する工程と、
   前記第２の絶縁層に、前記電極端子を形成するためのビアホールを形成する工程と、
   前記第２の絶縁層上及び前記ビアホール内に、導電膜を形成する工程と、
   前記導電膜をパターニングし、前記電極端子と、前記第２の絶縁層上であって前記第１の配線と前記第２の配線との間の上方に位置する導電パターンとを形成する工程と、
   を有することを特徴とする回路基板の製造方法。

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