KR102413303B1 - 반도체소자패키지 - Google Patents

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Abstract

본 발명에 따른 반도체소자패키지는 기판; 상기 기판 상에 배치되는 절연층;
상기 절연층 상에 배치되며, 서로 이격되어 배치되는 제1전극패드 및 제2전극패드;
상기 제1전극패드 및 제2전극패드 상에 배치되는 수지층; 및 상기 수지층 상에 배치되며, 제1전극 및 제2전극을 갖는 반도체소자;를 포함하고, 상기 수지층은 상기 제1전극패드 및 제2전극패드의 일부영역을 노출시키는 복수의 개구부를 더 포함하고,상기 제1전극 및 제2전극은 상기 개구부에 의해 노출되는 제1전극패드 및 제2전극패드와 각각 전기적으로 연결되며, 상기 전극패드의 상면은 서로 다른 방향으로 연장되는 복수의 모서리를 더 포함하고, 상기 서로 다른 방향으로 연장되는 복수의 모서리가 만나는 단부는 곡률을 가질 수 있다.
본 발명을 통해, 기판 및 반도체소자 사이의 공극을 감소시켜, 반도체소자패키지의 신뢰성을 개선시킬 수 있다.

Description

반도체소자패키지{Semiconductor Package}
본 발명은 반도체소자패키지에 관한 것이다.
GaN, AlGaN, InGaN, InAlGaN, GaAs, AlGaAs, InGaAs, GaP, AlGaInP, InP 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점이 있기 때문에 발광소자, 수광소자 및 각종 다이오드 등으로 다양하게 사용되고 있다.
특히 반도체의 3-5족 또는 2-6족 등의 화합물 반도체 물질을 이용한 발광다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조절함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안정성, 환경 친화성의 장점을 가진다.
뿐만 아니라, 광 검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 흡수하여 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안정성, 환경친화성 및 소자 재료의 용이한 조절의 장점을 가지므로 전력 제어 또는 초고조파 회로나 통신용 모듈에서 용이하게 이용할 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold cathcode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas 나 화재를 감지하는 센서, 의료용 기기 등 응용이 확대되고 있다. 또한, 반도체소자는 고주파 응용회로나 기타 전력제어장치, 통신용 모듈에까지 응용이 확대될 수 있다.
최근에는 반도체소자의 신뢰성을 개선하기 위한 반도체소자 패키지의 구조에 대한 다양한 개발이 이루어지고 있다.
본 발명은 신뢰성이 개선된 반도체소자패키지를 제공하기 위한 것이다.
본 발명은 전기적인 특성을 개선시킨 반도체소자패키지를 제공하기 위한 것이다.
본 발명에 따른 반도체소자패키지는 기판; 상기 기판 상에 배치되는 절연층;
상기 절연층 상에 배치되며, 서로 이격되어 배치되는 제1전극패드 및 제2전극패드;
상기 제1전극패드 및 제2전극패드 상에 배치되는 수지층; 및 상기 수지층 상에 배치되며, 제1전극 및 제2전극을 갖는 반도체소자;를 포함하고, 상기 수지층은 상기 제1전극패드 및 제2전극패드의 일부영역을 노출시키는 복수의 개구부를 더 포함하고, 상기 제1전극 및 제2전극은 상기 개구부에 의해 노출되는 제1전극패드 및 제2전극패드와 각각 전기적으로 연결되며, 상기 전극패드의 상면은 서로 다른 방향으로 연장되는 복수의 모서리를 더 포함하고, 상기 서로 다른 방향으로 연장되는 복수의 모서리가 만나는 단부는 곡률을 가질 수 있다.
상기 전극패드의 두께는 30um 이상 내지 40um 이하일 수 있다.
상기 전극패드의 곡률반경은 0.4mm 이상 내지 0.6mm 이하일 수 있다.
상기 수지층의 두께는 20um 이상 내지 30um 이하일 수 있다.
상기 도전층의 두께는 60um 이상 내지 150um 이하일 수 있다.
상기 개구부 상에 배치되는 도전층을 더 포함하고, 상기 도전층은 제1도전층 및 제2도전층을 포함할 수 있다.
상기 수지층은 제1도전층 및 제2도전층 사이에 배치될 수 있다.
상기 도전층의 두께는 상기 수지층 두께 및 전극패드의 두께의 합에 대비하여, 1.2 이상 내지 2.1 이하일 수 있다.
상기 전극패드는 반도체소자 본딩영역 상에 배치될 수 있다.
상기 반도체소자 본딩영역이 포함하는 곡률을 제1곡률, 전극패드가 포함하는 곡률을 제2곡률이라고 했을 때, 상기 제1곡률은 제2곡률보다 더 클 수 있다.
상기 제1곡률의 반경은 제2곡률의 반경보다 더 작을 수 있다.
상기 반도체소자 본딩영역의 곡률 반경은 0mm 초과 내지 0.2mm이하일 수 있다.
본 발명을 통해, 기판 및 반도체소자 사이의 공극을 감소시켜, 반도체소자패키지의 신뢰성을 개선시킬 수 있다.
본 발명을 통해, 수지층의 깨짐(Crack) 현상을 방지하여 반도체소자패키지의 광속특성을 향상시킬 수 있다.
한편, 본 발명에서 얻을 수 있는 효과는 이상에서 언급된 효과들로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명에 따른 기판의 단면을 개략적으로 도시한 것이다.
도 2는 본 발명에 따른 기판의 단면의 다른 예를 개략적으로 도시한 것이다.
도 3은 반도체소자본딩영역 및 전극패드가 배치된 기판의 단면을 도시한 것이다.
도 4는 반도체소자본딩영역 및 전극패드가 배치된 기판의 상면을 도시한 것이다.
도 5는 본 발명에 따른 반도체소자패키지의 단면도 및 단면의 사진이다.
도 6은 본 발명에 따른 반도체소자의 단면을 도시한 것이다.
본 발명의 전술한 목적과 기술적 구성 및 그에 따른 작용 효과에 관한 자세한 사항은 이하의 상세한 설명에 의해 보다 명확하게 이해될 것이다.
본 발명의 설명에 있어서, 이하 사용되는 제1, 제2 등과 같은 용어는 동일 또는 상응하는 구성 요소들을 구별하기 위한 식별 기호에 불과하며, 동일 또는 상응하는 구성요소들이 제1, 제2등의 용어에 의하여 한정되는 것은 아니다.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. “포함한다” 또는 “가진다” 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함으로 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.
이하 사용되는 “포함한다(Comprises)” 및/또는 “포함하는(comprising)”은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체소자패키지에 대해 상세히 설명하도록 한다.
본 발명에 따른 반도체소자패키지는 반도체소자(130), 기판(210), 상기 반도체소자(130) 및 기판(210) 사이에 배치되는 절연층(220), 전극패드(230), 수지층(240) 및 도전층(250)를 포함한다.
도 1를 참조하여, 본 발명에 따른 기판(210) 및 상기 기판(210)과 반도체소자(130) 사이에 배치되는 절연층(220), 전극패드(230), 수지층(240) 및 도전층(250) 에 대해 설명한다.
기판(210)은 인쇄회로기판일 수 있으나 이에 한정하지는 않는다.
상기 기판(210) 내에는 단층 또는 다층의 배선 패턴이 구성될 수 있고, 상기 배선 패턴을 통해, 반도체소자(130)와 전기적으로 연결될 수 있다.
기판(210)은 열경화성 수지 등의 고분자 물질, FR-4(Flame Retardant 4), BT(Bismaleimide Triazine), ABF(Ajinomoto Build up Film) 등의 에폭시계 수지 또는 페놀 수지 등을 일정 두께로 압축하여 박형으로 형성하고, 양면에 동박을 입힌 후, 패터닝(Patternimg)을 통해 전기적 신호의 전달 경로인 도전 패턴이 구성됨으로써, 구현될 수 있다.
또한, 기판(210)을 관통하는 비아(via) 컨택(contact)을 통하여 기판(210)의 하부면 및 상부면에 형성된 도전 패턴이 전기적으로 서로 연결될 수 있다.
한편, 기판(210)은 한쪽 면에만 배선을 형성한 단면 PCB(single layer PCB), 양쪽 면에 배선을 형성한 양면 PCB(double layer PCB)로 구별될 수 있다.
또한, 프리프레그(prepreg)라는 절연체를 이용하여 동박의 층수를 3층 이상으로 구성될 수 있고, 상기 구성된 동박의 층수에 따라 3개 이상의 배선층을 형성함으로써, 다층 배선의 PCB 가 구현될 수 있다.
절연층(220)은 상기 기판(210) 상에 배치될 수 있다.
상기 절연층(220)은 상기 기판(210) 상에 열경화성 또는 열가소성 고분자 물질, 세라믹, 유-무기 복합 소재 또는 글라스 섬유 함침일 수 있다.
고분자 수지를 포함하는 경우, FR-4, BT(Bismaleimide Triazine), ABF(Ajinomoto Build up Film) 등의 에폭시계 절연 수지를 포함할 수 있으며, 또한, 폴리이미드계 수지를 포함할 수 있으나 이에 한정하지는 않는다.
전극패드(230)는 상기 절연층(220) 상에 배치될 수 있다.
전극패드(230)는 복수개로 구성될 수 있다.
상기 전극패드(230)는 제1전극패드(231) 및 제2전극패드(232)를 포함할 수 있다.
상기 제1전극패드(231) 및 제2전극패드(232)는 절연층(220) 상에서 서로 이격되어 배치될 수 있다.
제1전극패드(231)는 절연층(220) 상에서 제1영역에 배치되고, 제2전극패드(232)는 절연층(220) 상에서 제2영역에 배치될 수 있다.
상기 제1영역 및 제2영역은 반도체소자(130)의 접합면에 구비된 제1전극(137)과 제2전극(138)의 패턴에 따라 정해질 수 있다.
예를 들어, 제1영역은 제1전극(137)이 마주하는 영역을 포함하는 영역이고, 제2영역은 제2전극(138)과 마주하는 영역을 포함하는 영역일 수 있다.
제1전극패드(231)는 반도체소자(130)의 제1전극(137)과 접할 수 있으며, 제2전극패드(232)는 반도체소자(130)의 제2전극(138)과 접할 수 있다.
따라서, 상기 제1전극패드(231) 및 제2전극패드(232)를 통해, 기판(210)은 반도체소자(130)와 접할 수 있다.
전극패드(230)의 두께(L2)는 30um 이상 내지 40um 이하일 수 있다.
상기 전극패드(230)의 두께(L2)가 30um 이상인 경우, 반도체소자(130)와 기판(210)이 견고하게 고정될 수 있으므로, 상기 반도체소자패키지의 신뢰성이 개선될 수 있다.
상기 전극패드(230)의 두께(L2)가 40um 이하인 경우, 상기 반도체소자패키지의 공정 수율을 확보할 수 있다.
예를 들어, 본 발명에 따른 전극패드(230)의 두께(L2)는 35um 일 수 있다.
제1전극패드(231) 및 제2전극패드(232)는 주석, 구리, 납, 금, 은 및 니켈 중 적어도 하나의 금속으로 구성될 수 있으나 이에 한정하지는 않는다.
상기 전극패드(230)는 금속층, 전도성 산화물층, 이들의 적어도 하나 이상의 적층구조 중 하나일 수 있다.
수지층(240)은 전극패드(230)의 일부를 노출시키며, 전극패드(230) 상에 배치될 수 있다.
수지층(240)은 복수개의 전극패드(230) 간의 절연을 위해 배치될 수 있다.
수지층(240)은 복수개의 전극패드(230) 사이에 이격된 공간에도 배치될 수 있다.
수지층(240)은 복수개의 개구부를 포함할 수 있으며, 예를 들어, 상기 수지층(240)은 제1개구부(a1) 및 제2개구부(a2)를 포함할 수 있다.
수지층(240)은 제1개구부(a1) 및 제2개구부(a2)를 제외한 영역의 제1전극패드(231) 및 제2전극패드(232) 상에 배치되어, 반도체소자(130)와 접합될 필요가 없는 영역들을 보호한다.
수지층(240)은 제1개구부(a1)를 통해 제1전극패드(231)를 노출시키고, 제2개구부(a2)를 통해 제2전극패드(232)를 노출시킬 수 있다.
수지층(240)은 제1 및 제2개구부(a2)를 통해 전극패드(230)의 노출되는 면적을 조절할 수 있다.
제1 및 제2개구부(a2)를 통해 제1 및 제2전극패드(232)가 노출되는 부분을 통해 기판(210)과 반도체소자(130)가 접합될 수 있다.
수지층(240)은 도전층(250)사이에 배치될 수 있다.
수지층(240)은 제1도전층(251) 및 제2도전층(252)사이에 배치될 수 있다.
수지층(240)은 단층으로 구성될 수 있다.
상기 수지층(240)이 단층으로 구성되는 경우, 반도체소자(130)와 기판(210)이 접합 시, 반도체소자(130)와 수지층(240) 사이에 공극이 발생되는 것을 방지할 수 있다.
상기 공극이 발생되는 것을 방지하여, 반도체소자(130) 및 기판(210)사이에서 기포가 발생되는 것을 해결할 수 있다.
수지층(240)의 두께(L1)는 20um 이상 내지 30um 이하일 수 있다.
상기 수지층(240)의 두께(L1)가 20um 이상인 경우, 반도체소자(130)에서 방출되는 광의 반사율이 증가하여, 상기 반도체소자패키지의 광속특성을 확보할 수 있다.
상기 수지층(240)의 두께(L1)가 30um 이하인 경우, 기판(210)과 반도체소자(130) 접합 시, 도전층(250)가 흘러나오는 현상을 방지하여, 반도체소자패키지의 신뢰성을 확보할 수 있다.
예를 들어, 본 발명에 따른 수지층(240)의 두께(L1)는 25um 일 수 있다.
수지층(240)은 절연물질로 구성될 수 있으나 이에 한정하지는 않는다.
에폭시, 산화규소 및 다양한 재질의 절연물질로 구성될 수 있으며, 바람직하게는 PSR로 구성될 수 있다.
도시하지 않았으나, 수지층(240) 상에 SR층이 더 배치될 수 있다.
상기 SR 층은 내열성 피복 재료로 도전층(250)를 배치하는 공정 시 외부 회로층에 땜납이 도포되지 않도록 보호하는 역할을 수행한다.
도전층(250)은 전극패드(230) 상에 배치될 수 있다.
도전층(250)은 수지층(240)에 의해 노출된 전극패드(230) 상에 배치될 수 있디.
도전층(250)은 상기 수지층(240)이 포함하는 복수개의 개구부에 배치될 수 있다. 예를 들어, 도전층(250)은 상기 수지층(240)이 포함하는 제1 개구부 및 제2개구부(a2)에 배치될 수 있다.
도전층(250)은 제1도전층(251) 및 제2도전층(252)를 포함할 수 있다.
제1도전층(251)은 제1개구부(a1) 내의 제1전극패드(231) 상에 배치될 수 있고, 제2도전층(252)은 제2개구부(a2) 내의 제2전극패드(232) 상에 배치될 수 있다.
상기 제1도전층(251) 및 제2도전층(252)은 서로 다른 전기적 극성을 포함할 수 있다.
상기 제1도전층(251)은 n 극성 및 p 극성 중 어느 하나일 수 있으며, 제2도전층(252)은 n 극성 및 p 극성 중 제1도전층(251)와 다른 극성일 수 있다.
상기 제1도전층(251) 및 제2도전층(252)은 반도체소자(130)의 제1전극(137) 및 제2전극(138)의 극성에 따라 결정될 수 있다.
예를 들어, 제1전극(137)이 접하는 제1도전층(251)은 n 극성일 수 있고, 제2전극(138)이 접하는 제2도전층(252)은 p타입일 수 있다.
상기 도전층(250)의 두께(L4)는 수지층(240) 및 전극패드(230)의 두께의 합(L3)보다 클 수 있다.
상기 도전층(250)의 두께(L4)를 제1두께(L4), 수지층(240) 및 전극패드(230)의 두께를 제2두께(L3)라고 했을 때, 상기 제1두께(L4)는 제2두께(L3)와 대비하여, 1.1 이상 내지 2.1 이하일 수 있다.
상기 제1두께(L4)가 제2두께(L3) 대비 1.1 이상인 경우, 기판(210)과 반도체소자(130)는 단단하게 고정되어, 반도체소자패키지의 신뢰성이 개선될 수 있다.
상기 제1두께(L4)가 제2두께(L3) 대비 2.1 이하인 경우, 기판(210)과 반도체소자(130)가 접합 시, 반도체소자(130)와 수지층(240) 사이에서 공극이 발생되는 것을 방지하여, 반도체소자패키지의 균일도 및 신뢰성이 향상될 수 있다.
상기 도전층(250)의 두께(L4)는 60um 이상 내지 150um 이하일 수 있다.
상기 도전층(250)의 두께(L4)가 60um 이상인 경우, 상기 도전층(250)가 흘러 새어나가는 현상이 방지되어, 상기 반도체소자패키지의 신뢰성을 개선시킬 수 있다.
상기 도전층(250)의 두께(L4)가 150um 이하인 경우, 상기 반도체소자(130)와 단단하게 고정되므로, 상기 반도체소자패키지의 신뢰성을 확보할 수 있다.
도 2를 참조하면, 본 발명에 따른 반도체소자패키지는 도전층(250) 및 수지층(240)은 서로 이격되며 배치될 수 있다.
전극패드(230)의 외측면에 배치되는 수지층(240)은 도전층(250)와 일정한 거리를 가지며 배치될 수 있다.
상기 거리(d)는 반도체소자(130)가 기판(210)상에 배치시, 수지층(240)과 도전층(250)에 가해지는 압력을 고려하여, 정해질 수 있다.
상기 거리(d)는 0um 초과 내지 5um 이하일 수 있다.
상기 거리(d)가 0um 초과인 경우, 상기 거리(d)를 통해 수지층(240)이 흐르는 현상을 방지하여, 반도체소자패키지의 신뢰성을 확보할 수 있다.
상기 거리(d)가 5um 이하인 경우, 상기 거리(d)를 통해 반도체소자(130) 및 기판(210)이 견고하게 고정될 수 있다.
도 3 내지 도 4를 참조하여, 전극패드(230) 및 반도체소자 본딩영역(S)에 대해 설명한다.
도 3은 기판(210) 상에 반도체소자(130)가 배치되는 반도체소자본딩영역(S) 및 전극패드(230)가 배치된 기판(210)의 상면을 도시한 것으로, 설명의 편의상 절연층(220)을 생략하여 도시하였다.
도 4는 절연층(220) 및 전극패드(230)가 배치된 기판(210)의 단면을 개략적으로 도시한 것이다.
반도체소자 본딩영역(S)는 기판(210) 상에서 반도체소자(130)가 배치되는 영역을 뜻하며, 기판(210)이거나, 절연층(220)이 배치된 기판(210)일 수 있으나 이에 한정하지는 않는다.
반도체소자 본딩영역(210)는 CSP(Chip Scale Package) 공정에 의해 절단공정이 진행되는 기판을 뜻할 수 도 있으나 이에 한정하지는 않는다.
반도체소자 본딩영역(S)의 면적은 반도체소자(130)의 면적과 대비하여 같거나 클 수 있다.
반도체소자 본딩영역(S)은 제1방향으로 연장되는 제1측면 및 제2방향으로 연장되는 제2측면을 포함할 수 있다.
상기 제1측면과 제2측면과 만나는 지점은 곡률을 포함할 수 있다.
반도체소자 본딩영역(S)은 상기 곡률을 포함함으로써 수지층(240)의 깨짐(Crack)현상을 방지하여, 상기 반도체소자패키지의 신뢰성을 확보할 수 있다.
상기 반도체소자 본딩영역(S)은 전극패드(230)를 포함할 수 있다.
전극패드(230)는 상기 반도체소자(130)의 제1전극(137) 및 제2전극(138)이 접하는 부분이다.
상기 전극패드(230)를 통해 상기 반도체소자(130)와 기판(210)이 전기적으로 연결될 수 있다.
상기 전극패드(230)는 반도체소자 본딩영역(S)보다 작은 면적을 갖는다.
전극패드(230)의 단면형상은 기판(210)과 접하는 반도체소자(130)의 본딩 방식에 따라, 상이할 수 있다.
예를 들어, 전극패드(230)의 단면형상은 복수개의 도팅(dotting) 형상을 포함하거나, 직사각형, 원형, 타원형 등의 형상을 포함할 수 있다.
상기 전극패드(230)는 복수개일 수 있으며, 예를 들어, 제1전극패드(231) 및 제2전극패드(232)를 포함할 수 있다.
제1전극패드(231)는 제1전극(137)과 접하고, 제2전극패드(232)는 제2전극(138)과 접할 수 있다.
전극패드(230)와 제1전극(137) 및 제2전극(138) 사이에 도전층(250)이 배치되어, 상기 도전층(250)은 통해 접할 수 있다.
전극패드(230)의 상면은 서로 다른 방향으로 연장되는 복수의 모서리를 더 포함하고, 상기 서로 다른 방향으로 연장되는 복수의 모서리가 만나는 단부는 곡률을 가질 수 있다.
전극패드(230)는 제1방향으로 연장되는 제1측면 및 제2방향으로 연장되는 제2측면을 포함할 수 있다.
상기 제1측면 및 제2측면은 절연층(220)에 대하여 수직으로 구성되며, 상기 제1측면 및 제2측면이 만나는 영역은 곡률을 포함할 수 있다.
상기 곡률을 통해, 기판(210)의 수지층(240)의 깨짐(Crack)현상을 방지하여, 기판(210)의 신뢰성을 확보할 수 있다.
상기 전극패드(230)의 곡률은 전극부의 곡률과 동일할 수 있으나 이에 한정하지는 않는다.
상기 반도체소자본딩영역(S)의 곡률을 제1곡률, 전극패드(230)의 곡률을 제2곡률이라고 했을 때, 상기 제1곡률은 제2곡률보다 클 수 있다.
상기 제1곡률은 제2곡률보다 큰 곡률을 갖는다.
따라서, 반도체소자본딩영역(S)은 전극패드(230)의 곡률반경(r2)보다 더 작은 곡률반경(r1)을 포함할 수 있다.
반도체소자본딩영역(S)의 곡률반경(r1)은 0 초과 내지 0.2mm 이하일 수 있다.
반도체소자본딩영역(S)의 곡률반경(r1)이 0 초과인 경우, 상기 곡률이 포함됨에 따라, 수지층(240)의 손상을 방지하여, 반도체소자패키지의 신뢰성을 개선시킬 수 있다.
상기 반도체소자본딩영역(S)의 곡률반경(r1)이 0.2mm 이하인 경우, 반도체소자패키지의 제조 공정수율을 확보할 수 있다.
예를 들어, 반도체소자 본딩영역(S)의 곡률반경(r1)은 0.1mm 일 수 있다.
전극패드(230)의 곡률반경(r2)은 0.4mm 이상 내지 0.6mm 이하일 수 있다.
전극패드(230)의 곡률반경(r2)이 0.4mm 이상인 경우, 상기 곡률이 포함됨에 따라, 수지층(240)의 손상을 방지하여, 반도체소자패키지의 신뢰성을 개선시킬 수 있다.
전극패드(230)의 곡률반경(r2)이 0.6mm 이하인 경우, 상기 반도체소자패키지의 제조 공정수율을 확보할 수 있다.
예를 들어, 전극패드(230)의 곡률반경(r2)은 0.5mm 일 수 있다
도시하지 않았으나, 기판(210) 상에 반도체소자 본딩영역(S) 외에 전극부가 더 배치될 수 있다.
상기 전극부는 외부의 전원과 연결될 수 있다.
외부의 (+) 단자와 (ㅡ)단자가 전극부와 연결될 수 있다.
전극부는 제1방향으로 연장되는 제1측면 및 제2방향으로 연장되는 제2측면을 포함할 수 있다.
상기 제1면과 제2면이 만나는 지점은 곡률을 포함할 수 있다.
상기 전극부의 곡률을 상기 전극패드(230)의 곡률과 동일할 수 있다.
또한, 상기 전극부의 곡률반경은 상기 전극패드(230)의 곡률반경과 동일할 수 있다.
상기 전극부의 곡률은 반도체소자본딩영역(S)의 곡률보다 작을 수 있다.
따라서, 상기 전극부의 곡률반경은 반도체소자본딩영역(S)의 곡률반경보다 클 수 있다.
본 발명에 따른 반도체소자패키지는, 수지층(240)의 단층구성 및 반도체소자본딩영역(S) 및 전극패드(230)가 포함하는 곡률을 통해 반도체소자패지의 신뢰성을 개선시킬 수 있다.
도 5 를 참조하여, 본 발명에 따른 반도체소자패키지에 대해 설명한다.
도 5에 도시된 바와 같이, 도 1 내지 도 4를 참조하여 상술한 본 발명에 따른 반도체소자패키지의 구성을 확인할 수 있다.
도 5를 참조하면, 반도체소자(130)가 포함하는 제1전극(137) 및 제2전극(138)이 제1도전층(251) 및 제2도전층(252)을 통해 접하게 되어, 본 발명에 따른 반도체소자패키지를 제공할 수 있다.
도 5를 참조하면, 상기 도 5(a)는 본 발명에 따른 반도체소자패키지의 단면도이고 도 5(b)는 본 발명에 따른 반도체소자패키지의 단면도를 촬영한 사진이다.
수지층(240)은 도 1 및 도 2와 대비하면, 일정한 형상이 아니라 약간 퍼져있는 형상을 확인할 수 있다. 반도체소자(130)가 기판(210)에 배치 시 압력이 가해지면서, 형상에 변형이 생길 수 있으며, 형상의 차이가 생긴다고 하여 구성의 성질이나 구성이 수행하는 기능이 변하는 것이 아니므로, 상기 본 발명에 따른 수지층(240)이라고 할 것이다.
제1도전층(251) 및 제2도전층(252)은 반도체소자(130)가 기판(210) 상에 배치됨으로써, 반도체소자(130)의 무게에 의해 상기 제1도전층(251) 및 제2도전층(252) 상부의 폭이 증가되어, 반도체소자(130) 하부에 퍼지면서 배치되는 것을 파악할 수 있다.
상기 반도체소자(130)는 상기 반도체소자(130) 및 기판(210) 사이에 배치되는 구성들을 통해 기판(210) 상에 배치될 수 있다.
상기 반도체소자(130)는 발광소자, 수광소자 등 각종 전자소자를 포함할 수 있으며, 상기 발광소자는 UV 발광소자 또는 청색발광소자일 수 있다. 상기 발광소자는 전자와 정공이 재결합함으로써 빛을 방출하게 되고, 이 빛의 파장은 물질 고유의 에너지 밴드갭에 의해 결정되고, 자외선 대역부터 가시광 대역의 파장 범위 내에서 발광할 수 있다.
본 발명에 따른 반도체소자(130)는 플립칩(flip chip) 발광소자일 수 있다.
상기 플립칩(flipchip) 발광소자는 6면 방향으로 빛이 방출되는 투과형 플립칩 발광소자일 수 있다.
도 6를 참조하여, 본 발명에 따른 반도체소자(130)에 대해 설명한다.
도 6은 본 발명에 따른 반도체소자(130)를 도시한 것이다.
본 발명에 따른 반도체소자(130)는 투광성 기판(134), 반도체구조물(133), 제1전극(137) 및 제2전극(138)을 포함할 수 있다.
상기 반도체구조물(133) 상에 투광성 기판(134)이 배치될 수 있다.
상기 투광성 기판(134)는 사파이어 기판(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge을 포함하는 그룹 중에서 선택될 수 있다.
상기 반도체구조물(133)은 제1도전형반도체층(133a), 제2도전형 반도체층(133c), 제1도전형반도체층(133a)과 제2도전형반도체층(133c) 사이에 배치된 활성층(133b)을 포함할 수 있다.
상기 반도체구조물(133)은 화합물반도체로 제공될 수 있다. 상기 발광구조물은 예로서 2족-6족 또는 3족-5족 화합물 반도체로 제공될 수 있다. 예로서, 상기 반도체구조물(133)은 알루미늄(Al), 갈륨(Ga), 인듐(In), 인(P), 비소(As), 질소(N)로부터 선택된 적어도 두 개 이상의 원소를 포함하여 제공될 수 있다.
상기 반도체구조물(133)은 제1도전형반도체층(133a), 활성층(133b), 제2 도전형반도체층(133c)을 포함할 수 있다.
상기 제1 및 제2도전형반도체층(133a, 133c)은 3족-5족 또는 2족-6족의 화합물 반도체 중에서 적어도 하나로 구현될 수 있다. 상기 제1 및 제2 도전형 반도체층은 예컨대 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다.
예컨대, 상기 제1 및 제2 도전형 반도체층(133a,133c)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등을 포함하는 그룹 중에서 선택된 적어도 하나를 포함할 수 있다.
상기 제1 도전형 반도체층(133a)은 Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑된 n형 반도체층일 수 있다.
상기 제2 도전형 반도체층(133c)은 Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑된 p형 반도체층일 수 있다.
상기 활성층(133b)은 화합물 반도체로 구현될 수 있다.
상기 활성층(133b)은 예로서 3족-5족 또는 2족-6족의 화합물 반도체 중에서 적어도 하나로 구현될 수 있다.
상기 활성층(133b)이 다중 우물 구조로 구현된 경우, 상기 활성층(133b)은 교대로 배치된 복수의 우물층과 복수의 장벽층을 포함할 수 있고, InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 배치될 수 있다.
예컨대, 상기 활성층(133b)은 InGaN/GaN, GaN/AlGaN, AlGaN/AlGaN, InGaN/AlGaN, InGaN/InGaN, AlGaAs/GaAs, InGaAs/GaAs, InGaP/GaP, AlInGaP/InGaP, InP/GaAs을 포함하는 그룹 중에서 선택된 적어도 하나를 포함할 수 있다.
본 발명에 따른 반도체소자(130)는 제1전극(137) 및 제2전극(138)을 포함할 수 있다.
상기 제1전극(137) 및 제2전극(138)은 상기 반도체구조물(133)의 일면에 배치될 수 있다.
상기 제1전극(137) 및 제2전극(138)은 서로 이격된 거리에 배치될 수 있다.
상기 제1전극(137) 및 제2전극(138)을 통해 반도체소자(130)로 전류가 흐를 수 있다.
상기 제1 전극(137)은 제1 패드전극(131)과 제1 가지전극(135)을 포함할 수 있다.
상기 제1 전극(137)은 상기 제2도전형반도체층(133c)에 전기적으로 연결될 수 있다.
상기 제2 전극(138)은 제2 패드전극(132)과 제2 가지전극(136)을 포함할 수 있다.
상기 제2 전극(138)은 상기 제1 도전형 반도체층(133a)에 전기적으로 연결될 수 있다.
상기 제1 가지전극(135)과 상기 제2 가지전극(136)에 의하여 상기 제1 패드전극(131)과 상기 제2 패드전극(132)을 통하여 공급되는 전원이 상기 반도체구조물(123) 전체로 확산되어 제공될 수 있게 된다.
상기 제1 전극(137)과 상기 제2 전극(138)은 단층 또는 다층 구조로 형성될 수 있다. 예를 들어, 상기 제1 전극(137)과 상기 제2 전극(138)은 오믹 전극일 수 있다. 예를 들어, 상기 제1 전극(137)과 상기 제2 전극(138)은 ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나 또는 이들 중 2개 이상의 물질의 합금일 수 있다.
한편, 상기 반도체구조물(133)에 보호층이 더 제공될 수도 있다. 상기 보호층은 상기 반도체구조물(133)의 상면에 제공될 수 있다.
또한, 상기 보호층은 상기 반도체구조물(133)의 측면에 제공될 수도 있다.
상기 보호층은 상기 제1 패드전극(131)과 상기 제2 패드전극(132)이 노출되도록 제공될 수 있다.
또한, 상기 보호층은 상기 투광성 기판(134)의 둘레 및 하면에도 선택적으로 제공될 수 있다.
예로서, 상기 보호층은 절연물질로 제공될 수 있다. 예를 들어, 상기 보호층은 SixOy, SiOxNy, SixNy, AlxOy 를 포함하는 그룹 중에서 선택된 적어도 하나의 물질로 형성될 수 있다.
본 발명에 따른 반도체소자(130)는, 상기 활성층(133b)에서 생성된 빛이 반도체소자(130)의 6면 방향으로 발광될 수 있다.
상기 활성층(133b)에서 생성된 빛이 반도체소자(130)의 상면, 하면, 4개의 측면을 통하여 6면 방향으로 방출될 수 있다.
다시 도 5를 참조하면, 상기 도시된 예 외에도 다양한 방식으로 기판(210)에 반도체소자(130)가 접할 수 있다.
예를 들어, 플립칩 본딩, 와이어 본딩 등으로 기판(210)에 반도체소자(130)가 접할 수 있으나 이에 한정하지는 않는다.
또한, 반도체소자(130)를 패키지화하지 않고, 기판(210) 상에 직접 접합시켜 COB 타입으로 반도체소자 모듈을 구현할 수 있다.
COB 타입은 반도체소자 모듈의 사이즈를 감소시킬 수 있으며, 반도체소자(130)로부터 발생된 열을 기판(210)을 통해 직접적으로 방출하기 때문에 열 방출 효율이 향상될 수 있다.
한편, 이상에서 설명된 본 발명에 따른 반도체소자패키지는 복수 개가 기판 상에 어레이될 수 있고, 반도체소자 패키지의 광 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다.
또한, 본 발명에 따른 반도체소자 패키지를 포함하는 광원 장치로 구현될 수 있다.
또한, 광원 장치는 기판과 본 발명에 따른 반도체소자 패키지를 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열체, 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다.
예를 들어, 광원 장치는, 램프, 헤드 램프, 또는 가로등을 포함할 수 있다. 또한, 실시 예에 따른 광원 장치는 출력되는 광이 필요한 제품에 다양하게 적용될 수 있다.
또한, 광원 장치는 바텀 커버와, 바텀 커버 위에 배치되는 반사판과, 광을 방출하며 반도체 소자를 포함하는 발광 모듈과, 반사판의 전방에 배치되며 발광 모듈에서 발산되는 빛을 전방으로 안내하는 도광판과, 도광판의 전방에 배치되는 프리즘 시트들을 포함하는 광학 시트와, 광학 시트 전방에 배치되는 디스플레이 패널과, 디스플레이 패널과 연결되고 디스플레이 패널에 화상 신호를 공급하는 화상 신호 출력 회로와, 디스플레이 패널의 전방에 배치되는 컬러 필터를 포함할 수 있다.
여기서 바텀 커버, 반사판, 발광 모듈, 도광판, 및 광학 시트는 백라이트 유닛(Backlight Unit)을 이룰 수 있다.
광원 장치의 또 다른 예로, 헤드 램프는 기판 상에 배치되는 발광 소자 패키지를 포함하는 발광 모듈, 발광 모듈로부터 조사되는 빛을 일정 방향, 예컨대, 전방으로 반사시키는 리플렉터(reflector), 리플렉터에 의하여 반사되는 빛을 전방으로 굴절시키는 렌즈, 및 리플렉터에 의하여 반사되어 렌즈로 향하는 빛의 일부분을 차단 또는 반사하여 설계자가 원하는 배광 패턴을 이루도록 하는 쉐이드(shade)를 포함할 수 있다.
이상과 같이 본 발명을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면, 본 발명의 기술적 사상과 필수적 특징을 유지한 채로 다른 형태로도 실시될 수 있음을 인지할 수 있을 것이다.
본 발명의 범위는 특허청구범위에 의하여 규정되어질 것이지만, 특허청구범위 기재사항으로부터 직접적으로 도출되는 구성은 물론 그 외 등가인 구성으로부터 도출되는 모든 변경 또는 변형된 형태 또한 본 발명의 권리범위에 포함되는 것으로 해석되어야 한다.
130 : 반도체소자
137 : 제1전극
138 : 제2전극
210 : 기판
220 : 절연층
230 : 전극패드
231 : 제1전극패드
232 : 제2전극패드
240 : 수지층
250 : 도전층
251 : 제1도전층
252 : 제2도전층

Claims (12)

  1. 기판;
    상기 기판 상에 배치되는 절연층;
    상기 절연층 상에 배치되며, 서로 이격되어 배치되는 제1전극패드 및 제2전극패드;
    상기 제1전극패드 및 제2전극패드 상에 배치되는 수지층; 및
    상기 수지층 상에 배치되며, 제1전극 및 제2전극을 갖는 반도체소자;를 포함하고,
    상기 수지층은 상기 제1전극패드 및 제2전극패드의 일부영역을 노출시키는 복수의 개구부를 더 포함하고,
    상기 제1전극 및 제2전극은 상기 개구부에 의해 노출되는 제1전극패드 및 제2전극패드와 각각 전기적으로 연결되며,
    상기 제1 및 제2전극패드 중 적어도 어느 하나의 상면은 서로 다른 방향으로 연장되는 복수의 모서리를 더 포함하고,
    상기 서로 다른 방향으로 연장되는 복수의 모서리 중 적어도 두개가 만나는 단부는 곡률을 갖는 반도체소자패키지.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1 및 제2전극패드 중 적어도 어느 하나의 곡률반경은 0.4mm 이상 내지 0.6mm 이하인 반도체소자패키지.
  4. 삭제
  5. 삭제
  6. 제1항에 있어서,
    상기 개구부 상에 배치되는 도전층을 더 포함하고,
    상기 도전층은 제1도전층 및 제2도전층을 포함하며,
    상기 수지층은 상기 제1도전층 및 제2도전층 사이에 배치되는 반도체소자패키지.
  7. 삭제
  8. 제6항에 있어서,
    상기 도전층의 두께는 상기 수지층 두께 및 상기 제1 및 제2전극패드 중 적어도 어느 하나의 두께의 합에 대비하여, 1.2 이상 내지 2.1 이하인 반도체소자패키지.
  9. 제1항에 있어서,
    상기 제1 및 제2전극패드는 상기 반도체 소자가 상기 기판 상에 배치되는 반도체소자 본딩 영역 상에 배치되고,
    상기 반도체소자 본딩 영역이 포함하는 곡률을 제1곡률, 상기 제1 및 제2전극패드 중 적어도 어느 하나가 포함하는 곡률을 제2곡률이라고 했을 때, 상기 제1곡률은 제2곡률보다 더 큰 반도체소자 패키지.
  10. 삭제
  11. 삭제
  12. 제9항에 있어서,
    상기 반도체소자 본딩영역의 곡률 반경은 0mm 초과 내지 0.2mm이하인 반도체소자패키지.
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