JP5571030B2 - 集積回路装置及びその製造方法 - Google Patents
集積回路装置及びその製造方法 Download PDFInfo
- Publication number
- JP5571030B2 JP5571030B2 JP2011089082A JP2011089082A JP5571030B2 JP 5571030 B2 JP5571030 B2 JP 5571030B2 JP 2011089082 A JP2011089082 A JP 2011089082A JP 2011089082 A JP2011089082 A JP 2011089082A JP 5571030 B2 JP5571030 B2 JP 5571030B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- integrated circuit
- circuit device
- convex
- core material
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 43
- 239000011162 core material Substances 0.000 claims description 92
- 238000000034 method Methods 0.000 claims description 79
- 238000005530 etching Methods 0.000 claims description 20
- 239000000758 substrate Substances 0.000 claims description 14
- 239000004020 conductor Substances 0.000 claims description 8
- 238000009825 accumulation Methods 0.000 claims 2
- 239000011229 interlayer Substances 0.000 description 28
- 238000000605 extraction Methods 0.000 description 20
- 230000000694 effects Effects 0.000 description 10
- 238000012986 modification Methods 0.000 description 9
- 230000004048 modification Effects 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 230000000052 comparative effect Effects 0.000 description 5
- 238000001459 lithography Methods 0.000 description 5
- 230000010354 integration Effects 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000003466 anti-cipated effect Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5283—Cross-sectional geometry
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Geometry (AREA)
- Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- General Engineering & Computer Science (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Mram Or Spin Memory Techniques (AREA)
- Semiconductor Memories (AREA)
Description
先ず、第1の実施形態について説明する。
図1は、本実施形態に係る集積回路装置を例示する図であり、
図2は、本実施形態に係る集積回路装置の引出領域を例示する平面図であり、
図3は、図2に示すA−A’線による断面図である。
なお、図を見やすくするために、図2においては、導電部分のみを示し、絶縁部分は図示を省略している。後述する同様な平面図においても、同様である。
図4(a)〜(d)は、本実施形態に係る集積回路装置の製造方法を例示する工程平面図及び工程断面図である。
なお、各図において、向かって左側の図は工程平面図であり、向かって右側の図は工程断面図である。各工程断面図は、各工程平面図に示すB−B’線による断面図である。また、工程平面図においては、図示の便宜上、芯材、側壁、ピラー及び配線に、ドットを付している。後述する図7、図9、図11、図12についても、同様である。
本実施形態においては、側壁法及びダマシン法により、配線14を形成する。
次に、図4(b)に示すように、芯材42をスリミングして、細くする。このとき、凸部43及び凹部44は、突出量及び後退量は減少するものの、残留する。
本実施形態においては、側壁法によって配線14を形成しているため、配線14の配列周期を短くすることができる。これにより、集積回路装置1の高集積化を図ることができる。
図5は、本比較例に係る集積回路装置の引出領域を例示する平面図である。
図5に示すように、本比較例においては、通常の側壁法によって配線114を形成している。また、各配線114は1ヶ所で分断されている。
図6は、本実施形態に係る集積回路装置の引出領域を例示する平面図である。
図6に示すように、本実施形態に係る集積回路装置2は、前述の第1の実施形態に係る集積回路装置1(図2参照)と比較して、隣り合う2本の配線14において、凸部31が延出した方向が相互に反対である点が異なっている。例えば、図6に示す例では、配線14aにおいては、凸部31が−Y方向に延出しており、配線14bにおいては、凸部31が+Y方向に延出している。
図7(a)〜(d)は、本実施形態に係る集積回路装置の製造方法を例示する工程平面図及び工程断面図である。
本実施形態においては、図7(a)に示すように、絶縁膜41上に芯材42を形成する際に、凸部43及び凹部44を、芯材42の同じ側の側面、例えば、+Y方向側の側面に形成する。すなわち、凸部43は、芯材42における+Y方向側の側面から、+Y方向に寸法tだけ延出させる。一方、凹部44は、芯材42における+Y方向側の側面を、−Y方向に寸法tだけ後退させる。
本実施形態における上記以外の構成、製造方法及び作用効果は、前述の第1の実施形態と同様である。
図8は、本実施形態に係る集積回路装置の引出領域を例示する平面図である。
図8に示すように、本実施形態に係る集積回路装置3は、前述の第1の実施形態に係る集積回路装置1(図2参照)と比較して、各配線14に、凸部31(図2参照)の替わりにベント部(湾曲部)51が形成されている点が異なっている。ベント部51においては、配線14が一方向に向けて凸となるように湾曲している。本実施形態においては、全ての配線14について、ベント部51が凸となる方向は相互に同一であり、例えば、+Y方向である。また、ベント部51における配線の幅は、配線14におけるベント部51以外の部分の幅と実質的に同一である。
本実施形態における上記以外の構成は、前述の第1の実施形態と同様である。
図9(a)〜(d)は、本実施形態に係る集積回路装置の製造方法を例示する工程平面図及び工程断面図である。
本実施形態においては、側壁法及びエッチング法により、配線14を形成する。
次に、図9(b)に示すように、芯材62をスリミングして、細くする。
本実施形態における上記以外の製造方法は、前述の第1の実施形態と同様である。
本実施形態においても、前述の第1及び第2の実施形態と同様に、側壁法によって配線14を形成しているため、配線14の配列周期を短くすることができる。これにより、集積回路装置3の高集積化を図ることができる。
図10は、本実施形態に係る集積回路装置の引出領域を例示する平面図である。
図10に示すように、本実施形態に係る集積回路装置4は、前述の第3の実施形態に係る集積回路装置3(図8参照)と比較して、隣り合う2本の配線14において、ベント部51が凸となる方向が相互に反対である点が異なっている。例えば、配線14aにおいては、ベント部51が−Y方向に凸となっており、配線14bにおいては、ベント部51が+Y方向に凸となっている。
図11(a)〜(d)は、本実施形態に係る集積回路装置の製造方法を例示する工程平面図及び工程断面図である。
本実施形態においては、図11(a)に示すように、導電膜61上に芯材62を形成する際に、芯材62に2ヶ所の凸部63を形成する。すなわち、各芯材62においては、第1の部分の+Y方向側の側面に、+Y方向に寸法tだけ延出した凸部63を形成し、第1の部分から離隔した第2の部分の−Y方向側の側面に、−Y方向に寸法tだけ延出した凸部63を形成する。複数本の芯材62について、X方向における凸部63の位置は、全て相互に異ならせる。なお、本実施形態においては、芯材62に凹部64(図9(a)参照)は形成しない。
本実施形態における上記以外の構成、製造方法及び作用効果は、前述の第3の実施形態と同様である。
本実施形態に係る集積回路装置の構成は、前述の第4の実施形態(図10参照)と同様である。
図12(a)〜(d)は、本実施形態に係る集積回路装置の製造方法を例示する工程平面図及び工程断面図である。
すなわち、図12(a)に示すように、導電膜61上に芯材62を形成する際に芯材62に2ヶ所の凹部64を形成する。すなわち、各芯材62においては、第1の部分の+Y方向側の側面に、−Y方向に寸法tだけ後退した凹部64を形成し、第1の部分から離隔した第2の部分の−Y方向側の側面に、+Y方向に寸法tだけ後退した凹部64を形成する。複数本の芯材62について、X方向における凹部64の位置は、全て相互に異ならせる。なお、本実施形態においては、芯材62に凸部63(図9(a)参照)は形成しない。以後の工程は、前述の第3の実施形態と同様である。
本実施形態における上記以外の構成、製造方法及び作用効果は、前述の第4の実施形態と同様である。
図13は、本実施形態に係る集積回路装置の引出領域を例示する平面図である。
図13に示すように、本実施形態に係る集積回路装置6においては、前述の第3の実施形態に係る集積回路装置3(図8参照)と比較して、ビア16が配線14のベント部51ではなく、配線14の直線部分に接続されている点が異なっている。
先ず、図9(a)〜(d)に示す方法により、層間絶縁膜21上に、各1ヶ所のベント部51が形成された複数本の配線14を形成する。
次に、図13に示すように、配線14を覆うようにレジスト膜を形成し、露光及び現像を行ってパターニングし、レジストマスク(図示せず)を形成する。次に、このレジストマスクをマスクとしてエッチングを行い、配線14を選択的に除去する。これにより、各配線14に2ヶ所の切込33を形成して、各配線14を3つの部分に分断する。
本実施形態においても、前述の各実施形態と同様に、側壁法によって配線14を形成しているため、配線14の配列周期を短くすることができる。これにより、集積回路装置3の高集積化を図ることができる。
本実施形態における上記以外の構成、製造方法及び作用効果は、前述の第3の実施形態と同様である。
図14は、本変形例に係る集積回路装置の引出領域を例示する平面図である。
図14に示すように、本変形例に係る集積回路装置6aは、前述の第6の実施形態に係る集積回路装置6(図13参照)と比較して、配線14のベント部51が、隣の配線14に接触している点が異なっている。集積回路装置6(図13参照)を製造する際に、例えばプロセス条件のバラツキ等に起因して、ベント部51の突出量が配線14の配列周期の半分以上となると、本変形例のように、ベント部51が隣の配線14に接触し、短絡してしまう。但し、この場合であっても、ベント部51は浮遊状態となっているため、問題は生じない。
本変形例における上記以外の構成、製造方法及び作用効果は、前述の第6の実施形態と同様である。
図15は、本実施形態に係る集積回路装置の引出領域を例示する平面図である。
図15に示すように、本実施形態に係る集積回路装置7は、前述の第6の実施形態に係る集積回路装置6(図13参照)と比較して、隣り合う2本の配線14において、ベント部51が凸となる方向が相互に反対である点が異なっている。例えば、配線14aにおいては、ベント部51が+Y方向に凸となっており、配線14bにおいては、ベント部51が−Y方向に凸となっている。
本実施形態においては、例えば、図11(a)〜(d)に示す方法によって、配線14を形成する。すなわち、両側面に凸部63が形成された芯材62を用いて、側壁法及びエッチング法により、複数本の配線14を形成する。又は、図12(a)〜(d)に示す方法によって、配線14を形成する。すなわち、両側面に凹部64が形成された芯材62を用いて、側壁法及びエッチング法により、複数本の配線14を形成する。これにより、隣り合う2本の配線14において、ベント部51が凸となる方向が相互に反対となる。
本実施形態における上記以外の構成、製造方法及び作用効果は、前述の第6の実施形態と同様である。
図16は、本変形例に係る集積回路装置の引出領域を例示する平面図である。
図16に示すように、本変形例に係る集積回路装置7aにおいては、2本の配線14c及び14dにおいて、ベント部51が相互に近づく方向に凸となっている。このため、配線14cと配線14dとの距離が短い。但し、配線14c及び14dは、いずれも電気的に浮遊状態にあるため、配線14cと配線14dとが短絡しても問題はない。
本変形例における上記以外の構成、製造方法及び作用効果は、前述の第7の実施形態と同様である。
Claims (20)
- 相互に平行に配列された複数本の配線と、
各前記配線に接続されたビアと、
を備え、
前記配線における前記ビアが接続された部分には、前記配列の方向に延出した凸部が形成されており、
前記配線における前記凸部が形成された部分から離隔した部分には、前記配列の方向に後退した凹部が形成されており、
隣り合う2本の前記配線において、一方の配線に形成された前記凸部と他方の配線に形成された前記凹部とは相互に対向しており、
各前記配線において、前記凹部が形成された部分はその両側の部分から分断されており、前記凸部が形成された部分からも分断されていることを特徴とする集積回路装置。 - 隣り合う2本の前記配線において、前記凸部が延出した方向は相互に同一であることを特徴とする請求項1記載の集積回路装置。
- 隣り合う2本の前記配線において、前記凸部が延出した方向は相互に反対であることを特徴とする請求項1記載の集積回路装置。
- 第1の配線及び第2の配線を含み、相互に平行に配列された複数本の配線と、
前記複数本の配線のそれぞれに接続されたビアと、
を備え、
前記複数本の配線のそれぞれにおける前記ビアが接続された部分には、前記配列の方向のうち一方向に凸となるように湾曲したベント部が形成されており、
前記第1の配線の隣の配線であって、前記第1の配線から見て前記第1の配線の前記ベント部が凸となる方向に配置された前記第2の配線における前記第1の配線のベント部に対向する対向部分は、前記第2の配線における前記対向部分の両側の部分から分断されており、前記第2の配線における前記ベント部からも分断されていることを特徴とする集積回路装置。 - 第1の配線及び第2の配線を含み、相互に平行に配列された複数本の配線と、
前記複数本の配線のそれぞれに接続されたビアと、
を備え、
前記複数本の配線のそれぞれにおける前記ビアが接続された部分から離隔した部分には、前記配列の方向のうち一方向に凸となるように湾曲したベント部が形成されており、
前記複数本の配線のそれぞれにおいて、前記ベント部が形成された部分はその両側の部分から分断されており、前記ビアが接続された部分からも分断されており、
前記第1の配線の前記ベント部は、前記第1の配線の隣の前記第2の配線における前記ビアが接続された部分に対向しており、前記第2の配線における前記ビアが接続された部分から遠ざかる方向に凸となっていることを特徴とする集積回路装置。 - 前記複数本の配線のうちの隣り合う2本の配線において、前記ベント部が凸となる方向は相互に同一であることを特徴とする請求項4または5に記載の集積回路装置。
- 前記複数本の配線のうちの隣り合う2本の配線において、前記ベント部が凸となる方向は相互に反対であることを特徴とする請求項4または5に記載の集積回路装置。
- 前記複数本の配線が延びる方向において、前記複数本の配線における前記ビアが接続された位置は、相互に異なっていることを特徴とする請求項1〜7のいずれか1つに記載の集積回路装置。
- 前記複数本の配線は、導電膜上に線状の芯材を形成し、前記芯材を細くし、細くした前記芯材の側面上に側壁を形成し、前記芯材を除去し、前記側壁をマスクとして前記導電膜をエッチングすることにより形成されたものであるか、又は、絶縁膜上に線状の芯材を形成し、前記芯材を細くし、細くした前記芯材の側面上に側壁を形成し、前記芯材を除去し、前記側壁をマスクとして前記絶縁膜をエッチングすることにより前記絶縁膜に溝を形成し、前記溝内に導電材料を埋め込むことにより形成されたものであることを特徴とする請求項1〜8のいずれか1つに記載の集積回路装置。
- 複数のメモリセルと、
前記複数本の配線が延びる方向に対して交差した方向に延び、前記ビアの上端に接続された上層配線と、
をさらに備え、
前記複数本の配線のそれぞれは、前記メモリセルから引き出されて、前記ビアの下端に接続されていることを特徴とする請求項1〜9のいずれか1つに記載の集積回路装置。 - 基板上に絶縁膜を形成する工程と、
前記絶縁膜上に、相互に同一の方向に延び、前記方向において相互に離隔した位置に、幅方向に延出した凸部及び幅方向に後退した凹部が形成された複数本の芯材を形成する工程と、
前記芯材を細くする工程と、
前記芯材の側面上に側壁を形成する工程と、
前記芯材を除去する工程と、
隣りあう前記側壁間の領域のうち、前記側壁間の間隔が狭くなっている部分と前記側壁間の間隔が広くなっている部分との間の第1部分、及び、前記第1部分と共に前記側壁間の間隔が狭くなっている部分を挟む第2部分に、隣り合う2本の側壁同士を連結するようにピラーを形成する工程と、
前記側壁及びピラーをマスクとしたエッチングを施して、前記絶縁膜に溝を形成する工程と、
前記溝内に導電材料を埋め込んで配線を形成する工程と、
各前記配線における他の部分よりも幅が広い部分に接続されるように、ビアを形成する工程と、
を備えたことを特徴とする集積回路装置の製造方法。 - 前記芯材を形成する工程において、前記凸部と前記凹部とを前記芯材の相互に反対側の側面に形成することを特徴とする請求項11記載の集積回路装置の製造方法。
- 前記芯材を形成する工程において、前記凸部と前記凹部とを前記芯材の相互に同じ側の側面に形成することを特徴とする請求項11記載の集積回路装置の製造方法。
- 基板上に導電膜を形成する工程と、
前記導電膜上に、相互に同一の方向に延び、第1の部分の一方の側面に幅方向に延出した凸部又は幅方向に後退した凹部が形成され、第2の部分の他方の側面に幅方向に延出した凸部又は幅方向に後退した凹部が形成された複数本の芯材を形成する工程と、
前記芯材を細くする工程と、
前記芯材の側面上に側壁を形成する工程と、
前記芯材を除去する工程と、
前記側壁をマスクとしたエッチングを施して、前記導電膜を、第1の配線及び第2の配線を含み、凸状に湾曲したベント部がそれぞれ1ヶ所に形成された複数本の配線に加工する工程と、
前記第1の配線の前記ベント部が凸となる方向に位置し、前記第1の配線の隣の前記第2の配線における前記第1の配線のベント部に対向する対向部分を、前記第2の配線における前記対向部分の両側の部分から分断すると共に、前記第2の配線の前記ベント部から分断する工程と、
前記ベント部に接続されるように、ビアを形成する工程と、
を備えたことを特徴とする集積回路装置の製造方法。 - 基板上に導電膜を形成する工程と、
前記導電膜上に、相互に同一の方向に延び、第1の部分の一方の側面に幅方向に延出した凸部又は幅方向に後退した凹部が形成され、第2の部分の他方の側面に幅方向に延出した凸部又は幅方向に後退した凹部が形成された複数本の芯材を形成する工程と、
前記芯材を細くする工程と、
前記芯材の側面上に側壁を形成する工程と、
前記芯材を除去する工程と、
前記側壁をマスクとしたエッチングを施して、前記導電膜を、第1の配線及び第2の配線を含み、凸状に湾曲したベント部がそれぞれ1ヶ所に形成された複数本の配線に加工する工程と、
前記第1の配線の前記ベント部を、前記第1の配線における前記ベント部の両側の部分から分断すると共に、前記第1の配線における前記第1の配線の隣の前記第2の配線のベント部に対向する部分であって、前記第2の配線のベント部が前記第1の配線から遠ざかる方向に凸となっているような対向部分から分断する工程と、
前記複数本の配線のそれぞれにおける前記対向部分に接続されるように、ビアを形成する工程と、
を備えたことを特徴とする集積回路装置の製造方法。 - 前記分断する工程において、前記複数本の配線における前記側壁の両端部を回り込む部分も同時に分断することを特徴とする請求項14または15に記載の集積回路装置の製造方法。
- 前記分断する工程は、1枚のマスクを用いて、1回のエッチング処理によって行うことを特徴とする請求項16記載の集積回路装置の製造方法。
- 前記芯材を形成する工程において、前記第1の部分に凸部を形成し、前記第2の部分に凹部を形成することを特徴とする請求項14〜17のいずれか1つに記載の集積回路装置の製造方法。
- 前記芯材を形成する工程において、前記第1の部分及び前記第2の部分の双方に凸部を形成することを特徴とする請求項14〜17のいずれか1つに記載の集積回路装置の製造方法。
- 前記芯材を形成する工程において、前記第1の部分及び前記第2の部分の双方に凹部を形成することを特徴とする請求項14〜17のいずれか1つに記載の集積回路装置の製造方法。
Priority Applications (8)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011089082A JP5571030B2 (ja) | 2011-04-13 | 2011-04-13 | 集積回路装置及びその製造方法 |
SG2011066313A SG185177A1 (en) | 2011-04-13 | 2011-09-13 | Integrated circuit device and method for manufacturing same |
TW100133088A TWI479607B (zh) | 2011-04-13 | 2011-09-14 | 積體電路裝置及其製造方法 |
CN201110277521.8A CN102738115B (zh) | 2011-04-13 | 2011-09-19 | 集成电路器件及其制造方法 |
KR1020110094047A KR101314437B1 (ko) | 2011-04-13 | 2011-09-19 | 집적 회로 장치 및 그 제조 방법 |
US13/237,825 US8659159B2 (en) | 2011-04-13 | 2011-09-20 | Integrated circuit device with interconnects arranged parallel to each other and connected to contact via, and method for manufacturing same |
US14/097,289 US8816502B2 (en) | 2011-04-13 | 2013-12-05 | Integrated circuit device and method for manufacturing same |
US14/332,444 US9117888B2 (en) | 2011-04-13 | 2014-07-16 | Integrated circuit device and method for manufacturing same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011089082A JP5571030B2 (ja) | 2011-04-13 | 2011-04-13 | 集積回路装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012222279A JP2012222279A (ja) | 2012-11-12 |
JP5571030B2 true JP5571030B2 (ja) | 2014-08-13 |
Family
ID=46993330
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011089082A Expired - Fee Related JP5571030B2 (ja) | 2011-04-13 | 2011-04-13 | 集積回路装置及びその製造方法 |
Country Status (6)
Country | Link |
---|---|
US (3) | US8659159B2 (ja) |
JP (1) | JP5571030B2 (ja) |
KR (1) | KR101314437B1 (ja) |
CN (1) | CN102738115B (ja) |
SG (1) | SG185177A1 (ja) |
TW (1) | TWI479607B (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9048292B2 (en) * | 2012-10-25 | 2015-06-02 | Micron Technology, Inc. | Patterning methods and methods of forming electrically conductive lines |
JP2014229694A (ja) * | 2013-05-21 | 2014-12-08 | 株式会社東芝 | 半導体装置およびその製造方法 |
US9184111B2 (en) * | 2013-11-09 | 2015-11-10 | Delta Electronics, Inc. | Wafer-level chip scale package |
JP2017525128A (ja) * | 2014-06-16 | 2017-08-31 | インテル・コーポレーション | シリコンダイの相互接続スタック内の埋め込みメモリ |
CN105719999B (zh) * | 2014-12-02 | 2019-03-12 | 中芯国际集成电路制造(上海)有限公司 | 互连结构及其形成方法 |
KR102389816B1 (ko) * | 2015-08-25 | 2022-04-22 | 삼성전자주식회사 | 반도체 소자 및 반도체 소자의 패턴 형성 방법 |
US9911693B2 (en) * | 2015-08-28 | 2018-03-06 | Micron Technology, Inc. | Semiconductor devices including conductive lines and methods of forming the semiconductor devices |
US9754872B1 (en) * | 2016-05-16 | 2017-09-05 | Micron Technology, Inc. | Assemblies having shield lines of an upper wiring level electrically coupled with shield lines of a lower wiring level |
US10304771B2 (en) | 2017-03-10 | 2019-05-28 | Micron Technology, Inc. | Assemblies having shield lines of an upper wiring layer electrically coupled with shield lines of a lower wiring layer |
KR102473069B1 (ko) * | 2018-01-02 | 2022-12-01 | 삼성디스플레이 주식회사 | 표시 장치 및 그 제조 방법 |
CN109597522B (zh) * | 2018-10-26 | 2020-06-02 | 武汉华星光电技术有限公司 | 触控阵列基板及触控显示面板 |
US11404317B2 (en) | 2019-09-24 | 2022-08-02 | International Business Machines Corporation | Method for fabricating a semiconductor device including self-aligned top via formation at line ends |
Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4115909C1 (ja) * | 1991-05-15 | 1992-11-12 | Siemens Ag, 8000 Muenchen, De | |
US5874754A (en) * | 1993-07-01 | 1999-02-23 | Lsi Logic Corporation | Microelectronic cells with bent gates and compressed minimum spacings, and method of patterning interconnections for the gates |
JP2611687B2 (ja) * | 1995-06-26 | 1997-05-21 | セイコーエプソン株式会社 | 半導体装置 |
US6577007B1 (en) * | 1996-02-01 | 2003-06-10 | Advanced Micro Devices, Inc. | Manufacturing process for borderless vias with respect to underlying metal |
US6664582B2 (en) * | 2002-04-12 | 2003-12-16 | International Business Machines Corporation | Fin memory cell and method of fabrication |
JP3974470B2 (ja) | 2002-07-22 | 2007-09-12 | 株式会社東芝 | 半導体装置 |
US7361988B2 (en) * | 2003-12-17 | 2008-04-22 | Intel Corporation | Apparatuses and methods to route line to line |
JP2006196511A (ja) | 2005-01-11 | 2006-07-27 | Sony Corp | 半導体集積回路 |
KR20060095134A (ko) * | 2005-02-28 | 2006-08-31 | 주식회사 하이닉스반도체 | 반도체 소자 |
WO2006095915A1 (ja) * | 2005-03-09 | 2006-09-14 | Nec Corporation | 多層配線構造、半導体装置、パターン転写マスク、及び多層配線構造の製造方法 |
JP4921723B2 (ja) | 2005-04-18 | 2012-04-25 | 株式会社東芝 | 半導体装置の製造方法 |
KR20070036525A (ko) * | 2005-09-29 | 2007-04-03 | 주식회사 하이닉스반도체 | 낸드 플래시 메모리 소자 및 그 제조방법 |
JP4738971B2 (ja) * | 2005-10-14 | 2011-08-03 | Okiセミコンダクタ株式会社 | 半導体装置及びその製造方法 |
JP5132098B2 (ja) * | 2006-07-18 | 2013-01-30 | 株式会社東芝 | 半導体装置 |
KR100824200B1 (ko) * | 2006-09-29 | 2008-04-21 | 주식회사 하이닉스반도체 | 반도체 소자의 금속배선 |
US8063415B2 (en) * | 2007-07-25 | 2011-11-22 | Renesas Electronics Corporation | Semiconductor device |
JP5193582B2 (ja) | 2007-12-12 | 2013-05-08 | 株式会社東芝 | 半導体装置の製造方法 |
KR100919349B1 (ko) * | 2007-12-27 | 2009-09-25 | 주식회사 하이닉스반도체 | 반도체 소자의 금속 배선 형성 방법 |
US7934189B2 (en) * | 2008-01-25 | 2011-04-26 | Infineon Technologies Ag | Method of making an integrated circuit including simplifying metal shapes |
-
2011
- 2011-04-13 JP JP2011089082A patent/JP5571030B2/ja not_active Expired - Fee Related
- 2011-09-13 SG SG2011066313A patent/SG185177A1/en unknown
- 2011-09-14 TW TW100133088A patent/TWI479607B/zh active
- 2011-09-19 KR KR1020110094047A patent/KR101314437B1/ko active IP Right Grant
- 2011-09-19 CN CN201110277521.8A patent/CN102738115B/zh active Active
- 2011-09-20 US US13/237,825 patent/US8659159B2/en active Active
-
2013
- 2013-12-05 US US14/097,289 patent/US8816502B2/en active Active
-
2014
- 2014-07-16 US US14/332,444 patent/US9117888B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
TWI479607B (zh) | 2015-04-01 |
CN102738115B (zh) | 2014-12-10 |
US9117888B2 (en) | 2015-08-25 |
US8816502B2 (en) | 2014-08-26 |
US20140329384A1 (en) | 2014-11-06 |
CN102738115A (zh) | 2012-10-17 |
KR20120116844A (ko) | 2012-10-23 |
US20120261831A1 (en) | 2012-10-18 |
KR101314437B1 (ko) | 2013-10-07 |
US8659159B2 (en) | 2014-02-25 |
SG185177A1 (en) | 2012-11-29 |
JP2012222279A (ja) | 2012-11-12 |
TW201246457A (en) | 2012-11-16 |
US20140145350A1 (en) | 2014-05-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5571030B2 (ja) | 集積回路装置及びその製造方法 | |
US9076797B2 (en) | 3D memory array | |
JP2015046425A (ja) | パターン形成方法、および、それを用いた不揮発性記憶装置の製造方法 | |
US20120171867A1 (en) | Method for fabricating fine pattern by using spacer patterning technology | |
US7495340B2 (en) | Metal layer structure of semiconductor device | |
US10410886B2 (en) | Methods of fabricating a semiconductor device | |
US9997525B2 (en) | Semiconductor devices and methods of fabricating the same | |
JP2010258224A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
US9165884B2 (en) | Method for fabricating a semiconductor device with formation of conductive lines | |
JP2010118410A (ja) | 半導体装置 | |
CN112838090A (zh) | 立体存储器元件 | |
KR20130004680A (ko) | 디램 소자의 제조 방법 | |
KR20080081653A (ko) | 반도체 소자의 미세 패턴 형성 방법 | |
KR101950350B1 (ko) | 반도체 장치 및 그의 제조 방법 | |
US20160351573A1 (en) | Semiconductor device and method for manufacturing the same | |
JP6982976B2 (ja) | 半導体デバイスの製造方法および半導体デバイス | |
JP4191110B2 (ja) | 半導体装置 | |
JP5425533B2 (ja) | 半導体集積回路装置の製造方法 | |
JP2012222197A (ja) | 半導体集積回路装置及びその製造方法 | |
CN113517256B (zh) | 用于形成dram的位线接触的隔离图案和制备方法 | |
CN109920761B (zh) | 半导体元件的制作方法 | |
JP2012204531A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
US8846472B2 (en) | Method for fabricating semiconductor device | |
JP5592560B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
JP2006100412A (ja) | 半導体装置の製造方法及び半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130830 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140328 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140407 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140512 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140527 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140625 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 5571030 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |