JP3346263B2 - プリント配線板及びその製造方法 - Google Patents

プリント配線板及びその製造方法

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JP3346263B2 JP04124198A JP4124198A JP3346263B2 JP 3346263 B2 JP3346263 B2 JP 3346263B2 JP 04124198 A JP04124198 A JP 04124198A JP 4124198 A JP4124198 A JP 4124198A JP 3346263 B2 JP3346263 B2 JP 3346263B2
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wiring board
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insulating layer
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輝代隆 塚田
昌留 高田
光広 近藤
博之 小林
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Ibiden Co Ltd
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Description

【発明の詳細な説明】
【０００１】
【技術分野】本発明は，半田ボール等を設置するバンプ
またはボールパッド等を設けたプリント配線板及びその
製造方法に関する。
【０００２】
【従来技術】従来，絶縁基板の上に導体回路を有し，上
記絶縁基板及び上記導体回路の表面に設けたソルダーレ
ジスト層あるいはガラスクロス樹脂層よりなる表面絶縁
層を有するプリント配線板が知られている。
【０００３】そして，上記プリント配線板の表面にバン
プまたはボールパッドを設け，該バンプまたはボールパ
ッドに配置した半田ボールを介して電子部品，他のプリ
ント配線板等を接続することが一般的に行われている。
なお，このバンプまたはボールパッドは上記表面絶縁層
を部分的に除去し，該表面絶縁層の下部に存在する導体
回路を露出させることにより作製する。
【０００４】
【解決しようとする課題】しかしながら，上記プリント
配線板には以下に示す問題がある。上記プリント配線板
においては，上述するバンプまたはボールパッドを形成
する際に表面絶縁層を除去するが，該除去により導体回
路の側面が露出することとなる。このため，導体回路と
絶縁基板との間の接着強度が低下するおそれがある。
【０００５】また，上記構造のバンプまたはボールパッ
ドに対し半田ボールを設ける場合，導体回路の側面が露
出しており，また，上記側面に対する半田ボールの密着
性が高いことから，バンプまたはボールパッドに設けた
半田ボールがつぶれてしまうことがある。半田ボールが
つぶれてしまった場合には該半田ボールを用いてプリン
ト配線板に接合した電子部品，他のプリント配線板等と
絶縁基板との間の距離を適切に維持できないことから，
両者の接続信頼性が低下するおそれがある。
【０００６】また，プリント配線板は，近年，電子部品
の発熱量が多くなる傾向に対応して，空冷，放熱用の半
田ボールの接合，サーマルビアホールの形成などの放熱
手段が施されている。しかしながら，上記従来のプリン
ト配線板では，依然として放熱性の改良が不十分であっ
た。
【０００７】本発明は，かかる問題点に鑑み，導体回路
と絶縁基板との接着強度が高く，導体回路及び絶縁基板
上に設けたバンプまたはボールパッド等に半田ボールを
設けて他の電子部品，他のプリント配線板等の実装部品
を接続する場合，両者の間に高い接続信頼性を得ること
ができるプリント配線板及びその製造方法を提供しよう
とするものである。
【０００８】
【課題の解決手段】第１の発明は，絶縁基板の上に導体
回路を有し，上記絶縁基板及び上記導体回路の表面に設
けたソルダーレジスト層あるいはガラスクロス樹脂層よ
りなる表面絶縁層を有してなり，上記導体回路の一部
は，その表面が露出した露出導体部を有しており，また
上記露出導体部の周囲の表面絶縁層は，上記露出導体部
の表面と同じ高さかまたはそれよりも低く，かつ上記絶
縁基板の表面より高い凹部を形成しており，また該凹部
における表面絶縁層は上記露出導体部の側面に接触して
おり， かつ上記露出導体部の周囲の表面絶縁層は，上記
露出導体部の側面の露出面積を減じていることを特徴と
するプリント配線板である。
【０００９】上記凹部及び上記露出導体部は，いわゆる
バンプまたはボールパッド等として使用することができ
る。即ち，上記露出導体部には半田ボール等を配置し，
この半田ボールを介して他の電子部品，他のプリント配
線板等の実装部品を上記導体回路に対する導通を確保し
つつ接続することができる。
【００１０】なお，上記実装部品としては，フリップチ
ップ，ＢＧＡ（ボールグリッドアレイ），チップスケー
ルパッケージ，チップサイズパッケージ，あるいはＴＣ
Ｐ（テープキャリアパッケージ），リードレスチップキ
ャリア等の電子部品のパッドあるいはそれらを実装する
プリント配線板が挙げられる。
【００１１】第１の発明の作用につき，以下に説明す
る。第１の発明にかかるプリント配線板においては，上
記導体回路の一部は，その表面が露出した露出導体部を
有している。また，上記露出導体部の周囲の表面絶縁層
は，上記露出導体部の表面と同じ高さまたは低く，上記
絶縁基板の表面より高い凹部を形成しており，かつ該凹
部の表面絶縁層は上記露出導体部の側面に接触してい
る。
【００１２】これにより，上記導体回路の側面は上記表
面絶縁層が覆うこととなり，該側面の露出量を減らすこ
とができる。よって，上記導体回路と上記絶縁基板との
接着強度を高めることができる。更に，両者の接着強度
が高いことから上記導体回路の絶縁基板からの剥がれを
防止することができる。
【００１３】また，上記露出導体部に半田ボールを配置
した場合，該半田ボールは上記表面絶縁層によって弾か
れ，つぶれ難くなる。即ち，上記導体回路の側面に対し
半田ボールはよく密着する。よって，半田ボールを構成
する半田はこの側面を覆うように容易に移動し，この移
動分だけ露出導体部の表面に残る半田の量は減少してし
まう。しかし，第１の発明のプリント配線板は導体回路
の側面の露出量が少ないことから，多くの半田が露出導
体部の上に留まることができる。
【００１４】このため，半田ボールを用いて他の電子部
品，プリント配線板等の実装部品を接合する際にこれら
の実装部品と露出導体部との距離を維持することができ
る。このため，上記実装部品と露出導体部（導体回路）
との接続信頼性を高めることができる。
【００１５】以上のように，第１の発明によれば，導体
回路と絶縁基板との接着強度が高く，導体回路及び絶縁
基板上に設けたバンプまたはボールパッド等に半田ボー
ルを設けて他の電子部品，他のプリント配線板等の実装
部品を接続する場合，両者の間に高い接続信頼性を得る
ことができるプリント配線板を提供することができる。
【００１６】なお，第１の発明において得られたプリン
ト配線板は，接続信頼性を高く要求される，例えば，メ
モリーモジュール，マルチチップモジュール，マザーボ
ード，ドーターボード，プラスチックパッケージ等に使
用することができる。
【００１７】上記表面絶縁層はガラスクロス樹脂層より
なることが好ましい。これにより，チップあるいはパッ
ケージと基板との間に発生する熱膨張差による応力に耐
える構造となるものである。また，熱膨張差も少なくな
り，さらに良い結果をもたらすことができる。
【００１８】上記表面絶縁層はソルダーレジスト層と更
にその表面に設けたガラスクロス樹脂層とよりなる二層
構造であることが好ましい。ソルダーレジストは，半田
をより効果的にはじくため，これにより，半田の横への
広がりを抑え，チップあるいはパッケージがプリント配
線板との距離を遠ざける効果があり熱応力をより回避で
きる効果がある。
【００１９】上記凹部の表面絶縁層は，上記露出導体部
の表面よりも０〜１５μｍ低い位置に存在することが好
ましい。これにより，高い半田ボール強度と優れた位置
精度を実現することができ，また，狭ピッチでの半田ボ
ールを用いた実装部品の接続においてショート不良が発
生し難くなる。
【００２０】なお，上記表面絶縁層の表面が上記露出導
体部よりも高くなる場合には，半田ボールの位置精度は
高く，該半田ボールのネック部分にある樹脂によって温
度の変化などで生じる熱膨張差で半田ボールに応力を受
け，長期の使用によって該半田ボールが疲労し，強度が
低下するおそれがある。
【００２１】一方，上記値が１５μｍを越えた場合に
は，半田ボールがバンプまたはボールパッド側面を濡ら
すように移動してしまい，半田ボールが横方向に拡大す
るおそれがある。このため，狭ピッチでの半田ボールを
配置する場合，隣の半田ボールと接触（ショート）して
しまうおそれがある。また，実装部品と基板との間隔が
近づく傾向を帯びるため，熱膨張率の異なる部品同士の
接続では接続部に応力が集中し，隣の半田ボールと接触
（ショート）してしまうおそれがある。
【００２２】また，上記露出導体部は，その表面から側
面上端部を囲むように金属めっき膜により被覆されてお
り，かつ，上記露出導体部に半田ボールが接合されてい
るとともに該半田ボールは上記金属めっき膜の周縁部と
露出導体部の側面との間に形成される窪みの中に食い込
んでいることが好ましい。これにより，半田ボールが，
上記窪み内へ食い込み，そのアンカー効果によって，優
れた接合効果を発揮する。
【００２３】上記プリント配線板を製造する方法として
は，絶縁基板の上に導体回路を有し，上記絶縁基板及び
上記導体回路の表面に設けたソルダーレジスト層あるい
はガラスクロス樹脂層よりなる表面絶縁層を有してな
り，上記導体回路の一部は，その表面が露出した露出導
体部を有しており，また上記露出導体部の周囲の表面絶
縁層は，上記露出導体部の表面と同じ高さかまたはそれ
よりも低く，かつ上記絶縁基板の表面より高い凹部を形
成しており，また該凹部における表面絶縁層は上記露出
導体部の側面に接触しており， かつ上記露出導体部の周
囲の表面絶縁層は，上記露出導体部の側面の露出面積を
減じているプリント配線板を製造するに当たり，上記絶
縁基板の上に導体回路を形成し，上記絶縁基板及び上記
導体回路の表面に上記表面絶縁層を形成し，かつ上記表
面絶縁層にレーザー光を照射して，上記導体回路の一部
を露出させた露出導体部を形成すると共に，上記導体回
路の周囲の表面絶縁層を上記露出導体部の表面よりも低
くして凹部を形成することを特徴とするプリント配線板
の製造方法がある。
【００２４】上記レーザー光による露出導体部の形成
は，導体回路を露出すべき部分にかかる表面絶縁層に対
してレーザー光を照射することにより行う。このレーザ
ー光としては，エネルギーの大きい炭酸ガスレーザー，
熱影響のないエキシマレーザを用いることが好ましい。
【００２５】また，上記レーザー光の照射による露出導
体部の形成は，上記表面絶縁層を該レーザー光の有する
高いエネルギーによって，気化除去させていくことによ
り行う。この時，上記レーザー光の照射される部分は絶
縁基板の上に導体回路，表面絶縁層とが積層された部分
と，絶縁基板の上に表面絶縁層が直接積層された部分と
よりなる。
【００２６】導体回路が存在する部分に対して当てられ
たレーザー光は導体回路を露出させ，露出導体部を形成
する。しかし，導体回路の無い部分に当てられたレーザ
ー光は露出導体部の表面よりも更に低い位置にある表面
絶縁層を気化蒸発させることができる。これは，上記レ
ーザー光は導体回路のような金属部分では反射されてし
まうので，金属部分（及びこれの下方に存在する物質）
を除去し難い。
【００２７】このため，上記レーザー光の出力を上記導
体回路の上に設けられた表面絶縁層を除去可能な出力と
同じまたは若干高くすることにより，上記導体回路が存
在する部分には露出導体部が形成され，これの周囲の導
体回路のない部分に広がる表面絶縁層の表面を上記露出
導体部の表面と同じ高さまたは低くして，凹部を形成す
ることができる。なお，レーザー光を当てなかった部分
は，そのまま表面絶縁層が残留する。以上により後述の
図１〜図４に示すごとき，その中央に露出導体部を有す
る凹部を形成することができる。
【００２８】以上に示すごとく，上記の製造方法によれ
ば，第１の発明に示すごときプリント配線板にかかる露
出導体部及び凹部を容易に製造することができる。そし
て，このプリント配線板は上述したごとき優れた性質を
有する。
【００２９】以上により，第１の発明によれば，導体回
路と絶縁基板との接着強度が高く，導体回路及び絶縁基
板上に設けたバンプまたはボールパッド等に半田ボール
を設けて他の電子部品，他のプリント配線板を接続する
場合，両者の間に高い接続信頼性を得ることができるプ
リント配線板の製造方法を提供することができる。
【００３０】上記表面絶縁層はガラスクロス樹脂層より
なることが好ましい。これにより上記したように，チッ
プあるいはパッケージと基板との間に発生する熱膨張差
による応力に耐える構造となるものである。また，熱膨
張差も少なくなり，さらに良い結果をもたらすことがで
きる。
【００３１】上記表面絶縁層はソルダーレジスト層と更
にその表面に設けたガラスクロス樹脂層とよりなる二層
構造であることが好ましい。これにより上記したよう
に，ソルダーレジストは，半田をより効果的にはじくた
め，これにより，半田の横への広がりを抑え，チップあ
るいはパッケージがプリント配線板との距離を遠ざける
効果があり熱応力をより回避できる効果がある。
【００３２】ソルダーレジストは，例えば，熱硬化型ソ
ルダーレジスト，光硬化型ソルダーレジスト等を用いて
形成することができる。また，その他は，黒，白，緑の
いずれでもよい。
【００３３】次に，参考までに，接続端子を接合するた
めのパッドと，表面に該パッドを設けた絶縁基板とを有
するプリント配線板において，上記絶縁基板の表面は，
上記パッドの外周縁を含めて，黒色のソルダーレジスト
層により被覆されているプリント配線板がある（参考発
明１）。
【００３４】上記参考発明１の発明の作用及び効果につ
いて説明する。上記ソルダーレジスト層は，黒色である
ため，熱を吸収しやすい。そのため，ソルダーレジスト
層は，電子部品が発する熱を積極的に吸収した後に，表
面から大気中に放散する。それ故，ソルダーレジスト層
から大気中への熱の移動速度が加速する。従って，黒色
のソルダーレジスト層によれば，電子部品から発する熱
を，大気中に速やかに放出することができる。
【００３５】また，ソルダーレジスト層は，接続端子を
接合するためのパッドの外周縁を被覆している。接続端
子は，プリント配線板と他の部材との電気の授受を行う
ための端子である。そのため，ソルダーレジスト層に吸
収された熱は，上記接続端子に効率よく伝達されて，接
続端子と接続している他の部材を介して，効率よく放熱
することができる。
【００３６】上記パッドは，その外周縁がソルダーレジ
スト層により被覆されており，該外周縁よりも中心部分
はソルダーレジスト層により被覆されていない。ここ
に，上記パッドの外周縁とは，パッドの形状を表す輪郭
線から中心方向に向けて一定の幅を有する部分である。
上記のパッドの外周縁の幅は，０．０２〜０．２ｍｍで
あることが好ましい。０．０２ｍｍ未満の場合には，ソ
ルダーレジスト層に吸収された熱が接続端子に効率良く
伝達されないおそれがある。また，０．２ｍｍを超える
場合には，ソルダーレジスト層が，パッドに接続端子を
接続する際に障害になるおそれがある。
【００３７】ソルダーレジスト層は，例えば，上記パッ
ドにおける中心部分に開口穴を有する。開口穴は，例え
ば，絶縁基板の全面にソルダーレジスト層を形成し，そ
の後開口穴形成部分を炭酸ガスレーザー，ＹＡＧレーザ
ー，又はエキシマレーザー等を照射してソルダーレジス
ト層を焼失させることにより，形成することができる。
【００３８】上記ソルダーレジスト層の開口穴から露出
したパッドの中心部分には，他の部材との電気の授受を
行うための接続端子が接続されている。上記接続端子
は，例えば，半田ボール，半田バンプ等を用いることが
できる。接続端子が接続する他の部材は，例えば，メモ
リーモジュール，マルチチップモジュール，マザーボー
ド，ドーターボード等である。上記パッドは，例えば，
導体回路，スルーホール等の導電部材と接続することが
できるが，これらと非接続状態とすることもできる。
【００３９】上記絶縁基板は，例えば，合成樹脂単体，
合成樹脂及び無機フィラー又は無機クロスからなる複合
樹脂材等を用いることができる。絶縁基板は，その表面
又は内部に導体回路，スルーホール等を設けることがで
きる。また，絶縁基板には，電子部品を搭載するための
搭載部を設けることができる。
【００４０】上記ソルダーレジスト層は，黒鉛，酸化
鉄，又は二酸化マンガンからなる無機フィラーを含有し
ていることが好ましい。これにより，熱移動速度の速い
ソルダーレジスト層を形成することができる。特に，酸
化鉄は，熱伝導性が高く，黒色になりやすい。
【００４１】上記無機フィラーは，平均粒径が５μｍ以
下の粉末であることが好ましい。これにより，ソルダー
レジスト層を黒色にするための無機フィラーの添加量を
少なくすることができる。無機フィラーの形状は，粒子
のほか，針状，ウィスカーでもよい。
【００４２】上記無機フィラーは，上記ソルダーレジス
ト層の中に１０容積％以上含有していることが好まし
い。これにより，ソルダーレジスト層の色を確実に黒色
にすることができる。無機フィラーが導電性である場合
は，ソルダーレジスト層の絶縁性を確保するため，無機
フィラーは，ソルダーレジスト層の中に７０容積％以下
含有していることが好ましい。
【００４３】上記ソルダーレジスト層の光吸収率は，６
０％以上であることが好ましい。これにより，熱の吸収
効率が更に向上し，ソルダーレジスト層の放熱性が更に
高くなる。
【００４４】ソルダーレジストは，例えば，熱硬化型ソ
ルダーレジスト，光硬化型ソルダーレジスト等を用いて
形成することができる。
【００４５】上記プリント配線板は絶縁基板の表面に電
子部品を搭載するための搭載部を有するとともに，該搭
載部の表面はソルダーレジスト層により被覆されている
ことが好ましい。これにより，ソルダーレジスト層は，
搭載部に搭載した電子部品から発する熱を直接吸収する
ことができ，ソルダーレジスト層の熱吸収効率を更に高
めることができる。
【００４６】次に，接続端子を接合するためのパッド
と，表面に該パッドを設けた絶縁基板とを有するプリン
ト配線板において，上記絶縁基板の表面は，上記パッド
の外周縁を含めて，白色のソルダーレジスト層により被
覆されており，かつ該ソルダーレジスト層は，少なくと
も酸化チタニウムを含む無機フィラーを含有しているプ
リント配線板がある（参考発明２）。
【００４７】参考発明２の作用及び効果について説明す
る。上記ソルダーレジスト層は，酸化チタニウムを含む
無機フィラーを含有しているため，熱を吸収しやすい。
そのため，ソルダーレジスト層は，電子部品が発する熱
を積極的に吸収した後に，遠赤外線を発生し，熱を大気
中に速やかに放出する。遠赤外線の発生量は，電子部品
の発熱量が大きいほど多くなり，効率よく熱が放出され
る。
【００４８】また，ソルダーレジスト層は酸化チタニウ
ムを含むことによって白色となる。白色のソルダーレジ
スト層は吸収した熱をその表面から迅速に放出するた
め，放熱性に優れている。以上のようなソルダーレジス
ト層の放熱作用は，結果的に電子部品の表面温度を下
げ，電子部品を正常に作動させる。
【００４９】また，上記ソルダーレジスト層は，接続端
子を接合するためのパッドの外周縁を被覆している。接
続端子は，プリント配線板と他の部材との電気の授受を
行うための端子である。そのため，上記ソルダーレジス
ト層に吸収された熱は，上記接続端子に効率よく伝達さ
れて，接続端子と接続している他の部材を介して，効率
よく放出される。従って，このプリント配線板は，優れ
た放熱性を発揮することができる。
【００５０】上記パッドは，その外周縁が上記ソルダー
レジスト層により被覆されており，該外周縁よりも内部
の中心部分は上記ソルダーレジスト層により被覆されて
いない。ここに，上記パッドの外周縁とは，パッドの形
状を表す輪郭線から中心方向に向けて一定の幅を有する
部分である。上記ソルダーレジスト層により被覆されて
いるパッドの外周縁の幅は，０．０１０〜０．１５ｍｍ
であることが好ましい。０．０１０ｍｍ未満の場合に
は，ソルダーレジスト層に吸収された熱が接続端子に効
率良く伝達されないおそれがある。また，０．１５ｍｍ
を超える場合には，ソルダーレジスト層が，パッドに接
続端子を接続する際に障害になるおそれがある。
【００５１】白色のソルダーレジスト層は，例えば，上
記パッドにおける中心部分に開口穴を有する。開口穴
は，例えば，絶縁基板の全面に上記ソルダーレジスト層
を形成し，その後開口穴形成部分に炭酸ガスレーザー，
ＹＡＧレーザー，又はエキシマレーザー等を照射して上
記ソルダーレジスト層を焼失させることにより，形成す
ることができる。また，スクリーン印刷により，開口穴
を有するソルダーレジスト層を形成することもできる。
【００５２】上記ソルダーレジスト層の開口穴から露出
したパッドの中心部分には，他の部材との電気の授受を
行うための接続端子が接続されている。上記接続端子
は，例えば，半田ボール，半田バンプ，導電性樹脂等を
用いることができる。接続端子が接続する他の部材は，
例えば，メモリーモジュール，マルチチップモジュー
ル，マザーボード，ドーターボード等である。上記パッ
ドは，例えば，導体回路，スルーホール等の導電部材と
接続することができるが，これらと非接続状態とするこ
ともできる。
【００５３】上記絶縁基板は，例えば，合成樹脂単体，
合成樹脂及び無機フィラー又は無機クロスからなる複合
樹脂材等を用いることができる。絶縁基板は，その表面
又は内部に導体回路，スルーホール等を設けることがで
きる。また，絶縁基板には，電子部品を搭載するための
搭載部を設けることができる。
【００５４】上記無機フィラーは，平均粒径が５μｍ以
下の粉末であることが好ましい。これにより，ソルダー
レジスト層の放熱効果を更に向上させることができる。
また，粉末状の無機フィラーの平均粒径は０．０５μｍ
以上であることが好ましい。微細粒子であればある程遠
赤外等の放熱の効率が良好であるからである。
【００５５】無機フィラーの形状は，粒子のほか，針状
若しくはウィスカー，又はそれらの混合物でもよい。ま
た，無機フィラーの材質としては，酸化チタニウムのほ
かに，例えばＺｒＯ2 （酸化ジルコニウム），Ｆｅ2 Ｏ
3 （酸化鉄），Ｙ2 Ｏ3 （酸化イットリウム）などを含
むことがある。
【００５６】上記ソルダーレジスト層は，酸化チタニウ
ムを１０〜８０重量％含有していることが好ましい。こ
れにより，ソルダーレジスト層の放熱効果が更に向上す
る。一方，１０重量％未満の場合には，ソルダーレジス
ト層の放熱効果が低下するおそれがある。また，８０重
量％を超える場合には，絶縁被覆としての密着強度が低
下するおそれがある。
【００５７】上記無機フィラーは，上記ソルダーレジス
ト層の中に１０重量％以上含有していることが好まし
い。これにより，ソルダーレジスト層の放熱効果を更に
高めることができる。なお，その上限はソルダーレジス
ト膜の密着性の点より，８０重量％であることが好まし
い。
【００５８】ソルダーレジストは，例えば，熱硬化型ソ
ルダーレジスト，光硬化型ソルダーレジスト等を用いて
形成することができる。
【００５９】上記プリント配線板は絶縁基板の表面に電
子部品を搭載するための搭載部を有するとともに，該搭
載部の表面は白色のソルダーレジスト層により被覆され
ていることが好ましい。これにより，ソルダーレジスト
層は，搭載部に搭載した電子部品から発する熱を直接吸
収することができ，ソルダーレジスト層の熱吸収効率を
更に高めることができる。
【００６０】次に，接続端子を接合するためのパッド
と，表面に該パッドを設けた絶縁基板とを有するプリン
ト配線板において，上記絶縁基板の表面は，上記パッド
の外周縁を含めて，緑色のソルダーレジスト層により被
覆されているプリント配線板がある（参考発明３）。
【００６１】参考発明３において，緑色のソルダーレジ
スト層は，熱放散性が高い。そのため，絶縁基板が緑色
のソルダーレジスト層により被覆されることにより，絶
縁基板に蓄積された熱を効率よく外部に放散させること
ができる。また，外部との電気の授受を行う接続端子を
接合するためのパッドは，比較的熱が蓄積されやすい部
分である。そのため，パッドの外周縁をも緑色のソルダ
ーレジスト層により被覆することにより，パッドの外周
縁の熱を効率よく放散させることができる。
【００６２】緑色のソルダーレジスト層は，放熱性の点
から，特にアルミナ，シリカゲル等の無機フィラーを含
むことが好ましい。また，その材料は，ソルダーレジス
ト層の中に１０〜８０重量％含まれていることが好まし
い。ソルダーレジストは，例えば，熱硬化型ソルダーレ
ジスト，光硬化型ソルダーレジスト等を用いて形成する
ことができる。また，参考発明３においても，参考発明
１，２と同様に，緑色のソルダーレジスト層は搭載部表
面を被覆していることが好ましい。
【００６３】
【発明の実施の形態】
実施形態例１ 本発明の実施形態例にかかるプリント配線板及びその製
造方法につき，図１〜図７を用いて説明する。本例のプ
リント配線板１は，図１，図２に示すごとく，絶縁基板
１０の上に導体回路１２を有し，上記絶縁基板１０及び
上記導体回路１２の表面にはソルダーレジスト層あるい
はガラスクロス樹脂層よりなる表面絶縁層１４を有す
る。
【００６４】上記導体回路１２の一部は，その表面が露
出した露出導体部１２０を有しており，また上記露出導
体部１２０の周囲の表面絶縁層１４０は，上記露出導体
部１２０の表面よりも低く，上記絶縁基板１０の表面よ
り高い凹部を形成している。かつ上記凹部の表面絶縁層
は上記露出導体部１２０の側面に接触している。
【００６５】ここに図２にかかるａ部は露出導体部１２
０，ｂ部は露出導体部１２０の周囲に広がる表面絶縁層
１４０，ｃ部は後述するレーザー光の当てられなかった
表面絶縁層１４である。なお，上記ａ部とｂ部とにより
後述する半田ボール１３のバンプ１３０が形成されるこ
ととなる。このバンプ１３０が上述した凹部である。
【００６６】また，図３，図４に示すごとく，上記露出
導体部１２０の表面と，上記表面絶縁層１４０の表面と
の間の距離ｄ１は５μｍである。また，上記露出導体部
１２０の表面と上記絶縁基板１０の表面との間の距離ｄ
３は３５μｍ，上記表面絶縁層１４０と上記絶縁基板１
０の表面との間の距離ｄ２は２０μｍである。
【００６７】図１に示すごとく，上記プリント配線板１
は内層導体回路１９１を設けた内層板１９と，上記内層
導体回路１９１の表面に設けた絶縁層１８と，該絶縁層
１８の表面に設けた導体回路１２とよりなる。そして上
記導体回路１２の表面には表面絶縁層１４が設けてあ
る。
【００６８】図２に示すごとく，上記プリント配線板１
には半田ボール１３を配置するための円形のバンプ１３
０が設けてある。上記半田ボール１３は上記導体回路１
２に対する電気的な導通を確保しつつ電子部品１５を接
続する。
【００６９】上記バンプ１３０は導体回路１２の一部が
露出した露出導体部１２０及びその周囲に存在し，該露
出導体部１２０の表面よりも低い位置にある表面絶縁層
１４０，また上記露出導体部１２０の表面よりも高い位
置にある表面絶縁層１４により形成されている。なお，
図１，図３，図４に示すごとく，上記露出導体部１２０
の周囲の表面絶縁層１４０の角部１４１は曲面状に形成
されている。
【００７０】次に，上記プリント配線板１の製造方法に
ついて説明する。まず，上記絶縁基板１０の上に導体回
路１２を形成する。次いで，上記絶縁基板１０及び上記
導体回路１２の表面にソルダーレジスト層あるいはガラ
スクロス樹脂層を設け，表面絶縁層１４とする。その
後，上記表面絶縁層１４にレーザー光を照射して，上記
導体回路１２の一部を露出させた露出導体部１２０を形
成すると共に上記導体回路１２の周囲の上記表面絶縁層
１４０は上記露出導体部１２０の表面よりも低くなるよ
う形成する。これが上記バンプ１３０となる凹部であ
る。
【００７１】上記製造方法について更に詳細に説明す
る。銅張積層板を準備し，この表面の銅箔をパターニン
グして内層導体回路１９１の形成された内層板１９を準
備する。これらの表面にプリプレグ及び銅箔を積層し，
該銅箔を適宜エッチングする。これにより，上記内層板
１９の表面には上記絶縁層１８及び導体回路１２が形成
され，これが絶縁基板１０となる。次に，上記絶縁基板
１０の表面に対し（上記導体回路１２の表面も含め
て），熱硬化型又は光硬化型のソルダーレジストを用い
てソルダーレジスト層を形成する。あるいは，上記ソル
ダーレジスト層の代わりにガラスクロス樹脂層を形成す
る。以上により表面絶縁層１４を得る。
【００７２】次に，上記表面絶縁層１４の所定の部分
（円形）にレーザー光を照射する。この時，上記レーザ
ー光を照射する部分は絶縁基板１０の上に導体回路１
２，表面絶縁層１４とが積層された部分と，絶縁基板１
０の上に表面絶縁層１４が直接積層された部分とよりな
る。また，上記レーザー光は上記導体回路１２の上に設
けられた表面絶縁層１４を除去可能な出力よりも若干高
い，エキシマレーザー，波長２４８ｎｍ，出力５０Ｗを
用いた。
【００７３】これにより，上記導体回路１２が存在する
部分に露出導体部１２０が形成される。一方，導体回路
１２の無い部分は露出導体部１２０の表面よりも更に低
い位置まで表面絶縁層１４を気化除去することができ
る。以上により，半田ボール１３を配置するためのバン
プ１３０が形成され，本例にかかるプリント配線板１を
得た。なお，その後，上記バンプ１３０に配置した半田
ボール１３に電子部品１５を配置する。
【００７４】次に，本例における作用効果につき説明す
る。本例にかかるプリント配線板１においては，露出導
体部１２０（ａ部）の周囲の上記表面絶縁層１４０（ｂ
部）は上記露出導体部１２０の表面よりも低く，かつ上
記絶縁基板１０の表面より高く，更に上記露出導体部１
２０の側面１２１においてこれに接触している。
【００７５】これにより，上記導体回路１２の側面１２
１は上記表面絶縁層１４０が覆うこととなり，該側面１
２１の露出面積を減ずることができる。よって，上記導
体回路１２と上記絶縁基板１０との接着強度を高めるこ
とができ，上記導体回路１２の剥がれを防止することが
できる。
【００７６】また，上記露出導体部１２０，上記表面絶
縁層１４０により形成されるバンプ１３０には半田ボー
ル１３が配置され，この半田ボール１３によって電子部
品１５が接合されている。そして，上記露出導体部１２
０の側面１２１の露出量が少ないことから，上記半田ボ
ール１３はつぶれることなく，露出導体部１２０の上に
留まることができる。このため，上記電子部品１５と上
記露出導体部１２０との距離を維持することができる。
よって，両者の接続信頼性を高めることができる。
【００７７】なお，本例にかかる他の形状のバンプ１３
０を有するプリント配線板１としては，図５〜図７に示
すごとき，楕円状のバンプ１３０を有し，導体回路１２
の一部が長方形状となっているプリント配線板１を挙げ
ることができる。上記プリント配線板１においても，図
５〜図７に示すごとく，導体回路１２の一部は，その表
面が露出した露出導体部１２０（ａ部）を有しており，
また上記露出導体部１２０の周囲の表面絶縁層１４０
（ｂ部）は上記露出導体部１２０の表面よりも低く，か
つ上記絶縁基板１０の表面より高く，更に上記露出導体
部１２０に接触している。
【００７８】また，図８に示すごとく，露出導体部１２
０は，その表面１２２から側面上端部１２１ａを囲むよ
うに金属めっき膜１７により被覆されており，かつ，露
出導体部１２０には半田ボール１３が接合されていると
ともに，半田ボール１３は金属めっき膜１７の周縁部と
露出導体部１２０の側面１２１との間に形成される窪み
１９の中に食い込んでいることが好ましい。これによ
り，半田ボール１３が，窪み１９内へ食い込み，そのア
ンカー効果によって，優れた接合性を発揮する。
【００７９】なお，金属めっき膜１７は，例えば，厚み
３μｍのニッケルめっき層と厚み０．１μｍの金めっき
層とからなり，露出導体部１２０は厚み１８μｍの銅箔
から形成される。半田ボール１３は直径０．２ｍｍの大
きさである。その他，金属めっき膜としては，半田めっ
き，Ｓｎめっき，Ｐｂめっき等を用いることができる。
また，露出導体部を含む導体回路は，いわゆるサブトラ
クティブ法，アディティブ法等のパターン形成法等によ
り形成することができる。露出導体部表面には例えば電
気めっき法により上記金属めっき膜を形成することがで
き，その表面には加熱溶融により半田ボールを接合する
ことができる。
【００８０】参考例１ 参考例１ にかかるプリント配線板について，図９〜図１
３を用いて説明する。本例のプリント配線板８は，図９
に示すごとく，接続端子６を接合するためのパッド５を
有する。パッド５は，絶縁基板７の表面に設けられてい
る。絶縁基板７の表面は，パッド５の外周縁５０２を含
めて，黒色のソルダーレジスト層２が形成されている。
【００８１】ソルダーレジスト層２は，熱硬化型ソルダ
ーレジストを用いる。熱硬化型ソルダーレジストは，エ
ポキシ系樹脂７０容積％と，酸化鉄からなる無機フィラ
ー３０容積％とからなる。無機フィラーは，平均粒径が
２．３μｍの粉末である。ソルダーレジスト層の光吸収
率は，７８％である。
【００８２】絶縁基板７の表面には，図１０，図１１に
示すごとく，電子部品３を搭載するための搭載部５５，
ボンディングパッド５４，導体回路５３，スルーホール
５２のランド５２１が設けられている。一方，絶縁基板
７の裏面には，図１０，図１２に示すごとく，スルーホ
ール５２のランド５２０，導体回路５１及び，接続端子
６を接合するためのパッド５が設けられている。
【００８３】また，図１１，図１２に示すごとく，搭載
部５４の下方には，電子部品３から発する熱を放熱する
ためのサーマルビアホール５０が設けられている。図１
０に示すごとく，スルーホール５２及びサーマルビアホ
ール５０の内壁は，Ｃｕ，Ｎｉ，Ａｕ等の金属めっき膜
５００により被覆されており，その内部は半田５９によ
り充填されている。
【００８４】接続端子６は，図９に示すごとく，半田ボ
ールである。パッド５の外周縁５０２の幅Ａは，０．０
７５ｍｍであり，その表面はソルダーレジスト層２によ
り被覆されている。パッド５の中心部分５０１は，ソル
ダーレジスト層２の開口穴１０から露出している。
【００８５】また，図１０，図１３に示すごとく，ソル
ダーレジスト層２は，ボンディングパッド５４，スルー
ホール５２及びサーマルビアホール５０の開口部周辺を
除いて，絶縁基板７の表面及び裏面の全体を被覆してい
る。ソルダーレジスト層２は３０μｍの厚みを有する。
開口穴１０は，ソルダーレジスト層２にエキシマレーザ
ーを照射して形成する。
【００８６】図１０に示すごとく，搭載部５５には，半
田ペーストにより電子部品３が接合されている。電子部
品３は，ボンディングパッド５４とボンディングワイヤ
ー５４０により電気的に接続されている。電子部品３
は，エポキシ系樹脂等の封止用樹脂４により封止されて
いる。絶縁基板７は，ガラスエポキシ樹脂基板である。
搭載部５５，ボンディングパッド５４，導体回路５３，
５１，パッド５は，銅箔をエッチングし，その表面をＮ
ｉ−Ａｕめっき等の金属めっき膜により被覆して形成す
る。
【００８７】本例のプリント配線板８は，電子部品３と
ほぼ同じ大きさのチップサイズプラスチックパッケージ
である。プリント配線板８は，接続端子６を介して，マ
ザーボード８１に接合されている。
【００８８】次に，本例の作用及び効果について説明す
る。ソルダーレジスト層２は，黒色であるため，熱を吸
収しやすい。そのため，ソルダーレジスト層２は，電子
部品３が発する熱を積極的に吸収した後に，表面から大
気中に放散する。それ故，ソルダーレジスト層２から大
気中への熱の移動速度が加速する。従って，黒色のソル
ダーレジスト層２によれば，電子部品３から発する熱
を，大気中に速やかに放出することができ，放熱性に優
れている。
【００８９】また，図９に示すごとく，ソルダーレジス
ト層２は，接続端子６を接合するためのパッド５の外周
縁５０２を被覆している。そのため，ソルダーレジスト
層２に吸収された熱は，接続端子６に効率よく伝達され
て，接続端子６と接続しているマザーボード８１を介し
て，効率よく放熱することができる。
【００９０】また，図１０，図１３に示すごとく，ソル
ダーレジスト層２は，搭載部５５の下方に設けられてい
る。そのため，電子部品３からの熱を効率良く吸収する
ことができる。また，ソルダーレジスト層２は，絶縁基
板７の表面及び裏面のほぼ全体に，広い面積に設けられ
ている。そのため，熱の授受を迅速に行うことができ
る。
【００９１】参考例２ 参考例２ にかかるプリント配線板について説明する。本
例のプリント配線板は，白色のソルダーレジスト層を用
いている。ソルダーレジスト層は，エポキシ系樹脂６０
重量％と，酸化チタニウムを主成分とする無機フィラー
４０重量％とからなる。無機フィラーは，平均粒径が３
μｍの粉末である。無機フィラーの成分は，５８重量％
の酸化チタニウムと，１．５重量％のＡｌ2Ｏ3と，０．
３重量％のＫ2Ｏとからなる。
【００９２】なお，ソルダーレジスト層の厚みは４０μ
ｍである。また，接続端子接合用のパッドは，その外周
縁の幅Ａが０．１００ｍｍである（図９参照）。その他
は，参考例１と同様である。
【００９３】次に，本例の作用及び効果について説明す
る。ソルダーレジスト層は，酸化チタニウムを含む無機
フィラーを含有しているため，熱を吸収しやすい。その
ため，ソルダーレジスト層は，電子部品が発する熱を積
極的に吸収した後に，遠赤外線を発生し，熱を大気中に
速やかに放出する。遠赤外線の発生量は，電子部品の発
熱量が大きいほど多くなり，効率よく放熱される。
【００９４】また，ソルダーレジスト層は酸化チタニウ
ムを含むことによって白色となる。白色のソルダーレジ
スト層は吸収した熱をその表面全体から放出するため，
放熱速度が速い。その他，本例においても，参考例１と
同様の効果を得ることができる。
【００９５】参考例３ 参考例３ にかかるプリント配線板について説明する。本
例においては，緑色のソルダーレジスト層を用いてい
る。ソルダーレジスト層は，エポキシ系樹脂５０重量％
と，アルミナを主成分とする無機フィラー５０重量％と
からなる。その他は，参考例１と同様である。
【００９６】次に，本例の作用及び効果について説明す
る。ソルダーレジスト層は，アルミナを含む無機フィラ
ーを含有しているため，熱伝導性に優れ，電子部品が発
する熱を大気中に速やかに放出することができる。その
他，本例においても，参考例１と同様の効果を得ること
ができる。
【００９７】
【発明の効果】上記のごとく，本発明によれば，導体回
路と絶縁基板との接着強度が高く，導体回路及び絶縁基
板上に設けたバンプまたはボールパッド等に半田ボール
を設けて他の電子部品，他のプリント配線板等の実装部
品を接続する場合，両者の間に高い接続信頼性を得るこ
とができるプリント配線板及びその製造方法を提供する
ことができる。
【図面の簡単な説明】
【図１】実施形態例１にかかる，半田ボールと電子部品
を設けたプリント配線板の断面説明図。
【図２】実施形態例１にかかる，プリント配線板の要部
平面説明図。
【図３】実施形態例１にかかる，図２のＡ−Ａ線矢視断
面図。
【図４】実施形態例１にかかる，図２のＢ−Ｂ線矢視断
面図。
【図５】実施形態例１にかかる，楕円形のバンプを有す
るプリント配線板の要部平面説明図。
【図６】実施形態例１にかかる，図５のＣ−Ｃ線矢視断
面図。
【図７】実施形態例１にかかる，図５のＤ−Ｄ線矢視断
面図。
【図８】実施形態例１にかかる，半田ボールを接合した
プリント配線板の断面図。
【図９】参考例１のプリント配線板の接続端子の接合状
態を示す，プリント配線板の要部拡大断面図。
【図１０】図１１，図１２のＢ−Ｂ線矢視断面を示す，
参考例１のプリント配線板の断面図。
【図１１】参考例１のプリント配線板の平面図。
【図１２】参考例１のプリント配線板の裏面図。
【図１３】参考例１における，ソルダーレジスト層の被
覆状態を説明するための，プリント配線板の裏面図。
【符号の説明】
１．．．プリント配線板， １０．．．絶縁基板， １２．．．導体回路， １２０．．．露出導体部， １４，１４０．．．表面絶縁層， １７．．．金属めっき膜， １８．．．絶縁層， １９．．．窪み， ２．．．ソルダーレジスト層， ３．．．電子部品， ４．．．封止用樹脂， ５．．．パッド， ５０．．．サーマルビアホール， ５０１．．．中心部分， ５０２．．．外周縁， ６．．．接続端子， ７．．．絶縁基板， ８．．．プリント配線板， ８１．．．マザーボード，
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０５Ｋ 3/38 Ｈ０１Ｌ 23/12 Ｌ (72)発明者 小林 博之 岐阜県大垣市河間町３丁目200番地 イ ビデン株式会社 河間工場内 (56)参考文献 特開 平３−268385（ＪＰ，Ａ) 特開 平６−302938（ＪＰ，Ａ) 特開 平９−83146（ＪＰ，Ａ) 特開 平７−241690（ＪＰ，Ａ) 特開 平８−83865（ＪＰ，Ａ) 特開 平１−145891（ＪＰ，Ａ) 特開 平４−38452（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/12 H05K 3/00 H05K 3/28 H05K 3/32 H05K 3/34

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】 絶縁基板の上に導体回路を有し，上記絶
    縁基板及び上記導体回路の表面に設けたソルダーレジス
    ト層あるいはガラスクロス樹脂層よりなる表面絶縁層を
    有してなり，上 記導体回路の一部は，その表面が露出した露出導体部
    を有しており， また上記露出導体部の周囲の表面絶縁層は，上記露出導
    体部の表面と同じ高さかまたはそれよりも低く，かつ上
    記絶縁基板の表面より高い凹部を形成しており，また 該凹部における表面絶縁層は上記露出導体部の側面
    に接触しており， かつ上記露出導体部の周囲の表面絶縁層は，上記露出導
    体部の側面の露出面積を減じて いることを特徴とするプ
    リント配線板。
  2. 【請求項２】 請求項１において，上記表面絶縁層はガ
    ラスクロス樹脂層よりなることを特徴とするプリント配
    線板。
  3. 【請求項３】 請求項１において，上記表面絶縁層はソ
    ルダーレジスト層と更にその表面に設けたガラスクロス
    樹脂層とよりなる二層構造であることを特徴とするプリ
    ント配線板。
  4. 【請求項４】 請求項１〜３のいずれか一項において，
    上記凹部の表面絶縁層は，上記露出導体部の表面よりも
    ０〜１５μｍ低い位置に存在することを特徴とするプリ
    ント配線板。
  5. 【請求項５】 請求項１〜４のいずれか一項において，
    上記露出導体部は，その表面から側面上端部を囲むよう
    に金属めっき膜により被覆されており，かつ，上記露出
    導体部には半田ボールが接合されているとともに該半田
    ボールは上記金属めっき膜の周縁部と露出導体部の側面
    との間に形成される窪みの中に食い込んでいることを特
    徴とするプリント配線板。
  6. 【請求項６】 絶縁基板の上に導体回路を有し，上記絶
    縁基板及び上記導体回路の表面に設けたソルダーレジス
    ト層あるいはガラスクロス樹脂層よりなる表面絶縁層を
    有してなり，上 記導体回路の一部は，その表面が露出した露出導体部
    を有しており， また上記露出導体部の周囲の表面絶縁層は，上記露出導
    体部の表面と同じ高さかまたはそれよりも低く，かつ上
    記絶縁基板の表面より高い凹部を形成しており，また 該凹部における表面絶縁層は上記露出導体部の側面
    に接触しており， かつ上記露出導体部の周囲の表面絶縁層は，上記露出導
    体部の側面の露出面積を減じて いるプリント配線板を製
    造するに当たり， 上記絶縁基板の上に導体回路を形成し， 上記絶縁基板及び上記導体回路の表面に上記表面絶縁層
    を形成し， かつ上記表面絶縁層にレーザー光を照射して，上記導体
    回路の一部を露出させた露出導体部を形成すると共に，
    上記導体回路の周囲の表面絶縁層を上記露出導体部の表
    面よりも低くして凹部を形成することを特徴とするプリ
    ント配線板の製造方法。
  7. 【請求項７】 請求項６において，上記表面絶縁層はガ
    ラスクロス樹脂層よりなることを特徴とするプリント配
    線板の製造方法。
  8. 【請求項８】 請求項６において，上記表面絶縁層はソ
    ルダーレジスト層と更にその表面に設けたガラスクロス
    樹脂層とよりなる二層構造であることを特徴とするプリ
    ント配線板の製造方法。
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US (1) US6228466B1 (ja)
EP (1) EP0997935B1 (ja)
JP (1) JP3346263B2 (ja)
KR (1) KR100327491B1 (ja)
DE (1) DE69841252D1 (ja)
WO (1) WO1998047179A1 (ja)

Families Citing this family (132)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4066522B2 (ja) * 1998-07-22 2008-03-26 イビデン株式会社 プリント配線板
US6518515B2 (en) * 1999-02-10 2003-02-11 Matsushita Electric Industrial Co, Ltd. Printed wiring board, and method and apparatus for manufacturing the same
WO2000077844A1 (en) * 1999-06-15 2000-12-21 Fujikura Ltd. Semiconductor package, semiconductor device, electronic device, and method of manufacturing semiconductor package
US6077766A (en) * 1999-06-25 2000-06-20 International Business Machines Corporation Variable thickness pads on a substrate surface
EP2053909B1 (en) 1999-08-12 2010-10-27 Ibiden Co., Ltd. Multilayer printed wiring board with solder resist composition
JP2001077518A (ja) * 1999-09-01 2001-03-23 Fujitsu Ltd 電子部品実装プリント基板および電子部品取り外し方法
WO2001068311A1 (en) 2000-03-10 2001-09-20 Chippac, Inc. Flip chip interconnection structure
US10388626B2 (en) * 2000-03-10 2019-08-20 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming flipchip interconnect structure
JP3460678B2 (ja) * 2000-06-02 2003-10-27 松下電器産業株式会社 レーザ加工方法および加工装置
JP2002353593A (ja) * 2001-05-25 2002-12-06 Toppan Printing Co Ltd プリント配線板およびその製造方法
TW523857B (en) * 2001-12-06 2003-03-11 Siliconware Precision Industries Co Ltd Chip carrier configurable with passive components
JP2003283086A (ja) * 2002-01-21 2003-10-03 Hitachi Cable Ltd 配線基板、配線基板の製造方法及び配線基板を用いた電子部品
JP3666591B2 (ja) 2002-02-01 2005-06-29 株式会社トッパンＮｅｃサーキットソリューションズ 半導体チップ搭載用基板の製造方法
CN1462172A (zh) * 2002-05-27 2003-12-17 联测科技股份有限公司 具固定防焊层的印刷电路板
JP2004095972A (ja) * 2002-09-03 2004-03-25 Sumitomo Metal Electronics Devices Inc プラスチックパッケージの製造方法
US7253510B2 (en) 2003-01-16 2007-08-07 International Business Machines Corporation Ball grid array package construction with raised solder ball pads
CN1784807B (zh) 2003-03-04 2013-03-20 诺福特罗尼有限公司 同轴波导微结构及其形成方法
JP3947525B2 (ja) * 2003-04-16 2007-07-25 沖電気工業株式会社 半導体装置の放熱構造
US7271484B2 (en) * 2003-09-25 2007-09-18 Infineon Technologies Ag Substrate for producing a soldering connection
US8853001B2 (en) * 2003-11-08 2014-10-07 Stats Chippac, Ltd. Semiconductor device and method of forming pad layout for flipchip semiconductor die
KR101218011B1 (ko) * 2003-11-08 2013-01-02 스태츠 칩팩, 엘티디. 플립 칩 인터커넥션 패드 레이아웃 반도체 패키지 및 그 생산 방법
US20070105277A1 (en) 2004-11-10 2007-05-10 Stats Chippac Ltd. Solder joint flip chip interconnection
US8350384B2 (en) * 2009-11-24 2013-01-08 Stats Chippac, Ltd. Semiconductor device and method of forming electrical interconnect with stress relief void
US7659633B2 (en) 2004-11-10 2010-02-09 Stats Chippac, Ltd. Solder joint flip chip interconnection having relief structure
US8129841B2 (en) 2006-12-14 2012-03-06 Stats Chippac, Ltd. Solder joint flip chip interconnection
US8216930B2 (en) * 2006-12-14 2012-07-10 Stats Chippac, Ltd. Solder joint flip chip interconnection having relief structure
USRE47600E1 (en) 2003-11-10 2019-09-10 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming electrical interconnect with stress relief void
USRE44500E1 (en) 2003-11-10 2013-09-17 Stats Chippac, Ltd. Semiconductor device and method of forming composite bump-on-lead interconnection
TWI534915B (zh) 2003-11-10 2016-05-21 恰巴克有限公司 引線上凸塊之倒裝晶片互連
US8076232B2 (en) * 2008-04-03 2011-12-13 Stats Chippac, Ltd. Semiconductor device and method of forming composite bump-on-lead interconnection
US8026128B2 (en) 2004-11-10 2011-09-27 Stats Chippac, Ltd. Semiconductor device and method of self-confinement of conductive bump material during reflow without solder mask
US9029196B2 (en) 2003-11-10 2015-05-12 Stats Chippac, Ltd. Semiconductor device and method of self-confinement of conductive bump material during reflow without solder mask
US8574959B2 (en) 2003-11-10 2013-11-05 Stats Chippac, Ltd. Semiconductor device and method of forming bump-on-lead interconnection
TWI231028B (en) * 2004-05-21 2005-04-11 Via Tech Inc A substrate used for fine-pitch semiconductor package and a method of the same
EP1769531A2 (en) * 2004-07-13 2007-04-04 Koninklijke Philips Electronics N.V. Assembly and method of placing the assembly on an external board
JP2006093438A (ja) * 2004-09-24 2006-04-06 Denso Corp プリント基板及びその製造方法
US8841779B2 (en) 2005-03-25 2014-09-23 Stats Chippac, Ltd. Semiconductor device and method of forming high routing density BOL BONL and BONP interconnect sites on substrate
KR20070107154A (ko) 2005-03-25 2007-11-06 스태츠 칩팩, 엘티디. 기판상에 좁은 상호접속 사이트를 갖는 플립 칩 상호접속체
DE102005014665A1 (de) * 2005-03-29 2006-11-02 Infineon Technologies Ag Substrat zur Herstellung einer Lötverbindung mit einem zweiten Substrat
US20060255473A1 (en) * 2005-05-16 2006-11-16 Stats Chippac Ltd. Flip chip interconnect solder mask
US9258904B2 (en) * 2005-05-16 2016-02-09 Stats Chippac, Ltd. Semiconductor device and method of forming narrow interconnect sites on substrate with elongated mask openings
JP4920929B2 (ja) * 2005-08-12 2012-04-18 太陽ホールディングス株式会社 ソルダーレジスト組成物、及びその硬化物並びにそれを用いたプリント配線板
JP2007067019A (ja) 2005-08-29 2007-03-15 Kyocera Corp 回路基板、電子機器、及び回路基板の製造方法
JP4738971B2 (ja) * 2005-10-14 2011-08-03 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
TWI278081B (en) * 2005-12-22 2007-04-01 Siliconware Precision Industries Co Ltd Electronic carrier board and package structure thereof
JP4929784B2 (ja) * 2006-03-27 2012-05-09 富士通株式会社 多層配線基板、半導体装置およびソルダレジスト
JP4864545B2 (ja) * 2006-05-26 2012-02-01 太陽ホールディングス株式会社 フレキシブル基板用熱硬化型ソルダーレジスト組成物、フレキシブル基板及びフレキシブル基板の製造方法
JP2008028302A (ja) * 2006-07-25 2008-02-07 Sumitomo Bakelite Co Ltd 多層回路基板及び該多層回路基板を用いた半導体装置
US7713782B2 (en) * 2006-09-22 2010-05-11 Stats Chippac, Inc. Fusible I/O interconnection systems and methods for flip-chip packaging involving substrate-mounted stud-bumps
US9847309B2 (en) 2006-09-22 2017-12-19 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming vertical interconnect structure between semiconductor die and substrate
US7750250B1 (en) * 2006-12-22 2010-07-06 Amkor Technology, Inc. Blind via capture pad structure
EP1939137B1 (en) 2006-12-30 2016-08-24 Nuvotronics, LLC Three-dimensional microstructures and methods of formation thereof
EP1973189B1 (en) 2007-03-20 2012-12-05 Nuvotronics, LLC Coaxial transmission line microstructures and methods of formation thereof
EP3104450A3 (en) 2007-03-20 2016-12-28 Nuvotronics, LLC Integrated electronic components and methods of formation thereof
JP5073351B2 (ja) * 2007-04-12 2012-11-14 日本電波工業株式会社 表面実装用の電子デバイス
CN101296570A (zh) * 2007-04-25 2008-10-29 富葵精密组件(深圳)有限公司 电路板及其制作方法
US7919714B2 (en) * 2007-05-09 2011-04-05 General Electric Company System and a method for controlling flow of solder
JP2009033088A (ja) * 2007-06-29 2009-02-12 Sharp Corp 半導体発光装置、その製造方法およびそれを用いたｌｅｄ照明装置
KR100850243B1 (ko) * 2007-07-26 2008-08-04 삼성전기주식회사 인쇄회로기판 및 그 제조방법
US8323771B1 (en) 2007-08-15 2012-12-04 Amkor Technology, Inc. Straight conductor blind via capture pad structure and fabrication method
JP5153574B2 (ja) * 2007-11-05 2013-02-27 パナソニック株式会社 実装構造体
US8309856B2 (en) * 2007-11-06 2012-11-13 Ibiden Co., Ltd. Circuit board and manufacturing method thereof
JP2009194222A (ja) * 2008-02-15 2009-08-27 Denki Kagaku Kogyo Kk 白色のアルカリ現像型光硬化性・熱硬化性ソルダーレジスト組成物、及びそれを用いた金属ベース回路基板
JP5089426B2 (ja) * 2008-02-15 2012-12-05 電気化学工業株式会社 アルカリ現像型光硬化性・熱硬化性ソルダーレジスト組成物およびそれを用いた金属ベース回路基板
US8349721B2 (en) * 2008-03-19 2013-01-08 Stats Chippac, Ltd. Semiconductor device and method of forming insulating layer on conductive traces for electrical isolation in fine pitch bonding
US7759137B2 (en) * 2008-03-25 2010-07-20 Stats Chippac, Ltd. Flip chip interconnection structure with bump on partial pad and method thereof
US9345148B2 (en) 2008-03-25 2016-05-17 Stats Chippac, Ltd. Semiconductor device and method of forming flipchip interconnection structure with bump on partial pad
US20090250814A1 (en) * 2008-04-03 2009-10-08 Stats Chippac, Ltd. Flip Chip Interconnection Structure Having Void-Free Fine Pitch and Method Thereof
US8110752B2 (en) * 2008-04-08 2012-02-07 Ibiden Co., Ltd. Wiring substrate and method for manufacturing the same
JP5121574B2 (ja) * 2008-05-28 2013-01-16 新光電気工業株式会社 配線基板及び半導体パッケージ
JP5426122B2 (ja) * 2008-08-21 2014-02-26 セイコーインスツル株式会社 回路基板
US7897502B2 (en) 2008-09-10 2011-03-01 Stats Chippac, Ltd. Method of forming vertically offset bond on trace interconnects on recessed and raised bond fingers
WO2010032192A1 (en) * 2008-09-16 2010-03-25 Nxp B.V. Electric component with under-bump metallization and integrated confinement structure
US8198186B2 (en) * 2008-12-31 2012-06-12 Stats Chippac, Ltd. Semiconductor device and method of confining conductive bump material during reflow with solder mask patch
US8659172B2 (en) 2008-12-31 2014-02-25 Stats Chippac, Ltd. Semiconductor device and method of confining conductive bump material with solder mask patch
US20100237500A1 (en) * 2009-03-20 2010-09-23 Stats Chippac, Ltd. Semiconductor Substrate and Method of Forming Conformal Solder Wet-Enhancement Layer on Bump-on-Lead Site
US20110123783A1 (en) 2009-11-23 2011-05-26 David Sherrer Multilayer build processses and devices thereof
JP5639194B2 (ja) * 2010-01-22 2014-12-10 ヌボトロニクス，エルエルシー 熱制御
US8917150B2 (en) * 2010-01-22 2014-12-23 Nuvotronics, Llc Waveguide balun having waveguide structures disposed over a ground plane and having probes located in channels
US8039384B2 (en) 2010-03-09 2011-10-18 Stats Chippac, Ltd. Semiconductor device and method of forming vertically offset bond on trace interconnects on different height traces
JP5409519B2 (ja) * 2010-05-31 2014-02-05 京セラＳｌｃテクノロジー株式会社 配線基板およびその製造方法
JP5479233B2 (ja) * 2010-06-04 2014-04-23 新光電気工業株式会社 配線基板及びその製造方法
JP5566200B2 (ja) * 2010-06-18 2014-08-06 新光電気工業株式会社 配線基板及びその製造方法
US8409978B2 (en) 2010-06-24 2013-04-02 Stats Chippac, Ltd. Semiconductor device and method of forming vertically offset bond on trace interconnect structure on leadframe
US8492197B2 (en) 2010-08-17 2013-07-23 Stats Chippac, Ltd. Semiconductor device and method of forming vertically offset conductive pillars over first substrate aligned to vertically offset BOT interconnect sites formed over second substrate
US8435834B2 (en) 2010-09-13 2013-05-07 Stats Chippac, Ltd. Semiconductor device and method of forming bond-on-lead interconnection for mounting semiconductor die in FO-WLCSP
DE102011011748A1 (de) * 2011-02-18 2012-08-23 Benteler Automobiltechnik Gmbh Verfahren zum Verlöten von Bauelementen
US8866300B1 (en) * 2011-06-05 2014-10-21 Nuvotronics, Llc Devices and methods for solder flow control in three-dimensional microstructures
US8814601B1 (en) 2011-06-06 2014-08-26 Nuvotronics, Llc Batch fabricated microconnectors
US8884432B2 (en) 2011-06-08 2014-11-11 Tessera, Inc. Substrate and assembly thereof with dielectric removal for increased post height
JP2011249819A (ja) * 2011-07-05 2011-12-08 Shinko Electric Ind Co Ltd 配線基板及びその製造方法
JP6335782B2 (ja) 2011-07-13 2018-05-30 ヌボトロニクス、インク． 電子的および機械的な構造を製作する方法
CN103229605B (zh) * 2011-07-25 2016-06-08 日本特殊陶业株式会社 布线基板
US20130043067A1 (en) * 2011-08-17 2013-02-21 Kyocera Corporation Wire Substrate Structure
JP5795225B2 (ja) 2011-09-27 2015-10-14 新光電気工業株式会社 配線基板の製造方法
KR20130044052A (ko) * 2011-10-21 2013-05-02 에스케이하이닉스 주식회사 적층 반도체 패키지
US20130113118A1 (en) * 2011-11-04 2013-05-09 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Sloped Surface in Patterning Layer to Separate Bumps of Semiconductor Die from Patterning Layer
KR20130075168A (ko) * 2011-12-27 2013-07-05 삼성전기주식회사 인쇄회로기판 및 그 제조 방법
US9449933B2 (en) * 2012-03-29 2016-09-20 Taiwan Semiconductor Manufacturing Co., Ltd. Packaging device and method of making the same
US9935038B2 (en) * 2012-04-11 2018-04-03 Taiwan Semiconductor Manufacturing Company Semiconductor device packages and methods
DE102012103166A1 (de) * 2012-04-12 2013-10-17 Endress + Hauser Gmbh + Co. Kg Druckmesszelle und Verfahren zu ihrer Herstellung
JP5341227B1 (ja) * 2012-05-16 2013-11-13 日本特殊陶業株式会社 配線基板
JP5410580B1 (ja) * 2012-08-09 2014-02-05 日本特殊陶業株式会社 配線基板
TWI536508B (zh) * 2012-08-24 2016-06-01 Ngk Spark Plug Co Wiring board
CN103907180B (zh) * 2012-08-24 2016-08-31 日本特殊陶业株式会社 布线基板
KR101523840B1 (ko) * 2012-08-30 2015-05-28 이비덴 가부시키가이샤 프린트 배선판 및 프린트 배선판의 제조 방법
JP5475077B2 (ja) 2012-09-07 2014-04-16 日本特殊陶業株式会社 配線基板およびその製造方法
US9325044B2 (en) 2013-01-26 2016-04-26 Nuvotronics, Inc. Multi-layer digital elliptic filter and method
US9306254B1 (en) 2013-03-15 2016-04-05 Nuvotronics, Inc. Substrate-free mechanical interconnection of electronic sub-systems using a spring configuration
US9306255B1 (en) 2013-03-15 2016-04-05 Nuvotronics, Inc. Microstructure including microstructural waveguide elements and/or IC chips that are mechanically interconnected to each other
TWI528517B (zh) * 2013-03-26 2016-04-01 威盛電子股份有限公司 線路基板、半導體封裝結構及線路基板製程
JP2015043406A (ja) 2013-04-25 2015-03-05 三菱製紙株式会社 プリント配線板
JP6081875B2 (ja) * 2013-04-28 2017-02-15 京セラ株式会社 配線基板の製造方法
CN104135814A (zh) * 2013-05-02 2014-11-05 鸿富锦精密工业（深圳）有限公司 印刷电路板
JP5754464B2 (ja) 2013-05-21 2015-07-29 株式会社村田製作所 モジュールおよびその製造方法
JP6258347B2 (ja) * 2013-10-29 2018-01-10 京セラ株式会社 配線基板およびこれを用いた実装構造体
JP2015103787A (ja) * 2013-11-28 2015-06-04 凸版印刷株式会社 固体撮像装置及びその製造方法
US10310009B2 (en) 2014-01-17 2019-06-04 Nuvotronics, Inc Wafer scale test interface unit and contactors
JP6185880B2 (ja) * 2014-05-13 2017-08-23 日本特殊陶業株式会社 配線基板の製造方法及び配線基板
US10847469B2 (en) 2016-04-26 2020-11-24 Cubic Corporation CTE compensation for wafer-level and chip-scale packages and assemblies
EP3224899A4 (en) 2014-12-03 2018-08-22 Nuvotronics, Inc. Systems and methods for manufacturing stacked circuits and transmission lines
US9881858B2 (en) * 2015-07-13 2018-01-30 Micron Technology, Inc. Solder bond site including an opening with discontinuous profile
US9859234B2 (en) 2015-08-06 2018-01-02 Invensas Corporation Methods and structures to repair device warpage
US10334728B2 (en) * 2016-02-09 2019-06-25 Advanced Semiconductor Engineering, Inc. Reduced-dimension via-land structure and method of making the same
JP6750872B2 (ja) * 2016-09-01 2020-09-02 キヤノン株式会社 プリント配線板、プリント回路板及び電子機器
JP6605103B2 (ja) * 2017-09-27 2019-11-13 株式会社タムラ製作所 ソルダーレジスト膜のパターン形成方法、および電子基板の製造方法
US10319654B1 (en) 2017-12-01 2019-06-11 Cubic Corporation Integrated chip scale packages
JP7131628B2 (ja) 2018-11-08 2022-09-06 株式会社村田製作所 セラミック電子部品
JP2020087941A (ja) * 2018-11-14 2020-06-04 トヨタ自動車株式会社 回路基板の製造方法及び回路基板
CN110293339A (zh) * 2019-07-06 2019-10-01 佛山市创渡科技有限公司 一种水性阻焊剂及其制备方法
DE102020122323A1 (de) * 2020-08-26 2022-03-03 Infineon Technologies Ag Chip mit chip-pad und zugehörigem lotflussmittel-ausgasungsgraben
JP2022094718A (ja) * 2020-12-15 2022-06-27 イビデン株式会社 配線基板

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62194588A (ja) * 1986-02-14 1987-08-27 Omron Tateisi Electronics Co プリント基板検査装置における基準デ−タ入力方法
JP2548584B2 (ja) 1987-12-01 1996-10-30 セイコー電子工業株式会社 ハンダバンプ付き回路基板の製造方法
JPH01191494A (ja) * 1988-01-27 1989-08-01 Toshiba Corp プリント基板の製造方法
JPH03149895A (ja) * 1989-11-06 1991-06-26 Matsushita Electric Ind Co Ltd プリント基板およびその半田付け検査装置
JPH0438452A (ja) 1990-06-01 1992-02-07 Ibiden Co Ltd プリント配線板のパターン検査方法及び装置
US5316788A (en) * 1991-07-26 1994-05-31 International Business Machines Corporation Applying solder to high density substrates
DE69407467T2 (de) * 1993-04-12 1998-04-16 Ibiden Co Ltd Harzzusammensetzungen und diese verwendende Leiterplatten
JP3461204B2 (ja) * 1993-09-14 2003-10-27 株式会社東芝 マルチチップモジュール
JPH0883865A (ja) * 1994-09-14 1996-03-26 Citizen Watch Co Ltd 樹脂封止型半導体装置
JPH08191179A (ja) * 1995-01-09 1996-07-23 Ricoh Co Ltd 半田バンプ用半田ダムの形成方法及び半田バンプの形成方法
JP2718007B2 (ja) * 1995-06-06 1998-02-25 太陽インキ製造株式会社 アルカリ現像可能な一液型フォトソルダーレジスト組成物及びそれを用いたプリント配線板の製造方法
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