JP6081875B2 - 配線基板の製造方法 - Google Patents

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Description

本発明は、半導体素子を搭載するために用いられる配線基板およびその製造方法に関するものである。
従来、下面外周部に電極端子がペリフェラル配置された半導体素子をフリップチップ接続により搭載する配線基板が知られている。このような配線基板における要部を図８および図９に示す。図８および図９に示すように、絶縁層２１上に半導体素子接続用の複数の帯状配線導体２６とソルダーレジスト層２３とを有している。帯状配線導体２６は、それぞれ厚みが１０〜２０μｍ程度、幅が１０〜２０μｍ程度であり、互いに１０〜３０μｍ程度の間隔で並設されている。各帯状配線導体２６は、その一部に半導体素子接続パッド２７を有している。各半導体素子接続パッド２７は、互いに隣接する帯状配線導体２６同士で互いに横に並ばないように千鳥状に配置されている。ソルダーレジスト層２３は、半導体素子接続パッド２７を個別に露出させる開口２９を有しており、帯状配線導体２６の残余の部分を被覆している。なお、開口２９は、半導体素子接続パッド２７に隣接する帯状配線導体２６との間にその開口縁を有している。そして、半導体素子Ｓの電極端子Ｔを半導体素子接続パッド２７上に当接させるとともに、両者を例えば半田等の導電性接合材を介して接合することにより半導体素子Ｓの電極端子Ｔと帯状配線導体２６とが電気的に接続される。なお、半導体素子Ｓの電極端子Ｔと半導体素子接続パッド２７とを接合した後には、半導体素子Ｓを保護するために、半導体素子Ｓの下面とソルダーレジスト層２３上面との隙間にアンダーフィルと呼ばれる封止樹脂が充填される。
ここで、このような配線基板におけるソルダーレジスト層２３の形成方法について説明する。まず、図１０（ａ）に示すように、絶縁層２１の上面に帯状配線導体２６を形成する。次に、図１０（ｂ）に示すように、ソルダーレジスト層２３用の感光性樹脂フィルム２３Ｐを帯状配線導体２６上に載置する。次に図１０（ｃ）に示すように、図示しない平坦なプレス板により熱プレスして感光性樹脂フィルム２３Ｐを軟化させてその一部を帯状配線導体２６の間に押し込む。このとき、プレスされた感光性樹脂フィルム２３Ｐの上面は平坦な状態に維持される。次に、図１０（ｄ）に示すように、開口２９に対応する部分に遮光パターンを有する露光用マスクＭを感光性樹脂フィルム２３Ｐ上に配置するとともに上方から紫外線を露光光として照射して露光する。最後に図１０（ｅ）に示すように、現像により未露光部を除去するとともに残った感光性樹脂フィルム２３Ｐを熱硬化させることによりソルダーレジスト層２３が形成される。
ところで、半導体素子接続パッド２７を個別に露出させる開口２９を有するソルダーレジスト層２３を備えた配線基板においては、帯状配線導体２６上のソルダーレジスト層２３の厚みが厚いと、半導体素子Ｓの電極端子Ｔと半導体素子接続パッド２７を接続しにくくなるとともに半導体素子Ｓの下面とソルダーレジスト層２３上面との間の隙間が小さいものとなるので、その隙間にアンダーフィルを良好に充填することが困難となる。そのため、このような配線基板においては、帯状配線導体２６上のソルダーレジスト層２３は、その厚みが３〜１０μｍ程度と薄くなるように形成されている。しかしながら、図１１に示すように、ソルダーレジスト層２３中には、例えば酸化ケイ素粉末から成る直径が１〜１０μｍ程度の絶縁フィラーＦが含有されている。このような絶縁フィラーＦのうち、帯状配線導体２６上のソルダーレジスト層２３の厚みよりも大きな直径を有する絶縁フィラーＦの粒子が存在すると、その絶縁フィラーＦとソルダーレジスト層２３の樹脂との接触界面を伝って外部の水分等が帯状配線導体２６に到達し、帯状配線導体２６に腐食や変色きたすことがあった。このような腐食や変色は、帯状配線導体２６における電気的な接続信頼性を低下させる原因となっていた。
特開平８−１３９４３８号公報
本発明の課題は、帯状配線導体上のソルダーレジスト層の厚みが１０μｍ以下の薄いものであったとしても、ソルダーレジスト層に含有される絶縁フィラーとソルダーレジスト層の樹脂との界面を伝って外部の水分等が帯状配線導体に到達するのを有効に防止し、それにより、帯状配線導体に腐食や変色の発生しない電気的な接続信頼性に優れる配線基板を提供することにある。
本発明の配線基板は、絶縁層と配線導体とが交互に積層されており、最外層の前記絶縁層上に、半導体素子の電極端子がフリップチップ接続される半導体素子接続パッドを一部に有する複数の帯状配線導体が、互いに隣接する前記帯状配線導体の前記半導体素子接続パッド同士が互いに横に並ばない状態で並設されており、かつ前記最外層の絶縁層上および前記帯状配線導体上に、前記半導体素子接続パッドを個別に露出させるとともに該半導体素子接続パッドに隣接する前記帯状配線導体との間に開口縁が位置する開口を有するソルダーレジスト層が被着されて成る配線基板であって、前記ソルダーレジスト層は、その内部に絶縁フィラーを含有しているとともに該絶縁フィラーが前記帯状配線導体の上面よりも下側に沈降していることを特徴とするものである。
本発明の配線基板の製造方法は、絶縁層と配線導体層とを交互に積層するとともに、最外層の前記絶縁層上に、半導体素子の電極端子がフリップチップ接続される半導体素子接続パッドを一部に有する複数の帯状配線導体を、互いに隣接する前記帯状配線導体の前記半導体素子接続パッド同士が互いに横に並ばない状態で並設する工程と、前記最外層の絶縁層上および前記帯状配線導体上の全面に、絶縁フィラーを含有するソルダーレジスト用の感光性樹脂ペーストを塗布する工程と、前記感光性樹脂ペースト中の前記絶縁フィラーを前記帯状配線導体の上面よりも下側に沈降させる工程と、前記感光性樹脂層を乾燥させるとともに露光および現像処理を行って、前記半導体素子接続パッドを個別に露出させる開口を、該半導体素子接続パッドに隣接する前記帯状配線導体との間に該開口の開口縁が位置するように有するソルダーレジスト層を形成する工程と、を行うことを特徴とするものである。
本発明の配線基板によれば、ソルダーレジスト層に含有される絶縁フィラーが帯状配線導体の上面よりも下側に沈降していることから、帯状配線導体上のソルダーレジスト層の厚みが１０μｍ以下の薄いものだったとしても、ソルダーレジスト層に含有される絶縁フィラーとソルダーレジスト層の樹脂との界面を伝って外部の水分等が帯状配線導体に到達することはなく、その結果、帯状配線導体に腐食や変色の発生しない電気的な接続信頼性に優れる配線基板を提供することができる。
また、本発明の配線基板の製造方法によれば、最外層の絶縁層上および帯状配線導体上にソルダーレジスト用の感光性樹脂ペーストを塗布した後、感光性樹脂ペースト中の絶縁フィラーを帯状配線導体の上面よりも下側に沈降させ、しかる後、感光性樹脂層を乾燥させるとともに露光および現像処理を行って、半導体素子接続パッドを個別に露出させる開口を有するソルダーレジスト層を形成することから、帯状配線導体上のソルダーレジスト層の厚みを１０μｍ以下の薄いものにしたとしても、ソルダーレジスト層に含有される絶縁フィラーとソルダーレジスト層の樹脂との界面を伝って外部の水分等が帯状配線導体に到達することがなく、その結果、帯状配線導体に腐食や変色の発生しない電気的な接続信頼性に優れる配線基板を提供することができる。
図１（ａ）は、本発明の配線基板における実施形態の一例を示す概略断面図であり、図１（ｂ）は、その概略上面図である。 図２（ａ）は、図１に示す配線基板の要部拡大上面図であり、図２（ｂ）は、その断面図である。 図３は、図１に示す配線基板の要部拡大斜視図である。 図４（ａ）〜（ｆ）は、図１に示す配線基板の製造方法を説明するための工程別の要部拡大概略斜視図である。 図５（ａ）〜（ｃ）は、図１に示す配線基板の製造方法を説明するための要部拡大概略断面図である。 図６は、本発明の配線基板の実施形態の別の例を示す要部拡大断面図である。 図７は、本発明の配線基板の実施形態のさらに別の例を示す要部拡大断面図である。 図８（ａ）は、従来の配線基板の要部拡大上面図であり、図８（ｂ）は、その断面図である。 図９は、従来の配線基板の要部拡大斜視図である。 図１０（ａ）〜（ｅ）は、従来の配線基板の製造方法を説明するための工程別の要部拡大概略斜視図である。 図１１は、従来の配線基板の製造方法を説明するための要部拡大断面図である。
次に、本発明の配線基板について、図１〜図７を基にして説明する。図１（ａ），（ｂ）に本発明の配線基板１００の実施形態の一例を示す。本例の配線基板１００は、主として絶縁基板１と配線導体２とソルダーレジスト層３とから構成されている。配線基板１００の上面中央部は、半導体素子Ｓが搭載される搭載部Ａとなっている。なお、図１（ｂ）においては、絶縁基板１上面の配線導体２のうち、ソルダーレジスト層３で覆われている部分を破線で示している。
絶縁基板１は、コア用の絶縁層１ａの上下にビルドアップ用の絶縁層１ｂが積層されて成る。コア用の絶縁層１ａは、例えばガラスクロス基材にエポキシ樹脂やビスマレイミドトリアジン樹脂等の熱硬化性樹脂を含浸させた厚みが３０〜２００μｍ程度の電気絶縁材料から成る。絶縁層１ａには、その上面から下面にかけて直径が５０〜２５０μｍ程度の複数のスルーホール４が形成されている。絶縁層１ａの上下面およびスルーホール４の内壁には、配線導体２の一部が被着されている。他方、ビルドアップ用の絶縁層１ｂは、エポキシ樹脂等の熱硬化性樹脂に酸化ケイ素等の無機絶縁分フィラーを分散させた厚みが１０〜５０μｍ程度の電気絶縁材料から成る。絶縁層１ｂには、その上面から下面にかけて直径が３０〜１００μｍ程度の複数のビアホール５が形成されている。絶縁層１ｂの表面およびビアホール５の内部には、配線導体２の一部が被着されている。
配線導体２は、銅箔や銅めっき層等の良導電性材料から成り、絶縁基板１の上面からビアホール５およびスルーホール４を介して絶縁基板１の下面に導出している。配線導体２の厚みは、１０〜２０μｍ程度である。絶縁層１ａ上下面の配線導体２は銅箔およびその上の銅めっき層から成り、周知のサブトラクティブ法により所定のパターンに形成されている。スルーホール４内の配線導体２は銅めっき層から成り、スルーホール４の内壁の全面に被着されている。なお、配線導体２が被着されたスルーホール４の内部は熱硬化性樹脂により充填されている。絶縁層１ｂの表面およびビアホール４内の配線導体２は銅めっき層から成り、周知のセミアディティブ法により所定のパターンに形成されている。
絶縁基板１の上面に被着された配線導体２の一部は、半導体素子Ｓと接続するための多数の帯状配線導体６を形成している。帯状配線導体６は、搭載部Ａの各外周辺を直角な方向に横切るようにして搭載部Ａの中央部側から搭載部Ａの外側にかけて延在するように並設されている。帯状配線導体６は、それぞれの厚みが１０〜２０μｍ程度、幅が１０〜２０μｍ程度であり、搭載部Ａの外周部を横切る部分において互いに１０〜３０μｍ程度の間隔で並設されている。各帯状配線導体６には、搭載部Ａの外周部において半導体素子Ｓの電極端子Ｔと接続するための半導体素子接続パッド７が形成されている。半導体素子接続パッド７は、帯状配線導体６と同じ厚みおよび幅であり、互いに隣接する帯状配線導体６同士で互いに横に並ばないように千鳥状に配置されている。なお、半導体素子接続パッド７の長さは、２０〜６０μｍ程度である。
また、絶縁基板１の下面に被着された配線導体２の一部は、外部の電気回路基板に接続するための外部接続パッド８を形成している。外部接続パッド８は、直径が２００〜１０００μｍ程度の円形であり、絶縁基板１の下面に格子状の並びに配置されている。
ソルダーレジスト層３は、アクリル変性エポキシ樹脂等の感光性の熱硬化性樹脂に酸化ケイ素等の無機絶縁フィラーを分散させた電気絶縁材料から成り、絶縁基板１の上下面にそれぞれ被着されている。なお、この配線基板１００においては、絶縁基板１の上面側に被着されたソルダーレジスト層３は、絶縁基板１および配線導体２上に直接被着された第１のソルダーレジスト層３ａと、その上に被着された第２のソルダーレジスト層３ｂとの２層で構成されている。
絶縁基板１の上面側に被着されたソルダーレジスト層３のうち、第１のソルダーレジスト層３ａは、帯状配線導体６上の厚みが３〜１０μｍ程度であり、各半導体素子接続パッド７を個別に露出させる開口９を有している。なお、各開口９は、半導体素子接続パッド７に隣接する帯状配線導体６との間にその開口縁を有している。そして、半導体素子Ｓの電極端子Ｔを半導体素子接続パッド７上に当接させるとともに両者を例えば半田等の導電性接合材を介して接合することにより半導体素子Ｓの電極端子Ｔと帯状配線導体６とが電気的に接続される。
第１のソルダーレジスト層３ａ上に被着された第２のソルダーレジスト層３ｂは、搭載部Ａを囲繞する開口１０を有している。この第２のソルダーレジスト層３ｂは、搭載部Ａ上に半導体素子Ｓを搭載した後、半導体素子Ｓと配線基板１００との間に封止樹脂を注入する際に、その封止樹脂が配線基板１００の外周部に流れ出るのを防止するためのダムとして機能する。
絶縁基板１の下面側に被着されたソルダーレジスト層３は、各外部接続パッド８を露出させる開口１１を有している。そして、開口１１から露出した外部接続パッド８を外部の電気回路基板の配線導体に半田等の導電性接合材を介して接合することにより、配線基板１００に搭載した半導体素子Ｓが外部の電気回路基板に電気的に接続されることとなる。
ところで、本発明の配線基板１００においては、第１のソルダーレジスト層３ａは、図２および図３に示すように、例えば酸化ケイ素粉末から成る直径が１〜１０μｍ程度の絶縁フィラーＦを含んでいる。そして、これらの絶縁フィラーＦが帯状配線導体６の上面よりも下側に沈降している。このように、ソルダーレジスト層３ａに含有される絶縁フィラーが帯状配線導体６の上面よりも下側に沈降していることから、帯状配線導体６上のソルダーレジスト層３ａの厚みが１０μｍ以下の薄いものだったとしても、ソルダーレジスト層３ａに含有される絶縁フィラーＦとソルダーレジスト層３ａの樹脂との界面を伝って外部の水分等が帯状配線導体６に到達することはなく、その結果、帯状配線導体６に腐食や変色の発生しない電気的な接続信頼性に優れる配線基板１００を提供することができる。
なお、帯状配線導体６の上面は、丸みを帯びた凸面であることが好ましい。このように帯状配線導体６の上面が丸みを帯びた凸面であることにより、後述するように、ソルダーレジスト層３ａに含有される絶縁フィラーＦを沈降させる際に、帯状配線導体６の上面から絶縁フィラーＦが滑り落ち、帯状配線導体６の上面に絶縁フィラーＦが残留することを有効に防止することができる。
次に、上述した配線基板１００におけるソルダーレジスト層３ａの形成方法について、図４を基に説明する。まず、図４（ａ）に示すように、絶縁層１ｂの上面に帯状配線導体６を形成する。帯状配線導体６は、周知のセミアディティブ法により形成する。次に、図４（ｂ）に示すように、ソルダーレジスト層３ａ用の感光性樹脂ペースト３ａＰを絶縁層１ｂ上に帯状配線導体６が埋没する厚みに塗布する。なお、感光性樹脂ペースト３ａＰは、希釈剤で希釈して粘度を下げておくことが好ましい。このとき、図５（ａ）に示すように、感光性樹脂ペースト３ａＰには例えば酸化ケイ素粉末から成る直径が１〜１０μｍ程度の絶縁フィラーＦが略均一な状態で分散された状態となっている。次に、塗布した感光性樹脂ペースト３ａＰをしばらく放置して図４（ｃ）に示すように、感光性樹脂ペースト３ａＰ中に含まれる絶縁フィラーＦを沈降させる。この時、図５（ｂ）に示すように、帯状配線導体６の上面が丸みを帯びた凸面であると、帯状配線導体６の上面から絶縁フィラーＦが滑り落ち、帯状配線導体６の上面に絶縁フィラーＦが残留することを有効に防止することができる。次に、図４（ｄ）に示すように、塗布した感光性樹脂ペースト３ａＰを乾燥させて感光性樹脂層３ａＤを形成する。乾燥には８０℃程度のオーブンを用いればよい。このとき、乾燥した感光性樹脂層３ａＤは、溶剤成分が蒸発して体積が減少するので、図５（ｃ）に示すように、帯状配線導体６同士の間が厚み方向に凹んだものとなる。この凹みは感光性樹脂ペースト３ａＰを希釈する希釈剤の量が多い程、深くなる。次に、図４（ｅ）に示すように、開口９に対応する部分に遮光パターンを有する露光用マスクＭを感光性樹脂層３ａＤ上に配置するとともに上方から紫外線を露光光として照射して露光する。最後に図４（ｆ）に示すように、現像により未露光部を除去するとともに残った感光性樹脂層３ａＤを熱硬化させることによりソルダーレジスト層３ａが形成される。
このように、本発明の配線基板１００の製造方法によれば、最外層の絶縁層１ｂ上および帯状配線導体６上にソルダーレジスト３ａ用の感光性樹脂ペースト３ａＰを塗布した後、感光性樹脂ペースト３ａＰ中の絶縁フィラーＦを帯状配線導体６の上面よりも下側に沈降させ、しかる後、感光性樹脂層３ａＤを乾燥させるとともに露光および現像処理を行って、半導体素子接続パッド７を個別に露出させる開口９を有するソルダーレジスト層３ａを形成することから、帯状配線導体６上のソルダーレジスト層３ａの厚みを１０μｍ以下の薄いものにしたとしても、ソルダーレジスト層３ａに含有される絶縁フィラーＦとソルダーレジスト層３ａの樹脂との界面を伝って外部の水分等が帯状配線導体６に到達することはなく、その結果、帯状配線導体６に腐食や変色の発生しない電気的な接続信頼性に優れる配線基板１００を提供することができる。
なお、本発明は上述の実施形態の一例に限定されるものではなく、本発明の要旨を逸脱しない範囲であれば、種々の変更は可能である。例えば、上述の実施形態の一例では、ソルダーレジスト層３ａは、開口９の底部に絶縁層１ｂを露出させるように形成されていたが、ソルダーレジスト層３ａは、図６に示すように、開口９内の絶縁層１ｂ上を覆うとともに開口９内が半導体素子接続パッド７の上面よりも低い位置まで凹むように形成されていてもよい。この場合、開口９の深さを浅いものとすることができるので、半導体素子Ｓの下面とソルダーレジスト層３ａ上面との隙間にアンダーフィルを充填する際に、開口９内へのアンダーフィルの充填が容易となる。このように、ソルダーレジスト層３ａが開口９内の絶縁層１ｂ上を覆うとともに開口９内に半導体素子接続パッド７の上面よりも低い位置まで凹んで残るようにするには、例えば、図４（ｆ）を基に説明した現像工程において、未露光部の一部が絶縁層１ｂ上に残るように現像を途中で止めればよい。また、このとき、現像液が開口９内に入り込む速度を緩やかにすることにより、図７に示すように、ソルダーレジスト層３ａにおける開口９内の断面形状を、開口９の開口縁側と半導体素子接続パッド７側とに丸みを有して凹む形状とすることができる。この場合、開口９内の断面形状が丸みを有した凹面となることから、半導体素子Ｓの下面とソルダーレジスト層３ａ上面との隙間にアンダーフィルを充填する際に、開口９内へのアンダーフィルの充填がさらに容易となるとともに開口９内のアンダーフィルとソルダーレジスト層３ａとの間にボイドが形成されることを有効に防止することができる。
１ 絶縁基板
１ａ，１ｂ 絶縁層
２ 配線導体
３，３ａ，３ｂ ソルダーレジスト層
６ 帯状配線導体
７ 半導体素子接続パッド
９ ソルダーレジスト層の開口
Ｓ 半導体素子
Ｆ 絶縁フィラー
Ｔ 半導体素子の電極端子

Claims (3)

  1. 絶縁層と配線導体層とを交互に積層するとともに、最外層の前記絶縁層上に、半導体素子の電極端子がフリップチップ接続される半導体素子接続パッドを一部に有する複数の帯状配線導体を、互いに隣接する前記帯状配線導体の前記半導体素子接続パッド同士が互いに横に並ばない状態で並設する工程と、前記最外層の絶縁層上および前記帯状配線導体上の全面に、絶縁フィラーを含有するソルダーレジスト用の感光性樹脂ペーストを塗布する工程と、前記感光性樹脂ペースト中の前記絶縁フィラーを前記帯状配線導体の上面よりも下側に沈降させる工程と、前記感光性樹脂層を乾燥させるとともに露光および現像処理を行って、前記半導体素子接続パッドを個別に露出させる開口を、該半導体素子接続パッドに隣接する前記帯状配線導体との間に該開口の開口縁が位置するように有するソルダーレジスト層を形成する工程と、を行うことを特徴とする配線基板の製造方法。
  2. 前記ソルダーレジスト層が前記開口内の前記絶縁層上を覆うとともに前記開口内に前記半導体素子接続パッドの上面よりも低い位置まで凹んで残るように前記現像処理を行うことを特徴とする請求項１記載の配線基板の製造方法。
  3. 前記ソルダーレジスト層の前記開口内の断面形状が前記開口縁側と前記半導体素子接続パッド側とに丸みを有して凹むように前記現像処理を行うことを特徴とする請求項２記載の配線基板の製造方法。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10089513B2 (en) * 2016-05-30 2018-10-02 Kyocera Corporation Wiring board for fingerprint sensor
KR20170140530A (ko) 2016-06-13 2017-12-21 주식회사 엘지화학 전기변색소자
KR20210154454A (ko) * 2020-06-12 2021-12-21 엘지이노텍 주식회사 인쇄회로기판 및 이의 제조 방법
CN112770525A (zh) * 2020-12-18 2021-05-07 珠海杰赛科技有限公司 一种印制电路板的制作方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0414892A (ja) * 1990-05-08 1992-01-20 Seiko Epson Corp プリント配線基板のハンダレジスト開口部の構造
JPH08139438A (ja) 1994-11-14 1996-05-31 Sony Corp はんだコート方法
JP3346263B2 (ja) * 1997-04-11 2002-11-18 イビデン株式会社 プリント配線板及びその製造方法
JP4066522B2 (ja) * 1998-07-22 2008-03-26 イビデン株式会社 プリント配線板
KR100850243B1 (ko) * 2007-07-26 2008-08-04 삼성전기주식회사 인쇄회로기판 및 그 제조방법
JP2009117721A (ja) * 2007-11-08 2009-05-28 Mitsui Mining & Smelting Co Ltd 配線基板、回路基板、これらの製造方法
JP2009212160A (ja) * 2008-02-29 2009-09-17 Kyocer Slc Technologies Corp 配線基板およびその製造方法
JP5020123B2 (ja) * 2008-03-03 2012-09-05 新光電気工業株式会社 配線基板の製造方法
JP5121574B2 (ja) * 2008-05-28 2013-01-16 新光電気工業株式会社 配線基板及び半導体パッケージ
JP5422427B2 (ja) * 2010-02-08 2014-02-19 太陽ホールディングス株式会社 積層構造体及びそれに用いる感光性ドライフィルム
JP5427632B2 (ja) * 2010-02-08 2014-02-26 太陽ホールディングス株式会社 積層構造体及びそれに用いる感光性ドライフィルム
JP5444050B2 (ja) * 2010-03-12 2014-03-19 三菱製紙株式会社 ソルダーレジストパターンの形成方法
CN103109588B (zh) * 2010-09-28 2016-09-07 三菱制纸株式会社 阻焊图案的形成方法
JP5680401B2 (ja) * 2010-12-22 2015-03-04 新光電気工業株式会社 配線基板及び半導体パッケージ

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