KR101878242B1 - 배선 기판 및 그 제조 방법 - Google Patents

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Abstract

상면에 반도체 소자(S)가 탑재되는 탑재부(1A)를 갖는 절연 기판(1)과, 탑재부(1A)에 형성된 반도체 소자 접속 패드(10)와, 반도체 소자 접속 패드(10) 상에 형성된 도체 기둥(11)과, 상기 절연 기판 상에 피착된 솔더 레지스트층(6)을 구비한 배선 기판(50)으로서, 상기 솔더 레지스트층(6)이 상기 반도체 소자 접속 패드(10) 및 상기 도체 기둥(11)의 하단부를 매설하고 또한 상기 도체 기둥(11)의 상단부를 돌출시키는 두께를 갖는 제 1 영역(6A)과, 상기 제 1 영역(6A)의 두께보다 두꺼운 두께로 상기 제 1 영역(6A)을 둘러싸는 제 2 영역(6B)을 갖는다.

Description

배선 기판 및 그 제조 방법{WIRING SUBSTRATE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 배선 기판 및 그 제조 방법에 관한 것으로서, 보다 상세하게는, 예를 들면 반도체 소자를 플립 칩 접속에 의해 탑재하는데 적합한 배선 기판 및 그 제조 방법에 관한 것이다.
종래부터 반도체 집적회로 소자 등의 반도체 소자로서, 소위 에리어 어레이형의 반도체 소자가 알려져 있다. 에리어 어레이형의 반도체 소자는 그 하면의 대략 전면에 다수의 전극단자를 격자 형상의 배열로 설치한 것이다.
에리어 어레이형의 반도체 소자를 배선 기판에 탑재하는 방법으로서 플립 칩 접속이 채용되고 있다. 플립 칩 접속에 사용되는 배선 기판은 그 상면에 다수의 반도체 소자 접속 패드를 갖고 있다. 반도체 소자 접속 패드는 반도체 소자의 전극단자에 접속되는 단자이며, 반도체 소자의 전극단자의 배치에 대응한 배열로 설치되어 있다. 플립 칩 접속에서는 배선 기판 상면의 반도체 소자 접속 패드와 반도체 소자 하면의 전극단자를 서로 대향시키고, 이것들을 땜납에 의해 전기적으로 및 기계적으로 접속한다. 또한, 배선 기판에 탑재된 반도체 소자와 배선 기판 사이에는 언더 필이라고 불리는 밀봉수지가 충전되어서 반도체 소자가 밀봉된다.
최근에는 배선 기판의 반도체 소자 접속 패드의 상면에 원기둥 형상의 도체 기둥을 설치하고, 이 도체 기둥과 반도체 소자의 전극단자를 접속하는 방법도 채용되고 있다(일본국 특허공개 2012-54295호 공보). 여기에서, 이러한 도체 기둥을 구비한 종래의 배선 기판에 대해서 도 5를 기초로 설명한다. 도 5에 나타내는 바와 같이, 종래의 배선 기판(100)은 절연 기판(101) 상면에 반도체 소자(S)가 탑재되는 탑재부(101A)를 갖고 있다. 탑재부(101A)에는 복수의 반도체 소자 접속 패드(110),및 돌기부(112a)를 갖는 도체 기둥(112)이 설치되어 있다.
절연 기판(101)은 코어용 절연판(102)의 상하면에 빌드업용의 복수의 절연 수지층(103)이 적층되어 있다. 절연판(102)의 상면으로부터 하면에 걸쳐서는 복수의 스루홀(107)이 형성되어 있다. 절연판(102)의 상하면 및 스루홀(107)의 내벽에는 코어용의 배선 도체(104)가 피착 형성되어 있다. 각 절연 수지층(103)에는 복수의 비아홀(109)이 형성되어 있다. 각 절연 수지층(103)의 표면 및 비아홀(109) 내에는 빌드업용의 배선 도체(105)가 피착 형성되어 있다. 배선 도체(105)의 일부는 절연 기판(101)의 상면에 있어서 반도체 소자 접속 패드(110)를 형성하고 있다. 배선 도체(105)의 다른 일부는 절연 기판(101)의 하면에 있어서 외부 접속 패드(111)를 형성하고 있다. 반도체 소자 접속 패드(110) 상에는 도체 기둥(112)이 형성되어 있다. 도체 기둥(112)은 원기둥 형상의 기부의 상단에 소경의 돌기부(112a)를 갖고 있다. 또한, 절연 기판(101)의 상하면에는 솔더 레지스트층(106)이 피착되어 있다. 상면측의 솔더 레지스트층(106)은 반도체 소자 접속 패드(110) 및 도체 기둥(112)의 기부를 매설함과 아울러 돌기부(112a)를 5∼20㎛ 돌출시키도록 피착되어 있다. 하면측의 솔더 레지스트층(106)은 외부 접속 패드(111)를 노출시키는 개구부(106a)를 갖도록 피착되어 있다.
그리고, 도 6a에 나타내는 바와 같이 반도체 소자(S)의 전극단자(T)와 도체 기둥(112)의 상단 상면을 서로 대향시켜서 접속한다. 그 후에 도 6b에 나타내는 바와 같이 반도체 소자(S)와 상면측의 솔더 레지스트층(106) 사이에 언더 필(F)을 충전함으로써 반도체 소자(S)가 배선 기판(100) 상에 실장된다.
이러한 종래의 배선 기판(100)에 있어서의 도체 기둥(112)의 형성 방법에 대해서 도 7을 기초로 해서 설명한다.
우선, 도 7a에 나타내는 바와 같이 반도체 소자 접속 패드(110)가 형성된 최상층의 절연 수지층(103)의 상면에 솔더 레지스트층(106)을 피착한다. 솔더 레지스트층(106)은 반도체 소자 접속 패드(110)의 외주부를 덮고 있음과 아울러 반도체 소자 접속 패드(110)의 상면 중앙부를 노출시키는 개구부(106a)를 갖는다.
이어서, 도 7b에 나타내는 바와 같이 솔더 레지스트층(106)의 표면 및 개구부(106a) 내에 노출하는 반도체 소자 접속 패드(110)의 상면에 하지(下地) 금속층(121)을 피착시킨다.
이어서, 도 7c에 나타내는 바와 같이 하지 금속층(121) 상에 도금 마스크(122)를 형성한다. 도금 마스크(122)는 솔더 레지스트층(106)의 개구부(106a) 상에 개구부(106a)의 지름보다 작은 지름의 개구부(122a)를 갖는다.
이어서, 도 7d에 나타내는 바와 같이 하지 금속층(121)이 피착된 솔더 레지스트층(106)의 개구부(106a) 내에 도금 금속을 충전하여 도금 금속층(123)을 형성함과 아울러, 솔더 레지스트층(106)의 상면으로부터 도금 마스크(122)의 개구부(122a) 내에 5∼20㎛의 높이로 돌출하는 도금 금속층(123)을 피착시킨다.
이어서, 도 7e에 나타내는 바와 같이 도금 마스크(122)를 박리해서 제거한다. 최후로, 도 7f에 나타내는 바와 같이 솔더 레지스트층(106) 상의 하지 금속층(121)을 에칭 제거한다.
이것에 의해, 기부가 솔더 레지스트층(106)으로 피복되어 있음과 아울러 기부의 상면의 중앙부에 솔더 레지스트층(106)의 상면으로부터 5∼20㎛ 상방으로 돌출하는 소경의 돌기부(112a)를 갖는 도체 기둥(112)이 형성된다.
이 배선 기판(100)에 의하면, 솔더 레지스트층(106)으로부터 돌출하는 소경의 돌기부(112a)의 높이는 5∼20㎛이다. 이 돌기부(112a) 상에 반도체 소자(S)의 전극단자(T)를 접속했을 경우, 반도체 소자(S)와 상면측의 솔더 레지스트층(106) 사이에, 예를 들면 35㎛ 이상의 큰 간극을 형성하는 것이 곤란했다. 그 결과, 반도체 소자(S)와 솔더 레지스트층(106) 사이에 언더 필(F)를 충전하는 것이 곤란했다. 또한, 언더 필(F)의 충전성을 향상시키기 위해서 언더 필(F)의 충전시의 점도를 낮은 것으로 하거나, 충전 압력을 높은 것으로 하거나 하면, 언더 필(F)이 반도체 소자(S) 주위의 솔더 레지스트층(106) 상에 과잉으로 밀려나와 버리기 쉽다고 하는 문제가 있었다.
종래의 배선 기판(100)의 제조 방법에 있어서, 돌기부(112a)의 높이를 예를 들면 35㎛ 이상의 높은 것으로 하기 위해서는, 도금 마스크(122)의 두께를 그만큼 두껍게 할 필요가 있다. 그러나, 도금 마스크(122)의 두께를 두껍게 했을 경우, 솔더 레지스트층(106)의 개구부(106a) 내에 도금 금속층(123)을 피착시킬 때에 도금 마스크(122)의 개구부(122a)를 통해서 개구부(106a) 내에 들어가는 도금액의 환류가 나빠져서 도체 기둥(112)을 양호하게 형성할 수 없게 되어 버린다.
본 발명의 과제는 반도체 소자와 솔더 레지스트층 사이에의 언더 필의 충전이 용이함과 아울러, 반도체 소자 주위의 솔더 레지스트층 상에 언더 필이 과잉으로 밀려나오는 일이 없는 배선 기판 및 그 제조 방법을 제공하는 것에 있다.
본 발명의 배선 기판은 상면에 반도체 소자가 탑재되는 탑재부를 갖는 절연 기판과, 상기 탑재부에 형성된 반도체 소자 접속 패드와, 상기 반도체 소자 접속 패드의 상면에 형성된 도체 기둥과, 상기 절연 기판 상에 피착된 솔더 레지스트층을 구비한 배선 기판으로서, 상기 솔더 레지스트층이 상기 반도체 소자 접속 패드 및 상기 도체 기둥의 하단부를 매설하고 또한 상기 도체 기둥의 상단부를 돌출시키는 두께를 갖는 제 1 영역과, 상기 제 1 영역의 두께보다 두꺼운 두께로 상기 제 1 영역을 둘러싸는 제 2 영역을 갖는다.
또한, 본 발명의 배선 기판의 제조 방법은 상면에 반도체 소자가 탑재되는 탑재부를 갖는 절연 기판의 상기 탑재부에 도금 금속으로 이루어지는 반도체 소자 접속 패드를 형성하는 제 1 공정과, 상기 반도체 소자 접속 패드의 상면에 도금 금속으로 이루어지는 도체 기둥을 형성하는 제 2 공정과, 상기 절연 기판의 상면에 상기 반도체 소자 접속 패드 및 상기 도체 기둥을 덮는 솔더 레지스트용의 감광성 수지층을 피착하는 제 3 공정과, 상기 탑재부 및 그 근방의 상기 감광성 수지층이 미노광부로서 남고, 잔부의 상기 감광성 수지층이 감광되도록 선택적으로 노광하는 제 4 공정과, 상기 미노광부를 상기 반도체 소자 접속 패드 및 상기 도체 기둥의 하단부를 매설하고 또한 상기 도체 기둥의 상단부를 돌출시키는 두께가 될 때까지 상면측에서 하면측을 향해서 도중까지 현상해서 부분적으로 제거하는 제 5 공정과, 현상된 상기 감광성 수지층을 경화시켜서 솔더 레지스트층으로 하는 제 6 공정을 포함한다.
본 발명의 배선 기판에 의하면, 절연 기판 상면의 솔더 레지스트층은 도체 기둥의 상단부를, 예를 들면 솔더 레지스트층의 상면으로부터 35㎛ 이상의 높이로 돌출시키는 두께의 제 1 영역과, 제 1 영역보다 두꺼운 두께로 제 1 영역을 둘러싸는 제 2 영역을 갖는다. 이것에 의해, 도체 기둥 상에 반도체 소자의 전극단자를 접속했을 경우에 반도체 소자와 솔더 레지스트층 사이에 35㎛ 이상의 간극이 확실하게 형성된다. 따라서, 반도체 소자와 솔더 레지스트층 사이에 언더 필을 충전하는 것이 용이하게 된다. 또한, 언더 필의 충전시의 점도를 낮은 것으로 하거나, 충전 압력을 높은 것으로 하거나 했을 경우에도, 언더 필이 반도체 집적회로 소자 주위의 솔더 레지스트층 상에 과잉으로 밀려나오는 것을 제 2 영역의 내주에 의해 유효하게 방지할 수 있다.
또한, 본 발명의 배선 기판의 제조 방법에 의하면, 절연 기판 상의 반도체 소자 접속 패드 상에 도체 기둥을 형성한 후, 절연 기판 상에 반도체 소자 접속 패드 및 도체 기둥을 덮는 솔더 레지스트용의 감광성 수지층을 피착한다. 이어서, 탑재부 및 그 근방의 감광성 수지층이 미노광부로서 남고, 잔부가 감광되도록 노광한다. 이어서, 미노광부를 반도체 소자 접속 패드 및 도체 기둥의 하단부를 매설하고 또한 도체 기둥의 상단부를 돌출시키는 두께가 될 때까지 상면측에서 하면측을 향해서 도중까지 현상해서 부분적으로 제거한다. 최후에, 현상된 감광성 수지층을 경화시켜서 솔더 레지스트층을 얻는다. 이것에 의해 도체 기둥의 상단부를, 예를 들면 상기 솔더 레지스트층의 상면으로부터 35㎛ 이상의 높이로 돌출시키는 두께의 제 1 영역과, 제 1 영역보다 두꺼운 두께로 제 1 영역을 둘러싸는 제 2 영역을 갖는 솔더 레지스트층을 형성할 수 있다. 따라서, 반도체 소자와 솔더 레지스트층 사이에 언더 필을 충전하는 것이 용이하게 된다. 또한, 언더 필의 충전시의 점도를 낮은 것으로 하거나, 충전 압력을 높은 것으로 하거나 했을 경우라도, 언더 필이 반도체 집적회로 소자 주위의 솔더 레지스트층 상에 과잉으로 밀려나오는 것을 유효하게 방지하는 것이 가능한 배선 기판을 제공할 수 있다.
도 1은 본 발명의 일실시형태에 의한 배선 기판을 나타내는 개략 단면도이다.
도 2a 및 도 2b는 도 1에 나타내는 배선 기판에 반도체 소자를 실장하는 공정을 설명하기 위한 개략 단면도이다.
도 3a∼도 3e는 본 발명의 일실시형태에 의한 배선 기판의 제조 방법을 설명하기 위한 요부 단면도이다.
도 4a∼도 4f는 본 발명의 일실시형태에 의한 배선 기판의 제조 방법을 설명하기 위한 요부 단면도이다.
도 5는 종래의 배선 기판을 나타내는 개략 단면도이다.
도 6a 및 도 6b는 도 5에 나타내는 배선 기판에 반도체 소자를 실장하는 공정을 설명하기 위한 개략 단면도이다.
도 7a∼도 7f는 종래의 배선 기판의 제조 방법을 설명하기 위한 요부 단면도이다.
이하, 본 발명에 의한 배선 기판 및 그 제조 방법에 대해서 첨부의 도면을 참조해서 상세하게 설명한다. 도 1에 나타내는 배선 기판(50)은 본 발명의 일실시형태에 의한 배선 기판이다. 배선 기판(50)은 에리어 어레이형의 반도체 소자(S)를 플립 칩 접속에 의해 탑재한다.
도 1에 나타내는 바와 같이, 배선 기판(50)은 절연 기판(1)의 상면에 반도체 소자(S)가 탑재되는 탑재부(1A)를 갖고 있다. 탑재부(1A)에는 다수의 반도체 소자 접속 패드(10)가 형성되어 있다. 반도체 소자 접속 패드(10)의 상면 중앙부에는 원기둥 형상의 도체 기둥(11)이 형성되어 있다. 도체 기둥(11)은 반도체 소자(S)의 전극단자(T)의 배열에 대응한 배열로 배열되어 있다. 절연 기판(1)의 하면은 외부의 전기회로 기판에 접속하기 위한 외부 접속면이다. 절연 기판(1)의 상하면에는 솔더 레지스트층(6)이 피착되어 있다.
절연 기판(1)은 코어용의 절연판(2)의 상하면에 복수의 빌드업용의 절연 수지층(3)이 적층되어서 이루어진다. 절연판(2)은 두께가 200∼800㎛ 정도이다. 절연판(2)은, 예를 들면 유리섬유 다발을 종횡으로 교차시켜서 짠 글라스 클로스에 비스말레이미드트리아진 수지나 에폭시 수지 등의 열경화성 수지를 함침시킨 전기 절연 재료로 이루어진다. 절연판(2)의 상면으로부터 하면에 걸쳐서는 복수의 스루홀(7)이 형성되어 있다. 스루홀(7)은 지름이 50∼200㎛ 정도이다. 스루홀(7)은 절연판(2)에 드릴 가공이나 레이저 가공을 행함으로써 형성된다. 절연판(2)의 상하면 및 스루홀(7)의 내벽에는 코어용의 배선 도체(4)가 피착 형성되어 있다. 절연판(2) 상하면의 배선 도체(4)는 동박 등의 금속박 및 그 위의 구리 도금 등의 도금 금속으로 이루어진다. 스루홀(7) 내의 배선 도체(4)는 구리 도금 등의 도금 금속으로 이루어진다. 배선 도체(4)의 두께는 10∼30㎛ 정도이다. 배선 도체(4)는 주지의 서브트랙티브법에 의해 형성되어 있다. 배선 도체(4)가 피착된 스루홀(7)의 내부에는 매입 수지(8)가 충전되어 있다. 매입 수지(8)는, 예를 들면 에폭시 수지 등의 열경화성 수지로 이루어진다.
빌드업용의 절연 수지층(3)은 두께가 20∼50㎛ 정도이며, 예를 들면 에폭시 수지 등의 열경화성 수지로 이루어진다. 절연 수지층(3)에는 복수의 비아홀(9)이 각각 형성되어 있다. 비아홀(9)은 지름이 35∼100㎛ 정도이다. 비아홀(9)은 레이저 가공에 의해 형성된다. 절연 수지층(3)의 표면 및 비아홀(9) 내에는 빌드업용의 배선 도체(5)가 피착 형성되어 있다. 배선 도체(5)는 구리 도금 등의 도금 금속으로 이루어진다. 배선 도체(5)의 두께는 10∼30㎛ 정도이다. 배선 도체(5)는 주지의 세미 애더티브법에 의해 형성되어 있다.
빌드업용의 배선 도체(5) 중, 배선 기판(50)의 상면측에 있어서의 최외층의 절연 수지층(3) 상에 피착된 일부는 원형의 반도체 소자 접속 패드(10)를 형성하고 있다. 반도체 소자 접속 패드(10)의 지름은 50∼200㎛ 정도이다. 각 반도체 소자 접속 패드(10)의 상면에는 도체 기둥(11)이 형성되어 있다. 도체 기둥(11)은 구리 도금 등의 도금 금속으로 이루어진다. 도체 기둥(11)은 반도체 소자 접속 패드(10)의 지름보다 작은 지름의 원기둥 형상이다. 도체 기둥(11)의 지름은 30∼150㎛ 정도이며, 높이는 40∼55㎛ 정도이다. 도체 기둥(11)의 상단에는 반도체 소자(S)의 전극단자(T)가 접속된다.
한편, 배선 기판(50)의 하면측에 있어서의 최외층의 절연 수지층(3) 상에 피착된 일부는 외부 전기 회로 기판의 배선 도체에 전기적으로 접속되는 원형의 외부 접속 패드(12)를 형성하고 있다. 외부 접속 패드(12)의 지름은 300∼1000㎛ 정도이다. 외부 접속 패드(12)는 도시하지 않은 외부의 전기 회로 기판의 배선 도체에 전기적으로 접속된다.
절연 기판(1)의 상하면에 피착된 솔더 레지스트층(6)은, 예를 들면 아크릴 변성 에폭시 수지 등의 감광성을 갖는 열경화성 수지로 이루어진다. 상면측의 솔더 레지스트층(6)은 각각 두께가 다른 2개의 영역, 즉 제 1 영역(6A)과 제 2 영역(6B)을 갖고 있다. 제 1 영역(6A)은 탑재부(1A) 및 그 근방을 포함하고 있고, 반도체 소자 접속 패드(10) 및 도체 기둥(11)의 하단부를 매설함과 아울러 도체 기둥(11)의 상단부를 솔더 레지스트층(6)의 상면으로부터 35㎛ 이상의 높이로 돌출시키는 두께를 갖는다. 제 2 영역(6B)은 탑재부(1A)의 주위를 포함하고 있고, 제 1 영역의 두께보다 두꺼운 두께로 제 1 영역(6A)을 둘러싼다.
도체 기둥(11)의 솔더 레지스트층(6)의 상면으로부터의 돌출 높이는, 상기한바와 같이 35㎛ 이상인 것이 반도체 소자(S)와 솔더 레지스트층(6) 사이에 언더 필을 용이하게 충전하는 점에서 적절하다. 또한 도체 기둥(11)의 돌출 높이는 70㎛ 이하인 것이 좋다.
제 1 영역(6A)에 있어서의 최상층의 배선 도체(5) 상의 솔더 레지스트층(6)의 두께는 5∼20㎛ 정도이다. 제 2 영역(6B)에 있어서의 최상층의 배선 도체(5) 상의 솔더 레지스트층(6)의 두께는 25∼50㎛ 정도이다. 한편, 하면측의 솔더 레지스트층(6)은 외부 접속 패드(12)의 중앙부를 노출시키는 개구부(6b)를 갖고 있다. 하면측의 솔더 레지스트층(6)의 두께는 최하층의 배선 도체(5) 상에서 10∼50㎛ 정도이다.
배선 기판(50)에 있어서, 도 2a에 나타내는 바와 같이 도체 기둥(11)의 상단에 반도체 소자(S)의 전극단자(T)를 접속한 후, 도 2b에 나타내는 바와 같이 반도체 소자(S)와 상면측의 솔더 레지스트층(6) 사이에 언더 필(F)을 충전한다. 이것에 의해 반도체 소자(S)가 배선 기판(50) 상에 실장된다. 이 때, 상면측의 솔더 레지스트층(6)은 탑재부(1A) 및 그 근방에 있어서 원기둥 형상의 도체 기둥(11)의 상단부를, 솔더 레지스트층(6)의 상면으로부터 35㎛ 이상의 높이로 돌출시키는 두께를 갖는 제 1 영역(6A)을 갖는다. 또한, 탑재부(1A)의 주위에 있어서 제 1 영역(6A)의 두께보다 두꺼운 두께로 제 1 영역(6A)을 둘러싸는 제 2 영역(6B)을 갖는다. 이것에 의해, 도체 기둥(11) 상에 반도체 소자(S)의 전극단자(T)를 접속했을 경우에 반도체 소자(S)와 상면측의 솔더 레지스트층(6) 사이에 35㎛ 이상의 간극이 형성된다. 따라서, 반도체 소자(S)와 상면측의 솔더 레지스트층(6) 사이에 언더 필(F)을 충전하는 것이 용이하게 된다. 또한, 언더 필(F)의 충전시의 점도를 낮은 것으로 하거나, 충전 압력을 높은 것으로 하거나 했을 경우라도, 언더 필(F)이 반도체 소자(S) 주위의 솔더 레지스트층(6) 상에 과잉으로 밀려나오는 것을 제 2 영역(6B)의 내주에 의해 유효하게 방지할 수 있다.
상기한 바와 같이, 제 1 영역(6A)은 탑재부(1A) 및 그 근방을 포함한다. 탑재부(1A)의 근방이란 반도체 소자(S)와 솔더 레지스트층(6) 사이에 언더 필(F)을 용이하게 충전할 수 있고, 즉 제 2 영역(6B)의 솔더 레지스트층(6)이 방해되지 않고 언더 필(F)을 충전할 수 있고, 또한 반도체 소자를 언더 필(F)로 확실하게 밀봉할 수 있는 영역을 말한다. 일반적으로는 탑재부(1A)의 근방이란 탑재부(1A)의 단부로부터 1∼3㎜ 떨어진 영역이다.
제 2 영역(6B)에 있어서, 솔더 레지스트층(6)의 상면의 높이는 도체 기둥(11)의 상단의 높이보다 5∼30㎛ 낮은 것이 바람직하다. 이것에 의해, 반도체 소자(S)와 상면측의 솔더 레지스트층(6) 사이에 언더 필(F)을 보다 용이하게 충전할 수 있다.
이어서, 상술한 배선 기판(50)의 제조 방법의 일실시형태를 설명한다. 우선, 도 3a에 나타내는 바와 같이 절연 기판(1)의 탑재부(1A)에 배선 도체(5)로 이루어지는 반도체 소자 접속 패드(10)를 형성함과 아울러 반도체 소자 접속 패드(10)의 상면 중앙부에 도체 기둥(11)을 형성한다.
반도체 소자 접속 패드(10) 및 도체 기둥(11)을 형성하기 위해서는, 예를 들면 도 4a∼도 4f에 나타내는 방법을 채용하면 좋다. 즉, 우선 도 4a에 나타내는 바와 같이 최상층의 절연 수지층(3) 상의 전면에 하지 금속층(21)을 피착함과 아울러 이 하지 금속층(21) 상에 제 1 도금 마스크(22)를 형성한다. 하지 금속층(21)으로서는, 예를 들면 두께가 0.1∼1㎛ 정도의 무전해 구리 도금을 사용하면 좋다. 제 1 도금 마스크(22)에는 반도체 소자 접속 패드(10)에 대응하는 제 1 개구부(22a)를 형성한다. 이러한 제 1 도금 마스크(22)는, 예를 들면 두께가 20∼50㎛ 정도인 감광성의 드라이 필름 레지스트를 하지 금속층(21) 상에 부착한 후, 제 1 개구부(22a)를 갖도록 노광 및 현상함으로써 형성된다.
이어서, 도 4b에 나타내는 바와 같이 제 1 개구부(22a) 내에 노출되는 하지 금속층(21) 상에 반도체 소자 접속 패드(10)를 형성하기 위한 제 1 도금 금속층(23)을 피착시킨다. 제 1 도금 금속층(23)의 두께는 10∼30㎛ 정도이다. 이러한 제 1 도금 금속층(23)로서는 전해 구리 도금이 적합하게 사용된다.
이어서, 도 4c에 나타내는 바와 같이 제 1 도금 마스크(22) 상 및 제 1 도금 금속층(23) 상에 제 2 도금 마스크(24)를 형성한다. 도금 마스크(24)에는 제 1 개구부(22a) 내의 제 1 도금 금속층(23)의 상면 중앙부를 도체 기둥(11)에 대응하는 크기로 노출시키는 제 2 개구부(24a)를 형성한다. 이러한 도금 마스크(24)는, 예를 들면 두께가 50∼75㎛ 정도의 감광성의 드라이 필름 레지스트를 제 1 도금 마스크(22) 상 및 제 1 도금 금속층(23) 상에 부착한 후, 제 2 개구부(24a)를 갖도록 노광 및 현상하면 얻어진다.
이어서, 도 4d에 나타내는 바와 같이 제 2 개구부(24a) 내에 노출되는 제 1 도금 금속층(23) 상에 도체 기둥(11)을 형성하기 위한 제 2 도금 금속층(25)을 피착시킨다. 제 2 도금 금속층(25)의 두께는 40∼55㎛ 정도이다. 이러한 제 2 도금 금속층(25)으로서는 전해 구리 도금이 적합하게 사용된다.
이어서, 도 4e에 나타내는 바와 같이 제 1 도금 마스크(22) 및 제 2 도금 마스크(24)를 박리해서 제거한다.
이어서, 도 4f에 나타내는 바와 같이 제 1 도금 금속층(23)으로부터 노출되는 하지 금속층(21)을 에칭 제거한다. 이것에 의해, 절연 기판(1)의 상면에 제 1 도금 금속층(23)으로 이루어지는 반도체 소자 접속 패드(10), 및 반도체 소자 접속 패드(10) 상에 제 2 도금 금속층(25)으로 이루어지는 도체 기둥(11)을 형성한다.
이상의 공정을 행함으로써 반도체 소자 접속 패드(10) 및 도체 기둥(11)을 형성할 수 있다.
이어서, 도 3b에 나타내는 바와 같이 반도체 소자 접속 패드(10) 및 도체 기둥(11)이 형성된 절연 기판(1)의 상면에 솔더 레지스트층(6)용의 감광성 수지층(26)을 피착한다. 감광성 수지층(26)은 절연 기판(1)의 상면에 반도체 소자 접속 패드(10) 및 도체 기둥(11)을 덮도록 해서 감광성의 수지 페이스트를 도포한 후, 이것을 건조시킴으로써 형성된다. 감광성 수지층(26)의 두께는 최상층의 배선 도체(5) 상에서 25∼50㎛ 정도이다. 감광성의 수지 페이스트로서는, 예를 들면 아크릴 변성 에폭시 수지로 이루어지는 수지 페이스트를 사용한다. 도포의 방법으로서는 예를 들면 스크린인 쇄법을 사용한다.
이어서, 도 3c에 나타내는 바와 같이 상술한 배선 기판(50)에 있어서의 제 1 영역에 대응하는 부분을 차광하는 노광 마스크(27)를 절연 기판(1)의 상방에 배치하고, 그 상방으로부터 자외선(UV)을 조사함으로써 탑재부(1A) 및 그 근방의 감광성 수지층(26)이 미노광부(26A)로서 남고, 잔부의 감광성 수지층(26)이 감광되도록 선택적으로 노광한다.
이어서, 도 3d에 나타내는 바와 같이 미노광부(26A)를, 반도체 소자 접속 패드(10) 및 도체 기둥(11)의 하단부를 매설하고 또한 도체 기둥(11)의 상단부를 상기한 바와 같이 솔더 레지스트층(6)의 상면으로부터 35㎛ 이상의 높이로 돌출시키는 두께가 될 때까지 상면측에서 하면측을 향해서 도중까지 현상해서 부분적으로 제거한다. 이 때, 상술한 배선 기판(50)에 있어서의 제 2 영역(6B)에 대응하는 부분의 감광성 수지층(26)은 원래의 두께인 채로 남는다. 또한, 미노광부(26A)를 도중까지 현상해서 부분적으로 제거하기 위해서는, 예를 들면 현상 시간을 조정하거나 해서 현상을 제어하면 좋다.
이어서, 도 3e에 나타내는 바와 같이 절연 기판(1)의 상면측에서 자외선을 전면 조사함으로써 미노광부(26A)가 감광되도록 노광한다. 그 후에 필요에 따라 가열 처리를 행함으로써 감광성 수지층(26)을 완전하게 경화시켜서 상면측의 솔더 레지스트층(6)으로 한다. 최후에 상법에 의해 하면측의 솔더 레지스트층(6)을 형성함으로써 도 1에 나타낸 배선 기판(50)이 완성된다. 또한, 하면측의 솔더 레지스트층(6)은 상면측의 솔더 레지스트층(6)을 형성하기 전에 절연 기판(1)의 하면에 형성해 두어도 좋다.
이와 같이, 상술의 배선 기판(50)의 제조 방법에 의하면, 도체 기둥(11)의 상단부를 솔더 레지스트층(6)의 상면으로부터 돌출시키는 두께를 갖는 제 1 영역(6A)과, 상기 제 1 영역(6A)의 두께보다 두꺼운 두께로 제 1 영역(6A)을 둘러싸는 제 2 영역(6B)을 갖는 솔더 레지스트층(6)을 형성할 수 있다. 따라서, 반도체 소자(S)와 솔더 레지스트층(6) 사이에 언더 필(F)을 충전하는 것이 용이하게 된다. 또한, 언더 필(F)의 충전시의 점도를 낮은 것으로 하거나, 충전 압력을 높은 것으로 하거나 했을 경우라도, 언더 필(F)이 반도체 소자(S) 주위의 솔더 레지스트층(6) 상에 과잉으로 밀려나오는 것을 유효하게 방지하는 것이 가능한 배선 기판(50)을 제공할 수 있다.
본 발명은 상술의 실시형태에 한정되는 것은 아니고, 클레임에 기재된 범위 내에 있어서 여러 가지 변경이 가능하다.

Claims (8)

  1. 상면에 반도체 소자가 탑재되는 탑재부를 갖는 절연 기판과,
    상기 탑재부에 형성된 반도체 소자 접속 패드와,
    상기 반도체 소자 접속 패드 상에 형성된 도체 기둥과,
    상기 절연 기판 상에 피착된 솔더 레지스트층을 구비한 배선 기판으로서,
    상기 솔더 레지스트층은, 상기 반도체 소자 접속 패드 및 상기 도체 기둥의 하단부를 매설하고 또한 상기 도체 기둥의 상단부를 돌출시키는 두께를 갖는 제 1 영역과,
    상기 제 1 영역의 두께보다 두꺼운 두께로 상기 제 1 영역을 둘러싸는 제 2 영역을 가지고, 상기 제 2 영역의 상면은 도체 기둥의 상단면보다 5∼30㎛ 낮은 것을 특징으로 하는 배선 기판.
  2. 제 1 항에 있어서,
    상기 도체 기둥이 원기둥 형상인 것을 특징으로 하는 배선 기판.
  3. 제 1 항에 있어서,
    상기 도체 기둥의 상단면은 상기 제 1 영역에 있어서의 상기 솔더 레지스트층의 상면으로부터 35㎛ 이상의 높이로 돌출되어 있는 것을 특징으로 하는 배선 기판.
  4. 제 1 항에 있어서,
    상기 도체 기둥 상에 반도체 소자가 접속되고, 상기 제 1 영역에 있어서의 반도체 소자와 솔더 레지스트층 사이에 언더 필이 충전되는 것을 특징으로 하는 배선 기판.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021215879A1 (ko) * 2020-04-23 2021-10-28 엘지이노텍 주식회사 회로기판

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9899239B2 (en) * 2015-11-06 2018-02-20 Apple Inc. Carrier ultra thin substrate
JP6715618B2 (ja) * 2016-02-23 2020-07-01 イビデン株式会社 プリント配線板
KR102559345B1 (ko) * 2016-07-28 2023-07-25 삼성전기주식회사 인쇄회로기판
TWI643532B (zh) * 2017-05-04 2018-12-01 南亞電路板股份有限公司 電路板結構及其製造方法
TWI687142B (zh) * 2018-12-28 2020-03-01 南亞電路板股份有限公司 電路板結構及其製造方法
US11056453B2 (en) * 2019-06-18 2021-07-06 Deca Technologies Usa, Inc. Stackable fully molded semiconductor structure with vertical interconnects

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012054295A (ja) * 2010-08-31 2012-03-15 Kyocer Slc Technologies Corp 配線基板およびその製造方法
WO2013014838A1 (ja) * 2011-07-25 2013-01-31 日本特殊陶業株式会社 配線基板

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3274619B2 (ja) * 1996-03-13 2002-04-15 三菱電機株式会社 半導体装置およびその製造方法
JP2003068928A (ja) * 2001-08-28 2003-03-07 Kyocera Corp 高周波用配線基板の実装構造
JP3785083B2 (ja) * 2001-11-07 2006-06-14 株式会社東芝 半導体装置、電子カード及びパッド再配置基板
US7176044B2 (en) * 2002-11-25 2007-02-13 Henkel Corporation B-stageable die attach adhesives
TWI255535B (en) * 2004-03-31 2006-05-21 Sanyo Electric Co Device mounting board and semiconductor apparatus using the same
JP2009224616A (ja) * 2008-03-17 2009-10-01 Shinko Electric Ind Co Ltd 電子部品内蔵基板及びその製造方法、及び半導体装置
JP2012009586A (ja) * 2010-06-24 2012-01-12 Shinko Electric Ind Co Ltd 配線基板、半導体装置及び配線基板の製造方法
JP2013030712A (ja) * 2011-07-29 2013-02-07 Toshiba Corp 半導体モジュールおよび半導体モジュールの製造方法
JP2013105908A (ja) * 2011-11-14 2013-05-30 Ngk Spark Plug Co Ltd 配線基板

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012054295A (ja) * 2010-08-31 2012-03-15 Kyocer Slc Technologies Corp 配線基板およびその製造方法
WO2013014838A1 (ja) * 2011-07-25 2013-01-31 日本特殊陶業株式会社 配線基板

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021215879A1 (ko) * 2020-04-23 2021-10-28 엘지이노텍 주식회사 회로기판

Also Published As

Publication number Publication date
JP2015088583A (ja) 2015-05-07
JP6092752B2 (ja) 2017-03-08
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US9326389B2 (en) 2016-04-26

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