KR20160095520A - 인쇄회로기판, 반도체 패키지 및 이들의 제조방법 - Google Patents

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KR20160095520A
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KR
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layer
forming
pad
circuit board
printed circuit
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KR1020150016893A
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조정현
고영관
서일종
백용호
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삼성전기주식회사
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Abstract

인쇄회로기판, 반도체 패키지 및 이들의 제조방법이 개시된다.

Description

인쇄회로기판, 반도체 패키지 및 이들의 제조방법 {Printed circuit board, semiconductor package and method of manufacturing the same}
인쇄회로기판, 반도체 패키지 및 이들의 제조방법에 관한 것이다.
ETS(embedded trace structure) 구조는 미세 패턴 구현이 가능하여 최근 박판 제품 전반적으로 사용되는 기판 구조이나, 어셈블리 시 솔더 브릿지 이슈로 미세 범프 피치 구현이 어렵다.
미국 공개특허 제 2005/0110163 호
일 측면은 솔더 브리지 이슈를 최소화할 수 있는 인쇄회로기판 및 그 제조방법을 제공하는 것이다.
다른 측면은 고밀도 회로 구현이 가능한 인쇄회로기판 및 그 제조방법을 제공하는 것이다.
또 다른 측면은 신뢰성이 향상된 인쇄회로기판 및 그 제조방법을 제공하는 것이다.
또 다른 측면은 소자와 인쇄회로기판의 어셈블리 시 미세 피치 대응이 가능한 반도체 패키지를 제공하는 것이다.
또 다른 측면은 소자와 인쇄회로기판의 어셈블리 시 미접합 또는 범프 크랙 등의 불량 없이 실장성을 향상시킬 수 있는 반도체 패키지를 제공하는 것이다.
또 다른 측면은 패지지 전체 높이를 줄일 수 있는 반도체 패키지를 제공하는 것이다.
일 실시예에 따른 인쇄회로기판은 절연층의 상면에 매립된 매립패드를 갖는 회로층과, 상기 매립패드에 형성된 홈부를 포함한다.
도 1은 본 발명의 일 실시예에 따른 인쇄회로기판을 예시한 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 인쇄회로기판을 예시한 단면도이다.
도 3은 본 발명의 또 다른 실시예에 따른 인쇄회로기판을 예시한 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 인쇄회로기판을 예시한 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 인쇄회로기판을 예시한 단면도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 패키지를 예시한 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 반도체 패키지를 예시한 단면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 예시한 단면도이다.
도 9는 본 발명의 일 실시예에 따른 반도체 패키지에서 다양한 매립패드의 디자인을 설명하기 위하여 개략적으로 나타낸 정면도이다.
도 10은 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 나타낸 순서도이다.
도 11 내지 도 28은 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 공정순으로 도시한 공정 단면도이다.
도 29는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조방법을 나타낸 순서도이다.
도 30 내지 도 47은 본 발명의 다른 실시예에 따른 반도체 패키지의 제조방법을 공정순으로 도시한 공정 단면도이다.
도 48는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제조방법을 나타낸 순서도이다.
도 49 내지 도 68은 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제조방법을 공정순으로 도시한 공정 단면도이다.
도 69는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제조방법을 나타낸 순서도이다.
도 70 내지 도 87은 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제조방법을 공정순으로 도시한 공정 단면도이다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 실시예들로부터 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서에서, 제1, 제2 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 첨부 도면에 있어서, 일부 구성요소는 과장되거나 생략되거나 또는 개략적으로 도시되었으며, 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것은 아니다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
인쇄회로기판
도 1은 본 발명의 일 실시예에 따른 인쇄회로기판을 예시한 단면도이다.
도 1을 참조하면, 상기 인쇄회로기판은 절연층(110)의 상면에 매립된 매립패드(105)를 포함하는 회로층과, 상기 매립패드(105)에 형성된 홈부(103)를 포함한다.
상기 매립패드(105)는 원형, 타원형 및 다각형 등의 다양한 정단면도를 갖도록 형성될 수 있다.
상기 매립패드(105)는 범핑 물질을 수용하기 위한 홈부(103)를 갖는다. 상기 홈부(103)의 형상은 상기 매립패드(105)의 형상에 대응될 수 있으나, 특별히 이에 한정되는 것은 아니다.
본 실시예에 따르면, 상기와 같은 홈부(103)를 갖는 매립패드(105)에 의해 소자와 기판의 접합 위치가 인쇄회로기판의 최외층 내부에 구현됨으로써, 미세 범프 구현뿐만 아니라 소자의 범프 사이즈 소형화로 소자의 디자인 자유도 향상을 꾀할수 있으며, 범프 구조로 인한 패키지 전체 높이도 낮출 수 있다.
나아가, 인근 범프와의 솔더 브리지 등의 이슈를 최소화할 수 있다.
상기 회로층은 또한 상기 절연층(110)의 상면에 매립된 매립패턴(106)과 상기 절연층(110)의 하면 상에 형성된 패드(112) 및 회로패턴(112)을 포함한다.
층간 회로를 전기적으로 접속시키기 위한 비아가 형성될 수 있음은 물론이다.
한편, 본 실시예에서는 양면 인쇄회로기판을 나타내었으나, 이에 한정되지 않고, 복수의 내층 회로층을 갖는 3층 이상의 다층 인쇄회로기판 역시 구현 가능하다.
상기 절연층(110) 상면에는 소자 실장부를 제외한 영역에 제1솔더레지스트층(120a)이 형성되며, 상기 절연층(110)의 하면에는 상기 패드(112)를 노출시키는 개구부를 갖는 제2솔더레지스트층(120b)이 형성된다.
상기 절연층(110)은 통상적으로 인쇄회로기판에서 절연소재로 사용되는 절연 수지라면 특별히 한정되지 않는다.
본 실시예에 따르면, 상기 절연층(110)은 통상의 코어리스 기판에 적용되는 수지로서, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 감광성 수지가 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다.
상기 회로층은 통상의 회로용 금속으로서, 구리 또는 알루미늄 등의 금속으로 형성된다.
상기 회로층은 비아를 포함하는 개념이다.
상기 솔더레지스트층(120a, 120b)은 액상 또는 필름 타입이 적용 가능하다.
상기 솔더레지스트층(120a, 120b)은 최외층의 회로패턴을 보호하고, 전기적 절연을 위해 형성된다.
또한, 상기 제2솔더레지스트층(120b)의 개구부를 통해서 노출된 패드(112) 상에는 표면처리층이 선택적으로 추가 형성될 수 있다.
상기 표면처리층은 당업계에 공지된 것이라면 특별히 한정되는 것은 아니나, 예를 들어, 전해 금도금(Electro Gold Plating), 무전해 금도금(Immersion Gold Plating), OSP(organic solderability preservative) 또는 무전해 주석도금(Immersion Tin Plating), 무전해 은도금(Immersion Silver Plating), DIG 도금(Direct Immersion Gold Plating), HASL(Hot Air Solder Levelling) 등에 의해 형성될 수 있다.
도 2는 본 발명의 다른 실시예에 따른 인쇄회로기판을 예시한 단면도로서, 중복되는 구성에 대한 설명은 생략한다.
도 2를 참조하면, 상기 인쇄회로기판은 절연층(110)의 상면에 매립된 매립패드(105)를 포함하는 회로층과, 상기 매립패드(105)에 형성된 홈부(103)와, 상기 홈부(103)의 저면에 형성된 표면처리층(101)을 포함한다.
상기 표면처리층은 당업계에 공지된 것이라면 특별히 한정되는 것은 아니나, 예를 들어, Au/Ni, Au/Pd/Ni, Au/Pd 등의 도금층으로 구성될 수 있다.
도 3 내지 도 5는 본 발명의 또 다른 실시예에 따른 인쇄회로기판을 예시한 단면도로서, 중복되는 구성에 대한 설명은 생략한다.
도 3을 참조하면, 상기 인쇄회로기판은 절연층(110)의 상면에 매립된 매립패드(105)를 포함하는 회로층과, 상기 매립패드(105)에 형성된 홈부(103)와, 상기 홈부(103)에 수용된 범핑 물질(151, 152, 153)을 포함한다.
일례로서, 상기 범핑 물질(151)은 솔더페이스트를 포함할 수 있다.
다른 예로서, 상기 범핑 물질(152, 153)은 홈부(103) 저면에 형성된 플럭스와 그 상부에 탑재된 솔더볼을 포함할 수 있다.
도 4를 참조하면, 상기 범핑 물질(151a)은 매립패드(105) 상부로 돌출되는 돌출부를 갖도록 형성될 수 있다. 또한, 상기 범핑 물질(151b)은 상기 매립패드(105)의 내측으로 파인 함몰부를 갖도록 형성될 수 있다.
도 5를 참조하면, 상기 홈부(103)에 범핑 물질(151a, 151b)을 수용하기 전에, 상기 홈부(103)의 저면에 표면처리층(101)을 형성하는 것 또한 가능하다.
반도체 패키지
도 6은 본 발명의 일 실시예에 따른 반도체 패키지를 예시한 단면도이며, 도 7은 본 발명의 다른 실시예에 따른 반도체 패키지를 예시한 단면도이며, 도 8은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 예시한 단면도이며, 도 9는 본 발명의 일 실시예에 따른 반도체 패키지에서 다양한 매립패드의 디자인을 설명하기 위하여 개략적으로 나타낸 정면도로서, 중복되는 구성에 대한 설명은 생략한다.
도 6을 참조하면, 상기 반도체 패키지는 절연층(110)의 상면에 매립된 매립패드(105)를 포함하는 회로층과, 상기 매립패드(105)에 형성된 홈부(103)를 포함하는 인쇄회로기판과, 상기 인쇄회로기판의 홈부(103)에 필러 범프(510)의 일단이 수용된 상태로 상기 인쇄회로기판 상에 탑재된 소자(500)를 포함한다.
도 6을 참조하면, 상기 소자(500)의 필러 범프(510) 일단에는 범핑 물질(550)이 형성되어 인쇄회로기판의 홈부(103)에 수용되며, 상기 홈부(103)에 수용된 범핑 물질(550)을 매개로 상기 소자는 인쇄회로기판에 접합된다.
상기 범핑 물질(550)은 통상의 솔더볼일 수 있다.
도 7을 참조하면, 상기 홈부(103)의 저면에는 표면처리층(101)이 형성될 수 있다.
도 8을 참조하면, 상기 인쇄회로기판의 홈부(103)에는 범핑 물질(151a, 151b)이 수용되며, 상기 범핑 물질(151a, 151b)이 수용된 인쇄회로기판의 홈부(103)에 소자(500)의 필러 범프(510)의 일단이 수용되어 접합된다.
상기 범핑 물질(151a, 151b)은 돌출부 또는 함몰부를 가질 수 있다.
상기 범핑 물질(151a, 151b)은 솔더페이스트 및/또는 솔더볼을 포함할 수 있다.
도 9를 참조하면, 상기 매립패드(105)는 원형, 타원형 및 다각형 등의 다양한 정단면도를 갖도록 형성될 수 있다.
또한, 범핑 물질(151)이 수용되는 홈부(103)의 형상은 상기 매립패드(105)의 형상에 대응될 수 있으나, 특별히 이에 한정되는 것은 아니다.
상기 소자(500)는 수동 소자와 능동 소자와 같은 다양한 전자 소자들을 포함하며, 통상 인쇄회로기판 상에 실장되거나 내부에 내장될 수 있는 전자 소자들이라면 특별한 제한 없이 적용 가능하다.
상기 소자(500)는 금속 필러 범프(510; metal pillar bump)를 가지며, 범핑 물질(550, 151, 151a, 151b)을 매개로 상기 인쇄회로기판의 매립패드(105)에 접합된다.
본 실시예에 따르면, 상기와 같이, 매립패드에 홈부를 형성하고 상기 홈부에 수용된 범핑 물질을 매개로 소자와 접합함으로써 범핑 물질이 인접 패턴 영역으로 퍼지는 것을 방지할 수 있다.
이에 따라, 어셈블리 시 범프 미접합 또는 범프 크랙 등의 불량 없이 실장성을 향상시킬 수 있고, 나아가, 미세 피치 대응이 가능한 고밀도 회로 구현이 가능하다.
인쇄회로기판/반도체 패키지의 제조방법
도 10은 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 나타낸 순서도이고, 도 11 내지 도 28은 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 공정순으로 도시한 공정 단면도이다.
도 10을 참조하면, 상기 제조방법은 캐리어 부재를 준비하는 단계(S101)와, 금속패턴을 형성하는 단계(S102)와, 매립패드를 포함하는 제1회로층을 형성하는 단계(S103)와, 절연층을 형성하는 단계(S104)와, 제2회로층을 형성하는 단계(S105)와, 캐리어 부재를 제거하는 단계(S106)와, 금속패턴을 제거하는 단계(S107)와, 솔더레지스트층을 형성하는 단계(S108)와, 소자를 실장하는 단계(S109)를 포함한다.
이하, 도 11 내지 도 28에 나타낸 공정 단면도를 참조하여 각각의 공정을 설명한다.
우선, 도 11을 참조하면, 제1금속층(1001)과 제2금속층(1002)을 포함하는 캐리어 부재(1000)를 준비한다.
상기 제1금속층(1001)은 구리로 형성될 수 있으나, 특별히 이에 한정되는 것은 아니다.
상기 제2금속층(1002)은 시드층의 기능을 할 수 있으며, 구리로 형성될 수 있다.
다만, 상술한 캐리어 부재는 하나의 경우를 예시한 것으로서, 상기 캐리어 부재는 회로 기판 분야에서 지지 기판으로 사용되며 추후 디태치(detach) 또는 제거될 수 있는 것이라면 본 발명에서 특별한 제한 없이 사용 가능하다.
다음, 도 12를 참조하면, 상기 캐리어 부재 상에 소정의 제1개구부(1011)를 갖는 제1레지스트 패턴(1010)을 형성한다.
구체적으로, 도금레지스트를 캐리어 부재 상에 도포한 후, 통상의 노광 및 현상 공정을 통해서 금속패턴 형성용 제1개구부(1011)를 형성한다.
다음, 도 13을 참조하면, 도금 공정을 통해서 상기 제1개구부(1011)에 금속패턴(1100)을 형성한다.
상기 도금 공정은 예를 들어, 전해 도금을 통해서 수행될 수 있으며, 구리 이외의 금속, 예를 들어, 니켈 도금을 통해 진행될 수 있다.
다음, 도 14를 참조하면, 레지스트 패턴(1010)을 제거한다.
다음, 도 15을 참조하면, 소정의 제2개구부(1021, 1022)를 갖는 제2레지스트 패턴(1020)을 형성한다.
여기서, 상기 제2개구부(1021)는 상기 금속패턴(1100)의 외측 전체가 노출되도록 형성된다. 상기 제2개구부(1021)에는 추후 매립패드가 형성되며, 상기 제2개구부(1022)에는 추후 매립패턴이 형성된다.
다음, 도 16을 참조하면, 도금 공정을 통해서 상기 제2개구부(1021, 1022)에 매립패드(105)를 포함하는 제1회로층을 형성한다.
상기 제1회로층은 매립패턴(106)을 포함한다.
상기 도금 공정은 예를 들어, 전해 도금을 통해서 수행될 수 있으며, 구리 도금을 통해 진행될 수 있다.
다음, 도 17을 참조하면, 제2레지스트 패턴(1020)을 제거한다.
다음, 도 18을 참조하면, 상기 제1회로층을 커버하도록 상기 캐리어 부재 상에 절연층(110)을 형성한다.
다음, 도 19를 참조하면, 상기 절연층(110)에 레이저 드릴 가공 등을 통해서 비아홀(111)을 형성한다. 한편, 도시되지 않았으나, 비아홀 형성 후 무전해 도금 등을 통해서 비아홀(111)을 포함하는 절연층(110)의 표면에 시드층을 형성할 수 있다.
다음, 도 20을 참조하면, 소정의 제3개구부(1031, 1032)를 갖는 제3레지스트 패턴(1030)을 형성한다.
상기 제3개구부(1031)에는 추후 패드가 형성되며, 상기 제3개구부(1032)에는 추후 회로패턴이 형성된다.
다음, 도 21을 참조하면, 도금 공정을 통해서 상기 제3개구부(1031, 1032)에 패드(112)를 포함하는 제2회로층을 형성한다.
상기 제2회로층은 회로패턴(113)을 포함한다.
상기 도금 공정은 예를 들어, 전해 도금을 통해서 수행될 수 있으며, 구리 도금을 통해 진행될 수 있다.
다음, 도 22를 참조하면, 제3레지스트 패턴(1030)을 제거한다.
한편, 본 실시예에서는 회로 형성공정으로서 SAP(semi additive process)를 기초로 설명하였으나, 이에 한정되지 않고 당업계에 공지된 모든 회로 형성공정이 적용 가능하다.
또한, 추가 빌드업 공정을 통해서 3층 이상의 회로츠을 형성하는 것 또한 가능하다.
다음, 도 23과 도 24를 참조하면, 상기 캐리어 부재의 제1금속층(1001)과 제2금속층(1002)을 차례로 제거한다.
상기 캐리어 부재의 제1금속층(1001)과 제2금속층(1002)의 제거과정은 특별히 한정되지 않고 실제 사용된 캐리어 부재의 구성에 따라 다양한 방법으로 수행될 수 있다.
다음, 도 25를 참조하면, 예를 들어, 에칭 등의 공법을 통해서 금속패턴(1100)을 제거하고 홈부(103)를 형성한다.
다음, 도 26을 참조하면, 양면의 최외층 상에 보호층으로서, 통상의 액상 또는 필름 타입의 솔더레지스트층(120a, 120b)을 형성한다.
상기 솔더레지스트층은 최외층의 회로패턴을 보호하고, 전기적 절연을 위해 형성되는 것으로서, 외부 제품과 접속되는 최외층의 패드를 노출시키기 위해 개구부가 형성된다.
본 실시예에 따르면, 상기 절연층(110) 상면에는 소자 실장부를 제외한 영역에 제1솔더레지스트층(120a)을 형성하고, 상기 절연층(110)의 하면에는 상기 패드(112)를 노출시키는 제2솔더레지스트층(120b)을 형성한다.
한편, 상기 솔더레지스트층의 개구부를 통해서 노출된 패드(112) 상에는 표면처리층이 선택적으로 추가 형성될 수 있다.
다음, 도 27을 참조하면, 금속 필러 범프(510)의 일단에 범핑 물질(550)이 형성된 소자(500)를 준비하고, 도 28을 참조하면, 인쇄회로기판의 홈부(103)에 소자(500)의 필러 범프(510)의 일단이 수용되도록 상기 인쇄회로기판 상에 소자(500)를 탑재한다.
상기 소자(500)의 필러 범프(510)는 범핑 물질(550)을 매개로 상기 인쇄회로기판의 매립패드(105)에 접합된다.
상기 접합은 예를 들어, 리플로우에 의해 수행 가능하다.
본 실시예에 따르면, 상기와 같이, 매립패드에 홈부를 형성하고 상기 홈부에 수용된 범핑 물질을 매개로 소자와 접합함으로써 범핑 물질이 인접 패턴 영역으로 퍼지는 것을 방지할 수 있다.
이에 따라, 어셈블리 시 범프 미접합 또는 범프 크랙 등의 불량 없이 실장성을 향상시킬 수 있고, 나아가, 미세 피치 대응이 가능한 고밀도 회로 구현이 가능하다.
도 29는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조방법을 나타낸 순서도이고, 도 30 내지 도 47은 본 발명의 다른 실시예에 따른 반도체 패키지의 제조방법을 공정순으로 도시한 공정 단면도이다.
도 29를 참조하면, 상기 제조방법은 캐리어 부재를 준비하는 단계(S201)와, 금속패턴과 표면처리층을 형성하는 단계(S202)와, 매립패드를 포함하는 제1회로층을 형성하는 단계(S203)와, 절연층을 형성하는 단계(S204)와, 제2회로층을 형성하는 단계(S205)와, 캐리어 부재를 제거하는 단계(S206)와, 금속패턴을 제거하는 단계(S207)와, 솔더레지스트층을 형성하는 단계(S208)와, 소자를 실장하는 단계(S209)를 포함한다.
이하, 도 30 내지 도 47에 나타낸 공정 단면도를 참조하여 각각의 공정을 설명한다.
우선, 도 30을 참조하면, 제1금속층(1001)과 제2금속층(1002)을 포함하는 캐리어 부재(1000)를 준비한다.
다음, 도 31을 참조하면, 상기 캐리어 부재 상에 소정의 제1개구부(1011)를 갖는 제1레지스트 패턴(1010)을 형성한다.
다음, 도 32를 참조하면, 도금 공정을 통해서 상기 제1개구부(1011)에 금속패턴(1100) 및 표면처리층(101)을 순차적으로 형성한다.
상기 도금 공정은 예를 들어, 무전해 및/또는 전해 도금을 통해서 수행될 수 있다. 상기 금속패턴(1100)은 구리 이외의 금속, 예를 들어, 니켈 도금층으로 구성될 수 있다. 상기 표면처리층(101)은 상면에서부터 차례로 Au/Ni, Au/Pd/Ni, Au/Pd 등의 도금층으로 구성될 수 있다.
다음, 도 33을 참조하면, 레지스트 패턴(1010)을 제거한다.
다음, 도 34를 참조하면, 소정의 제2개구부(1021, 1022)를 갖는 제2레지스트 패턴(1020)을 형성하고, 도 35를 참조하면, 도금 공정을 통해서 상기 제2개구부(1021, 1022)에 매립패드(105)를 포함하는 제1회로층을 형성한다.
상기 제1회로층은 매립패턴(106)을 포함한다.
다음, 도 36을 참조하면, 제2레지스트 패턴(1020)을 제거하고, 도 37을 참조하면, 상기 제1회로층을 커버하도록 상기 캐리어 부재 상에 절연층(110)을 형성한다.
다음, 도 38을 참조하면, 상기 절연층(110)에 레이저 드릴 가공 등을 통해서 비아홀(111)을 형성한다. 한편, 도시되지 않았으나, 비아홀 형성 후 무전해 도금 등을 통해서 비아홀(111)을 포함하는 절연층(110)의 표면에 시드층을 형성할 수 있다.
다음, 도 39를 참조하면, 소정의 제3개구부(1031, 1032)를 갖는 제3레지스트 패턴(1030)을 형성하고, 도 40을 참조하면, 도금 공정을 통해서 상기 제3개구부(1031, 1032)에 패드(112)를 포함하는 제2회로층을 형성한다.
상기 제2회로층은 회로패턴(113)을 포함한다.
다음, 도 41을 참조하면, 제3레지스트 패턴(1030)을 제거하고, 도 42와 도 43을 참조하면, 상기 캐리어 부재의 제1금속층(1001)과 제2금속층(1002)을 차례로 제거한다.
다음, 도 44를 참조하면, 예를 들어, 에칭 등의 공법을 통해서 금속패턴(1100)을 제거하고 홈부(103)를 형성한다.
다음, 도 45를 참조하면, 양면의 최외층 상에 보호층으로서, 통상의 액상 또는 필름 타입의 솔더레지스트층(120a, 120b)을 형성한다.
다음, 도 46을 참조하면, 금속 필러 범프(510)의 일단에 범핑 물질(550)이 형성된 소자(500)를 준비하고, 도 47을 참조하면, 인쇄회로기판의 홈부(103)에 소자(500)의 필러 범프(510)의 일단이 수용되도록 상기 인쇄회로기판 상에 소자(500)를 탑재한다.
본 실시예에 따르면, 상기와 같은 홈부(103)를 갖는 매립패드(105)에 의해 소자와 기판의 접합 위치가 인쇄회로기판의 최외층 내부에 구현됨으로써, 미세 범프 구현뿐만 아니라 소자의 범프 사이즈 소형화로 소자의 디자인 자유도 향상을 꾀할수 있으며, 범프 구조로 인한 패키지 전체 높이도 낮출 수 있다.
나아가, 인근 범프와의 솔더 브리지 등의 이슈를 최소화할 수 있다.
도 48은 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제조방법을 나타낸 순서도이고, 도 49 내지 도 68은 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제조방법을 공정순으로 도시한 공정 단면도이다.
도 48을 참조하면, 상기 제조방법은 캐리어 부재를 준비하는 단계(S301)와, 금속패턴을 형성하는 단계(S302)와, 매립패드를 포함하는 제1회로층을 형성하는 단계(S303)와, 절연층을 형성하는 단계(S304)와, 제2회로층을 형성하는 단계(S305)와, 캐리어 부재를 제거하는 단계(S306)와, 금속패턴을 제거하는 단계(S307)와, 솔더레지스트층을 형성하는 단계(S308)와, 범핑 물질을 형성하는 단계(S309)와, 소자를 실장하는 단계(S310)를 포함한다.
이하, 도 49 내지 도 68에 나타낸 공정 단면도를 참조하여 각각의 공정을 설명한다.
우선, 도 49를 참조하면, 제1금속층(1001)과 제2금속층(1002)을 포함하는 캐리어 부재(1000)를 준비한 다음, 도 50을 참조하면, 상기 캐리어 부재 상에 소정의 제1개구부(1011)를 갖는 제1레지스트 패턴(1010)을 형성한다.
다음, 도 51을 참조하면, 도금 공정을 통해서 상기 제1개구부(1011)에 금속패턴(1100)을 형성한 다음, 도 52를 참조하면, 레지스트 패턴(1010)을 제거한다.
다음, 도 53을 참조하면, 소정의 제2개구부(1021, 1022)를 갖는 제2레지스트 패턴(1020)을 형성한 다음, 도 54를 참조하면, 도금 공정을 통해서 상기 제2개구부(1021, 1022)에 매립패드(105)를 포함하는 제1회로층을 형성하고, 도 55를 참조하면, 제2레지스트 패턴(1020)을 제거한다.
다음, 도 56을 참조하면, 상기 제1회로층을 커버하도록 상기 캐리어 부재 상에 절연층(110)을 형성하고, 도 57 내지 도 60을 참조하면, 통상의 SAP에 따라 제2회로층을 형성한다. 상기 공정은 도 19 내지 도 22에서 상술한 바와 같다.
다음, 도 61과 도 62를 참조하면, 상기 캐리어 부재의 제1금속층(1001)과 제2금속층(1002)을 차례로 제거하고, 도 63을 참조하면, 금속패턴(1100)을 제거하여 홈부(103)를 형성한다.
다음, 도 64를 참조하면, 양면의 최외층 상에 보호층으로서, 통상의 액상 또는 필름 타입의 솔더레지스트층(120a, 120b)을 형성한다.
다음, 도 65를 참조하면, 상기 홈부(103)에 범핑 물질(151, 152, 153)을 형성한다.
일례로서, 상기 범핑 물질(151)은 솔더페이스트를 포함할 수 있다.
다른 예로서, 상기 범핑 물질(152, 153)은 홈부(103) 저면에 형성된 플럭스와 그 상부에 탑재된 솔더볼을 포함할 수 있다.
도 66을 참조하면, 상기 범핑 물질(151, 152, 153)은 리플럭스 또는 리플럭스와 디플럭스 공정을 통해서 매립패드(105) 상부로 돌출되는 돌출부를 갖도록 형성되거나(151a), 또는 매립패드(105)의 내측으로 파인 함몰부를 갖도록 형성될 수 있다(151b).
다음, 도 67을 참조하면, 금속 필러 범프(510)를 갖는 소자(500)를 준비하고, 도 68을 참조하면, 인쇄회로기판의 홈부(103)에 소자(500)의 필러 범프(510)의 일단이 수용되도록 상기 인쇄회로기판 상에 소자(500)를 탑재한다.
상기 소자(500)의 필러 범프(510)는 범핑 물질(151a, 151b)을 매개로 상기 인쇄회로기판의 매립패드(105)에 접합된다.
상기 접합공정은 예를 들어, NCP(Non Conductive Paste)를 홈부(103)에 적용하고 열압착으로 소자와 기판을 결합함으로써 이루어질 수 있다. 상기와 같은 열압착에 의한 접합은 기존 리플로우 접속 방식 대비 낮은 유전상수의 소자 적용 시 열적 손상이 적어 신뢰성이 향상된다. 또한, 페리페럴 범프 패드(Peripheral bump pad) 방식으로 고밀도 회로 대응이 가능하다.
한편, 본 실시예에서는 상기와 같은 접합공정 외에 리플로우에 의한 접합 역시 적용 가능하다.
본 실시예에 따르면, 상기와 같이, 매립패드에 홈부를 형성하고 상기 홈부에 수용된 범핑 물질을 매개로 소자와 접합함으로써 범핑 물질이 인접 패턴 영역으로 퍼지는 것을 방지할 수 있다.
이에 따라, 어셈블리 시 범프 미접합 또는 범프 크랙 등의 불량 없이 실장성을 향상시킬 수 있고, 나아가, 미세 피치 대응이 가능한 고밀도 회로 구현이 가능하다.
도 69는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제조방법을 나타낸 순서도이고, 도 70 내지 도 87은 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제조방법을 공정순으로 도시한 공정 단면도이다.
도 69를 참조하면, 상기 제조방법은 캐리어 부재를 준비하는 단계(S401)와, 범핑 물질을 형성하는 단계(S402)와, 매립패드를 포함하는 제1회로층을 형성하는 단계(S403)와, 절연층을 형성하는 단계(S404)와, 제2회로층을 형성하는 단계(S405)와, 캐리어 부재를 제거하는 단계(S406)와, 솔더레지스트층을 형성하는 단계(S407)와, 소자를 실장하는 단계(S408)을 포함한다.
이하, 도 70 내지 도 87에 나타낸 공정 단면도를 참조하여 각각의 공정을 설명한다.
우선, 도 70을 참조하면, 제1금속층(1001)과 제2금속층(1002)을 포함하는 캐리어 부재(1000)를 준비한 다음, 도 71을 참조하면, 상기 캐리어 부재 상에 소정의 제1개구부(1011)를 갖는 제1레지스트 패턴(1010)을 형성한다.
다음, 도 72를 참조하면, 예를 들어, 솔더페이스트 인쇄 공정을 통해서 상기 제1개구부(1011)에 범핑 물질(151)을 형성한 다음, 도 73 참조하면, 리플로우 공정을 수행하고, 도 74를 참조하면, 레지스트 패턴(1010)을 제거한다.
다음, 도 75를 참조하면, 소정의 제2개구부(1021, 1022)를 갖는 제2레지스트 패턴(1020)을 형성한 다음, 도 76을 참조하면, 도금 공정을 통해서 상기 제2개구부(1021, 1022)에 매립패드(105)를 포함하는 제1회로층을 형성하고, 도 77을 참조하면, 제2레지스트 패턴(1020)을 제거한다.
다음, 도 78을 참조하면, 상기 제1회로층을 커버하도록 상기 캐리어 부재 상에 절연층(110)을 형성하고, 도 79 내지 도 82를 참조하면, 통상의 SAP에 따라 제2회로층을 형성한다. 상기 공정은 도 19 내지 도 22에서 상술한 바와 같다.
다음, 도 83과 도 84를 참조하면, 상기 캐리어 부재의 제1금속층(1001)과 제2금속층(1002)을 차례로 제거한다.
다음, 도 85를 참조하면, 양면의 최외층 상에 보호층으로서, 통상의 액상 또는 필름 타입의 솔더레지스트층(120a, 120b)을 형성한다.
다음, 도 86을 참조하면, 금속 필러 범프(510)를 갖는 소자(500)를 준비하고, 도 87을 참조하면, 인쇄회로기판의 홈부(103)에 소자(500)의 필러 범프(510)의 일단이 수용되도록 상기 인쇄회로기판 상에 소자(500)를 탑재한다.
상기 소자(500)의 필러 범프(510)는 범핑 물질(151)을 매개로 상기 인쇄회로기판의 매립패드(105)에 접합된다.
본 실시예에 따르면, 상기와 같은 홈부(103)를 갖는 매립패드(105)에 의해 소자와 기판의 접합 위치가 인쇄회로기판의 최외층 내부에 구현됨으로써, 미세 범프 구현뿐만 아니라 소자의 범프 사이즈 소형화로 소자의 디자인 자유도 향상을 꾀할수 있으며, 범프 구조로 인한 패키지 전체 높이도 낮출 수 있다.
나아가, 인근 범프와의 솔더 브리지 등의 이슈를 최소화할 수 있다.
이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
101: 표면처리층
103: 홈부
105: 매립패드
106: 매립패턴
110: 절연층
112: 패드
113: 회로패턴
120a, 120b: 솔더레지스트층
151, 151a, 151b, 152, 153: 범핑 물질
500: 소자
510: 필러 범프
550: 범핑 물질

Claims (17)

  1. 절연층의 상면에 매립된 매립패드를 갖는 회로층; 및
    상기 매립패드에 형성된 홈부;
    를 포함하는 인쇄회로기판.
  2. 청구항 1에 있어서,
    상기 홈부의 저면에 형성된 표면처리층을 더욱 포함하는 인쇄회로기판.
  3. 청구항 1에 있어서,
    상기 홈부에 수용된 범핑 물질을 더욱 포함하는 인쇄회로기판.
  4. 청구항 3에 있어서,
    상기 범핑 물질은 솔더페이스트를 포함하는 인쇄회로기판.
  5. 청구항 3에 있어서,
    상기 범핑 물질은 솔더볼을 포함하는 인쇄회로기판.
  6. 청구항 3에 있어서,
    상기 범핑 물질은 상기 매립패드 상부로 돌출되는 돌출부를 갖는 인쇄회로기판.
  7. 청구항 3에 있어서,
    상기 범핑 물질은 상기 매립패드 내측으로 파인 함몰부를 갖는 인쇄회로기판.
  8. 청구항 1에 있어서,
    상기 회로층은 상기 절연층의 상면에 매립된 매립패턴을 포함하는 인쇄회로기판.
  9. 청구항 1에 있어서,
    상기 회로층은 상기 절연층의 하면 상에 형성된 패드를 포함하는 인쇄회로기판.
  10. 청구항 1에 있어서,
    상기 절연층 상면에 형성되며, 소자 실장부를 제외한 영역에 형성된 제1솔더레지스트층을 더욱 포함하는 인쇄회로기판.
  11. 청구항 9에 있어서,
    상기 절연층의 하면에 형성되며, 상기 패드를 노출시키는 개구부를 갖는 제2솔더레지스트층을 더욱 포함하는 인쇄회로기판.
  12. 절연층의 상면에 매립된 매립패드를 갖는 회로층과, 상기 매립패드에 형성된 홈부를 포함하는 인쇄회로기판; 및
    상기 인쇄회로기판의 홈부에 필러 범프가 수용된 형태로 상기 인쇄회로기판 상에 탑재된 소자;
    를 포함하는 반도체 패키지.
  13. 청구항 12에 있어서,
    상기 소자는 상기 홈부에 수용된 범핑 물질을 매개로 상기 인쇄회로기판에 탑재되는 반도체 패키지.
  14. 캐리어 부재 상에 홈부용 금속패턴을 형성하는 단계;
    상기 캐리어 부재 상에 상기 금속패턴을 감싸는 매립패드를 포함하는 제1회로층을 형성하는 단계;
    상기 제1회로층이 커버되도록 상기 캐리어 부재 상에 절연층을 형성하는 단계;
    상기 절연층에 패드를 포함하는 제2회로층을 형성하는 단계;
    상기 제2회로층이 형성된 적층체로부터 상기 캐리어 부재를 제거하는 단계; 및
    상기 금속패턴을 제거하여 상기 매립패드에 홈부를 형성하는 단계;
    를 포함하는 인쇄회로기판의 제조방법.
  15. 청구항 14에 있어서,
    상기 제1회로층을 형성하는 단계는 상기 매립패드 상에 표면처리층을 형성하는 단계를 더욱 포함하는 인쇄회로기판의 제조방법.
  16. 청구항 14에 있어서,
    상기 홈부를 형성하는 단계 이후에,
    상기 홈부에 수용되도록 범핑 물질을 형성하는 단계를 더욱 포함하는 인쇄회로기판의 제조방법.
  17. 캐리어 부재 상에 범핑 물질을 형성하는 단계;
    상기 캐리어 부재 상에 상기 범핑 물질을 감싸는 매립패드를 포함하는 제1회로층을 형성하는 단계;
    상기 제1회로층이 커버되도록 상기 캐리어 부재 상에 절연층을 형성하는 단계;
    상기 절연층에 패드를 포함하는 제2회로층을 형성하는 단계; 및
    상기 제2회로층이 형성된 적층체로부터 상기 캐리어 부재를 제거하는 단계;
    를 포함하는 인쇄회로기판의 제조방법.
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