WO2013014838A1 - 配線基板 - Google Patents

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WO2013014838A1
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connection terminal
layer
filling member
wiring board
connection terminals
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PCT/JP2012/003201
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伊藤　達也
聖二 森
貴広 林
若園　誠
智弘 西田
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日本特殊陶業株式会社
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    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Definitions

  • the present invention relates to a wiring board on which a plurality of connection terminals for connecting a semiconductor chip are formed on the main surface.
  • connection terminal a terminal for connection to a semiconductor chip
  • a connection terminal is formed on the main surface (surface) of the wiring substrate.
  • NSMD non-solder-mask-defined
  • connection terminals when a plurality of connection terminals are arranged in the same opening at a narrow pitch, the solder coated on the surface of the connection terminals may flow out to the adjacent connection terminals, which may cause a short circuit between the connection terminals. Therefore, in order to prevent the solder coated on the surface of the connection terminal from flowing out to the adjacent connection terminal, there is one in which insulating partition walls are provided between the respective connection terminals (see, for example, Patent Document 1).
  • connection terminals are coated with solder
  • the solder has a spherical shape (ball shape) due to surface tension, but in the wiring substrate described in Patent Document 1, the upper surface and both side surfaces of the connection terminals are coated with the solder Therefore, the diameter of the solder coated on each connection terminal becomes large. For this reason, it is necessary to increase the distance between the connection terminals, and it is difficult to cope with a further narrow pitch.
  • the upper surface and both side surfaces of the connection terminal are exposed in order to coat the solder on the upper surface and both side surfaces of the connection terminal. That is, in each connection terminal, only the lower surface is adhered to the underlying resin.
  • the connection terminals themselves are also small. For this reason, as in the wiring substrate described in Patent Document 1, sufficient adhesive strength can not be obtained in a state where only the lower surface of the connection terminal is bonded to the underlying resin, and the connection terminal peels off during the manufacturing process There is a risk of
  • the present invention has been made in view of the above circumstances, and it is an object of the present invention to provide a wiring board which can prevent short circuit between connection terminals and cope with narrowing of connection terminals.
  • the present invention is a wiring board having a laminate in which one or more insulating layers and one or more conductor layers are laminated, and the wiring board is formed apart from each other on the laminate. And a plurality of connection terminals in which a step is formed on the outer periphery of the first main surface facing the contact surface of the contact surface, and a filling member filled between the plurality of connection terminals.
  • connection terminals are filled with the filling member, underfill or NCP (Non-Conductive) will be filled in the gap between the semiconductor chip and the wiring substrate when connected to the semiconductor chip. It is possible to prevent the occurrence of voids between connection terminals of Paste) and NCF (Non-Conductive Film). For this reason, at the time of reflow, it is possible to prevent the solder from flowing out into the voids and shorting between the connection terminals. Further, since the exposed area of the connection terminal is reduced, the diameter of the solder coated on the connection terminal does not increase, and the pitch of the connection terminal can be narrowed.
  • NCP Non-Conductive
  • connection terminal when forming a metal plating layer on the surface of the connection terminal, it prevents plating sagging in which plating is deposited also on the laminate surface located between the connection terminals and an undercut in which the side surface on the lower surface side of the connection terminal is etched. can do. Furthermore, since a step is formed on the outer periphery of the first main surface opposite to the contact surface with the laminate, the diameter of the solder coated on the connection terminal does not increase, and the connection terminals are further narrowed in pitch. Can.
  • the filling member can be in contact with at least a part of each side surface of the plurality of connection terminals.
  • the filling member By bringing the filling member into contact with at least a part of each side surface of the connection terminal, it is possible to prevent only the lower surface of the connection terminal from being adhered to the underlying resin. For this reason, the adhesive strength of the connection terminal is improved, and it is possible to suppress the possibility of the connection terminal being peeled off in the middle of the manufacturing process.
  • At least a part of the contact surface of the plurality of connection terminals with the filling member is roughened.
  • the adhesive strength between the connection terminal and the filling member is improved. For this reason, the adhesive strength of the connection terminal is improved, and it is possible to suppress the possibility of the connection terminal being peeled off in the middle of the manufacturing process.
  • the said filling member functions as a solder resist.
  • the filling member functioning as a solder resist it is possible to suppress that the solder remains on the filling member and a short circuit occurs between the connection terminals.
  • a solder resist layer which has an opening for exposing a plurality of connection terminals and covers a wiring pattern connected to the connection terminals.
  • connection terminals As described above, according to the present invention, it is possible to provide a wiring board that can prevent shorting between connection terminals and can cope with the narrowing of connection terminals.
  • FIG. 2 is a partial cross-sectional view of the wiring board according to the first embodiment.
  • FIG. 3 is a configuration diagram of connection terminals on the front side of the wiring board according to the first embodiment.
  • FIG. 7 is a manufacturing process diagram of the wiring board according to the first embodiment (core board process).
  • FIG. 6 is a manufacturing process diagram (back end process) of the wiring board according to the first embodiment.
  • FIG. 7 is a partial cross-sectional view of a wiring board according to a second embodiment.
  • FIG. 10 is a partial cross-sectional view of a wiring board according to a third embodiment.
  • FIG. 10 is a partial cross-sectional view of a wiring board according to a fourth embodiment.
  • the block diagram of the connection terminal of the surface side of the wiring board which concerns on 4th Embodiment.
  • the block diagram of the connection terminal of the surface side of the wiring board concerning a comparative example.
  • the block diagram of the connection terminal of the surface side of the wiring board concerning the modification of a 4th embodiment.
  • FIG. 13 is a partial cross-sectional view of a wiring board according to a fifth embodiment.
  • FIG. 16 is a partial cross-sectional view of a wiring board according to a sixth embodiment; The block diagram of the connection terminal of the surface side of the wiring board which concerns on 6th Embodiment.
  • FIG. 1 is a plan view (surface side) of the wiring substrate 100 in the first embodiment.
  • FIG. 2 is a partial cross-sectional view of the wiring board 100 taken along line II of FIG.
  • FIG. 3 is a block diagram of the connection terminal T1 formed on the front surface side of the wiring substrate 100.
  • FIG. 3A is a top view of the connection terminal T1.
  • FIG. 3 (b) is a cross-sectional view taken along line II-II in FIG. 3 (a).
  • the side to which a semiconductor chip is connected is referred to as the front side
  • the side to which a motherboard, a socket or the like hereinafter referred to as a mother board or the like
  • the wiring substrate 100 shown in FIGS. 1 to 3 has a buildup layer 3 (surface side) in which a plurality of connection terminals T1 between the core substrate 2 and the semiconductor chip (not shown) are formed and stacked on the surface side of the core substrate 2 And a solder resist layer laminated on the buildup layer 3 and filling the space between the plurality of connection terminals T1, and a solder resist layer laminated on the packing member 4 and having an opening 5a exposing at least a part of the connection terminals T1.
  • connection terminals T11 are stacked on a buildup layer 13 (back surface side) stacked on the back surface side of the core substrate 2 and the buildup layer 13 And the solder resist layer 14 in which the opening 14a which exposes at least one part of the is formed.
  • the core substrate 2 is a plate-like resin substrate made of a heat-resistant resin plate (for example, a bismaleimide-triazine resin plate), a fiber reinforced resin plate (for example, a glass fiber reinforced epoxy resin) or the like.
  • Core conductor layers 21 and 22 forming metal wires L1 and L11 are formed on the front surface and the back surface of the core substrate 2, respectively.
  • through holes 23 are formed in the core substrate 2 by a drill or the like, and through hole conductors 24 for electrically conducting the core conductor layers 21 and 22 are formed on the inner wall surface thereof. Furthermore, the through holes 23 are filled with a resin filling material 25 such as epoxy resin.
  • the buildup layer 3 includes resin insulating layers 31 and 33 and conductor layers 32 and 34 stacked on the surface side of the core substrate 2.
  • the resin insulating layer 31 is made of a thermosetting resin composition, and the conductor layer 32 forming the metal wiring L2 is formed on the surface. Further, in the resin insulating layer 31, a via 35 for electrically connecting the core conductor layer 21 and the conductor layer 32 is formed.
  • the resin insulating layer 33 is made of a thermosetting resin composition, and a conductor layer 34 having a plurality of connection terminals T1 is formed on the surface layer. Further, in the resin insulating layer 33, a via 36 electrically connecting the conductor layer 32 and the conductor layer 34 is formed.
  • the resin insulating layers 31 and 33 and the conductor layer 32 constitute a laminate.
  • Vias 35 and 36 are respectively via hole 37a and via conductor 37b provided on the inner circumferential surface thereof, via pad 37c provided so as to be conductive to via conductor 37b on the bottom side, and opposite to via pad 37c. And a via land 37d protruding outward from the opening periphery of the via conductor 37b.
  • connection terminal T1 is a connection terminal for connecting to the semiconductor chip.
  • the connection terminal T1 is a so-called peripheral type connection terminal disposed along the inner periphery of the mounting area of the semiconductor chip.
  • the semiconductor chip is mounted on the wiring substrate 100 by being electrically connected to the connection terminal T1.
  • the surface of each connection terminal T1 is roughened in order to improve adhesion to the filling member 4 described later.
  • the coupling agent mainly plays the role of improving the adhesion between metal and inorganic material and organic material such as resin.
  • the coupling agent includes a silane coupling agent, a titanate coupling agent, an aluminate coupling agent and the like, and it is more preferable to use a silane coupling agent.
  • the silane coupling agent include aminosilane, epoxysilane, styrenesilane and the like.
  • connection terminal T1 a step L is formed on the outer periphery of the first main surface F opposite to the contact surface with the resin insulating layer 33 forming the buildup layer 3, and the connection terminal T1 including the step L The exposed surface of the metal plating layer M is covered.
  • the metal plating layer M may be, for example, a single or plural layers selected from metal layers such as Ni layer, Sn layer, Ag layer, Pd layer, Au layer (for example, Ni layer / Au layer, Ni layer / Pd layer / Au layer).
  • connection terminal T1 including the step L may be coated with solder, and after the exposed surface of the connection terminal T1 including the step L is covered with the metal plating layer M, the solder is applied to the metal plating layer M You may coat it. A method of coating the exposed surface of the connection terminal T1 with solder will be described later.
  • the filling member 4 is an insulating member to be stacked on the buildup layer 3, and its material is preferably the same as that of the solder resist layer 5.
  • the filling member 4 is filled between the connection terminals T1 in a state of being in close contact with the side surfaces of the connection terminals T1 formed on the surface layer of the buildup layer 3. Further, the thickness D1 of the filling member 4 is thinner than the thickness (height) D2 of the connection terminal T1.
  • the solder resist layer 5 covers the wiring pattern connected to the connection terminal T1, and has an opening 5a for exposing the connection terminal T1 disposed along the inner periphery of the mounting area of the semiconductor chip.
  • the opening 5a of the solder resist layer 5 has an NSMD shape in which a plurality of connection terminals T1 are disposed in the same opening.
  • the buildup layer 13 includes resin insulating layers 131 and 133 and conductor layers 132 and 134 stacked on the back surface side of the core substrate 2.
  • the resin insulating layer 131 is made of a thermosetting resin composition, and a conductor layer 132 forming the metal wiring L12 is formed on the back surface. Further, in the resin insulating layer 131, a via 135 for electrically connecting the core conductor layer 22 and the conductor layer 132 is formed.
  • the resin insulating layer 133 is made of a thermosetting resin composition, and a conductor layer 134 having one or more connection terminals T11 is formed on the surface layer. Further, in the resin insulating layer 133, a via 136 for electrically connecting the conductor layer 132 and the conductor layer 134 is formed.
  • Vias 135 and 136 are respectively via hole 137a and via conductor 137b provided on the inner circumferential surface thereof, via pad 137c provided so as to be conductive to via conductor 137b on the bottom side, and opposite to via pad 137c. And a via land 137d projecting outward from the opening peripheral edge of the via conductor 137b.
  • connection terminal T11 is used as a back surface land (PGA pad, BGA pad) for connecting the wiring substrate 100 to a mother board or the like, and is formed in the outer peripheral region of the wiring substrate 100 excluding the substantially central portion. It is arranged in a rectangular shape so as to surround the central portion. Further, at least a part of the surface of the connection terminal T11 is covered with the metal plating layer M.
  • PGA pad, BGA pad back surface land
  • the solder resist layer 14 is formed by laminating a film-like solder resist on the surface of the buildup layer 13.
  • the solder resist layer 14 is formed with an opening 14 a for exposing a part of the surface of each connection terminal T 11. Therefore, a part of the surface of each connection terminal T11 is exposed from the solder resist layer 14 through the opening 14a. That is, the opening 14a of the solder resist layer 14 has an SMD shape in which a part of the surface of each connection terminal T11 is exposed.
  • the opening 14 a of the solder resist layer 14 is formed for each connection terminal T 11.
  • (Method of manufacturing wiring board) 4 to 11 are views showing manufacturing steps of the wiring board 100 according to the first embodiment. Hereinafter, a method of manufacturing the wiring substrate 100 will be described with reference to FIGS. 4 to 11.
  • (Core substrate process: Fig. 4) Prepare a copper-clad laminate in which a copper foil is attached to the front and back of a plate-like resinous substrate. Further, the copper-clad laminate is drilled using a drill to form in advance through holes to be through holes 23 at predetermined positions. Then, the through hole conductor 24 is formed on the inner wall of the through hole 23 by performing electroless copper plating and electrolytic copper plating according to a conventionally known method, and copper plating layers are formed on both sides of the copper clad laminate (FIG. 4 (a )reference).
  • the through hole conductor 24 is filled with a resin filling material 25 such as epoxy resin. Furthermore, the copper plating formed on the copper foil on both sides of the copper clad laminate is etched into a desired shape, and the core conductor layers 21 and 22 forming metal wiring L1 and L11 on the front and back of the copper clad laminate respectively Then, the core substrate 2 is obtained (see FIG. 4 (b)). In addition, it is desirable to perform the desmear process which removes the smear of a process part after a through-hole 23 formation process.
  • a resin filling material 25 such as epoxy resin.
  • a film-like insulating resin material mainly composed of an epoxy resin to be the resin insulating layers 31 and 131 is disposed on the front and back surfaces of the core substrate 2 so as to overlap each other. Then, the laminate is pressurized and heated by a vacuum pressure-bonding heat press machine, and the film-like insulating resin material is pressure-bonded while being thermally cured. Next, laser irradiation is performed using a conventionally known laser processing apparatus to form via holes 37a and 137a in the resin insulating layers 31 and 131, respectively (see FIG. 5A).
  • electroless plating is performed to form an electroless copper plating layer on the resin insulating layers 31 and 131 including the inner walls of the via holes 37 a and 137 a.
  • a photoresist is laminated on the electroless copper plating layer formed on the resin insulating layers 31 and 131, exposed and developed, and a plating resist is formed in a desired shape.
  • the plating resist is peeled off, and the electroless copper plating layer present under the plating resist is removed to form the conductor layers 32, 132 forming the metal wirings L2, L12. Further, at this time, the vias 35 and 135 including the via conductors 37b and 137b, the via pads 37c and 137c, and the via lands 37d and 137d are also formed (see FIG. 5b).
  • film-like insulating resin materials mainly composed of epoxy resin to be the resin insulating layers 33 and 133 are respectively superposed and disposed.
  • the laminate is pressurized and heated by a vacuum pressure-bonding heat press machine, and the film-like insulating resin material is pressure-bonded while being thermally cured.
  • laser irradiation is performed using a conventionally known laser processing apparatus to form via holes 37a and 137a in the resin insulating layers 33 and 133, respectively (see FIG. 6A).
  • the conductor layers 34 and 134 having the connection terminals T1 and T11 and the vias 36 and 136 are provided in the resin insulating layer 33 and 133 in which the via holes 37a and 137a are formed. Are formed respectively (see FIG. 6 (b)).
  • connection terminals T1 the space between the plurality of connection terminals T1 forming the surface layer of the buildup layer 3 is filled with the filling member 4 to a position lower than the connection terminals T1.
  • the surface of the connection terminal T1 can be roughened, for example, by treatment with an etching solution such as Mec etch bond (made by Mec).
  • Mec etch bond made by Mec.
  • any one metal element of Sn (tin), Ti (titanium), Cr (chromium), and Ni (nickel) is coated on the surface of each connection terminal T1.
  • a coupling agent treatment may be applied on the metal layer to improve the adhesion to the filling member 4.
  • Various methods can be adopted as a method of filling the filling member 4 between the connection terminals T1.
  • a filling method of filling the filling member 4 between the connection terminals T1 will be described.
  • various methods such as printing, laminating, roll coating, spin coating can be used as a method of coating the insulating resin to be the filling member 4.
  • thermosetting insulating resin is thinly coated on the surface of the buildup layer 3 in which the connection terminals T1 are formed on the surface, and the thermosetting insulating resin is cured, and then the cured insulating resin is used as the connection terminals. By grinding until it becomes lower than T1, the filling member 4 is filled between the connection terminals T1.
  • connection terminals T1 are a solvent that melts the insulating resin. Then, the filler member 4 is filled between the connection terminals T1 by heat curing after removing the excess insulating resin covering the above.
  • thermosetting insulating resin is coated on the surface of the buildup layer 3 on which the connection terminals T1 are formed in the surface layer and then it is thermally cured, a region other than the mounting region of the semiconductor element Is masked, and the insulating resin is dry etched by RIE (Reactive Ion Etching) or the like until it becomes lower than the connection terminal T1, so that the filling member 4 is filled between the connection terminals T1.
  • RIE Reactive Ion Etching
  • FIG. 8 is an explanatory view of a fourth filling method.
  • the fourth filling method will be described with reference to FIG.
  • the opening of the solder resist layer is performed later.
  • the inner region of the region to be 5a is masked and the insulating resin is exposed and developed to photocure the insulating resin to be the outer region of the opening 5a (see FIG. 8B).
  • the wiring substrate 100 in the process of manufacture is dipped in an aqueous solution of sodium carbonate (concentration 1% by weight) for a short time (a time in which the surface of the insulating resin in the unexposed portion swells slightly) (see FIG. 8C). ). Thereafter, it is washed with water and the swollen insulating resin is emulsified (see FIG. 8 (d)). Next, the swelled and emulsified insulating resin is removed from the wiring substrate 100 in the process of production (see FIG. 8E). The above immersion and washing are repeated once or several times, respectively, until the position of the upper end of the non-photocured insulating resin is lower than the upper end of each wiring conductor T1. Thereafter, the insulating resin is cured by heat or ultraviolet light.
  • the filling member 4 is filled between the connection terminals T1 by the fourth filling method, the filling member 4 and the solder resist layer 5 are integrally formed.
  • solder resist layer process (Solder resist layer process: Fig. 9) A film-like solder resist is pressed and laminated on the surfaces of the filling member 4 and the buildup layer 13 respectively.
  • the solder resist layer 5 having the NSMD-shaped openings 5a for exposing and developing the laminated film-like solder resist to expose the surface and side surfaces of each connection terminal T1, and a part of the surface of each connection terminal T11
  • the solder resist layer 14 in which the opening 14a of the SMD shape to be exposed is formed is obtained.
  • the exposed surface of the connection terminal T1 is etched by sodium persulfate or the like to remove impurities such as an oxide film on the surface of the connection terminal T1, and a step L is formed around the main surface F of the connection terminal T1.
  • the metal plating layer M is formed on the exposed surfaces of the connection terminals T1 and T11 by electroless reduction plating using a reducing agent.
  • the metal plating layer M is formed on the exposed surface of the connection terminal T1 by electroless displacement plating, the metal on the exposed surface of the connection terminal T1 is substituted to form the metal plating layer M. Therefore, even if the exposed surface of the connection terminal T1 is not etched by sodium persulfate or the like, a step L is formed around the main surface F of the connection terminal T1.
  • the exposed surface of the connection terminal T1 is coated with solder
  • the following two methods can be selected according to the thickness of the solder layer to be coated.
  • a paste for example, Harima Chemicals, Inc .: super solder (product name) obtained by mixing an ionic compound containing a metal such as Sn (tin) powder, Ag (silver), Cu (copper) and the like (for example, Super Solder (product name))
  • a thin coating is applied to the entire inside of the opening 14a of the SMD shape so as to cover the entire exposed surface of T1.
  • reflow is performed to form a solder layer made of an alloy of Sn and Ag, or Sn, Ag and Cu on the exposed surface of the connection terminal T1.
  • solder coat method When the solder layer with a thickness of 10 ⁇ m or less is coated on the exposed surface of the connection terminal T1, the exposed surface of the connection terminal T1 is slightly etched (soft etching) to remove the oxide film formed on the exposed surface of the connection terminal T1. . At this time, a step L is formed around the main surface F of the connection terminal T1. Next, electroless plating of Sn (tin) is performed on the exposed surface of the connection terminal T1 to form a Sn plating layer, and flux is applied so as to cover the entire surface of the Sn plating layer. Thereafter, reflow is performed to melt the Sn plating layer plated on the connection terminal T1 and form a solder layer on the main surface F of the connection terminal T1. At this time, the melted Sn is aggregated on the main surface F of the connection terminal T1 due to surface tension.
  • connection terminals T1 since the space between the connection terminals T1 is filled with the filling member 4, a void is generated in the underfill, NCP, and NCF between the connection terminals T1. Can be prevented. For this reason, at the time of reflow, it is possible to prevent the solder from flowing out into the voids and shorting between the connection terminals. Further, since the exposed area of the connection terminal T1 is reduced, the diameter of the solder coated on the connection terminal does not increase, and the pitch of the connection terminal T1 can be narrowed.
  • connection terminals T1 can be further narrowed in pitch.
  • the filling member 4 is filled between the connection terminals T1 after roughening the contact surface of the connection terminal T1 with the filling member 4, the adhesive strength between the connection terminal T1 and the filling member 4 is improved. . For this reason, it is possible to suppress the possibility of the connection terminal 1 being peeled off in the middle of the manufacturing process. Also, by making the material of the filling member 4 the same as the solder resist layer 5, the flowability of the solder of the filling member 4 becomes comparable to that of the solder resist layer 5, and the solder remains on the filling member 4 and the connection terminal T1. It is possible to suppress shorting between the two.
  • the thickness D1 of the filling member 4 filled between the connection terminals T1 is thinner than the thickness (height) D2 of the connection terminals T1. That is, the connection terminal T1 is slightly protruded from the upper surface of the filling member 4. Therefore, even when the center of the connection terminal of the semiconductor chip and the center of the connection terminal T1 shift, the connection terminal of the semiconductor chip abuts on the end of the connection terminal T1, so the connection terminal T1 and the connection terminal of the semiconductor chip Connection reliability with is improved.
  • FIG. 12 is a plan view (surface side) of the wiring board 200 in the second embodiment.
  • FIG. 13 is a partial cross-sectional view of the wiring board 200 taken along line II in FIG.
  • FIG. 14 is a block diagram of the connection terminal T2 formed on the front surface side of the wiring substrate 200.
  • FIG. 14A is a top view of the connection terminal T2.
  • FIG. 14 (b) is a cross-sectional view taken along line II-II of FIG. 3 (a).
  • the configuration of the wiring substrate 200 will be described with reference to FIGS. 12 to 14, but the same components as those of the wiring substrate 100 described with reference to FIGS. I omit explanation.
  • a lid plating layer 41 electrically connected to the core conductor layer 21 is formed on the surface side of the wiring substrate 200, and the lid plating 41, the conductor layer 32, the conductor layer 32, and the conductor layer 34 are respectively filled vias 42 and filled vias. It is electrically connected by 43.
  • the filled vias 42 and 43 have a via hole 44a and a via conductor 44b filled by plating inside the via hole 44a.
  • the connection terminal T2 described later is formed in the outermost layer of the buildup layer 3, and a wiring pattern connected in the same layer as the connection terminal T2 and a solder resist layer covering the wiring pattern are not formed.
  • the resin insulating layers 31 and 33 and the conductor layer 32 constitute a laminate.
  • connection terminals T2 formed on the front surface side of the wiring substrate 200 are so-called area bump type connection terminals disposed over the entire mounting area of the semiconductor chip.
  • the connection terminal T2 is a connection terminal to the semiconductor chip.
  • the semiconductor chip is mounted on the wiring substrate 200 by being electrically connected to the connection terminal T2.
  • the surface of each connection terminal T2 is roughened to improve the adhesion to the filling member 4.
  • the surface of the connection terminal T2 can be roughened, for example, by treatment with an etching solution such as MEC etch bond (manufactured by MEC).
  • connection terminal T2 a step L is formed on the outer periphery of the first main surface F opposite to the contact surface with the resin insulating layer 33 forming the buildup layer 3, and the exposure of the connection terminal T2 including this step
  • the surface is covered by a metal plating layer M.
  • the connection terminal of the semiconductor chip and the connection terminal T2 are electrically connected by reflowing the solder coated on the connection terminal of the semiconductor chip.
  • a solder may be coated, and an OSP treatment for rust prevention may be performed.
  • the metal plating layer M on the connection terminal T2 is formed by etching the exposed surface of the connection terminal T2 with sodium persulfate or the like to form a step L around the main surface F of the connection terminal T2, and then using a reducing agent.
  • the metal plating layer M is formed on the exposed surface of the connection terminal T2 by electroless reduction plating.
  • the metal on the exposed surface of the connection terminal T2 is substituted to form the metal plating layer M. Therefore, even if the exposed surface of the connection terminal T2 is not etched by sodium persulfate or the like, a step L is formed around the main surface F of the connection terminal T2.
  • connection terminals T2 of the wiring substrate 200 protrude from the resin insulating layer 33, and the surface and the side surfaces are exposed. Therefore, like the connection terminals T1 of the wiring substrate 100, the space between the connection terminals T2 is filled with the filling member 4 which is an insulating member. Furthermore, the filling member 4 is filled between the connection terminals T2 in close contact with the side surfaces of the plurality of connection terminals T2 formed on the surface layer of the buildup layer 3, and the thickness D1 of the filling member 4 is the connection It is thinner than the thickness (height) D3 of the terminal T2.
  • the filling member 4 can be filled between the connection terminals T2 by the first to fourth filling methods described in the first embodiment.
  • a lid plating layer 141 electrically connected to the core conductor layer 22 is formed on the back surface side of the wiring substrate 200, and the lid plating 141, the conductor layer 132, the conductor layer 132, and the conductor layer 134 are respectively filled via 142 and filled via. It is electrically connected by 143.
  • the filled vias 142 and 143 have a via hole 144a and a via conductor 144b filled by plating inside the via hole 144a.
  • the space between the connection terminals T2 is filled with the filling member 4.
  • a step L is formed on the outer periphery of the first main surface F facing the contact surface with the resin insulating layer 33 forming the buildup layer 3 of the connection terminal T2.
  • the filling member 4 is in contact with the side surfaces of the connection terminal T2.
  • the contact surface of the connection terminal T2 with the filling member 4 is roughened.
  • the thickness D1 of the filling member 4 filled between the connection terminals T2 is smaller than the thickness (height) D3 of the connection terminals T2. Therefore, the same effect as the wiring substrate 100 according to the first embodiment can be obtained.
  • FIG. 15 is a plan view (surface side) of the wiring board 300 in the third embodiment.
  • FIG. 16 is a partial cross-sectional view of the wiring board 300 taken along line II in FIG.
  • FIG. 17 is a block diagram of the connection terminal T3 formed on the front surface side of the wiring substrate 300. As shown in FIG. FIG. 17A is a top view of the connection terminal T3.
  • FIG. 17 (b) is a cross-sectional view taken along line II-II of FIG. 17 (a).
  • connection terminals T3 and T11 are directly formed on the conductor layers 32 and 132 without vias, respectively, with reference to FIGS. 12 to 14. It differs from the printed wiring board 200.
  • the configuration of the wiring board 300 will be described with reference to FIGS. 15 to 17, but the wiring board 100 described with reference to FIGS. 1 to 3 and the wiring board 200 described with reference to FIGS. 12 to 14.
  • the same reference numerals are given to the same components as those in FIG.
  • a lid plating layer 41 electrically connected to the core conductor layer 21 is formed on the surface side of the wiring substrate 300, and the lid plating 41 and the conductor layer 32 are electrically connected by the filled via 42.
  • the filled via 42 has a via hole 44a and a via conductor 44b filled by plating inside the via hole 44a.
  • connection terminals T3 formed on the conductor layer 32 of the wiring substrate 300 are arranged in a lattice at substantially equal intervals throughout the mounting area of the semiconductor chip.
  • the connection terminal T3 has a columnar shape (for example, a cylinder, a square pole, a triangular pole, etc.), and is formed directly on the conductor layer 32 without vias in a state where the upper part protrudes from the surface of the filling member 4.
  • the connection terminal T3 is a connection terminal to the semiconductor chip.
  • the semiconductor chip is mounted on the wiring substrate 300 by being electrically connected to the connection terminal T3.
  • the surface of each connection terminal T3 is roughened to improve the adhesion to the filling member 4.
  • the surface of the connection terminal T3 can be roughened, for example, by treatment with an etching solution such as Mec etch bond (made by Mec).
  • each connection terminal T3 Even if the surface of each connection terminal T3 is not roughened, any one metal element of Sn (tin), Ti (titanium), Cr (chromium) and Ni (nickel) is coated on the surface of each connection terminal T3.
  • the adhesion to the filling member 4 may be improved by subjecting the metal layer to a coupling agent treatment.
  • connection terminal T3 a step L is formed on the outer periphery of the first main surface F, and the exposed surface of the connection terminal T3 including the step L is covered with the metal plating layer M.
  • the metal plating layer M may be, for example, a single or plural layers selected from metal layers such as Ni layer, Sn layer, Ag layer, Pd layer, Au layer (for example, Ni layer / Au layer, Ni layer / Pd layer / Au layer).
  • an OSP Organic Solderability Preservative
  • solder may be coated on the exposed surface of the connection terminal T3 including the step L, and the exposed surface of the connection terminal T3 including the step L is covered with the metal plating layer M, and then solder is applied to the metal plating layer M You may coat it.
  • the method of coating the solder on the exposed surface of the connection terminal T3 has been described in the first embodiment, and thus the redundant description will be omitted.
  • the filling member 4 is filled between the connection terminals T3 in a state of being in close contact with the side surfaces of the connection terminals T3 formed on the surface layer of the buildup layer 3.
  • the thickness D1 of the filling member 4 is thinner than the thickness (height) D4 of the connection terminal T3.
  • the filling member 4 can be filled between the connection terminals T3 by the first to fourth filling methods described in the first embodiment.
  • the solder resist layer 5 covers the surface side of the wiring pattern to be connected to the connection terminal T3 and also has an opening 5b for exposing the connection terminals T3 arranged at substantially equal intervals in the mounting area of the semiconductor chip, and for mounting the chip cavity. And an opening 5c for exposing the pad P of The opening 5b of the solder resist layer 5 has an NSMD shape in which a plurality of connection terminals T3 are disposed in the same opening. Further, alignment marks AM are formed on the solder resist layer 5.
  • a lid plating layer 141 electrically connected to the core conductor layer 22 is formed, and the lid plating 141 and the conductor layer 132 are electrically connected by the filled via 142.
  • the filled via 142 has a via hole 144a and a via conductor 144b filled by plating inside the via hole 144a. Further, on the conductor layer 132, a connection terminal T11 to a mother board or the like (not shown) is directly formed without vias.
  • Method of manufacturing wiring board 18 to 19 are views showing manufacturing steps of the wiring board 300 according to the third embodiment.
  • a method of manufacturing the wiring board 300 will be described with reference to FIGS.
  • the core substrate process, the filling process, the solder resist layer process, the plating process, and the back end process are the same as those of the wiring board 100 according to the first embodiment described with reference to FIGS. 4 and 7 to 11, respectively.
  • the description is omitted because it is the same as the manufacturing method.
  • a film-like insulating resin material mainly composed of an epoxy resin to be the resin insulating layers 31 and 131 is disposed on the front and back surfaces of the core substrate 2 so as to overlap each other. Then, the laminate is pressurized and heated by a vacuum pressure-bonding heat press machine, and the film-like insulating resin material is pressure-bonded while being thermally cured. Next, laser irradiation is performed using a conventionally known laser processing apparatus to form via holes 44a and 144a in the resin insulating layers 31 and 131, respectively (see FIG. 18A).
  • electroless plating is performed to form an electroless copper plating layer on the resin insulating layers 31 and 131 including the inner walls of the via holes 44 a and 144 a.
  • a photoresist is laminated on the electroless copper plating layer formed on the resin insulating layers 31 and 131, and exposure and development are performed to form plating resists MR1 and MR11 in desired shapes.
  • copper is plated by electrolytic plating using the plating resists MR1 and MR11 as a mask to obtain a desired copper plating pattern (see FIG. 18B).
  • the plating resists MR1, MR2, MR11 and MR12 are peeled off, and the electroless copper plating layer existing under the plating resists MR1 and MR2 is removed, and connection terminals T3 and pads P are formed on the conductor layers 32, 132.
  • the conductor layer 134 which has and the conductor layer 134 which has the connection terminal T11 are formed, respectively (refer FIG.19 (b)).
  • connection terminals T3 and T11 are directly formed on the conductor layers 32 and 132 without vias. For this reason, the manufacturing process of the wiring board 300 can be reduced, and the manufacturing cost can be reduced. Further, since the columnar connection terminals T3 are made to project from the surface of the filling member 4, they can be arranged at high density in the mounting area of the semiconductor chip. The other effects are the same as those of the wiring substrate 100 according to the first embodiment and the wiring substrate 200 according to the second embodiment.
  • FIG. 20 is a plan view (surface side) of the wiring board 400 in the fourth embodiment.
  • FIG. 21 is a partial cross-sectional view of the wiring board 400 taken along line II in FIG.
  • FIG. 22 is a configuration diagram of the surface side of the wiring substrate 400.
  • FIG. 22 is a configuration diagram of the connection terminal T4 on the front surface side of the wiring substrate 400.
  • FIG. 22A is a top view of the connection terminal T4.
  • wiring board 400 will be described with reference to FIGS. 20 to 22.
  • the same components as those described with reference to FIGS. 1 to 19 are represented by the same reference numerals. I omit explanation.
  • the side to which the semiconductor chip is connected is referred to as the front side
  • connection terminal T4 of the wiring substrate 400 shown in FIGS. 20 to 22 is a connection terminal for connecting to the semiconductor chip.
  • the connection terminal T4 is a so-called peripheral type connection terminal disposed along the inner periphery of the mounting area of the semiconductor chip.
  • the semiconductor chip is mounted on the wiring substrate 400 by being electrically connected to the connection terminal T4.
  • the surface of each connection terminal T4 is roughened in order to improve adhesion to the filling member 4 described later.
  • each connection terminal T4 On the side surface of each connection terminal T4, the contact surface T4a in contact with the filling member 4 and the filling member on the upper side of the contact surface T4a and below the upper surface of the filling member 4 4 and a separation surface T4b not in contact with each other are formed. Further, a contact surface T4a and a separation surface T4b are formed over the entire side surface of the connection terminal T4 except the connection region with the metal wiring 34 (wiring pattern).
  • the depth D5 of the gap S between the separation surface T4b of the connection terminal T4 and the filling member 4 is preferably 6 ⁇ m or less.
  • the width W of the gap S between the separation surface T4b of the connection terminal T4 and the filling member 4 is preferably 6 ⁇ m or less. If at least one of the depth D5 or the width W of the gap portion S exceeds 6 ⁇ m, the gap portion S may not be satisfied by the metal plating layer, the solder, the underfill, or the like. For this reason, a metal plating layer, solder, an underfill, etc. can not play a role of an anchor of a connecting terminal, and it is possible that connecting terminal T4 can not acquire sufficient adhesive strength.
  • connection terminal T4 a step L is formed on the outer periphery of the first main surface F opposite to the contact surface with the resin insulating layer 33 forming the buildup layer 3, and the connection terminal T4 including the step L The exposed surface of the metal plating layer M is covered.
  • the metal plating layer M may be, for example, a single or plural layers selected from metal layers such as Ni layer, Sn layer, Ag layer, Pd layer, Au layer (for example, Ni layer / Au layer, Ni layer / Pd layer / Au layer). Also, instead of the metal plating layer M, an OSP (Organic Solderability Preservative) treatment for rust prevention may be applied.
  • the exposed surface of the connection terminal T4 including the step L may be coated with solder, and after the exposed surface of the connection terminal T4 including the step L is covered with the metal plating layer M, the solder is applied to the metal plating layer M You may coat it.
  • the filling member 4 may be filled between the connection terminals T4 by the first to fourth filling methods described in the first embodiment.
  • the thermally cured insulating resin is polished to be lower than the connection terminals T4, and then the metal wiring 34 (wiring pattern) of each connection terminal T4 and A clearance S is formed on the side surface excluding the connection surface A of
  • the connection surface A with the metal wiring 34 (wiring pattern) of each connection terminal T4 is used.
  • a clearance S is formed on the side surface except for the above.
  • connection terminals T4 when filling the filling member 4 between the connection terminals T4 by the second and fourth filling methods, the insulating resin on the side surface of each connection terminal T4 is removed more deeply when removing the excess insulating resin.
  • a contact surface T4a in contact with the filling member 4 and a separation surface T4b not in contact with the filling member 4 are formed above the contact surface T4a and below the upper surface of the filling member 4. It should be noted that when removing the filling member 4, the filling member 4 is not removed until the surface of the resin insulating layer 33 which is the base is exposed.
  • the side surface of the connection terminal T4 on the front side is the contact surface T4a in contact with the filling member 4 and the upper side of the contact surface T4a Below the upper surface of the filling member 4, a separation surface T4b not in contact with the filling member 4 is formed. Therefore, as shown in FIG. 22, when the surface of each connection terminal T4 is covered with the metal plating layer M, the metal plating layer M is a gap between the separation surface T4b of the connection terminal T4 and the filling member 4 It is formed in the state of entering into S.
  • the metal plating layer M is in a state of being overhanged on the surface of the filling member 4, that is, between the metal plating layers formed on the surfaces of the adjacent connection terminals T4 is narrowed. Can be prevented. For this reason, when coating solder on the connection terminal T4 or mounting a semiconductor chip, the solder flows out to the adjacent connection terminal T4 side to prevent short circuit between the connection terminals T4. Can.
  • connection terminal T4 when the connection terminal T4 is coated with solder, the solder is in a state in which it enters between the separation surface T4b of the connection terminal T4 and the filling member 4. For this reason, it is possible to prevent the solder coated on the surface of the connection terminal T4 from flowing out to the adjacent connection terminal T4 side and shorting between the connection terminals T4.
  • the metal plating layer M, the solder, and the underfill used when mounting the semiconductor chip enter the gap portion S. And, since the metal plating layer M, the solder, and the underfill, which have entered, serve as an anchor for the connection terminal T4, sufficient adhesive strength can be obtained. Therefore, it is possible to prevent the connection terminal T4 from peeling off in the middle of the manufacturing process.
  • a contact surface T4a and a separation surface T4b are formed over the entire circumference of the side surface excluding the connection surface A of the connection terminal T4 with the wiring pattern. Therefore, it is possible to prevent short circuit between the connection terminals T4 due to the outflow of the solder or the like over the entire side surface of the connection terminals T4.
  • the other effects are the same as those of the wiring substrate 100 according to the first embodiment.
  • FIG. 24 is a block diagram of connection terminals on the front surface side of a wiring board 400A according to a modification of the fourth embodiment.
  • the configuration of the wiring board 400A according to the modification of the fourth embodiment will be described below with reference to FIG. 24, but the wiring board according to the fourth embodiment described with reference to FIGS. About the same composition as 400, the same numerals are attached and the duplicate explanation is omitted.
  • the metal plating layer M can be formed on the connection terminal T4 so that there is no gap between the filling member 4 and the metal plating layer M.
  • the gap between the side surface of the filling member 4 and the connecting terminal T4 is formed by etching the connection terminal T4 without forming the gap S when filling the filling member 4.
  • the wiring substrate 400A of the form shown in FIG. 24 can be obtained.
  • the gap can also be filled by coating the exposed surface of the connection terminal T4 with solder instead of the metal plating layer M.
  • connection terminal T4 is not etched, if the metal plating layer M is formed on the connection terminal T4 by electroless displacement plating, a gap is generated between the filling member 4 and the metal plating layer M as shown in FIG. Thus, the wiring substrate 400A can be obtained.
  • FIG. 25 is a plan view (surface side) of the wiring substrate 500 in the fifth embodiment.
  • FIG. 26 is a partial cross-sectional view of the wiring board 500 taken along line II of FIG.
  • FIG. 27 is a block diagram of the connection terminal T5 formed on the front surface side of the wiring substrate 500. As shown in FIG. FIG. 27A is a top view of the connection terminal T5.
  • FIG. 27 (b) is a cross-sectional view taken along line II-II of FIG. 27 (a).
  • each connection terminal T5 of the wiring substrate 500 On the side surface of each connection terminal T5 of the wiring substrate 500 according to the fifth embodiment, an abutting surface T5a in contact with the filling member 4 and an upper side of the abutting surface T5a and below the upper surface of the filling member 4 On the side, a separation surface T5b not in contact with the filling member 4 is formed. Further, the contact surface T5a and the separation surface T5b are formed over the entire circumference of the side surface of the connection terminal T5.
  • the depth D5 of the gap portion S between the separation surface T5b of the connection terminal T5 and the filling member 4 is preferably 6 ⁇ m or less.
  • the width W of the gap S between the separation surface T5b of the connection terminal T5 and the filling member 4 is preferably 6 ⁇ m or less. If at least one of the depth D5 or the width W of the gap portion S exceeds 6 ⁇ m, the gap portion S may not be satisfied by the metal plating layer, the solder, the underfill, or the like. For this reason, a metal plating layer, solder, an underfill, etc. can not play a role of an anchor of a connecting terminal, and it is possible that connecting terminal T5 can not acquire sufficient adhesive strength.
  • the other configuration is the same as the wiring substrate 200 described with reference to FIGS. 12 to 14. Therefore, the same components as those of the wiring substrate 200 described with reference to FIGS. 12 to 14 are denoted by the same reference numerals, and redundant description will be omitted. The effects are the same as those of the wiring substrate 200 according to the second embodiment and the wiring substrate 400 according to the fourth embodiment.
  • the metal plating layer is formed on the connection terminal T4 without forming the gap S when the filling member 4 is filled. M or solder may be formed.
  • FIG. 28 is a plan view (surface side) of the wiring substrate 600 in the sixth embodiment.
  • FIG. 29 is a partial cross-sectional view of the wiring board 600 taken along line II in FIG.
  • FIG. 30 is a block diagram of the connection terminal T6 formed on the surface side of the wiring substrate 600. As shown in FIG. FIG. 30A is a top view of the connection terminal T6.
  • FIG. 30 (b) is a cross-sectional view taken along line II-II of FIG. 30 (a).
  • each connection terminal T6 of the wiring board 600 On the side surface of each connection terminal T6 of the wiring board 600 according to the sixth embodiment, an abutting surface T6a in contact with the filling member 4 and an upper side of the abutting surface T6a and below the upper surface of the filling member 4 On the side, a separating surface T6b not in contact with the filling member 4 is formed. Further, the contact surface T6a and the separation surface T6b are formed over the entire side surface of the connection terminal T6.
  • the depth D5 of the gap S between the separation surface T6b of the connection terminal T6 and the filling member 4 is preferably 6 ⁇ m or less.
  • the width W of the gap S between the separation surface T6b of the connection terminal T6 and the filling member 4 is preferably 6 ⁇ m or less. If at least one of the depth D5 or the width W of the gap S exceeds 6 ⁇ m, the gap S may not be satisfied by the metal plating layer, the solder, the underfill, or the like. For this reason, a metal plating layer, solder, an underfill, etc. can not play a role of an anchor of a connecting terminal, and it is possible that connecting terminal T6 can not acquire sufficient adhesive strength.
  • the other configuration is the same as that of the wiring substrate 300 described with reference to FIGS. Therefore, the same components as those of the wiring substrate 300 described with reference to FIGS. 15 to 17 are denoted by the same reference numerals, and redundant description will be omitted.
  • the effects are the same as those of the wiring substrate 300 according to the third embodiment and the wiring substrate 400 according to the fourth embodiment.
  • the metal plating layer is formed on the connection terminal T4 without forming the gap S when the filling member 4 is filled. M or solder may be formed.
  • filling between the connection terminals T1 to T6 is performed.
  • the upper surface of the filling member 4 is flat (flat), but the upper surface of the filling member 4 does not necessarily have to be flat.
  • the upper surface of the filling member 4 The same effect can be obtained even if it has a rounded, so-called fillet shape.
  • the present invention has been described in detail by way of specific examples, the present invention is not limited to the above contents, and various modifications and changes can be made without departing from the scope of the present invention.
  • the wiring substrates 100 to 600 are BGA substrates connected to the mother board etc via the solder balls B, so-called pins or lands are provided instead of the solder balls B.
  • the wiring substrates 100 to 600 may be connected to a motherboard or the like as a PGA (Pin Grid Array) substrate or an LGA (Land Grid Array) substrate.
  • the solder resist layer 5 is formed after the filling member 4 is formed, but the filling is performed after the solder resist layer 5 is formed.
  • the member 4 may be formed.
  • the wiring board of the present invention it is possible to provide a wiring board which can prevent a short circuit between connection terminals and can cope with narrowing of the connection terminals.

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Abstract

　本発明に係る配線基板は、絶縁層及び導体層がそれぞれ１層以上積層された積層体を有する配線基板であって、積層体上に互いに離間して形成され、積層体との当接面に対向する第１の主面外周に段差が形成された複数の接続端子と、複数の接続端子間に充填された充填部材と、を有する。

Description

配線基板
　本発明は、主面に半導体チップを接続するための複数の接続端子が形成された配線基板に関する。
　通常、配線基板の主面（表面）には、半導体チップとの接続用の端子（以下、接続端子と称する）が形成されている。近年では、この接続端子の高密度化が進んでおり、配置される接続端子の間隔（ピッチ）が狭くなっている。このため、複数の接続端子をソルダーレジストの同一開口内に配置したＮＳＭＤ（ノン・ソルダー・マスク・ディファインド）を採用した配線基板が提案されている。
　ところが、複数の接続端子を狭ピッチで同一開口内に配置した場合、接続端子表面にコートされた半田が隣接する接続端子に流出し、接続端子間が短絡（ショート）する虞がある。そこで接続端子表面にコートされた半田が隣接する接続端子に流出するのを防止するために、各接続端子間に絶縁性の隔壁を設けたものがある（例えば、特許文献１参照）。
特開２００９－２１２２２８号公報
　ここで、接続端子に半田をコートする場合、半田は表面張力により球形（ボール形状）となるが、特許文献１に記載される配線基板では、接続端子の上面及び両側面に半田がコートされるため、各接続端子にコートされる半田の直径が大きくなる。このため、接続端子の間隔を広くとる必要があり、さらなる狭ピッチに対応することが難しい。
　また、特許文献１に記載される配線基板では、接続端子の上面及び両側面に半田をコートするために、接続端子の上面及び両側面が露出した状態となっている。つまり、各接続端子は、下面のみが下地の樹脂に接着した状態となっている。しかしながら、上述したように、接続端子のピッチが狭くなっていることから、接続端子自体も小さくなっている。このため、特許文献１に記載される配線基板のように、接続端子の下面のみが下地の樹脂に接着した状態では十分な接着強度を得ることができず、接続端子が途中の製造工程で剥がれてしまう虞がある。
　本発明は、上記の事情に対処してなされたものであり、接続端子間の短絡を防止するとともに、接続端子の狭ピッチ化に対応できる配線基板を提供することを目的とする。
　上記目的を達成すべく、本発明は、絶縁層及び導体層がそれぞれ１層以上積層された積層体を有する配線基板であって、前記積層体上に互いに離間して形成され、前記積層体との当接面に対向する第１の主面外周に段差が形成された複数の接続端子と、前記複数の接続端子間に充填された充填部材と、を有する。
　本発明によれば、接続端子間が充填部材で充填されているので、半導体チップと接続した際に、半導体チップと配線基板との隙間に充填されることとなるアンダーフィルやＮＣＰ（Non-Conductive Paste）、ＮＣＦ（Non-Conductive Film）の接続端子間におけるボイドの発生を防止することができる。このため、リフロー時に、このボイドに半田が流出して接続端子間が短絡（ショート）することを防止できる。また、接続端子の露出面積が小さくなるので、接続端子にコートする半田の直径が大きくならず、接続端子を狭ピッチ化することができる。また、接続端子の表面に金属めっき層を形成する際に、接続端子間に位置する積層体表面にもめっきが析出するめっきダレや、接続端子の下面側の側面がエッチングされるアンダーカットを防止することができる。さらに、積層体との当接面に対向する第１の主面の外周に段差を形成しているので、接続端子にコートする半田の直径が大きくならず、接続端子をさらに狭ピッチ化することができる。
　なお、本発明の一態様においては、前記充填部材を、前記複数の接続端子の各側面の少なくとも一部と当接させることができる。充填部材を、接続端子の各側面の少なくとも一部と当接させることで、接続端子の下面のみが下地の樹脂に接着した状態となることを防止することができる。このため、接続端子の接着強度が向上し、接続端子が途中の製造工程で剥がれてしまう虞を抑制できる。
　また、本発明の他の態様においては、前記複数の接続端子の前記充填部材との当接面の少なくとも一部が粗化されている。接続端子の充填部材との当接面の少なくとも一部を粗化することで、接続端子と充填部材との接着強度が向上する。このため、接続端子の接着強度が向上し、接続端子が途中の製造工程で剥がれてしまう虞を抑制できる。
　また、本発明のその他の態様においては、前記充填部材は、ソルダーレジストとして機能する。充填部材がソルダーレジストとして機能することで、充填部材上に半田が残留し、接続端子間が短絡（ショート）することを抑制できる。
　さらに、積層体上には、複数の接続端子を露出する開口を有するとともに接続端子と接続されてなる配線パターンを覆うソルダーレジスト層を有する。配線パターンを絶縁部材であるソルダーレジスト層で覆うことで、配線パターンが短絡（ショート）することを防止できる。
　以上説明したように、本発明によれば、接続端子間の短絡を防止するとともに、接続端子の狭ピッチ化に対応できる配線基板を提供することができる。
第１の実施形態に係る配線基板の平面図（表面側）。 第１の実施形態に係る配線基板の一部断面図。 第１の実施形態に係る配線基板の表面側の接続端子の構成図。 第１の実施形態に係る配線基板の製造工程図（コア基板工程）。 第１の実施形態に係る配線基板の製造工程図（ビルドアップ工程）。 第１の実施形態に係る配線基板の製造工程図（ビルドアップ工程）。 第１の実施形態に係る配線基板の製造工程図（充填工程）。 第４の充填方法の説明図である。 第１の実施形態に係る配線基板の製造工程図（ソルダーレジスト層工程）。 第１の実施形態に係る配線基板の製造工程図（めっき工程）。 第１の実施形態に係る配線基板の製造工程図（バックエンド工程）。 第２の実施形態に係る配線基板の平面図（表面側）。 第２の実施形態に係る配線基板の一部断面図。 第２の実施形態に係る配線基板の表面側の接続端子の構成図。 第３の実施形態に係る配線基板の平面図（表面側）。 第３の実施形態に係る配線基板の一部断面図。 第３の実施形態に係る配線基板の表面側の接続端子の構成図。 第３の実施形態に係る配線基板の製造工程図（ビルドアップ工程）。 第３の実施形態に係る配線基板の製造工程図（凸めっき層形成工程）。 第４の実施形態に係る配線基板の平面図（表面側）。 第４の実施形態に係る配線基板の一部断面図。 第４の実施形態に係る配線基板の表面側の接続端子の構成図。 比較例に係る配線基板の表面側の接続端子の構成図。 第４の実施形態の変形例に係る配線基板の表面側の接続端子の構成図。 第５の実施形態に係る配線基板の平面図（表面側）。 第５の実施形態に係る配線基板の一部断面図。 第５の実施形態に係る配線基板の表面側の接続端子の構成図。 第６の実施形態に係る配線基板の平面図（表面側）。 第６の実施形態に係る配線基板の一部断面図。 第６の実施形態に係る配線基板の表面側の接続端子の構成図。 その他の実施形態に係る配線基板の充填部材の上面形状を示す図。
　以下、本発明の実施形態について図面を参照しながら詳細に説明する。なお、以下の説明では、コア基板上にビルドアップ層を形成した配線基板を例に、本発明の実施形態を説明するが、上面及び側面が露出してなる複数の接続端子が形成された配線基板であればよく、例えば、コア基板を有しない配線基板であってもよい。
（第１の実施形態）
　図１は、第１の実施形態における配線基板１００の平面図（表面側）である。図２は、図１の線分Ｉ－Ｉにおける配線基板１００の一部断面図である。図３は、配線基板１００の表面側に形成された接続端子Ｔ１の構成図である。図３（ａ）は、接続端子Ｔ１の上面図である。図３（ｂ）は、図３（ａ）の線分ＩＩ－ＩＩにおける断面図である。なお、以下の説明では、半導体チップが接続される側を表面側とし、マザーボードやソケット等（以下、マザーボード等と称する）が接続される側を裏面側とする。
（配線基板１００の構成）
　図１～３に示す配線基板１００は、コア基板２と、半導体チップ（不図示）との接続端子Ｔ１が複数形成され、コア基板２の表面側に積層されるビルドアップ層３（表面側）と、ビルドアップ層３に積層され、複数の接続端子Ｔ１間を充填する充填部材４と、充填部材４に積層され、接続端子Ｔ１の少なくとも一部を露出する開口５ａが形成されたソルダーレジスト層５と、マザーボード等（不図示）との接続端子Ｔ１１が複数形成され、コア基板２の裏面側に積層されるビルドアップ層１３（裏面側）と、ビルドアップ層１３に積層され、接続端子Ｔ１１の少なくとも一部を露出する開口１４ａが形成されたソルダーレジスト層１４と、を備える。
　コア基板２は、耐熱性樹脂板（たとえばビスマレイミド－トリアジン樹脂板）や、繊維強化樹脂板（たとえばガラス繊維強化エポキシ樹脂）等で構成された板状の樹脂製基板である。コア基板２の表面及び裏面には、金属配線Ｌ１，Ｌ１１をなすコア導体層２１，２２がそれぞれ形成されている。また、コア基板２には、ドリル等により穿設されたスルーホール２３が形成され、その内壁面にはコア導体層２１，２２を互いに導通させるスルーホール導体２４が形成されている。さらに、スルーホール２３は、エポキシ樹脂等の樹脂製穴埋め材２５により充填されている。
（表面側の構成）
　ビルドアップ層３は、コア基板２の表面側に積層された樹脂絶縁層３１，３３及び導体層３２，３４からなる。樹脂絶縁層３１は、熱硬化性樹脂組成物からなり、表面に金属配線Ｌ２をなす導体層３２が形成されている。また、樹脂絶縁層３１には、コア導体層２１と導体層３２とを電気的に接続するビア３５が形成されている。樹脂絶縁層３３は、熱硬化性樹脂組成物からなり、表層に複数の接続端子Ｔ１を有する導体層３４が形成されている。また、樹脂絶縁層３３には、導体層３２と導体層３４とを電気的に接続するビア３６が形成されている。ここで、樹脂絶縁層３１，３３及び導体層３２は積層体を構成する。
　ビア３５，３６は、それぞれ、ビアホール３７ａとその内周面に設けられたビア導体３７ｂと、底面側にてビア導体３７ｂと導通するように設けられたビアパッド３７ｃと、ビアパッド３７ｃと反対側にてビア導体３７ｂの開口周縁から外向きに張り出すビアランド３７ｄとを有している。
　接続端子Ｔ１は、半導体チップと接続するための接続端子である。接続端子Ｔ１は、半導体チップの実装領域の内周に沿って配置された、いわゆるペリフェラル型の接続端子である。半導体チップは、この接続端子Ｔ１と電気的に接続されることにより配線基板１００に実装される。各接続端子Ｔ１は、後述する充填部材４との接着性を向上させるために、その表面が粗化されている。
　また、各接続端子Ｔ１の表面を粗化しない場合でも、Ｓｎ（錫）、Ｔｉ（チタン）、Ｃｒ（クロム）、Ｎｉ（ニッケル）のいずれか１つの金属元素を各接続端子Ｔ１の表面にコーティングして金属層を形成した後、この金属層の上にカップリング剤処理を施すことで、後述する充填部材４との接着性を向上することができる。カップリング剤は、主に金属や無機材と樹脂等の有機材の密着性を良くする役割を持つ。カップリング剤には、シランカップリング剤、チタネート系カップリング剤、アルミネート系カップリング剤等があるが、シランカップリング剤を用いることがより好ましい。シランカップリング剤としては、例えば、アミノシラン、エポキシシラン、スチレンシラン等がある。
　また、各接続端子Ｔ１は、ビルドアップ層３を構成する樹脂絶縁層３３との当接面に対向する第１の主面Ｆの外周に段差Ｌが形成され、この段差Ｌを含む接続端子Ｔ１の露出面は、金属めっき層Ｍにより覆われている。半導体チップを配線基板１００に実装する際には、半導体チップの接続端子にコートされた半田をリフローすることで半導体チップの接続端子と接続端子Ｔ１とが電気的に接続される。なお、金属めっき層Ｍは、例えば、Ｎｉ層、Ｓｎ層、Ａｇ層、Ｐｄ層、Ａｕ層等の金属層から選択される単一又は複数の層（例えば、Ｎｉ層／Ａｕ層、Ｎｉ層／Ｐｄ層／Ａｕ層）で構成される。また、金属めっき層Ｍの代わりに、防錆用のＯＳＰ（Organic Solderability Preservative）処理を施してもよい。また、段差Ｌを含む接続端子Ｔ１の露出面に半田をコートしてもよく、さらに、段差Ｌを含む接続端子Ｔ１の露出面を金属めっき層Ｍで覆った後、この金属めっき層Ｍに半田をコートしてもよい。なお、接続端子Ｔ１の露出面に半田をコートする方法については後述する。
　充填部材４は、ビルドアップ層３に積層される絶縁性部材であり、その材質は、ソルダーレジスト層５と同じであることが好ましい。充填部材４は、ビルドアップ層３の表層に形成された各接続端子Ｔ１の側面と密着した状態で、接続端子Ｔ１間に充填されている。また、充填部材４の厚みＤ１は、接続端子Ｔ１の厚み（高さ）Ｄ２よりも薄くなっている。
　ソルダーレジスト層５は、接続端子Ｔ１と接続される配線パターンを覆うとともに、半導体チップの実装領域の内周に沿って配置された接続端子Ｔ１を露出させる開口５ａを有している。ソルダーレジスト層５の開口５ａは、同一開口内に複数の接続端子Ｔ１を配置するＮＳＭＤ形状となっている。
（裏面側の構成）
　ビルドアップ層１３は、コア基板２の裏面側に積層された樹脂絶縁層１３１，１３３及び導体層１３２，１３４からなる。樹脂絶縁層１３１は、熱硬化性樹脂組成物からなり、裏面に金属配線Ｌ１２をなす導体層１３２が形成されている。また、樹脂絶縁層１３１には、コア導体層２２と導体層１３２とを電気的に接続するビア１３５が形成されている。樹脂絶縁層１３３は、熱硬化性樹脂組成物からなり、表層に１以上の接続端子Ｔ１１を有する導体層１３４が形成されている。また、樹脂絶縁層１３３には、導体層１３２と導体層１３４とを電気的に接続するビア１３６が形成されている。
　ビア１３５，１３６は、それぞれ、ビアホール１３７ａとその内周面に設けられたビア導体１３７ｂと、底面側にてビア導体１３７ｂと導通するように設けられたビアパッド１３７ｃと、ビアパッド１３７ｃと反対側にてビア導体１３７ｂの開口周縁から外向きに張り出すビアランド１３７ｄとを有している。
　接続端子Ｔ１１は、配線基板１００をマザーボード等に接続するための裏面ランド（ＰＧＡパッド、ＢＧＡパッド）として利用されるものであり、配線基板１００の略中心部を除く外周領域に形成され、前記略中央部を囲むようにして矩形状に配列されている。また、接続端子Ｔ１１の表面の少なくとも一部は、金属めっき層Ｍにより覆われている。
　ソルダーレジスト層１４は、フィルム状のソルダーレジストをビルドアップ層１３の表面上に積層して形成されている。ソルダーレジスト層１４には、各接続端子Ｔ１１の表面の一部を露出させる開口１４ａが形成されている。このため、各接続端子Ｔ１１は、表面の一部が開口１４ａによりソルダーレジスト層１４から露出した状態となっている。つまり、ソルダーレジスト層１４の開口１４ａは、各接続端子Ｔ１１の表面の一部を露出したＳＭＤ形状となっている。なお、ソルダーレジスト層５の開口５ａとは異なり、ソルダーレジスト層１４の開口１４ａは、接続端子Ｔ１１毎に形成されている。
　開口１４ａ内には、たとえばＳｎ－Ａｇ、Ｓｎ－Ｃｕ、Ｓｎ－Ａｇ－Ｃｕ、Ｓｎ－Ｓｂなど実質的にＰｂを含有しない半田からなる半田ボールＢが、金属めっき層Ｍを介して接続端子Ｔ１１と電気的に接続するようにして形成されている。なお、配線基板１００をマザーボード等に実装する際は、配線基板１００の半田ボールＢをリフローすることで、接続端子Ｔ１１をマザーボード等の接続端子に電気的に接続する。
（配線基板の製造方法）
　図４～図１１は、第１の実施形態に係る配線基板１００の製造工程を示す図である。以下、図４～図１１を参照して、配線基板１００の製造方法について説明する。
（コア基板工程：図４）
　板状の樹脂製基板の表面及び裏面に銅箔が貼付された銅張積層板を準備する。また、銅張積層板に対してドリルを用いて孔あけ加工を行い、スルーホール２３となる貫通孔を所定位置にあらかじめ形成しておく。そして、従来公知の手法に従って無電解銅めっき及び電解銅めっきを行うことでスルーホール２３内壁にスルーホール導体２４を形成し、銅張積層板の両面に銅めっき層を形成する（図４（ａ）参照）。
　その後、スルーホール導体２４内をエポキシ樹脂等の樹脂穴埋め材２５で充填する。さらに、銅張積層板の両面の銅箔上に形成された銅めっきを所望の形状にエッチングして銅張積層板の表面及び裏面に金属配線Ｌ１，Ｌ１１をなすコア導体層２１，２２をそれぞれ形成し、コア基板２を得る（図４（ｂ）参照）。なお、スルーホール２３形成工程の後、加工部分のスミアを除去するデスミア処理を行うことが望ましい。
（ビルドアップ工程：図５～図６）
　コア基板２の表面及び裏面に、樹脂絶縁層３１，１３１となるエポキシ樹脂を主成分とするフィルム状絶縁樹脂材料をそれぞれ重ね合わせて配置する。そして、この積層物を真空圧着熱プレス機で加圧加熱し、フィルム状絶縁樹脂材料を熱硬化させながら圧着する。次に、従来周知のレーザー加工装置を用いてレーザー照射を行い、樹脂絶縁層３１，１３１にビアホール３７ａ，１３７ａをそれぞれ形成する（図５（ａ）参照）。
　続いて、樹脂絶縁層３１，１３１の表面を粗化した後、無電解めっきを行い、ビアホール３７ａ，１３７ａの内壁を含む樹脂絶縁層３１，１３１上に無電解銅めっき層を形成する。次にフォトレジストを樹脂絶縁層３１，１３１上に形成された無電解銅めっき層上にラミネートして、露光・現像を行い、所望の形状にめっきレジストを形成する。
　その後、このめっきレジストをマスクとして、電解めっきにより、銅をめっきして、所望の銅めっきパターンを得る。次に、めっきレジストを剥離して、めっきレジスト下に存在していた無電解銅めっき層を除去して、金属配線Ｌ２，Ｌ１２をなす導体層３２，１３２を形成する。また、この際に、ビア導体３７ｂ，１３７ｂ、ビアパッド３７ｃ，１３７ｃ及びビアランド３７ｄ，１３７ｄからなるビア３５，１３５も形成される（図５ｂ参照）。
　次に、導体層３２，１３２上に、樹脂絶縁層３３，１３３となるエポキシ樹脂を主成分とするフィルム状絶縁樹脂材料をそれぞれ重ね合わせて配置する。そして、この積層物を真空圧着熱プレス機で加圧加熱し、フィルム状絶縁樹脂材料を熱硬化させながら圧着する。　次に、従来周知のレーザー加工装置を用いてレーザー照射を行い、樹脂絶縁層３３，１３３にビアホール３７ａ，１３７ａをそれぞれ形成する（図６（ａ）参照）。
　続いて、導体層３２，１３２を形成した時と同様にして、ビアホール３７ａ，１３７ａが形成された樹脂絶縁層３３，１３３に、接続端子Ｔ１，Ｔ１１を有する導体層３４，１３４及びビア３６，１３６をそれぞれ形成する（図６（ｂ）参照）。
（充填工程：図７）
　次に、ビルドアップ層３の表層をなす複数の接続端子Ｔ１間を、接続端子Ｔ１よりも低い位置まで充填部材４で充填する。なお、接続端子Ｔ１間を充填部材４で充填するために、接続端子Ｔ１の表面（特に、側面）を粗化しておくことが好ましい。接続端子Ｔ１の表面は、例えば、メックエッチボンド（メック社製）等のエッチング液で処理することで粗化することができる。また、各接続端子Ｔ１の表面を粗化する代わりに、Ｓｎ（錫）、Ｔｉ（チタン）、Ｃｒ（クロム）、Ｎｉ（ニッケル）のいずれか１つの金属元素を各接続端子Ｔ１の表面にコーティングして金属層を形成した後、この金属層の上にカップリング剤処理を施し、充填部材４との接着性を向上させてもよい。
　接続端子Ｔ１間に充填部材４を充填する方法としては、種々の手法を採用することができる。以下、この充填部材４を接続端子Ｔ１間に充填する充填方法について説明する。なお、下記の第１～第４の充填方法において、充填部材４となる絶縁性樹脂をコートする方法として、印刷、ラミネート、ロールコート、スピンコート等種々の手法を用いることができる。
（第１の充填方法）
　この第１の充填方法では、表層に接続端子Ｔ１が形成されたビルドアップ層３の表面に熱硬化性の絶縁性樹脂を薄くコートして熱硬化させた後、硬化した絶縁性樹脂を接続端子Ｔ１よりも低くなるまで研磨することで、充填部材４を接続端子Ｔ１間に充填する。
（第２の充填方法）
　この第２の充填方法では、表層に接続端子Ｔ１が形成されたビルドアップ層３の表面に熱硬化性の絶縁性樹脂を薄くコートした後、絶縁性樹脂を溶融する溶剤で、接続端子Ｔ１上面を覆う余分な絶縁性樹脂を除去した後、熱硬化させることで充填部材４を接続端子Ｔ１間に充填する。
（第３の充填方法）
　この第３の充填方法では、表層に接続端子Ｔ１が形成されたビルドアップ層３の表面に熱硬化性の絶縁性樹脂を厚くコートして熱硬化させた後、半導体素子の実装領域以外の領域をマスクし、接続端子Ｔ１よりも低くなるまで絶縁性樹脂をＲＩＥ（Reactive Ion Etching）等によりドライエッチングすることで、充填部材４を接続端子Ｔ１間に充填する。なお、この第３の充填方法で、充填部材４を接続端子Ｔ１間に充填する場合、充填部材４とソルダーレジスト層５とが一体的に形成される。
（第４の充填方法）
　図８は、第４の充填方法の説明図である。以下、図８を参照して、第４の充填方法について説明する。第４の充填方法では、表層に配線導体Ｔ１が形成されたビルドアップ層３の表面に光硬化性の絶縁性樹脂を厚くコートした後（図８（ａ）参照）、後にソルダーレジスト層の開口５ａとなるべき領域の内側領域をマスクして絶縁性樹脂を露光・現像して、開口５ａの外側領域となるべき絶縁性樹脂を光硬化させる（図８（ｂ）参照）。次に、炭酸ナトリウム水溶液（濃度１重量％）に、この製造途中の配線基板１００を短時間（未感光部の絶縁性樹脂表面が若干膨潤する程度の時間）浸漬する（図８（ｃ）参照）。その後、水洗して膨潤した絶縁性樹脂を乳化させる（図８（ｄ）参照）。次に、膨潤・乳化した絶縁性樹脂を製造途中の配線基板１００から除去する（図８（ｅ）参照）。光硬化していない絶縁性樹脂の上端の位置が、各配線導体Ｔ１の上端より低い位置となるまで上記浸漬及び水洗を、それぞれ１回、又はそれぞれ数回繰り返す。その後、熱または紫外線により絶縁性樹脂を硬化させる。なお、この第４の充填方法で、充填部材４を接続端子Ｔ１間に充填する場合、充填部材４とソルダーレジスト層５とが一体的に形成される。
（ソルダーレジスト層工程：図９）
　充填部材４及びビルドアップ層１３の表面に、それぞれフィルム状のソルダーレジストをプレスして積層する。積層したフィルム状のソルダーレジストを露光・現像して、各接続端子Ｔ１の表面及び側面を露出させるＮＳＭＤ形状の開口５ａが形成されたソルダーレジスト層５と、各接続端子Ｔ１１の表面の一部を露出させるＳＭＤ形状の開口１４ａが形成されたソルダーレジスト層１４とを得る。なお、充填工程において上述した第３，第４の充填方法を採用した場合、充填部材４及びソルダーレジスト層５が一体的に形成されるため、この工程において、ソルダーレジスト層５を積層する必要はない。
（めっき工程：図１０）
　次に、接続端子Ｔ１の露出面を過硫酸ナトリウム等によりエッチングして、接続端子Ｔ１表面の酸化膜等の不純物を除去するとともに、接続端子Ｔ１の主面Ｆの周囲に段差Ｌを形成する。その後、還元剤を用いた無電解還元めっきにより、接続端子Ｔ１，Ｔ１１の露出面に金属めっき層Ｍを形成する。無電解置換めっきにより接続端子Ｔ１の露出面に金属めっき層Ｍを形成する場合は、接続端子Ｔ１の露出面の金属が置換されて金属めっき層Ｍが形成される。このため、接続端子Ｔ１の露出面を過硫酸ナトリウム等によりエッチングしなくとも、接続端子Ｔ１の主面Ｆの周囲に段差Ｌが形成される。
　また、接続端子Ｔ１の露出面に半田をコートする場合は、コートする半田層の厚みに応じて、以下の２通りの方法を選択することができる。
（第１のコート方法）
　厚みが５～３０μｍの半田層を接続端子Ｔ１の露出面にコートする場合、接続端子Ｔ１の露出面を少しだけエッチング（ソフトエッチング）し、接続端子Ｔ１の露出面に形成された酸化膜を除去する。この際、接続端子Ｔ１の主面Ｆの周囲に段差Ｌが形成される。次にＳｎ（錫）粉末、Ａｇ（銀）、Ｃｕ（銅）などの金属を含むイオン性化合物及びフラックスを混合したペースト（例えば、ハリマ化成株式会社：スーパーソルダー（製品名））を、接続端子Ｔ１の露出面全面を覆うように、ＳＭＤ形状の開口１４ａ内全体に薄く塗布する。その後、リフローを行い、接続端子Ｔ１の露出面にＳｎとＡｇ、もしくは、Ｓｎ、Ａｇ及びＣｕの合金からなる半田層を形成する。
（第２のコート方法）
　厚みが１０μｍ以下の半田層を接続端子Ｔ１の露出面にコートする場合、接続端子Ｔ１の露出面を少しだけエッチング（ソフトエッチング）し、接続端子Ｔ１の露出面に形成された酸化膜を除去する。この際、接続端子Ｔ１の主面Ｆの周囲に段差Ｌが形成される。次に、接続端子Ｔ１の露出面に無電解Ｓｎ（錫）めっきを行うことによりＳｎめっき層を形成し、このＳｎめっき層の全面を覆うようにしてフラックスを塗布する。その後、リフローを行い、接続端子Ｔ１にめっきされたＳｎめっき層を溶融させて接続端子Ｔ１の主面Ｆに半田層を形成する。この際、溶融したＳｎは、表面張力により、接続端子Ｔ１の主面Ｆに凝集する。
（バックエンド工程：図１１）
　半田印刷により、接続端子Ｔ１１上に形成された金属めっき層Ｍ上に半田ペーストを塗布した後、所定の温度と時間でリフローを行い、接続端子Ｔ１１上に半田ボールＢを形成する。
　以上のように、第１の実施形態に係る配線基板１００は、接続端子Ｔ１間を充填部材４で充填しているので、接続端子Ｔ１間にてアンダーフィルやＮＣＰ、ＮＣＦにボイドが発生するのを防止することができる。このため、リフロー時に、このボイドに半田が流出して接続端子間が短絡（ショート）することを防止できる。また、接続端子Ｔ１の露出面積が小さくなるので、接続端子にコートする半田の直径が大きくならず、接続端子Ｔ１を狭ピッチ化することができる。また、接続端子Ｔ１の表面に金属めっき層Ｍを形成する際に、接続端子Ｔ１間のめっきダレや、接続端子Ｔ１の底部がエッチングされるアンダーカットを防止することができる。さらに、接続端子Ｔ１のビルドアップ層３を構成する樹脂絶縁層３３との当接面に対向する第１の主面Ｆの外周に段差Ｌを形成しているので、接続端子Ｔ１にコートする半田の直径が大きくならず、接続端子Ｔ１をさらに狭ピッチ化することができる。
　また、接続端子Ｔ１の充填部材４との当接面を粗化したうえで、接続端子Ｔ１間に充填部材４を充填しているので、接続端子Ｔ１と充填部材４との接着強度が向上する。このため、接続端子１が途中の製造工程で剥がれてしまう虞を抑制できる。また、充填部材４の材質をソルダーレジスト層５と同じとすることで、充填部材４の半田の流れ性がソルダーレジスト層５と同程度となり、充填部材４上に半田が残留して接続端子Ｔ１間が短絡（ショート）することを抑制できる。
　さらに、接続端子Ｔ１間に充填される充填部材４の厚みＤ１を接続端子Ｔ１の厚み（高さ）Ｄ２よりも薄くしている。つまり、接続端子Ｔ１が充填部材４の上面から少し突き出た状態となるようにしている。このため、半導体チップの接続端子の中心と、接続端子Ｔ１の中心とがずれた場合でも、半導体チップの接続端子が接続端子Ｔ１の端部と当接するので、接続端子Ｔ１と半導体チップの接続端子との接続信頼性が向上する。
（第２の実施形態）
　図１２は、第２の実施形態における配線基板２００の平面図（表面側）である。図１３は、図１２の線分Ｉ－Ｉにおける配線基板２００の一部断面図である。図１４は、配線基板２００の表面側に形成された接続端子Ｔ２の構成図である。図１４（ａ）は、接続端子Ｔ２の上面図である。図１４（ｂ）は、図３（ａ）のＩＩ－ＩＩにおける断面図である。以下、図１２～図１４を参照して配線基板２００の構成について説明するが、図１～図３を参照して説明した配線基板１００と同一の構成については同一の符号を付して重複した説明を省略する。
（表面側の構成）
　配線基板２００の表面側では、コア導体層２１と電気的に接続する蓋めっき層４１が形成され、この蓋めっき４１と導体層３２及び導体層３２と導体層３４とが、それぞれフィルドビア４２及びフィルドビア４３により電気的に接続されている。フィルドビア４２，４３は、ビアホール４４ａとビアホール４４ａ内側にめっきにより充填されたビア導体４４ｂとを有する。また、ビルドアップ層３の最表層には、後述する接続端子Ｔ２だけが形成され、接続端子Ｔ２と同一層において接続される配線パターンや配線パターンを覆うソルダーレジスト層は形成されていない。ここで、樹脂絶縁層３１，３３及び導体層３２は積層体を構成する。
　配線基板２００の表面側に形成された接続端子Ｔ２は、半導体チップの実装領域全体に配置された、いわゆるエリアバンプ型の接続端子となっている。接続端子Ｔ２は、半導体チップとの接続端子である。半導体チップは、この接続端子Ｔ２と電気的に接続されることにより配線基板２００に実装される。各接続端子Ｔ２は、充填部材４との接着性を向上させるために、その表面が粗化されている。接続端子Ｔ２の表面は、例えば、メックエッチボンド（メック社製）等のエッチング液で処理することで粗化することができる。
　また、接続端子Ｔ２は、ビルドアップ層３を構成する樹脂絶縁層３３との当接面に対向する第１の主面Ｆの外周に段差Ｌが形成され、この段差を含む接続端子Ｔ２の露出面は、金属めっき層Ｍにより覆われている。半導体チップを配線基板２００に実装する際には、半導体チップの接続端子にコートされた半田をリフローすることで半導体チップの接続端子と接続端子Ｔ２とが電気的に接続される。なお、金属めっき層Ｍの代わりに、半田をコートしてもよく、防錆用のＯＳＰ処理を施してもよい。
　接続端子Ｔ２への金属めっき層Ｍの形成は、接続端子Ｔ２の露出面を過硫酸ナトリウム等によりエッチングして、接続端子Ｔ２の主面Ｆの周囲に段差Ｌを形成した後、還元剤を用いた無電解還元めっきにより、接続端子Ｔ２の露出面に金属めっき層Ｍを形成することで行う。なお、無電解置換めっきにより接続端子Ｔ２の露出面に金属めっき層Ｍを形成する場合は、接続端子Ｔ２の露出面の金属が置換されて、金属めっき層Ｍが形成される。このため、接続端子Ｔ２の露出面を過硫酸ナトリウム等によりエッチングしなくとも、接続端子Ｔ２の主面Ｆの周囲に段差Ｌが形成される。
　また、配線基板２００の複数の接続端子Ｔ２は樹脂絶縁層３３から突出しており、表面及び側面が露出している。このため、配線基板１００の接続端子Ｔ１と同様に、接続端子Ｔ２間を絶縁性部材である充填部材４で充填している。さらに、充填部材４は、ビルドアップ層３の表層に形成された複数の接続端子Ｔ２の各側面と密着した状態で、接続端子Ｔ２間に充填されており、充填部材４の厚みＤ１は、接続端子Ｔ２の厚み（高さ）Ｄ３よりも薄くなっている。なお、充填部材４は、第１の実施形態で説明した第１～第４の充填方法により接続端子Ｔ２間に充填することができる。
（裏面側の構成）
　配線基板２００の裏面側では、コア導体層２２と電気的に接続する蓋めっき層１４１が形成され、この蓋めっき１４１と導体層１３２及び導体層１３２と導体層１３４とが、それぞれフィルドビア１４２及びフィルドビア１４３により電気的に接続されている。フィルドビア１４２，１４３は、ビアホール１４４ａとビアホール１４４ａ内側にめっきにより充填されたビア導体１４４ｂとを有する。
　以上のように、第２の実施形態に係る配線基板２００は、接続端子Ｔ２間を充填部材４で充填している。また、接続端子Ｔ２のビルドアップ層３を構成する樹脂絶縁層３３との当接面に対向する第１の主面Ｆの外周に段差Ｌを形成している。また、充填部材４を、接続端子Ｔ２の各側面と当接させている。接続端子Ｔ２の充填部材４との当接面を粗化している。さらに、接続端子Ｔ２間に充填される充填部材４の厚みＤ１を接続端子Ｔ２の厚み（高さ）Ｄ３よりも薄くしている。このため、第１の実施形態に係る配線基板１００と同じ効果を得ることができる。
（第３の実施形態）
　図１５は、第３の実施形態における配線基板３００の平面図（表面側）である。図１６は、図１５の線分Ｉ－Ｉにおける配線基板３００の一部断面図である。図１７は、配線基板３００の表面側に形成された接続端子Ｔ３の構成図である。図１７（ａ）は、接続端子Ｔ３の上面図である。図１７（ｂ）は、図１７（ａ）のＩＩ－ＩＩにおける断面図である。
　この第３の実施形態に係る配線基板３００では、接続端子Ｔ３，Ｔ１１が、それぞれビアを介さずに導体層３２，１３２上に直接形成されている点が図１２～図１４を参照して説明した配線基板２００と異なる。以下、図１５～図１７を参照して配線基板３００の構成について説明するが、図１～図３を参照して説明した配線基板１００及び図１２～図１４を参照して説明した配線基板２００と同一の構成については同一の符号を付して重複した説明を省略する。
（表面側の構成）
　配線基板３００の表面側は、コア導体層２１と電気的に接続する蓋めっき層４１が形成され、この蓋めっき４１と導体層３２とが、フィルドビア４２により電気的に接続されている。フィルドビア４２は、ビアホール４４ａとビアホール４４ａ内側にめっきにより充填されたビア導体４４ｂとを有する。
　配線基板３００の導体層３２上に形成された接続端子Ｔ３は、半導体チップの実装領域全体に略等間隔で格子状に配置されている。接続端子Ｔ３は、柱状形状（例えば、円柱、四角柱、三角柱等）であり、上部が充填部材４の表面から突出した状態で、ビアを介さずに導体層３２上に直接形成されている。接続端子Ｔ３は、半導体チップとの接続端子である。半導体チップは、この接続端子Ｔ３と電気的に接続されることにより配線基板３００に実装される。各接続端子Ｔ３は、充填部材４との接着性を向上させるために、その表面が粗化されている。接続端子Ｔ３の表面は、例えば、メックエッチボンド（メック社製）等のエッチング液で処理することで粗化することができる。
　なお、各接続端子Ｔ３の表面を粗化しない場合でも、Ｓｎ（錫）、Ｔｉ（チタン）、Ｃｒ（クロム）、Ｎｉ（ニッケル）のいずれか１つの金属元素を各接続端子Ｔ３の表面にコーティングして金属層を形成した後、この金属層の上にカップリング剤処理を施すことで充填部材４との接着性を向上させてもよい。
　さらに、各接続端子Ｔ３は、第１の主面Ｆの外周に段差Ｌが形成され、この段差Ｌを含む接続端子Ｔ３の露出面が、金属めっき層Ｍにより覆われている。半導体チップを配線基板３００に実装する際には、半導体チップの接続端子にコートされた半田をリフローすることで半導体チップの接続端子と接続端子Ｔ３とが電気的に接続される。なお、金属めっき層Ｍは、例えば、Ｎｉ層、Ｓｎ層、Ａｇ層、Ｐｄ層、Ａｕ層等の金属層から選択される単一又は複数の層（例えば、Ｎｉ層／Ａｕ層、Ｎｉ層／Ｐｄ層／Ａｕ層）で構成される。
　また、金属めっき層Ｍの代わりに、防錆用のＯＳＰ（Organic Solderability Preservative）処理を施してもよい。また、段差Ｌを含む接続端子Ｔ３の露出面に半田をコートしてもよく、さらに、段差Ｌを含む接続端子Ｔ３の露出面を金属めっき層Ｍで覆った後、この金属めっき層Ｍに半田をコートしてもよい。なお、接続端子Ｔ３の露出面に半田をコートする方法については、第１の実施形態で説明したので重複した説明を省略する。
　充填部材４は、ビルドアップ層３の表層に形成された各接続端子Ｔ３の側面と密着した状態で、接続端子Ｔ３間に充填されている。充填部材４の厚みＤ１は、接続端子Ｔ３の厚み（高さ）Ｄ４よりも薄くなっている。なお、充填部材４は、第１の実施形態で説明した第１～第４の充填方法により接続端子Ｔ３間に充填することができる。
　ソルダーレジスト層５は、接続端子Ｔ３と接続される配線パターンの表面側を覆うとともに、半導体チップの実装領域に略等間隔で配置された接続端子Ｔ３を露出させる開口５ｂと、チップキャアシタ実装用のパッドＰを露出させる開口５ｃとを有している。ソルダーレジスト層５の開口５ｂは、同一開口内に複数の接続端子Ｔ３を配置するＮＳＭＤ形状となっている。また、ソルダーレジスト層５上にはアライメントマークＡＭが形成されている。
（裏面側の構成）
　配線基板３００の裏面側の構成は、コア導体層２２と電気的に接続する蓋めっき層１４１が形成され、この蓋めっき１４１と導体層１３２とが、フィルドビア１４２により電気的に接続されている。フィルドビア１４２は、ビアホール１４４ａとビアホール１４４ａ内側にめっきにより充填されたビア導体１４４ｂとを有する。また、導体層１３２上には、ビアを介さずに、マザーボード等（不図示）との接続端子Ｔ１１が直接形成されている。
（配線基板の製造方法）
　図１８～図１９は、第３の実施形態に係る配線基板３００の製造工程を示す図である。以下、図１８～図１９を参照して、配線基板３００の製造方法について説明する。なお、コア基板工程、充填工程、ソルダーレジスト層工程、めっき工程、バックエンド工程については、それぞれ、図４、図７～図１１を参照して説明した第１の実施形態に係る配線基板１００の製造方法と同じであるため重複した説明を省略する。
（ビルドアップ工程：図１８）
　コア基板２の表面及び裏面に、樹脂絶縁層３１，１３１となるエポキシ樹脂を主成分とするフィルム状絶縁樹脂材料をそれぞれ重ね合わせて配置する。そして、この積層物を真空圧着熱プレス機で加圧加熱し、フィルム状絶縁樹脂材料を熱硬化させながら圧着する。次に、従来周知のレーザー加工装置を用いてレーザー照射を行い、樹脂絶縁層３１，１３１にビアホール４４ａ，１４４ａをそれぞれ形成する（図１８参照（ａ））。
　続いて、樹脂絶縁層３１，１３１の表面を粗化した後、無電解めっきを行い、ビアホール４４ａ，１４４ａの内壁を含む樹脂絶縁層３１，１３１上に無電解銅めっき層を形成する。次にフォトレジストを樹脂絶縁層３１，１３１上に形成された無電解銅めっき層上にラミネートして、露光・現像を行い、所望の形状にめっきレジストＭＲ１，ＭＲ１１を形成する。その後、このめっきレジストＭＲ１，ＭＲ１１をマスクとして、電解めっきにより、銅をめっきして、所望の銅めっきパターンを得る（図１８（ｂ）参照）。
（凸めっき層形成工程：図１９）
　次に、めっきレジストＭＲ１，ＭＲ１１を剥離せずに、フォトレジストを樹脂絶縁層３１，１３１上に形成された無電解銅めっき層上にラミネートして、露光・現像を行い、所望の形状にめっきレジストＭＲ２，ＭＲ１２を形成する。その後、このめっきレジストＭＲ２，ＭＲ１２をマスクとして、電解めっきにより、銅をめっきして、所望の銅めっきパターンを得る（図１９（ａ）参照）。
　次に、めっきレジストＭＲ１、ＭＲ２、ＭＲ１１、ＭＲ１２を剥離し、めっきレジストＭＲ１、ＭＲ２下に存在している無電解銅めっき層を除去して、導体層３２，１３２上に接続端子Ｔ３、パッドＰ有する導体層３４及び接続端子Ｔ１１を有する導体層１３４それぞれ形成する（図１９（ｂ）参照）。
　以上のように、第３の実施形態に係る配線基板３００は、接続端子Ｔ３，Ｔ１１を、ビアを介さずに、導体層３２，１３２上に直接形成している。このため、配線基板３００の製造工程を削減することができ、製造コストを低減することができる。また、柱状形状の接続端子Ｔ３を充填部材４の表面から突出させているので、半導体チップの実装領域に高密度に配置することができる。その他の効果は、第１の実施形態に係る配線基板１００、第２の実施形態に係る配線基板２００と同じである。
（第４の実施形態）
　図２０は、第４の実施形態における配線基板４００の平面図（表面側）である。図２１は、図２０の線分Ｉ－Ｉにおける配線基板４００の一部断面図である。図２２は、配線基板４００の表面側の構成図である。図２２は、配線基板４００の表面側の接続端子Ｔ４の構成図である。図２２（ａ）は、接続端子Ｔ４の上面図である。
　以下、図２０～図２２を参照して、配線基板４００の構成について説明するが、図１～図１９を参照して説明した構成と同一の構成については、同一の符号を付して重複した説明を省略する。また、以下の説明では、半導体チップが接続される側を表面側とし、マザーボードやソケット等（以下、マザーボード等と称する）が接続される側を裏面側とする。
　図２０～図２２に示す配線基板４００の接続端子Ｔ４は、半導体チップと接続するための接続端子である。接続端子Ｔ４は、半導体チップの実装領域の内周に沿って配置された、いわゆるペリフェラル型の接続端子である。半導体チップは、この接続端子Ｔ４と電気的に接続されることにより配線基板４００に実装される。各接続端子Ｔ４は、後述する充填部材４との接着性を向上させるために、その表面が粗化されている。
　図２２に示すように、各接続端子Ｔ４の側面には、充填部材４と当接した当接面Ｔ４ａと、該当接面Ｔ４ａより上側であって充填部材４の上面より下側において、充填部材４と当接していない離間面Ｔ４ｂとが形成されている。また、金属配線３４（配線パターン）との接続領域を除く接続端子Ｔ４の側面全周にわたって、当接面Ｔ４ａ及び離間面Ｔ４ｂが形成されている。
　さらに、接続端子Ｔ４の離間面Ｔ４ｂと充填部材４との間の隙間部Ｓの深さＤ５は、６μｍ以下であることが好ましい。また、接続端子Ｔ４の離間面Ｔ４ｂと充填部材４との間の隙間部Ｓの幅Ｗは、６μｍ以下であることが好ましい。隙間部Ｓの深さＤ５又は幅Ｗの少なくとも一方が６μｍを超えると、隙間部Ｓが、金属めっき層や半田、アンダーフィル等により満たされない虞がある。このため、金属めっき層や半田、アンダーフィル等が接続端子のアンカーの役目を果たすことができず、接続端子Ｔ４が十分な接着強度を得ることができないことが考えられる。
　さらに、各接続端子Ｔ４は、ビルドアップ層３を構成する樹脂絶縁層３３との当接面に対向する第１の主面Ｆの外周に段差Ｌが形成され、この段差Ｌを含む接続端子Ｔ４の露出面は、金属めっき層Ｍにより覆われている。半導体チップを配線基板４００に実装する際には、半導体チップの接続端子にコートされた半田をリフローすることで半導体チップの接続端子と接続端子Ｔ４とが電気的に接続される。
　なお、金属めっき層Ｍは、例えば、Ｎｉ層、Ｓｎ層、Ａｇ層、Ｐｄ層、Ａｕ層等の金属層から選択される単一又は複数の層（例えば、Ｎｉ層／Ａｕ層、Ｎｉ層／Ｐｄ層／Ａｕ層）で構成される。また、金属めっき層Ｍの代わりに、防錆用のＯＳＰ（Organic Solderability Preservative）処理を施してもよい。また、段差Ｌを含む接続端子Ｔ４の露出面に半田をコートしてもよく、さらに、段差Ｌを含む接続端子Ｔ４の露出面を金属めっき層Ｍで覆った後、この金属めっき層Ｍに半田をコートしてもよい。
　充填部材４は、第１の実施形態において説明した第１～第４の充填方法により、接続端子Ｔ４間へ充填すればよい。第１の充填方法で充填部材４を接続端子Ｔ４間充填する場合、熱硬化した絶縁性樹脂を接続端子Ｔ４よりも低くなるまで研磨した後、各接続端子Ｔ４の金属配線３４（配線パターン）との接続面Ａを除く側面に隙間部Ｓを形成する。また、第３の充填方法により充填部材４を接続端子Ｔ４間充填する場合、熱硬化した絶縁性樹脂をドライエッチングした後、各接続端子Ｔ４の金属配線３４（配線パターン）との接続面Ａを除く側面に隙間部Ｓを形成する。これにより、充填部材４と当接した当接面Ｔ４ａと、該当接面Ｔ４ａより上側であって充填部材４の上面より下側において、充填部材４と当接していない離間面Ｔ４ｂとが形成される。
　また、第２，第４の充填方法で充填部材４を接続端子Ｔ４間充填する場合、余分な絶縁性樹脂を除去する際に各接続端子Ｔ４の側面の絶縁性樹脂がより深く除去されて、充填部材４と当接した当接面Ｔ４ａと、該当接面Ｔ４ａより上側であって充填部材４の上面より下側において、充填部材４と当接していない離間面Ｔ４ｂとが形成される。なお、充填部材４を除去する際は、充填部材４を下地である樹脂絶縁層３３表面が露出するまで除去しないことに留意する。
　以上のように、この第４の実施形態に係る配線基板４００では、表面側の接続端子Ｔ４の側面に、充填部材４と当接した当接面Ｔ４ａと、該当接面Ｔ４ａより上側であって充填部材４の上面より下側において、充填部材４と当接していない離間面Ｔ４ｂとが形成されている。このため、図２２に示すように、各接続端子Ｔ４の表面を金属めっき層Ｍで覆った際に、金属めっき層Ｍが、接続端子Ｔ４の離間面Ｔ４ｂと充填部材４との間の隙間部Ｓに入り込んだ状態で形成される。
　このため、図２３に示すように、金属めっき層Ｍが充填部材４の表面に張り出した状態となること、つまり隣り合う接続端子Ｔ４表面にそれぞれ形成された金属めっき層同士の間が狭くなることを防止することができる。このため、半田を接続端子Ｔ４にコートする際、もしくは、半導体チップを実装する際に、半田が隣接する接続端子Ｔ４側に流出し、接続端子Ｔ４間が短絡（ショート）することを防止することができる。
　また、接続端子Ｔ４に半田をコートした場合、半田が、接続端子Ｔ４の離間面Ｔ４ｂと充填部材４との間に入り込んだ状態となる。このため、接続端子Ｔ４の表面にコートされた半田が隣接する接続端子Ｔ４側に流出し、接続端子Ｔ４間が短絡（ショート）することを防止することができる。
　また、上記金属めっき層Ｍや半田、半導体チップを実装する際に使用するアンダーフィルが、隙間部Ｓに入り込む。そして、この入り込んだ金属めっき層Ｍや半田、アンダーフィルが接続端子Ｔ４のアンカーの役目を果たすため、十分な接着強度を得ることができる。このため、接続端子Ｔ４が途中の製造工程で剥がれてしまうことを防止することができる。
　また、接続端子Ｔ４の配線パターンとの接続面Ａを除く側面全周にわたって、当接面Ｔ４ａ及び離間面Ｔ４ｂが形成されている。このため、半田の流出等により接続端子Ｔ４間が短絡（ショート）することを接続端子Ｔ４の側面全周にわたって防止することができる。その他の効果は、第１の実施形態に係る配線基板１００と同じである。
（第４の実施形態の変形例）
　図２４は、第４の実施形態の変形例に係る配線基板４００Ａの表面側の接続端子の構成図である。以下、図２４を参照して、この第４の実施形態の変形例に係る配線基板４００Ａの構成について説明するが、図２０～図２３を参照して説明した第４の実施形態に係る配線基板４００と同一の構成については、同一の符号を付して重複した説明を省略する。
　図２０～図２３を参照して説明した第４の実施形態に係る配線基板４００では、充填部材４を充填する際に隙間部Ｓを形成した後、金蔵めっき層Ｍを形成していた。このため、充填部材４と金属めっき層Ｍとの間に隙間が残った状態となっている。
　一方、図２４に示すように、充填部材４と金属めっき層Ｍとの間に隙間がない状態となるように、接続端子Ｔ４に金属めっき層Ｍを形成することもできる。この場合、充填部材４を充填する際に隙間部Ｓを形成せずに、接続端子Ｔ４をエッチングすることで、充填部材４の側面と接続端子Ｔ４との間に隙間部を形成する。そして、この隙間部を金属めっき層Ｍで充填することで、図２４に示す形態の配線基板４００Ａを得ることができる。なお、金属めっき層Ｍに代わって、接続端子Ｔ４の露出面に半田をコートすることにより隙間部を充填することもできる。
　また、接続端子Ｔ４をエッチングしない場合でも、無電解置換めっきにより接続端子Ｔ４に金属めっき層Ｍを形成すれば、図２４に示すように、充填部材４と金属めっき層Ｍとの間に隙間がない配線基板４００Ａを得ることができる。
（第５の実施形態）
　図２５は、第５の実施形態における配線基板５００の平面図（表面側）である。図２６は、図２５の線分Ｉ－Ｉにおける配線基板５００の一部断面図である。図２７は、配線基板５００の表面側に形成された接続端子Ｔ５の構成図である。図２７（ａ）は、接続端子Ｔ５の上面図である。図２７（ｂ）は、図２７（ａ）のＩＩ－ＩＩにおける断面図である。
　この第５の実施形態に係る配線基板５００の各接続端子Ｔ５の側面には、充填部材４と当接した当接面Ｔ５ａと、該当接面Ｔ５ａより上側であって充填部材４の上面より下側において、充填部材４と当接していない離間面Ｔ５ｂとが形成されている。また、接続端子Ｔ５の側面全周にわたって、当接面Ｔ５ａ及び離間面Ｔ５ｂが形成されている。
　さらに、接続端子Ｔ５の離間面Ｔ５ｂと充填部材４との間の隙間部Ｓの深さＤ５は、６μｍ以下であることが好ましい。また、接続端子Ｔ５の離間面Ｔ５ｂと充填部材４との間の隙間部Ｓの幅Ｗは、６μｍ以下であることが好ましい。隙間部Ｓの深さＤ５又は幅Ｗの少なくとも一方が６μｍを超えると、隙間部Ｓが、金属めっき層や半田、アンダーフィル等により満たされない虞がある。このため、金属めっき層や半田、アンダーフィル等が接続端子のアンカーの役目を果たすことができず、接続端子Ｔ５が十分な接着強度を得ることができないことが考えられる。
　その他の構成については、図１２～図１４を参照して説明した配線基板２００と同一である。このため、図１２～図１４を参照して説明した配線基板２００と同一の構成については、同一の符号を付して重複した説明を省略する。また、効果については、第２の実施形態に係る配線基板２００及び第４の実施形態に係る配線基板４００と同じである。
　なお、図２４を参照して説明した第４の実施形態の変形例に係る配線基板４００Ａと同様に、充填部材４を充填する際に隙間部Ｓを形成せずに接続端子Ｔ４に金属めっき層Ｍや半田を形成するようにしてもよい。
（第６の実施形態）
　図２８は、第６の実施形態における配線基板６００の平面図（表面側）である。図２９は、図２８の線分Ｉ－Ｉにおける配線基板６００の一部断面図である。図３０は、配線基板６００の表面側に形成された接続端子Ｔ６の構成図である。図３０（ａ）は、接続端子Ｔ６の上面図である。図３０（ｂ）は、図３０（ａ）のＩＩ－ＩＩにおける断面図である。
　この第６の実施形態に係る配線基板６００の各接続端子Ｔ６の側面には、充填部材４と当接した当接面Ｔ６ａと、該当接面Ｔ６ａより上側であって充填部材４の上面より下側において、充填部材４と当接していない離間面Ｔ６ｂとが形成されている。また、接続端子Ｔ６の側面全周にわたって、当接面Ｔ６ａ及び離間面Ｔ６ｂが形成されている。
　さらに、接続端子Ｔ６の離間面Ｔ６ｂと充填部材４との間の隙間部Ｓの深さＤ５は、６μｍ以下であることが好ましい。また、接続端子Ｔ６の離間面Ｔ６ｂと充填部材４との間の隙間部Ｓの幅Ｗは、６μｍ以下であることが好ましい。隙間部Ｓの深さＤ５又は幅Ｗの少なくとも一方が６μｍを超えると、隙間部Ｓが、金属めっき層や半田、アンダーフィル等により満たされない虞がある。このため、金属めっき層や半田、アンダーフィル等が接続端子のアンカーの役目を果たすことができず、接続端子Ｔ６が十分な接着強度を得ることができないことが考えられる。
　その他の構成については、図１５～図１７を参照して説明した配線基板３００と同一である。このため、図１５～図１７を参照して説明した配線基板３００と同一の構成については、同一の符号を付して重複した説明を省略する。また、効果については、第３の実施形態に係る配線基板３００及び第４の実施形態に係る配線基板４００と同じである。
　なお、図２４を参照して説明した第４の実施形態の変形例に係る配線基板４００Ａと同様に、充填部材４を充填する際に隙間部Ｓを形成せずに接続端子Ｔ４に金属めっき層Ｍや半田を形成するようにしてもよい。
（その他の実施形態）
　図１～図３を参照して説明した配線基板１００、図１２～図１４を参照して説明した配線基板２００、図１５～図１７を参照して説明した配線基板３００、図２０～図２２を参照して説明した配線基板４００、図２５～図２７を参照して説明した配線基板５００及び図２８～図３０を参照して説明した配線基板６００では、接続端子Ｔ１～Ｔ６間にそれぞれ充填する充填部材４の上面は、平坦（フラット）となっていたが、充填部材４の上面は、必ずしも平坦（フラット）である必要はなく、例えば、図３１に示すように、充填部材４の上面が丸みを帯びた、いわゆるフィレット形状となっていても、同様の効果を得ることができる。
　以上、本発明を具体例を挙げながら詳細に説明してきたが、本発明は上記内容に限定されるものではなく、本発明の範疇を逸脱しない限りにおいてあらゆる変形や変更が可能である。例えば、上記具体例では、配線基板１００～６００が半田ボールＢを介してマザーボード等と接続するＢＧＡ基板である形態について説明しているが、半田ボールＢの代わりにピンもしくはランドを設けた、いわゆるＰＧＡ（Pin Grid Array）基板もしくはＬＧＡ（Land Grid Array）基板として配線基板１００～６００をマザーボード等と接続するようにしてもよい。
　また、本実施例では、第１の充填方法や第２の充填方法を採用した場合、充填部材４を形成した後にソルダーレジスト層５を形成しているが、ソルダーレジスト層５を形成した後に充填部材４を形成するようにしても良い。
　本発明の配線基板によれば、接続端子間の短絡を防止するとともに、接続端子の狭ピッチ化に対応できる配線基板を提供することができる。
　１００～６００…配線基板、２…コア基板、３…ビルドアップ層、４…充填部材、５…ソルダーレジスト層、５ａ…開口、１３…ビルドアップ層、１４…ソルダーレジスト層、１４ａ…開口、２１，２２…コア導体層、２３…スルーホール、２４…スルーホール導体、２５…樹脂製穴埋め材、３１，３３…樹脂絶縁層、３２，３４…導体層、３５，３６…ビア、３７ａ…ビアホール、３７ｂ…ビア導体、３７ｃ…ビアパッド、３７ｄ…ビアランド、４１…蓋めっき層、４２，４３…フィルドビア、４４ａ…ビアホール、４４ｂ…ビア導体、１３１，１３３…樹脂絶縁層、１３２，１３４…導体層、１３５，１３６…ビア、１３７ａ…ビアホール、１３７ｂ…ビア導体、１３７ｃ…ビアパッド、１３７ｄ…ビアランド、１４１…蓋めっき層、１４２，１４３…フィルドビア、１４４ａ…ビアホール、１４４ｂ…ビア導体、Ｂ…半田ボール、Ｆ…主面、Ｌ…段差、Ｌ１，Ｌ２…金属配線、Ｌ１１，Ｌ１２…金属配線、Ｍ…金属めっき層、Ｔ１～Ｔ６，Ｔ４ａ～Ｔ６ａ…当接面、Ｔ４ｂ～Ｔ６ｂ…離間面、Ｔ１１…接続端子、ＡＭ…アライメントマーク、Ｐ…パッド、ＭＲ１，ＭＲ２，ＭＲ１１，ＭＲ１２…めっきレジスト、Ｓ…隙間部。

Claims (13)

  1. 　絶縁層及び導体層がそれぞれ１層以上積層された積層体を有する配線基板であって、
    　前記積層体上に互いに離間して形成され、前記積層体との当接面に対向する第１の主面外周に段差が形成された複数の接続端子と、
    　前記複数の接続端子間に充填された充填部材と、
    を有することを特徴とする配線基板。
  2. 　前記充填部材は、前記複数の接続端子の各側面の少なくとも一部と当接していることを特徴とする請求項１に記載の配線基板。
  3. 　前記複数の接続端子は、前記充填部材との当接面の少なくとも一部が粗化されていることを特徴とする請求項１又は請求項２に記載の配線基板。
  4. 　前記充填部材は、ソルダーレジストとして機能することを特徴とする請求項１乃至請求項３のいずれか１項に記載の配線基板。
  5. 　前記接続端子は、前記導体層上に直接形成されていることを特徴とする請求項１乃至請求項４のいずれか１項に記載の配線基板。
  6. 　前記接続端子は、少なくとも一部が前記充填部材の表面から突出していることを特徴とする請求項１乃至請求項５のいずれか１項に記載の配線基板。
  7. 　前記接続端子は、柱状形状であることを特徴とする請求項１乃至請求項６のいずれか１項に記載の配線基板。
  8. 　前記複数の接続端子の側面には、前記充填部材と当接した当接面と、該当接面より上側であって前記充填部材の上面より下側において、前記充填部材と当接していない離間面と、が形成されていることを特徴とする請求項１乃至請求項７のいずれか１項に記載の配線基板。
  9. 　配線パターンとの接続面を除く前記接続端子の側面全周にわたって、前記当接面及び前記離間面が形成されていることを特徴とする請求項８に記載の配線基板。
  10. 　前記接続端子の側面全周にわたって、前記当接面及び前記離間面が形成されていることを特徴とする請求項８に記載の配線基板。
  11. 　前記離間面と前記充填部材との間の隙間部の深さが、６μｍ以下であることを特徴とする請求項８乃至請求項１０のいずれか１項に記載の配線基板。
  12. 　前記離間面と前記充填部材との間の隙間部の幅が、６μｍ以下であることを特徴とする請求項８乃至請求項１１のいずれか１項に記載の配線基板。
  13. 　前記積層体上には、前記複数の接続端子を露出する開口を有するとともに前記接続端子と接続されてなる配線パターンを覆うソルダーレジスト層を有することを特徴とする請求項１乃至４のいずれか１項に記載の配線基板。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015088584A (ja) * 2013-10-30 2015-05-07 京セラサーキットソリューションズ株式会社 配線基板
JP2015088583A (ja) * 2013-10-30 2015-05-07 京セラサーキットソリューションズ株式会社 配線基板およびその製造方法
JP2017038087A (ja) * 2016-11-09 2017-02-16 京セラ株式会社 配線基板の製造方法

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013074178A (ja) * 2011-09-28 2013-04-22 Ngk Spark Plug Co Ltd 部品内蔵配線基板の製造方法
US9721878B2 (en) * 2012-09-28 2017-08-01 Intel Corporation High density second level interconnection for bumpless build up layer (BBUL) packaging technology
US10433421B2 (en) * 2012-12-26 2019-10-01 Intel Corporation Reduced capacitance land pad
TWI514530B (zh) * 2013-08-28 2015-12-21 Via Tech Inc 線路基板、半導體封裝結構及線路基板製程
JP5846185B2 (ja) 2013-11-21 2016-01-20 大日本印刷株式会社 貫通電極基板及び貫通電極基板を用いた半導体装置
JP6185880B2 (ja) * 2014-05-13 2017-08-23 日本特殊陶業株式会社 配線基板の製造方法及び配線基板
JP2015231003A (ja) * 2014-06-06 2015-12-21 イビデン株式会社 回路基板および回路基板の製造方法
JP6230971B2 (ja) * 2014-08-05 2017-11-15 日本特殊陶業株式会社 配線基板の製造方法
TWI556383B (zh) * 2014-08-29 2016-11-01 矽品精密工業股份有限公司 封裝結構及其製法
JP2018198275A (ja) * 2017-05-24 2018-12-13 イビデン株式会社 コイル内蔵基板及びその製造方法
KR20190012485A (ko) * 2017-07-27 2019-02-11 삼성전기주식회사 인쇄회로기판 및 그 제조 방법
US12068172B2 (en) * 2019-07-30 2024-08-20 Intel Corporation Sacrificial pads to prevent galvanic corrosion of FLI bumps in EMIB packages
US11545425B2 (en) 2020-10-08 2023-01-03 Qualcomm Incorporated Substrate comprising interconnects embedded in a solder resist layer
CN112867243A (zh) * 2021-01-06 2021-05-28 英韧科技(上海)有限公司 多层电路板
US11823983B2 (en) 2021-03-23 2023-11-21 Qualcomm Incorporated Package with a substrate comprising pad-on-pad interconnects

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1154896A (ja) * 1997-04-11 1999-02-26 Ibiden Co Ltd プリント配線板及びその製造方法
JP2002353593A (ja) * 2001-05-25 2002-12-06 Toppan Printing Co Ltd プリント配線板およびその製造方法
JP2003332720A (ja) * 2002-05-14 2003-11-21 Cmk Corp 多層プリント配線板とその製造方法
JP2006344889A (ja) * 2005-06-10 2006-12-21 Nec Saitama Ltd 大型電子部品の実装方法
JP2007149998A (ja) * 2005-11-29 2007-06-14 Senju Metal Ind Co Ltd フラットパッケージ型電子部品搭載用プリント基板およびその製造方法
JP2008140886A (ja) * 2006-11-30 2008-06-19 Shinko Electric Ind Co Ltd 配線基板及びその製造方法
WO2009037939A1 (ja) * 2007-09-20 2009-03-26 Ibiden Co., Ltd. プリント配線板及びその製造方法
JP2009212228A (ja) 2008-03-03 2009-09-17 Shinko Electric Ind Co Ltd 配線基板及びその製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
MY139405A (en) * 1998-09-28 2009-09-30 Ibiden Co Ltd Printed circuit board and method for its production
JP2003249840A (ja) * 2001-12-18 2003-09-05 Murata Mfg Co Ltd 弾性表面波装置
JP2003209366A (ja) * 2002-01-15 2003-07-25 Sony Corp フレキシブル多層配線基板およびその製造方法
TWI231028B (en) * 2004-05-21 2005-04-11 Via Tech Inc A substrate used for fine-pitch semiconductor package and a method of the same
TWI288590B (en) 2005-10-31 2007-10-11 Unimicron Technology Corp Method of forming solder mask and circuit board with solder mask
EP2165362B1 (en) 2007-07-05 2012-02-08 ÅAC Microtec AB Low resistance through-wafer via
JP4356789B2 (ja) * 2008-03-25 2009-11-04 住友ベークライト株式会社 回路基板
TWI362096B (en) 2008-05-27 2012-04-11 Unimicron Technology Corp Method for fabricating pakage substrate
US8686300B2 (en) * 2008-12-24 2014-04-01 Ibiden Co., Ltd. Printed wiring board and method for manufacturing the same
JP5573429B2 (ja) 2009-08-10 2014-08-20 住友ベークライト株式会社 無電解ニッケル−パラジウム−金めっき方法、めっき処理物、プリント配線板、インターポーザ、および半導体装置
JP5627097B2 (ja) * 2009-10-07 2014-11-19 ルネサスエレクトロニクス株式会社 配線基板
US8528200B2 (en) 2009-12-18 2013-09-10 Ibiden Co., Ltd. Printed wiring board and method for manufacturing printed wiring board
US8884432B2 (en) * 2011-06-08 2014-11-11 Tessera, Inc. Substrate and assembly thereof with dielectric removal for increased post height

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1154896A (ja) * 1997-04-11 1999-02-26 Ibiden Co Ltd プリント配線板及びその製造方法
JP2002353593A (ja) * 2001-05-25 2002-12-06 Toppan Printing Co Ltd プリント配線板およびその製造方法
JP2003332720A (ja) * 2002-05-14 2003-11-21 Cmk Corp 多層プリント配線板とその製造方法
JP2006344889A (ja) * 2005-06-10 2006-12-21 Nec Saitama Ltd 大型電子部品の実装方法
JP2007149998A (ja) * 2005-11-29 2007-06-14 Senju Metal Ind Co Ltd フラットパッケージ型電子部品搭載用プリント基板およびその製造方法
JP2008140886A (ja) * 2006-11-30 2008-06-19 Shinko Electric Ind Co Ltd 配線基板及びその製造方法
WO2009037939A1 (ja) * 2007-09-20 2009-03-26 Ibiden Co., Ltd. プリント配線板及びその製造方法
JP2009212228A (ja) 2008-03-03 2009-09-17 Shinko Electric Ind Co Ltd 配線基板及びその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015088584A (ja) * 2013-10-30 2015-05-07 京セラサーキットソリューションズ株式会社 配線基板
JP2015088583A (ja) * 2013-10-30 2015-05-07 京セラサーキットソリューションズ株式会社 配線基板およびその製造方法
KR101878242B1 (ko) * 2013-10-30 2018-07-13 쿄세라 코포레이션 배선 기판 및 그 제조 방법
JP2017038087A (ja) * 2016-11-09 2017-02-16 京セラ株式会社 配線基板の製造方法

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