KR101296996B1 - 배선기판 - Google Patents

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다츠야 이토
세이지 모리
다카히로 하야시
마코토 와카조노
도모히로 니시다
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니혼도꾸슈도교 가부시키가이샤
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Abstract

본 발명에 관한 배선기판은, 절연층 및 도체층이 각각 1층 이상 적층된 적층체를 가지는 배선기판으로서, 적층체 상에 서로 이간되게 형성되며, 적층체와의 맞닿음면에 대향하는 제 1 주면의 외주에 단차가 형성된 복수의 접속단자와, 복수의 접속단자 사이에 충전된 충전부재를 가진다.

Description

배선기판{WIRING SUBSTRATE}
본 발명은 주면(主面)에 반도체 칩을 접속하기 위한 복수의 접속단자가 형성된 배선기판에 관한 것이다.
통상, 배선기판의 주면(표면)에는 반도체 칩과 접속하는 접속용 단자(이하 "접속단자"라 한다)가 형성되어 있다. 최근에는 상기 접속단자의 고밀도화가 진행되고 있어, 배치되는 접속단자의 간격(피치)이 좁아지고 있다. 이 때문에, 복수의 접속단자를 솔더 레지스트의 동일 개구 내에 배치한 NSMD(Non-Solder-Mask Defined)를 채용한 배선기판이 제안되고 있다.
그런데, 복수의 접속단자를 좁은 피치(이하 "협피치"라 한다)로 동일 개구 내에 배치하였을 경우, 접속단자의 표면에 코팅된 솔더가 인접하는 접속단자로 유출되어, 접속단자 사이가 단락(쇼트)될 우려가 있다. 그래서, 접속단자의 표면에 코팅된 솔더가 인접하는 접속단자로 유출되는 것을 방지하기 위해서, 각 접속단자 사이에 절연성의 격벽을 형성한 것이 있다(예를 들면, 특허문헌 1 참조).
특허문헌 1 : 일본국 특허공개 2009-212228호 공보
여기서, 접속단자에 솔더를 코팅할 경우, 솔더는 표면장력에 의해서 구형(볼형상)으로 되는 데, 특허문헌 1에 기재되는 배선기판에서는 접속단자의 상면 및 양 측면에 솔더가 코팅되기 때문에, 각 접속단자에 코팅되는 솔더의 직경이 커지게 된다. 이 때문에, 접속단자의 간격을 넓게 취할 필요가 있어, 한층 더 협피치에 대응하는 것이 어렵다.
또, 특허문헌 1에 기재되는 배선기판에서는 접속단자의 상면 및 양 측면에 솔더를 코팅하기 때문에, 접속단자의 상면 및 양 측면이 노출된 상태로 되어 있다. 즉, 각 접속단자는 그 하면만이 밑바탕인 수지에 접착된 상태로 되어 있다. 그러나, 상술한 바와 같이 접속단자의 피치가 좁아지고 있기 때문에, 접속단자 자체도 작아지고 있다. 이 때문에, 특허문헌 1에 기재되는 배선기판과 같이 접속단자의 하면만이 밑바탕인 수지에 접착된 상태로는 충분한 접착강도를 얻을 수 없으므로, 접속단자가 도중의 제조공정에서 박리될 우려가 있다.
본 발명은 상기한 사정에 대처하기 위해서 이루어진 것으로서, 접속단자 사이의 단락을 방지함과 아울러 접속단자의 협피치화에 대응할 수 있는 배선기판을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해서, 본 발명은, 절연층 및 도체층이 각각 1층 이상 적층된 적층체를 가지는 배선기판으로서, 상기 적층체 상에 서로 이간되게 형성되며 상기 적층체와의 맞닿음면에 대향하는 제 1 주면의 외주에 단차가 형성된 복수의 접속단자와, 상기 복수의 접속단자 사이에 충전된 충전부재를 가진다,
본 발명에 의하면, 접속단자 사이가 충전부재로 충전되어 있기 때문에, 반도체 칩과 접속하였을 때에, 반도체 칩과 배선기판의 간극에 충전되게 되는 언더필이나 NCP(Non-Conductive Paste), NCF(Non-Conductive Film)의 접속단자 사이에 있어서의 보이드의 발생을 방지할 수 있다. 이 때문에, 리플로우시에 상기 보이드로 솔더가 유출되어 접속단자 사이가 단락(쇼트)되는 것을 방지할 수 있다. 또, 접속단자의 노출면적이 작아지기 때문에, 접속단자에 코팅되는 솔더의 직경이 커지지 않으므로 접속단자를 협피치화할 수 있다. 또, 접속단자의 표면에 금속 도금층을 형성할 때에, 접속단자 사이에 위치하는 적층체 표면에도 도금이 석출되는 도금 새그(plating sag)나, 접속단자의 하면측의 측면이 에칭되는 언더 컷을 방지할 수 있다. 또한, 적층체와의 맞닿음면에 대향하는 제 1 주면의 외주에 단차를 형성하고 있기 때문에, 접속단자에 코팅되는 솔더의 직경이 커지지 않으므로, 접속단자를 더욱더 협피치화할 수 있다.
또한, 본 발명의 일 형태에서는, 상기 충전부재를 상기 복수의 접속단자의 각 측면의 적어도 일부와 맞닿게 할 수 있다. 충전부재를 접속단자의 각 측면의 적어도 일부와 맞닿게 함으로써, 접속단자의 하면만이 밑바탕인 수지에 접착된 상태로 되는 것을 방지할 수 있다. 이 때문에, 접속단자의 접착강도가 향상되어, 접속단자가 도중의 제조공정에서 박리될 우려를 억제할 수 있다.
또, 본 발명의 다른 형태에서는, 상기 복수의 접속단자의 상기 충전부재와의 맞닿음면의 적어도 일부가 조화(粗化,roughening)되어 있다. 접속단자의 충전부재와의 맞닿음면의 적어도 일부를 조화함으로써, 접속단자와 충전부재의 접착강도가 향상된다. 이 때문에, 접속단자의 접착강도가 향상되어, 접속단자가 도중의 제조공정에서 박리될 우려를 억제할 수 있다.
또, 본 발명의 그 외의 형태에서는, 상기 충전부재는 솔더 레지스트로서 기능한다. 충전부재가 솔더 레지스트로서 기능함으로써, 충전부재 상에 솔더가 잔류하여 접속단자 사이가 단락(쇼트)되는 것을 억제할 수 있다.
또한, 적층체 상에는 복수의 접속단자를 노출시키는 개구를 가짐과 아울러 접속단자와 접속되어 이루어지는 배선 패턴을 덮는 솔더 레지스트층을 가진다. 배선 패턴을 절연부재인 솔더 레지스트층으로 덮음으로써, 배선 패턴이 단락(쇼트)되는 것을 방지할 수 있다.
이상 설명한 바와 같이, 본 발명에 의하면, 접속단자 사이의 단락을 방지함과 아울러 접속단자의 협피치화에 대응할 수 있는 배선기판을 제공할 수 있다.
도 1은 제 1 실시형태에 관한 배선기판의 평면도(표면측)
도 2는 제 1 실시형태에 관한 배선기판의 일부 단면도
도 3은 제 1 실시형태에 관한 배선기판의 표면측의 접속단자의 구성도
도 4는 제 1 실시형태에 관한 배선기판의 제조공정도(코어기판공정)
도 5는 제 1 실시형태에 관한 배선기판의 제조공정도(빌드업공정)
도 6은 제 1 실시형태에 관한 배선기판의 제조공정도(빌드업공정)
도 7은 제 1 실시형태에 관한 배선기판의 제조공정도(충전공정)
도 8은 제 4 충전방법의 설명도
도 9는 제 1 실시형태에 관한 배선기판의 제조공정도(솔더 레지스트층 공정)
도 10은 제 1 실시형태에 관한 배선기판의 제조공정도(도금공정)
도 11은 제 1 실시형태에 관한 배선기판의 제조공정도(백 앤드 공정)
도 12는 제 2 실시형태에 관한 배선기판의 평면도(표면측)
도 13은 제 2 실시형태에 관한 배선기판의 일부 단면도
도 14는 제 2 실시형태에 관한 배선기판의 표면측의 접속단자의 구성도
도 15는 제 3 실시형태에 관한 배선기판의 평면도(표면측)
도 16은 제 3 실시형태에 관한 배선기판의 일부 단면도
도 17은 제 3 실시형태에 관한 배선기판의 표면측의 접속단자의 구성도
도 18은 제 3 실시형태에 관한 배선기판의 제조공정도(빌드업공정)
도 19는 제 3 실시형태에 관한 배선기판의 제조공정도(볼록 도금층 형성공정)
도 20은 제 4 실시형태에 관한 배선기판의 평면도(표면측)
도 21은 제 4 실시형태에 관한 배선기판의 일부 단면도
도 22는 제 4 실시형태에 관한 배선기판의 표면측의 접속단자의 구성도
도 23은 비교예에 관한 배선기판의 표면측의 접속단자의 구성도
도 24는 제 4 실시형태의 변형예에 관한 배선기판의 표면측의 접속단자의 구성도
도 25는 제 5 실시형태에 관한 배선기판의 평면도(표면측)
도 26은 제 5 실시형태에 관한 배선기판의 일부 단면도
도 27은 제 5 실시형태에 관한 배선기판의 표면측의 접속단자의 구성도
도 28은 제 6 실시형태에 관한 배선기판의 평면도(표면측)
도 29는 제 6 실시형태에 관한 배선기판의 일부 단면도
도 30은 제 6 실시형태에 관한 배선기판의 표면측의 접속단자의 구성도
도 31은 그 외의 실시형태에 관한 배선기판의 충전부재의 상면 형상을 나타내는 도면
이하, 본 발명의 실시형태에 대해서 도면을 참조하면서 상세하게 설명한다. 또한, 이하의 설명에서는 코어기판 상에 빌드업층을 형성한 배선기판을 예로 하여 본 발명의 실시형태를 설명하지만, 상면 및 측면이 노출되는 복수의 접속단자가 형성된 배선기판이면 좋고, 예를 들면 코어기판을 가지지 않는 배선기판이어도 좋다.
(제 1 실시형태)
도 1은 제 1 실시형태에 관한 배선기판(100)의 평면도(표면측)이다. 도 2는 도 1의 I-I선을 따르는 배선기판(100)의 일부 단면도이다. 도 3은 배선기판(100)의 표면측에 형성된 접속단자(T1)의 구성도로서, 도 3(a)는 접속단자(T1)의 상면도이고, 도 3(b)는 도 3(a)의 Ⅱ-Ⅱ선을 따르는 단면도이다. 또한, 이하의 설명에서는 반도체 칩이 접속되는 측을 표면측이라 하고, 마더보드나 소켓 등(이하 "마더보드 등"이라 한다)이 접속되는 측을 이면측이라 한다.
(배선기판(100)의 구성)
도 1∼도 3에 나타내는 배선기판(100)은, 코어기판(2)과; 반도체 칩(도시생략)과 접속하는 접속단자(T1)가 복수 형성되며, 코어기판(2)의 표면측에 적층되는 빌드업층(3)(표면측)과; 빌드업층(3)에 적층되며, 복수의 접속단자(T1) 사이를 충전하는 충전부재(4)와; 충전부재(4)에 적층되며, 접속단자(T1)의 적어도 일부를 노출시키는 개구(5a)가 형성된 솔더 레지스트층(5)과; 마더보드 등(도시생략)과 접속하는 접속단자(T11)가 복수 형성되며, 코어기판(2)의 이면측에 적층되는 빌드업층(13)(이면측)과; 빌드업층(13)에 적층되며, 접속단자(T11)의 적어도 일부를 노출시키는 개구(14a)가 형성된 솔더 레지스트층(14);을 구비한다.
코어기판(2)은 내열성 수지판(예를 들면, 비스말레이미드-트리아진 수지판)이나 섬유강화 수지판(예를 들면, 유리섬유강화 에폭시 수지) 등으로 구성된 판형상의 수지제 기판이다. 코어기판(2)의 표면 및 이면에는 금속 배선(L1,L11)을 이루는 코어 도체층(21,22)이 각각 형성되어 있다. 또, 코어기판(2)에는 드릴 등에 의해서 천공된 스루홀(23)이 형성되며, 그 내벽면에는 코어 도체층(21,22)을 서로 도통시키는 스루홀 도체(24)가 형성되어 있다. 또한, 스루홀(23)은 에폭시 수지 등의 수지제 구멍매립재(25)에 의해서 충전되어 있다.
(표면측의 구성)
빌드업층(3)은 코어기판(2)의 표면측에 적층된 수지 절연층(31,33) 및 도체층(32,34)으로 이루어진다. 수지 절연층(31)은 열경화성 수지 조성물로 이루어지며, 표면에 금속 배선(L2)을 이루는 도체층(32)이 형성되어 있다. 또, 수지 절연층(31)에는 코어 도체층(21)과 도체층(32)을 전기적으로 접속하는 비아(35)가 형성되어 있다. 수지 절연층(33)은 열경화성 수지 조성물로 이루어지며, 표층에 복수의 접속단자(T1)를 가지는 도체층(34)이 형성되어 있다. 또, 수지 절연층(33)에는 도체층(32)과 도체층(34)을 전기적으로 접속하는 비아(36)가 형성되어 있다. 여기서, 수지 절연층(31,33) 및 도체층(32)은 적층체를 구성한다.
비아(35,36)는 각각 비아홀(37a)과 그 내주면에 형성된 비아 도체(37b)와, 저면측에서 비아 도체(37b)와 도통하도록 형성된 비아 패드(37c)와, 비아 패드(37c)의 반대측에 있어서 비아 도체(37b)의 개구 둘레가장자리에서 외측으로 돌출되는 비아 랜드(37d)를 가지고 있다.
접속단자(T1)는 반도체 칩과 접속하기 위한 접속단자이다. 접속단자(T1)는 반도체 칩의 실장영역의 내주를 따라서 배치된 이른바 퍼리퍼럴형(peripheral type)의 접속단자이다. 반도체 칩은 상기 접속단자(T1)와 전기적으로 접속됨으로써 배선기판(100)에 실장된다. 각 접속단자(T1)는 후술하는 충전부재(4)와의 접착성을 향상시키기 위해서 그 표면이 조화(粗化,roughening)되어 있다.
또, 각 접속단자(T1)의 표면을 조화하지 않는 경우에서도 Sn(주석), Ti(티탄), Cr(크롬), Ni(니켈) 중 어느 1개의 금속 원소를 각 접속단자(T1)의 표면에 코팅하여 금속층을 형성한 후, 이 금속층 상에 커플링제 처리를 실시함으로써 후술하는 충전부재(4)와의 접착성을 향상시킬 수 있다. 커플링제는 주로 금속이나 무기재와 수지 등의 유기재의 밀착성을 좋게 하는 역할을 가진다. 커플링제에는 실란 커플링제, 티타네이트계 커플링제, 알루미네이트계 커플링제 등이 있는 데, 실란 커플링제를 이용하는 것이 보다 바람직하다. 실란 커플링제로서는 예를 들면, 아미노실란, 에폭시실란, 스틸렌실란 등이 있다.
또, 각 접속단자(T1)는, 빌드업층(3)을 구성하는 수지 절연층(33)과의 맞닿음면에 대향하는 제 1 주면(F)의 외주에 단차(L)가 형성되며, 이 단차(L)를 포함하는 접속단자(T1)의 노출면은 금속 도금층(M)에 의해서 덮여져 있다. 반도체 칩을 배선기판(100)에 실장할 때에는, 반도체 칩의 접속단자에 코팅된 솔더를 리플로우함으로써 반도체 칩의 접속단자와 접속단자(T1)가 전기적으로 접속된다. 또한, 금속 도금층(M)은 예를 들면, Ni층, Sn층, Ag층, Pd층, Au층 등의 금속층에서 선택되는 단일 또는 복수의 층(예를 들면, Ni층/Au층, Ni층/Pd층/Au층)으로 구성된다. 또, 금속 도금층(M) 대신에 방청용 OSP(Organic Solderability Preservative) 처리를 실시하여도 좋다. 또, 단차(L)를 포함하는 접속단자(T1)의 노출면에 솔더를 코팅하여도 좋고, 또한 단차(L)를 포함하는 접속단자(T1)의 노출면을 금속 도금층(M)으로 덮은 후, 이 금속 도금층(M)에 솔더를 코팅하여도 좋다. 또, 접속단자(T1)의 노출면에 솔더를 코팅하는 방법에 대해서는 후술한다.
충전부재(4)는 빌드업층(3)에 적층되는 절연성 부재이고, 그 재질은 솔더 레지스트층(5)과 같은 것이 바람직하다. 충전부재(4)는 빌드업층(3)의 표층에 형성된 각 접속단자(T1)의 측면과 밀착된 상태로 접속단자(T1) 사이에 충전되어 있다. 또, 충전부재(4)의 두께(D1)는 접속단자(T1)의 두께(높이)(D2)보다도 얇게 되어 있다.
솔더 레지스트층(5)은 접속단자(T1)와 접속되는 배선 패턴을 덮음과 아울러, 반도체 칩의 실장영역의 내주를 따라서 배치된 접속단자(T1)를 노출시키는 개구(5a)를 가지고 있다. 솔더 레지스트층(5)의 개구(5a)는 동일 개구 내에 복수의 접속단자(T1)를 배치하는 NSMD 형상으로 되어 있다.
(이면측의 구성)
빌드업층(13)은 코어기판(2)의 이면측에 적층된 수지 절연층(131,133) 및 도체층(132,134)으로 이루어진다. 수지 절연층(131)은 열경화성 수지 조성물로 이루어지며, 이면에 금속 배선(L12)을 이루는 도체층(132)이 형성되어 있다. 또, 수지 절연층(131)에는 코어 도체층(22)과 도체층(132)을 전기적으로 접속하는 비아(135)가 형성되어 있다. 수지 절연층(133)은 열경화성 수지 조성물로 이루어지며, 표층에 1이상의 접속단자(T11)를 가지는 도체층(134)이 형성되어 있다. 또, 수지 절연층(133)에는 도체층(132)과 도체층(134)을 전기적으로 접속하는 비아(136)가 형성되어 있다.
비아(135,136)는 각각 비아홀(137a)과 그 내주면에 형성된 비아 도체(137b)와, 저면측에서 비아 도체(137b)와 도통하도록 형성된 비아 패드(137c)와, 비아 패드(137c)의 반대측에 있어서 비아 도체(137b)의 개구 둘레가장자리에서 외측으로 돌출되는 비아 랜드(137d)를 가지고 있다.
접속단자(T11)는 배선기판(100)을 마더보드 등에 접속하기 위한 이면 랜드(PGA 패드, BGA 패드)로서 이용되는 것이고, 배선기판(100)의 대략 중심부를 제외하는 외주영역에 형성되되, 상기 대략 중심부를 둘러싸도록 직사각형상으로 배열되어 있다. 또, 접속단자(T11)의 표면의 적어도 일부는 금속 도금층(M)에 의해서 덮여져 있다.
솔더 레지스트층(14)은 필름형상의 솔더 레지스트를 빌드업층(13)의 표면 상에 적층하여 형성되어 있다. 솔더 레지스트층(14)에는 각 접속단자(T11)의 표면의 일부를 노출시키는 개구(14a)가 형성되어 있다. 따라서, 각 접속단자(T11)는 그 표면의 일부가 개구(14a)에 의해서 솔더 레지스트층(14)에서 노출된 상태로 되어 있다. 즉, 솔더 레지스트층(14)의 개구(14a)는 각 접속단자(T11)의 표면의 일부를 노출시키는 SMD 형상으로 되어 있다. 또한, 솔더 레지스트층(5)의 개구(5a)와는 달리, 솔더 레지스트층(14)의 개구(14a)는 접속단자(T11)마다 형성되어 있다.
개구(14a) 내에는 예를 들면, Sn-Ag, Sn-Cu, Sn-Ag-Cu, Sn-Sb 등의 실질적으로 Pb을 함유하지 않는 솔더로 이루어지는 솔더 볼(B)이 금속 도금층(M)을 통해서 접속단자(T11)와 전기적으로 접속하도록 형성되어 있다. 또한, 배선기판(100)을 마더보드 등에 실장할 때에는 배선기판(100)의 솔더 볼(B)을 리플로우함으로써 마더보드 등의 접속단자와 접속단자(T11)가 전기적으로 접속된다.
(배선기판의 제조방법)
도 4∼도 11은 제 1 실시형태에 관한 배선기판(100)의 제조공정을 나타내는 도면이다. 이하, 도 4∼도 11을 참조하여 배선기판(100)의 제조방법에 대해서 설명한다.
(코어기판공정 : 도 4)
판형상의 수지제 기판의 표면 및 이면에 동박이 점착된 동장 적층판을 준비한다. 또, 동장 적층판에 대해서 드릴을 이용하여 펀칭가공을 실시함으로써 스루홀(23)이 되는 관통구멍을 소정 위치에 미리 형성해 둔다. 그리고, 종래의 공지 수법에 따라서 무전해 구리도금 및 전해 구리도금을 실시함으로써 스루홀(23) 내벽에 스루홀 도체(24)를 형성하고, 동장 적층판의 양면에 구리 도금층을 형성한다(도 4(a) 참조).
그 후, 스루홀 도체(24) 내를 에폭시 수지 등의 수지 구멍매립재(25)로 충전한다. 또한, 동장 적층판의 양면의 동박 상에 형성된 구리 도금층을 소망하는 형상으로 에칭하여 동장 적층판의 표면 및 이면에 금속 배선(L1,L11)을 이루는 코어 도체층(21,22)을 각각 형성하여 코어기판(2)을 얻는다(도 4(b) 참조). 또한, 스루홀(23)을 형성한 후에는 가공부분의 스미어를 제거하는 디스미어 처리를 실시하는 것이 바람직하다.
(빌드업공정 : 도 5∼도 6)
코어기판(2)의 표면 및 이면에, 수지 절연층(31,131)이 되는 에폭시 수지를 주성분으로 하는 필름형상의 절연수지재료를 각각 겹쳐지게 배치한다. 그리고, 이 적층물을 진공 압착 열프레스기로 가압 가열하여 필름형상의 절연수지재료를 열경화시키면서 압착한다. 그 다음, 종래의 주지된 레이저 가공장치를 이용하여 레이저 조사를 실시함으로써 수지 절연층(31,131)에 비아홀(37a,137a)을 각각 형성한다(도 5(a) 참조).
계속해서, 수지 절연층(31,131)의 표면을 조화한 후, 무전해 도금을 실시하여 비아홀(37a,137a)의 내벽을 포함하는 수지 절연층(31,131) 상에 무전해 구리 도금층을 형성한다. 그 다음, 수지 절연층(31,131) 상에 형성된 무전해 구리 도금층 상에 포토레지스트를 라미네이트하고, 노광·현상을 실시하여 소망하는 형상으로 도금 레지스트를 형성한다.
그 후, 이 도금 레지스트를 마스크로 하고서 전해 도금에 의해서 구리를 도금하여 소망하는 구리 도금 패턴을 얻는다. 그 다음, 도금 레지스트를 박리하고, 도금 레지스트 아래에 존재하고 있던 무전해 구리 도금층을 제거하여 금속 배선(L2,L12)을 이루는 도체층(32,132)을 형성한다. 또, 이 때에 비아 도체(37b,137b), 비아 패드(37c,137c) 및 비아 랜드(37d,137d)로 이루어지는 비아(35,135)도 형성된다(도 5(b)참조).
그 다음, 도체층(32,132) 상에, 수지 절연층(33,133)이 되는 에폭시 수지를 주성분으로 하는 필름형상의 절연수지재료를 각각 겹쳐지게 배치한다. 그리고, 이 적층물을 진공 압착 열프레스기로 가압 가열하여 필름형상의 절연수지재료를 열경화시키면서 압착한다. 그 다음, 종래의 주지된 레이저 가공장치를 이용하여 레이저 조사를 실시함으로써 수지 절연층(33,133)에 비아홀(37a,137a)을 각각 형성한다(도 6(a) 참조).
계속해서, 도체층(32,132)을 형성하였을 때와 마찬가지로, 비아홀(37a,137a)이 형성된 수지 절연층(33,133)에 접속단자(T1,T11)를 가지는 도체층(34,134) 및 비아(36,136)를 각각 형성한다(도 6(b) 참조).
(충전공정 : 도 7)
그 다음, 빌드업층(3)의 표층을 이루는 복수의 접속단자(T1) 사이를 이 접속단자(T1)보다도 낮은 위치까지 충전부재(4)로 충전한다. 또한, 접속단자(T1) 사이를 충전부재(4)로 충전하기 위해서, 접속단자(T1)의 표면(특히 측면)을 조화하여 두는 것이 바람직하다. 접속단자(T1)의 표면은 예를 들면, 맥크 에치 본드(MEC ETCH BOND)(맥크사 제품) 등의 에칭액으로 처리함으로써 조화할 수 있다. 또, 각 접속단자(T1)의 표면을 조화하는 것 대신에, Sn(주석), Ti(티탄), Cr(크롬), Ni(니켈) 중 어느 1개의 금속 원소를 각 접속단자(T1)의 표면에 코팅하여 금속층을 형성한 후, 이 금속층 상에 커플링제 처리를 실시하여 충전부재(4)와의 접착성을 향상시켜도 좋다.
접속단자(T1) 사이에 충전부재(4)를 충전하는 방법으로서는 각종 수법을 채용할 수 있다. 이하, 접속단자(T1) 사이에 충전부재(4)를 충전하는 충전방법에 대해서 설명한다. 또한, 이하의 제 1∼제 4 충전방법에 있어서, 충전부재(4)가 되는 절연성 수지를 코팅하는 방법으로서는 인쇄, 라미네이트, 롤 코팅(roll coating), 스핀 코팅(spin coating) 등 각종 수법을 이용할 수 있다.
(제 1 충전방법)
제 1 충전방법에서는, 표층에 접속단자(T1)가 형성된 빌드업층(3)의 표면에 열경화성의 절연성 수지를 얇게 코팅하여 열경화시킨 후, 경화된 절연성 수지를 접속단자(T1)보다도 낮아지게 될 때까지 연마함으로써, 충전부재(4)를 접속단자(T1) 사이에 충전한다.
(제 2 충전방법)
제 2 충전방법에서는, 표층에 접속단자(T1)가 형성된 빌드업층(3)의 표면에 열경화성의 절연성 수지를 얇게 코팅한 후, 절연성 수지를 용융하는 용제로 접속단자(T1) 상면을 덮는 여분의 절연성 수지를 제거한 후에 열경화시킴으로써 충전부재(4)를 접속단자(T1) 사이에 충전한다.
(제 3 충전방법)
제 3 충전방법에서는, 표층에 접속단자(T1)가 형성된 빌드업층(3)의 표면에 열경화성의 절연성 수지를 두껍게 코팅하여 열경화시킨 후, 반도체 소자의 실장영역 이외의 영역을 마스크하고서, 접속단자(T1)보다도 낮아지게 될 때까지 절연성 수지를 RIE(Reactive Ion Etching) 등에 의해서 드라이 에칭함으로써 충전부재(4)를 접속단자(T1) 사이에 충전한다. 또한, 이 제 3 충전방법에 의해서 충전부재(4)를 접속단자(T1) 사이에 충전하는 경우, 충전부재(4)와 솔더 레지스트층(5)이 일체적으로 형성된다.
(제 4 충전방법)
도 8은 제 4 충전방법의 설명도이다. 이하, 도 8을 참조하여 제 4 충전방법에 대해서 설명한다. 제 4 충전방법에서는, 표층에 접속단자(T1)가 형성된 빌드업층(3)의 표면에 광경화성의 절연성 수지를 두껍게 코팅한 후(도 8(a) 참조), 나중에 솔더 레지스트층의 개구(5a)가 되는 영역의 내측 영역을 마스크하고서 절연성 수지를 노광·현상함으로써, 개구(5a)의 외측 영역이 되는 절연성 수지를 광경화시킨다(도 8(b) 참조). 그 다음, 이 제조 도중의 배선기판(100)을 탄산나트륨 수용액(농도 1중량%)에 단시간(광경화되지 않은 절연성 수지의 표면이 약간 팽윤될 정도의 시간) 침지한다(도 8(c) 참조). 그 후, 물세정하여 팽윤된 절연성 수지를 유화(乳化)시킨다(도 8(d) 참조). 그 다음, 팽윤·유화된 절연성 수지를 제조 도중의 배선기판(100)에서 제거한다(도 8(e) 참조). 광경화되지 않은 절연성 수지의 상단의 위치가 각 접속단자(T1)의 상단보다 낮은 위치가 될 때까지 상기 침지 및 물세정을 각각 1회, 또는 각각 수회 반복한다. 그 후, 열 또는 자외선에 의해서 절연성 수지를 경화시킨다. 또한, 이 제 4 충전방법에 의해서 충전부재(4)를 접속단자(T1) 사이에 충전하는 경우, 충전부재(4)와 솔더 레지스트층(5)이 일체적으로 형성된다.
(솔더 레지스트층 공정 : 도 9)
충전부재(4) 및 빌드업층(13)의 표면에 각각 필름형상의 솔더 레지스트를 프레스하여 적층한다. 적층된 필름형상의 솔더 레지스트를 노광·현상하여, 각 접속단자(T1)의 표면 및 측면을 노출시키는 NSMD 형상의 개구(5a)가 형성된 솔더 레지스트층(5)과, 각 접속단자(T11)의 표면의 일부를 노출시키는 SMD 형상의 개구(14a)가 형성된 솔더 레지스트층(14)을 얻는다. 또한, 상기 충전공정에서 상기한 제 3, 제 4 충전방법을 채용한 경우, 충전부재(4) 및 솔더 레지스트층(5)이 일체적으로 형성되기 때문에, 이 공정에서는 솔더 레지스트층(5)을 적층할 필요가 없다.
(도금공정 : 도 10)
그 다음, 접속단자(T1)의 노출면을 과황산나트륨 등으로 에칭하여, 접속단자(T1) 표면의 산화막 등의 불순물을 제거함과 아울러 접속단자(T1)의 주면(F)의 주위에 단차(L)를 형성한다. 그 후, 환원제를 이용한 무전해 환원도금에 의해서 접속단자(T1,T11)의 노출면에 금속 도금층(M)을 형성한다. 무전해 치환도금에 의해서 접속단자(T1)의 노출면에 금속 도금층(M)을 형성하는 경우는, 접속단자(T1)의 노출면의 금속이 치환되어 금속 도금층(M)이 형성된다. 이 때문에, 접속단자(T1)의 노출면을 과황산나트륨 등으로 에칭하지 않아도 접속단자(T1)의 주면(F)의 주위에 단차(L)가 형성된다.
또, 접속단자(T1)의 노출면에 솔더를 코팅하는 경우는, 코팅하는 솔더층의 두께에 따라서 이하의 2가지 방법을 선택할 수 있다.
(제 1 코팅방법)
두께가 5∼30㎛인 솔더층을 접속단자(T1)의 노출면에 코팅하는 경우, 접속단자(T1)의 노출면을 약간만 에칭(소프트 에칭)하여 접속단자(T1)의 노출면에 형성된 산화막을 제거한다. 이 때, 접속단자(T1)의 주면(F)의 주위에 단차(L)가 형성된다. 그 다음, Sn(주석), Ag(은), Cu(구리) 등의 금속을 함유하는 이온성 화합물 및 플럭스를 혼합한 페이스트{예를 들면, 하리마 화성주식회사의 슈퍼솔더(제품명)}를 접속단자(T1)의 노출면 전체를 덮도록 NSMD 형상의 개구(5a) 내 전체에 얇게 도포한다. 그 후, 리플로우를 실시하여 접속단자(T1)의 노출면에 Sn과 Ag 혹은 Sn, Ag 및 Cu의 합금으로 이루어지는 솔더층을 형성한다.
(제 2 코팅방법)
두께가 10㎛ 이하인 솔더층을 접속단자(T1)의 노출면에 코팅하는 경우, 접속단자(T1)의 노출면을 약간만 에칭(소프트 에칭)하여 접속단자(T1)의 노출면에 형성된 산화막을 제거한다. 이 때, 접속단자(T1)의 주면(F)의 주위에 단차(L)가 형성된다. 그 다음, 접속단자(T1)의 노출면에 무전해 Sn(주석)도금을 실시함으로써 Sn 도금층을 형성하고, 이 Sn 도금층의 전면을 덮도록 플럭스를 도포한다. 그 후, 리플로우를 실시하여 접속단자(T1)에 도금된 Sn 도금층을 용융시켜서 접속단자(T1)의 주면(F)에 솔더층을 형성한다. 이 때, 용융된 Sn은 표면장력에 의해서 접속단자(T1)의 주면(F)에 응집된다.
(백 앤드 공정(back and process) : 도 11)
솔더 인쇄에 의해서 접속단자(T11) 상에 형성된 금속 도금층(M) 상에 솔더 페이스트를 도포한 후, 소정의 온도와 시간으로 리플로우를 실시하여 접속단자(T11) 상에 솔더 볼(B)를 형성한다.
이상과 같이 제 1 실시형태에 관한 배선기판(100)은, 접속단자(T1) 사이를 충전부재(4)로 충전하고 있기 때문에, 접속단자(T1) 사이에서 언더필이나 NCP, NCF에 보이드가 발생하는 것을 방지할 수 있다. 이 때문에, 리플로우시에 솔더가 상기 보이드로 유출되어 접속단자 사이가 단락(쇼트)되는 것을 방지할 수 있다. 또, 접속단자(T1)의 노출면적이 작아지기 때문에, 접속단자에 코팅되는 솔더의 직경이 커지지 않으므로 접속단자(T1)를 협피치화할 수 있다. 또, 접속단자(T1)의 표면에 금속 도금층(M)을 형성할 때에, 접속단자(T1) 사이의 도금 새그나, 접속단자(T1)의 저부가 에칭되는 언더컷을 방지할 수 있다. 또한, 접속단자(T1)의 빌드업층(3)을 구성하는 수지 절연층(33)과의 맞닿음면에 대향하는 제 1 주면(F)의 외주에 단차(L)를 형성하고 있기 때문에, 접속단자(T1)에 코팅되는 솔더의 직경이 커지지 않으므로, 접속단자(T1)를 더욱더 협피치화할 수 있다.
또, 접속단자(T1)의 충전부재(4)와의 맞닿음면을 조화한 후에 접속단자(T1) 사이에 충전부재(4)를 충전하고 있기 때문에, 접속단자(T1)와 충전부재(4)의 접착강도가 향상된다. 이 때문에, 접속단자(T1)가 도중의 제조공정에서 박리될 우려를 억제할 수 있다. 또, 충전부재(4)의 재질을 솔더 레지스트층(5)과 같게 함으로써, 충전부재(4)의 솔더의 흐름성이 솔더 레지스트층(5)과 같은 정도가 되므로, 충전부재(4) 상에 솔더가 잔류하여 접속단자(T1) 사이가 단락(쇼트)하는 것을 억제할 수 있다.
또한, 접속단자(T1) 사이에 충전되는 충전부재(4)의 두께(D1)를 접속단자(T1)의 두께(높이)(D2)보다도 얇게 하고 있다. 즉, 접속단자(T1)가 충전부재(4)의 상면에서 약간 돌출된 상태가 되도록 하고 있다. 이 때문에, 반도체 칩의 접속단자의 중심과 접속단자(T1)의 중심이 어긋난 경우에서도, 반도체 칩의 접속단자가 접속단자(T1)의 단부와 맞닿기 때문에, 반도체 칩의 접속단자와 접속단자(T1)의 접속 신뢰성이 향상된다.
(제 2 실시형태)
도 12는 제 2 실시형태에 관한 배선기판(200)의 평면도(표면측)이다. 도 13은 도 12의 I-I선을 따르는 배선기판(200)의 일부 단면도이다. 도 14는 배선기판(200)의 표면측에 형성된 접속단자(T2)의 구성도로서, 도 14(a)는 접속단자(T2)의 상면도이고, 도 14(b)는 도 3(a)의 Ⅱ-Ⅱ선을 따르는 단면도이다. 이하, 도 12∼도 14를 참조하여 배선기판(200)의 구성에 대해서 설명하는 데, 도 1∼도 3을 참조하여 설명한 배선기판(100)과 동일한 구성에 대해서는 동일한 부호를 붙이고 중복된 설명을 생략한다.
(표면측의 구성)
배선기판(200)의 표면측에서는, 코어 도체층(21)과 전기적으로 접속하는 덮개 도금층(41)이 형성되고, 이 덮개 도금층(41)과 도체층(32) 및 도체층(32)과 도체층(34)이 각각 필드 비아(42) 및 필드 비아(43)에 의해서 전기적으로 접속되어 있다. 필드 비아(42,43)는 비아홀(44a)과, 비아홀(44a) 내측에 도금에 의해서 충전된 비아 도체(44b)를 가진다. 또, 빌드업층(3)의 표층에는 후술하는 접속단자(T2)만이 형성되어 있고, 접속단자(T2)와 같은 층에서 접속되는 배선 패턴이나 배선 패턴을 덮는 솔더 레지스트층은 형성되어 있지 않다. 여기서, 수지 절연층(31,33) 및 도체층(32)은 적층체를 구성한다.
배선기판(200)의 표면측에 형성된 접속단자(T2)는 반도체 칩의 실장영역 전체에 배치된 이른바 에리어 범프형(area bump type)의 접속단자로 되어 있다. 접속단자(T2)는 반도체 칩과 접속하기 위한 접속단자이다. 반도체 칩은 상기 접속단자(T2)와 전기적으로 접속됨으로써 배선기판(200)에 실장된다. 각 접속단자(T2)는 충전부재(4)와의 접착성을 향상시키기 위해서 그 표면이 조화되어 있다. 접속단자(T2)의 표면은 예를 들면, 맥크 에치 본드(맥크사 제품) 등의 에칭액으로 처리함으로써 조화할 수 있다.
또, 접속단자(T2)는 빌드업층(3)을 구성하는 수지 절연층(33)과의 맞닿음면에 대향하는 제 1 주면(F)의 외주에 단차(L)가 형성되며, 이 단차를 포함하는 접속단자(T2)의 노출면은 금속 도금층(M)에 의해서 덮여져 있다. 반도체 칩을 배선기판(200)에 실장할 때에는, 반도체 칩의 접속단자에 코팅된 솔더를 리플로우함으로써 반도체 칩의 접속단자와 접속단자(T2)가 전기적으로 접속된다. 또한, 금속 도금층(M) 대신에 솔더를 코팅하여도 좋고, 방청용 OSP 처리를 실시하여도 좋다.
접속단자(T2)에 대한 금속 도금층(M)의 형성은, 접속단자(T2)의 노출면을 과황산나트륨 등으로 에칭하여 접속단자(T2)의 주면(F)의 주위에 단차(L)를 형성한 후, 환원제를 이용한 무전해 환원도금에 의해서 접속단자(T2)의 노출면에 금속 도금층(M)을 형성함으로써 실시한다. 또한, 무전해 치환도금에 의해서 접속단자(T2)의 노출면에 금속 도금층(M)을 형성하는 경우는, 접속단자(T2)의 노출면의 금속이 치환되어 금속 도금층(M)이 형성된다. 이 때문에, 접속단자(T2)의 노출면을 과황산나트륨 등으로 에칭하지 않아도 접속단자(T2)의 주면(F)의 주위에 단차(L)가 형성된다.
또, 배선기판(200)의 복수의 접속단자(T2)는 수지 절연층(33)에서 돌출되어 있어 그 표면 및 측면이 노출되어 있다. 이 때문에, 배선기판(100)의 접속단자(T1)와 마찬가지로, 접속단자(T2) 사이를 절연성 부재인 충전부재(4)로 충전하고 있다. 또한, 충전부재(4)는 빌드업층(3)의 표층에 형성된 복수의 접속단자(T2)의 각 측면과 밀착된 상태로 접속단자(T2) 사이에 충전되어 있으며, 충전부재(4)의 두께(D1)는 접속단자(T2)의 두께(높이)(D3)보다도 얇게 되어 있다. 또한, 충전부재(4)는 제 1 실시형태에서 설명한 제 1∼제 4 충전방법에 의해서 접속단자(T2) 사이에 충전할 수 있다.
(이면측의 구성)
배선기판(200)의 이면측에서는, 코어 도체층(22)과 전기적으로 접속하는 덮개 도금층(141)이 형성되고, 이 덮개 도금층(141)과 도체층(132) 및 도체층(132)과 도체층(134)이 각각 필드 비아(142) 및 필드 비아(143)에 의해서 전기적으로 접속되어 있다. 필드 비아(142,143)는 비아홀(144a)과 이 비아홀(144a) 내측에 도금에 의해서 충전된 비아 도체(144b)를 가진다.
이상과 같이 제 2 실시형태에 관한 배선기판(200)은, 접속단자(T2) 사이를 충전부재(4)로 충전하고 있다. 또, 접속단자(T2)의 빌드업층(3)을 구성하는 수지 절연층(33)과의 맞닿음면에 대향하는 제 1 주면(F)의 외주에 단차(L)를 형성하고 있다. 또, 충전부재(4)를 접속단자(T2)의 각 측면과 맞닿게 하고 있다. 또, 접속단자(T2)의 충전부재(4)와의 맞닿음면을 조화하고 있다. 또한, 접속단자(T2) 사이에 충전되는 충전부재(4)의 두께(D1)를 접속단자(T2)의 두께(높이)(D3)보다도 얇게 하고 있다. 이 때문에, 제 1 실시형태에 관한 배선기판(100)과 같은 효과를 얻을 수 있다.
(제 3 실시형태)
도 15는 제 3 실시형태에 관한 배선기판(300)의 평면도(표면측)이다. 도 16은 도 15의 I-I선을 따르는 배선기판(300)의 일부 단면도이다. 도 17은 배선기판(300)의 표면측에 형성된 접속단자(T3)의 구성도로서, 도 17(a)는 접속단자(T3)의 상면도이고, 도 17(b)는 도 17(a)의 Ⅱ-Ⅱ선을 따르는 단면도이다.
제 3 실시형태에 관한 배선기판(300)에서는, 접속단자(T3,T11)가 각각 비아를 개재하지 않고 도체층(32,132) 상에 직접 형성되어 있는 점이 도 12∼도 14를 참조하여 설명한 배선기판(200)과 다르다. 이하, 도 15∼도 17을 참조하여 배선기판(300)의 구성에 대해서 설명하는 데, 도 1∼도 3을 참조하여 설명한 배선기판(100) 및 도 12∼도 14를 참조하여 설명한 배선기판(200)과 동일한 구성에 대해서는 동일한 부호를 붙이고 중복된 설명을 생략한다.
(표면측의 구성)
배선기판(300)의 표면측에서는, 코어 도체층(21)과 전기적으로 접속하는 덮개 도금층(41)이 형성되고, 이 덮개 도금층(41)과 도체층(32)이 필드 비아(42)에 의해서 전기적으로 접속되어 있다. 필드 비아(42)는 비아홀(44a)과 이 비아홀(44a) 내측에 도금에 의해서 충전된 비아 도체(44b)를 가진다.
배선기판(300)의 도체층(32) 상에 형성된 접속단자(T3)는 반도체 칩의 실장영역 전체에 대략 동일한 간격으로 격자형상으로 배치되어 있다. 접속단자(T3)는 기둥형상(예를 들면, 원기둥, 사각기둥, 삼각기둥 등)이며, 상부가 충전부재(4)의 표면에서 돌출된 상태로, 비아를 개재하지 않고 도체층(32) 상에 직접 형성되어 있다. 접속단자(T3)는 반도체 칩과 접속하기 위한 접속단자이다. 반도체 칩은 상기 접속단자(T3)와 전기적으로 접속됨으로써 배선기판(300)에 실장된다. 각 접속단자(T3)는 충전부재(4)와의 접착성을 향상시키기 위해서 그 표면이 조화되어 있다. 접속단자(T3)의 표면은 예를 들면, 맥크 에치 본드(맥크사 제품) 등의 에칭액으로 처리함으로써 조화할 수 있다.
또한, 각 접속단자(T3)의 표면을 조화하지 않는 경우에서도 Sn(주석), Ti(티탄), Cr(크롬), Ni(니켈) 중 어느 1개의 금속 원소를 각 접속단자(T3)의 표면에 코팅하여 금속층을 형성한 후, 이 금속층 상에 커플링제 처리를 실시함으로써 충전부재(4)와의 접착성을 향상시켜도 좋다.
또한, 각 접속단자(T3)는 제 1 주면(F)의 외주에 단차(L)가 형성되며, 이 단차(L)를 포함하는 접속단자(T3)의 노출면이 금속 도금층(M)에 의해서 덮여져 있다. 반도체 칩을 배선기판(300)에 실장할 때에는, 반도체 칩의 접속단자에 코팅된 솔더를 리플로우함으로써 반도체 칩의 접속단자와 접속단자(T3)가 전기적으로 접속된다. 또한, 금속 도금층(M)는 예를 들면, Ni층, Sn층, Ag층, Pd층, Au층 등의 금속층에서 선택되는 단일 또는 복수의 층(예를 들면, Ni층/Au층, Ni층/Pd층/Au층)으로 구성된다.
또, 금속 도금층(M) 대신에 방청용 OSP 처리를 실시하여도 좋다. 또, 단차(L)를 포함하는 접속단자(T3)의 노출면에 솔더를 코팅하여도 좋고, 또한 단차(L)를 포함하는 접속단자(T3)의 노출면을 금속 도금층(M)으로 덮은 후, 이 금속 도금층(M)에 솔더를 코팅하여도 좋다. 또한, 접속단자(T3)의 노출면에 솔더를 코팅하는 방법에 대해서는 제 1 실시형태에서 설명하였기 때문에 중복된 설명을 생략한다.
충전부재(4)는 빌드업층(3)의 표층에 형성된 각 접속단자(T3)의 측면과 밀착된 상태로 접속단자(T3) 사이에 충전되어 있다. 충전부재(4)의 두께(D1)는 접속단자(T3)의 두께(높이)(D4)보다도 얇게 되어 있다. 또한, 충전부재(4)는 제 1 실시형태에서 설명한 제 1∼제 4 충전방법에 의해서 접속단자(T3) 사이에 충전할 수 있다.
솔더 레지스트층(5)은 접속단자(T3)와 접속되는 배선 패턴의 표면측을 덮음과 아울러 반도체 칩의 실장영역에 대략 동일한 간격으로 배치된 접속단자(T3)를 노출시키는 개구(5b)와, 칩 캐패시터 실장용의 패드(P)를 노출시키는 개구(5c)를 가지고 있다. 솔더 레지스트층(5)의 개구(5b)는 동일 개구 내에 복수의 접속단자(T3)를 배치하는 NSMD 형상으로 되어 있다. 또, 솔더 레지스트층(5) 상에는 얼라이먼트 마크(AM)가 형성되어 있다.
(이면측의 구성)
배선기판(300)의 이면측의 구성은, 코어 도체층(22)과 전기적으로 접속하는 덮개 도금층(141)이 형성되고, 이 덮개 도금층(141)과 도체층(132)이 필드 비아(142)에 의해서 전기적으로 접속되어 있다. 필드 비아(142)는 비아홀(144a)과 이 비아홀(144a) 내측에 도금에 의해서 충전된 비아 도체(144b)를 가진다. 또, 도체층(132) 상에는 비아를 개재하지 않고 마더보드 등(도시생략)과 접속하는 접속단자(T11)가 직접 형성되어 있다.
(배선기판의 제조방법)
도 18∼도 19는 제 3 실시형태에 관한 배선기판(300)의 제조공정을 나타내는 도면이다. 이하, 도 18∼도 19를 참조하여 배선기판(300)의 제조방법에 대해서 설명한다. 또한, 코어기판공정, 충전공정, 솔더 레지스트층 공정, 도금공정, 백 앤드 공정에 대해서는 각각 도 4, 도 7∼도 11을 참조하여 설명한 제 1 실시형태에 관한 배선기판(100)의 제조방법과 같기 때문에 중복된 설명을 생략한다.
(빌드업공정 : 도 18)
코어기판(2)의 표면 및 이면에, 수지 절연층(31,131)이 되는 에폭시 수지를 주성분으로 하는 필름형상의 절연수지재료를 각각 겹쳐지게 배치한다. 그리고, 이 적층물을 진공 압착 열프레스기로 가압 가열하여 필름형상의 절연수지재료를 열경화시키면서 압착한다. 그 다음, 종래의 주지된 레이저 가공장치를 이용하여 레이저 조사를 실시함으로써 수지 절연층(31,131)에 비아홀(44a,144a)을 각각 형성한다(도 18(a) 참조).
계속해서, 수지 절연층(31,131)의 표면을 조화한 후, 무전해 도금을 실시하여 비아홀(44a,144a)의 내벽을 포함하는 수지 절연층(31,131) 상에 무전해 구리 도금층을 형성한다. 그 다음, 수지 절연층(31,131) 상에 형성된 무전해 구리 도금층 상에 포토레지스트를 라미네이트하고, 노광·현상을 실시하여 소망하는 형상으로 도금 레지스트(MR1,MR11)를 형성한다. 그 후, 이 도금 레지스트(MR1,MR11)를 마스크로 하고서 전해 도금에 의해서 구리를 도금하여 소망하는 구리 도금 패턴을 얻는다(도 18(b) 참조).
(볼록 도금층 형성공정 : 도 19)
그 다음, 도금 레지스트(MR1,MR11)를 박리하지 않고, 수지 절연층(31,131) 상에 형성된 전해 구리 도금층(구리 도금 패턴) 상에 포토레지스트를 라미네이트 하고, 노광·현상을 실시하여 소망하는 형상으로 도금 레지스트(MR2,MR12)를 형성한다. 그 후, 이 도금 레지스트(MR2,MR12)를 마스크로 하고서 전해 도금에 의해서 구리를 도금하여 소망하는 구리 도금 패턴을 얻는다(도 19(a) 참조).
그 다음, 도금 레지스트(MR1,MR2,MR11,MR12)를 박리하고, 도금 레지스트(MR1,MR2) 아래에 존재하고 있던 무전해 구리 도금층을 제거하여 도체층(32,132) 상에 접속단자(T3)와 패드(P)를 가지는 도체층(34) 및 접속단자(T11)를 가지는 도체층(134)을 각각 형성한다(도 19(b) 참조).
이상과 같이 제 3 실시형태에 관한 배선기판(300)은, 접속단자(T3,T11)를 비아를 개재하지 않고 도체층(32,132) 상에 직접 형성하고 있다. 이 때문에, 배선기판(300)의 제조공정을 삭감할 수 있어 제조 코스트를 저감할 수 있다. 또, 기둥형상의 접속단자(T3)를 충전부재(4)의 표면에서 돌출시키고 있기 때문에, 반도체 칩의 실장영역에 고밀도로 배치할 수 있다. 그 외의 효과는 제 1 실시형태에 관한 배선기판(100), 제 2 실시형태에 관한 배선기판(200)과 같다.
(제 4 실시형태)
도 20은 제 4 실시형태에 관한 배선기판(400)의 평면도(표면측)이다. 도 21은 도 20의 I-I선을 따르는 배선기판(400)의 일부 단면도이다. 도 22는 배선기판(400)의 표면측에 형성된 접속단자(T4)의 구성도로서, 도 22(a)는 접속단자(T4)의 상면도이고, 도 22(b)는 도 22(a)의 Ⅱ-Ⅱ선을 따르는 단면도이다.
이하, 도 20∼도 22를 참조하여 배선기판(400)의 구성에 대해서 설명하는 데, 도 1∼도 19를 참조하여 설명한 구성과 동일한 구성에 대해서는 동일한 부호를 붙이고 중복된 설명을 생략한다. 또, 이하의 설명에서는 반도체 칩이 접속되는 측을 표면측이라 하고, 마더보드나 소켓 등(이하 "마더보드 등"이라 한다)이 접속되는 측을 이면측이라 한다.
도 20∼도 22에 나타내는 배선기판(400)의 접속단자(T4)는 반도체 칩과 접속하기 위한 접속단자이다. 접속단자(T4)는 반도체 칩의 실장영역의 내주를 따라서 배치된 이른바 퍼리퍼럴형의 접속단자이다. 반도체 칩은 상기 접속단자(T4)와 전기적으로 접속됨으로써 배선기판(400)에 실장된다. 각 접속단자(T4)는 후술하는 충전부재(4)와의 접착성을 향상시키기 위해서 그 표면이 조화되어 있다.
도 22에 나타낸 바와 같이, 각 접속단자(T4)의 측면에는 충전부재(4)와 맞닿은 맞닿음면(T4a)과, 이 맞닿음면(T4a)보다 상측에 있어서의 충전부재(4)의 상면보다 하측에서 충전부재(4)와 맞닿지 않는 이간면(離間面)(T4b)이 형성되어 있다. 또, 금속 배선(34)(배선 패턴)과의 접속영역을 제외하는 접속단자(T4)의 측면 전체 둘레에 걸쳐서 맞닿음면(T4a) 및 이간면(T4b)이 형성되어 있다.
또한, 접속단자(T4)의 이간면(T4b)과 충전부재(4)의 사이의 간극부(S)의 깊이(D5)는 6㎛ 이하인 것이 바람직하다. 또, 접속단자(T4)의 이간면(T4b)과 충전부재(4)의 사이의 간극부(S)의 폭(W)은 6㎛ 이하인 것이 바람직하다. 간극부(S)가 깊이(D5) 또는 폭(W) 중 적어도 일방이 6㎛를 넘으면, 간극부(S)가 금속 도금층이나 솔더, 언더필 등에 의해서 채워지지 않을 우려가 있다. 이 때문에, 금속 도금층이나 솔더, 언더필 등이 접속단자의 앵커 역할을 다하지 못함으로써 접속단자(T4)가 충분한 접착강도를 얻을 수 없는 것이라 생각된다.
또한, 각 접속단자(T4)는 빌드업층(3)을 구성하는 수지 절연층(33)과의 맞닿음면에 대향하는 제 1 주면(F)의 외주에 단차(L)가 형성되며, 이 단차(L)를 포함하는 접속단자(T4)의 노출면은 금속 도금층(M)에 의해서 덮여져 있다. 반도체 칩을 배선기판(400)에 실장할 때에는, 반도체 칩의 접속단자에 코팅된 솔더를 리플로우함으로써 반도체 칩의 접속단자와 접속단자(T4)가 전기적으로 접속된다.
또한, 금속 도금층(M)은 예를 들면, Ni층, Sn층, Ag층, Pd층, Au층 등의 금속층에서 선택되는 단일 또는 복수의 층(예를 들면, Ni층/Au층, Ni층/Pd층/Au층)으로 구성된다. 또, 금속 도금층(M) 대신에 방청용 OSP 처리를 실시하여도 좋다. 또, 단차(L)를 포함하는 접속단자(T4)의 노출면에 솔더를 코팅하여도 좋고, 또한 단차(L)를 포함하는 접속단자(T4)의 노출면을 금속 도금층(M)으로 덮은 후, 이 금속 도금층(M)에 솔더를 코팅하여도 좋다.
충전부재(4)는 제 1 실시형태에서 설명한 제 1∼제 4 충전방법에 의해서 접속단자(T4) 사이에 충전하면 좋다. 제 1 충전방법으로 충전부재(4)를 접속단자(T4) 사이에 충전하는 경우, 열경화된 절연성 수지를 접속단자(T4)보다도 낮아지게 될 때까지 연마한 후, 각 접속단자(T4)의 금속 배선(34)(배선 패턴)과의 접속면(A)을 제외하는 측면에 간극부(S)를 형성한다. 또, 제 3 충전방법으로 충전부재(4)를 접속단자(T4) 사이에 충전하는 경우, 열경화된 절연성 수지를 드라이 에칭한 후, 각 접속단자(T4)의 금속 배선(34)(배선 패턴)과의 접속면(A)을 제외하는 측면에 간극부(S)를 형성한다. 이것에 의해서, 충전부재(4)와 맞닿은 맞닿음면(T4a)과, 이 맞닿음면(T4a)보다 상측에 있어서의 충전부재(4)의 상면보다 하측에서 충전부재(4)와 맞닿지 않는 이간면(T4b)이 형성된다.
또, 제 2, 제 4 충전방법으로 충전부재(4)를 접속단자(T4) 사이에 충전하는 경우, 여분의 절연성 수지를 제거할 때에 각 접속단자(T4)의 측면의 절연성 수지가 더 깊게 제거되어 충전부재(4)와 맞닿은 맞닿음면(T4a)과, 이 맞닿음면(T4a)보다 상측에 있어서의 충전부재(4)의 상면보다 하측에서 충전부재(4)와 맞닿지 않는 이간면(T4b)이 형성된다. 또한, 충전부재(4)를 제거할 때는, 충전부재(4)를 밑바탕인 수지 절연층(33) 표면이 노출될 때까지 제거하지 않는 것에 유의한다.
이상과 같이 제 4 실시형태에 관한 배선기판(400)에서는, 표면측의 접속단자(T4)의 측면에 충전부재(4)와 맞닿은 맞닿음면(T4a)과, 이 맞닿음면(T4a)보다 상측에 있어서의 충전부재(4)의 상면보다 하측에서 충전부재(4)와 맞닿지 않는 이간면(T4b)이 형성되어 있다. 이 때문에, 도 22에 나타낸 바와 같이, 각 접속단자(T4)의 표면을 금속 도금층(M)으로 덮었을 때에, 금속 도금층(M)이 접속단자(T4)의 이간면(T4b)과 충전부재(4)의 사이의 간극부(S)로 흘러 들어간 상태로 형성된다.
이 때문에, 도 23에 나타낸 바와 같이, 금속 도금층(M)이 충전부재(4)의 표면으로 뻗어 나간 상태로 되는 것, 즉 인접하는 접속단자(T4) 표면에 각각 형성된 금속 도금층끼리의 사이가 좁아지게 되는 것을 방지할 수 있다. 이 때문에, 솔더를 접속단자(T4)에 코팅할 때 혹은 반도체 칩을 실장할 때에, 솔더가 인접하는 접속단자(T4) 측으로 유출되어 접속단자(T4) 사이가 단락(쇼트)되는 것을 방지할 수 있다.
또, 접속단자(T4)에 솔더를 코팅한 경우, 솔더가 접속단자(T4)의 이간면(T4b)과 충전부재(4)의 사이로 흘러 들어간 상태가 된다. 이 때문에, 접속단자(T4)의 표면에 코팅된 솔더가 인접하는 접속단자(T4) 측으로 유출되어 접속단자(T4) 사이가 단락(쇼트)되는 것을 방지할 수 있다.
또, 상기 금속 도금층(M)이나 솔더, 반도체 칩을 실장할 때에 사용하는 언더필이 간극부(S)로 흘러 들어간다. 그리고, 이 흘러 들어간 금속 도금층(M)이나 솔더, 언더필이 접속단자(T4)의 앵커 역할을 다하기 때문에, 충분한 접착강도를 얻을 수 있다. 이 때문에, 접속단자(T4)가 도중의 제조공정에서 박기되는 것을 방지할 수 있다.
또, 접속단자(T4)의 배선 패턴과의 접속면(A)을 제외하는 측면 전체 둘레에 걸쳐서 맞닿음면(T4a) 및 이간면(T4b)이 형성되어 있다. 이 때문에, 솔더의 유출 등에 의해서 접속단자(T4) 사이가 단락(쇼트)되는 것을 접속단자(T4)의 측면 전체 둘레에 걸쳐서 방지할 수 있다. 그 외의 효과는 제 1 실시형태에 관한 배선기판(100)과 같다.
(제 4 실시형태의 변형예)
도 24는 제 4 실시형태의 변형예에 관한 배선기판(400A)의 표면측의 접속단자의 구성도이다. 이하, 도 24를 참조하여 제 4 실시형태의 변형예에 관한 배선기판(400A)의 구성에 대해서 설명하는 데, 도 20∼도 23을 참조하여 설명한 제 4 실시형태에 관한 배선기판(400)과 동일한 구성에 대해서는 동일한 부호를 붙이고 중복된 설명을 생략한다.
도 20∼도 23을 참조하여 설명한 제 4 실시형태에 관한 배선기판(400)에서는, 충전부재(4)를 충전할 때에 간극부(S)를 형성한 후, 금속 도금층(M)을 형성하였다. 이 때문에, 충전부재(4)와 금속 도금층(M)의 사이에 간극이 남은 상태로 되어 있다.
한편, 도 24에 나타낸 바와 같이 충전부재(4)와 금속 도금층(M)의 사이에 간극이 없는 상태가 되도록, 접속단자(T4)에 금속 도금층(M)을 형성할 수도 있다. 이 경우, 충전부재(4)를 충전할 때에 간극부(S)를 형성하지 않고, 접속단자(T4)를 에칭함으로써 충전부재(4)의 측면과 접속단자(T4)의 사이에 간극부를 형성한다. 그리고, 이 간극부를 금속 도금층(M)으로 충전함으로써, 도 24에 나타내는 형태의 배선기판(400A)을 얻을 수 있다. 또한, 금속 도금층(M) 대신에, 접속단자(T4)의 노출면에 솔더를 코팅함으로써 간극부를 충전할 수도 있다.
또, 접속단자(T4)를 에칭하지 않는 경우에서도, 무전해 치환도금에 의해서 접속단자(T4)에 금속 도금층(M)을 형성하면, 도 24에 나타낸 바와 같이 충전부재(4)와 금속 도금층(M)의 사이에 간극이 없는 배선기판(400A)을 얻을 수 있다.
(제 5 실시형태)
도 25는 제 5 실시형태에 관한 배선기판(500)의 평면도(표면측)이다. 도 26은 도 25의 I-I선을 따르는 배선기판(500)의 일부 단면도이다. 도 27은 배선기판(500)의 표면측에 형성된 접속단자(T5)의 구성도로서, 도 27(a)는 접속단자(T5)의 상면도이고, 도 27(b)는 도 27(a)의 Ⅱ-Ⅱ선을 따르는 단면도이다.
제 5 실시형태에 관한 배선기판(500)의 각 접속단자(T5)의 측면에는, 충전부재(4)와 맞닿은 맞닿음면(T5a)과, 이 맞닿음면(T5a)보다 상측에 있어서의 충전부재(4)의 상면보다 하측에서 충전부재(4)와 맞닿지 않는 이간면(T5b)이 형성되어 있다. 또, 접속단자(T5)의 측면 전체 둘레에 걸쳐서 맞닿음면(T5a) 및 이간면(T5b)이 형성되어 있다.
또한, 접속단자(T5)의 이간면(T5b)과 충전부재(4)의 사이의 간극부(S)의 깊이(D5)는 6㎛ 이하인 것이 바람직하다. 또, 접속단자(T5)의 이간면(T5b)과 충전부재(4)의 사이의 간극부(S)의 폭(W)은 6㎛ 이하인 것이 바람직하다. 간극부(S)의 깊이(D5) 또는 폭(W) 중 적어도 일방이 6㎛를 넘으면, 간극부(S)가 금속 도금층이나 솔더, 언더필 등에 의해서 채워지지 않을 우려가 있다. 이 때문에, 금속 도금층이나 솔더, 언더필 등이 접속단자의 앵커 역할을 다하지 못함으로써, 접속단자(T5)가 충분한 접착강도를 얻을 수 없는 것이라 생각된다.
그 외의 구성에 대해서는 도 12∼도 14를 참조하여 설명한 배선기판(200)과 동일하다. 이 때문에, 도 12∼도 14를 참조하여 설명한 배선기판(200)과 동일한 구성에 대해서는 동일한 부호를 붙이고 중복된 설명을 생략한다. 또, 효과에 대해서는 제 2 실시형태에 관한 배선기판(200) 및 제 4 실시형태에 관한 배선기판(400)과 같다.
또한, 도 24를 참조하여 설명한 제 4 실시형태의 변형예에 관한 배선기판(400A)과 마찬가지로, 충전부재(4)를 충전할 때에 간극부(S)를 형성하지 않고, 접속단자(T5)에 금속 도금층(M)이나 솔더를 형성하도록 하여도 좋다.
(제 6 실시형태)
도 28은 제 6 실시형태에 관한 배선기판(600)의 평면도(표면측)이다. 도 29는 도 28의 I-I선을 따르는 배선기판(600)의 일부 단면도이다. 도 30은 배선기판(600)의 표면측에 형성된 접속단자(T6)의 구성도로서, 도 30(a)는 접속단자(T6)의 상면도이고, 도 30(b)는 도 30(a)의 Ⅱ-Ⅱ선을 따르는 단면도이다.
제 6 실시형태에 관한 배선기판(600)의 각 접속단자(T6)의 측면에는, 충전부재(4)와 맞닿은 맞닿음면(T6a)과, 이 맞닿음면(T6a)보다 상측에 있어서의 충전부재(4)의 상면보다 하측에서 충전부재(4)와 맞닿지 않는 이간면(T6b)이 형성되어 있다. 또, 접속단자(T6)의 측면 전체 둘레에 걸쳐서 맞닿음면(T6a) 및 이간면(T6b)이 형성되어 있다.
또한, 접속단자(T6)의 이간면(T6b)과 충전부재(4)의 사이의 간극부(S)의 깊이(D5)는 6㎛ 이하인 것이 바람직하다. 또, 접속단자(T6)의 이간면(T6b)과 충전부재(4)의 사이의 간극부(S)의 폭(W)은 6㎛ 이하인 것이 바람직하다. 간극부(S)의 깊이(D5) 또는 폭(W) 중 적어도 일방이 6㎛를 넘으면, 간극부(S)가 금속 도금층이나 솔더, 언더필 등에 의해서 채워지지 않을 우려가 있다. 이 때문에, 금속 도금층이나 솔더, 언더필 등이 접속단자의 앵커 역할을 다하지 못함으로써, 접속단자(T6)가 충분한 접착강도를 얻을 수 없는 것이라 생각된다.
그 외의 구성에 대해서는 도 15∼도 17을 참조하여 설명한 배선기판(300)과 동일하다. 이 때문에, 도 15∼도 17을 참조하여 설명한 배선기판(300)과 동일한 구성에 대해서는 동일한 부호를 붙이고 중복된 설명을 생략한다. 또, 효과에 대해서는 제 3 실시형태에 관한 배선기판(300) 및 제 4 실시형태에 관한 배선기판(400)과 같다.
또한, 도 24를 참조하여 설명한 제 4 실시형태의 변형예에 관한 배선기판(400A)과 마찬가지로, 충전부재(4)를 충전할 때에 간극부(S)를 형성하지 않고, 접속단자(T6)에 금속 도금층(M)이나 솔더를 형성하도록 하여도 좋다.
(그 외의 실시형태)
도 1∼도 3을 참조하여 설명한 배선기판(100), 도 12∼도 14를 참조하여 설명한 배선기판(200), 도 15∼도 17을 참조하여 설명한 배선기판(300), 도 20∼도 22를 참조하여 설명한 배선기판(400), 도 25∼도 27을 참조하여 설명한 배선기판(500) 및 도 28∼도 30을 참조하여 설명한 배선기판(600)에서는, 접속단자(T1∼T6) 사이에 각각 충전되는 충전부재(4)의 상면이 평탄(flat)하게 되어 있으나, 충전부재(4)의 상면은 반드시 평탄할 필요는 없으며, 예를 들면 도 31에 나타낸 바와 같이, 충전부재(4)의 상면이 둥그스름한 이른바 필릿(fillet)형상으로 되어 있어도 같은 효과를 얻을 수 있다.
이상, 본 발명을 구체적인 예를 들면서 상세하게 설명하였으나, 본 발명은 상기한 내용에 한정되는 것이 아니며, 본 발명의 범주를 일탈하지 않는 한에 있어서 모든 변형이나 변경이 가능하다. 예를 들면, 상기 구체적인 예에서는 배선기판(100∼600)이 솔더 볼(B)을 통해서 마더보드 등과 접속하는 BGA 기판인 형태에 대해서 설명하였으나, 솔더 볼(B) 대신에 핀 혹은 랜드를 형성한 이른바 PGA(Pin Grid Array) 기판 혹은 LGA(Land Grid Array) 기판으로 하여 배선기판(100∼600)을 마더보드 등과 접속하도록 하여도 좋다.
또, 본 실시예에서는 제 1 충전방법이나 제 2 충전방법을 채용한 경우, 충전부재(4)를 형성한 후에 솔더 레지스트층(5)을 형성하였으나, 솔더 레지스트층(5)을 형성한 후에 충전부재(4)를 형성하도록 하여도 좋다.
본 발명의 배선기판에 의하면, 접속단자 사이의 단락을 방지함과 아울러 접속단자의 협피치화에 대응할 수 있는 배선기판을 제공할 수 있다.
100∼600 - 배선기판 2 - 코어기판
3 - 빌드업층 4 - 충전부재
5 - 솔더 레지스트층 5a - 개구
13 - 빌드업층 14 - 솔더 레지스트층
14a - 개구 21,22 - 코어 도체층
23 - 스루홀 24 - 스루홀 도체
25 - 수지제 구멍매립재 31,33 - 수지 절연층
32,34 - 도체층 35,36 - 비아
37a - 비아홀 37b - 비아 도체
37c - 비아 패드 37d - 비아 랜드
41 - 덮개 도금층 42,43 - 필드 비아
44 a - 비아홀 44b - 비아 도체
131,133 - 수지 절연층 132,134 - 도체층
135,136 - 비아 137a - 비아홀
137b - 비아 도체 137c - 비아 패드
137d - 비아 랜드 141 - 덮개 도금층
142,143 - 필드 비아 144a - 비아홀
144b - 비아 도체 B - 솔더 볼
F - 주면(主面) L - 단차
L1,L2 - 금속 배선 L11,L12 - 금속 배선
M - 금속 도금층 T1∼T6,T4a∼T6a - 맞닿음면
T4b∼T6b - 이간면(離間面) T11 - 접속단자
AM - 얼라이먼트 마크 P - 패드
MR1,MR2,MR11,MR12 - 도금 레지스트 S - 간극부

Claims (12)

  1. 절연층 및 도체층이 각각 1층 이상 적층된 적층체를 가지는 배선기판으로서,
    상기 적층체 상에 서로 이간되게 형성되며, 상기 적층체와의 맞닿음면에 대향하는 제 1 주면의 외주에 단차가 형성된 복수의 접속단자와,
    상기 복수의 접속단자 사이에 충전된 충전부재를 가지며,
    상기 접속단자는 적어도 일부가 상기 충전부재의 표면에서 돌출되어 있는 것을 특징으로 하는 배선기판.
  2. 청구항 1에 있어서,
    상기 충전부재는 상기 복수의 접속단자의 각 측면의 적어도 일부와 맞닿아 있는 것을 특징으로 하는 배선기판.
  3. 청구항 1에 있어서,
    상기 복수의 접속단자는 상기 충전부재와의 맞닿음면의 적어도 일부가 조화(粗化,roughening)되어 있는 것을 특징으로 하는 배선기판.
  4. 청구항 1 또는 청구항 2에 있어서,
    상기 충전부재는 솔더 레지스트로서 기능하는 것을 특징으로 하는 배선기판.
  5. 청구항 1 또는 청구항 3에 있어서,
    상기 접속단자는 상기 도체층 상에 직접 형성되어 있는 것을 특징으로 하는 배선기판.
  6. 청구항 1에 있어서,
    상기 접속단자는 기둥형상인 것을 특징으로 하는 배선기판.
  7. 청구항 1에 있어서,
    상기 복수의 접속단자의 측면에는 상기 충전부재와 맞닿은 맞닿음면과, 상기 맞닿음면보다 상측에 있어서의 상기 충전부재의 상면보다 하측에서 상기 충전부재와 맞닿지 않는 이간면이 형성되어 있는 것을 특징으로 하는 배선기판.
  8. 청구항 7에 있어서,
    배선 패턴과의 접속면을 제외하는 상기 접속단자의 측면 전체 둘레에 걸쳐서 상기 맞닿음면 및 상기 이간면이 형성되어 있는 것을 특징으로 하는 배선기판.
  9. 청구항 7에 있어서,
    상기 접속단자의 측면 전체 둘레에 걸쳐서 상기 맞닿음면 및 상기 이간면이 형성되어 있는 것을 특징으로 하는 배선기판.
  10. 청구항 7 내지 청구항 9 중 어느 한 항에 있어서,
    상기 이간면과 상기 충전부재의 사이의 간극부의 깊이가 6㎛ 이하인 것을 특징으로 하는 배선기판.
  11. 청구항 7 내지 청구항 9 중 어느 한 항에 있어서,
    상기 이간면과 상기 충전부재의 사이의 간극부의 폭이 6㎛ 이하인 것을 특징으로 하는 배선기판.
  12. 청구항 1에 있어서,
    상기 적층체 상에는 상기 복수의 접속단자를 노출시키는 개구를 가짐과 아울러 상기 접속단자와 접속되어 이루어지는 배선 패턴을 덮는 솔더 레지스트층을 가지는 것을 특징으로 하는 배선기판.
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013074178A (ja) * 2011-09-28 2013-04-22 Ngk Spark Plug Co Ltd 部品内蔵配線基板の製造方法
US9721878B2 (en) * 2012-09-28 2017-08-01 Intel Corporation High density second level interconnection for bumpless build up layer (BBUL) packaging technology
US10433421B2 (en) * 2012-12-26 2019-10-01 Intel Corporation Reduced capacitance land pad
TWI514530B (zh) * 2013-08-28 2015-12-21 Via Tech Inc 線路基板、半導體封裝結構及線路基板製程
JP6051143B2 (ja) * 2013-10-30 2016-12-27 京セラ株式会社 配線基板
JP6092752B2 (ja) * 2013-10-30 2017-03-08 京セラ株式会社 配線基板
JP5846185B2 (ja) 2013-11-21 2016-01-20 大日本印刷株式会社 貫通電極基板及び貫通電極基板を用いた半導体装置
JP6185880B2 (ja) * 2014-05-13 2017-08-23 日本特殊陶業株式会社 配線基板の製造方法及び配線基板
JP2015231003A (ja) * 2014-06-06 2015-12-21 イビデン株式会社 回路基板および回路基板の製造方法
JP6230971B2 (ja) * 2014-08-05 2017-11-15 日本特殊陶業株式会社 配線基板の製造方法
TWI556383B (zh) * 2014-08-29 2016-11-01 矽品精密工業股份有限公司 封裝結構及其製法
JP6235682B2 (ja) * 2016-11-09 2017-11-22 京セラ株式会社 配線基板の製造方法
JP2018198275A (ja) * 2017-05-24 2018-12-13 イビデン株式会社 コイル内蔵基板及びその製造方法
KR20190012485A (ko) * 2017-07-27 2019-02-11 삼성전기주식회사 인쇄회로기판 및 그 제조 방법
US11545425B2 (en) * 2020-10-08 2023-01-03 Qualcomm Incorporated Substrate comprising interconnects embedded in a solder resist layer
CN112867243A (zh) * 2021-01-06 2021-05-28 英韧科技(上海)有限公司 多层电路板
US11823983B2 (en) 2021-03-23 2023-11-21 Qualcomm Incorporated Package with a substrate comprising pad-on-pad interconnects

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010085851A (ko) * 1998-09-28 2001-09-07 엔도 마사루 프린트 배선기판 및 그 제조방법
JP2007149998A (ja) 2005-11-29 2007-06-14 Senju Metal Ind Co Ltd フラットパッケージ型電子部品搭載用プリント基板およびその製造方法
JP2008140886A (ja) 2006-11-30 2008-06-19 Shinko Electric Ind Co Ltd 配線基板及びその製造方法
WO2009037939A1 (ja) 2007-09-20 2009-03-26 Ibiden Co., Ltd. プリント配線板及びその製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3346263B2 (ja) 1997-04-11 2002-11-18 イビデン株式会社 プリント配線板及びその製造方法
JP2002353593A (ja) 2001-05-25 2002-12-06 Toppan Printing Co Ltd プリント配線板およびその製造方法
JP2003249840A (ja) * 2001-12-18 2003-09-05 Murata Mfg Co Ltd 弾性表面波装置
JP2003209366A (ja) * 2002-01-15 2003-07-25 Sony Corp フレキシブル多層配線基板およびその製造方法
JP2003332720A (ja) 2002-05-14 2003-11-21 Cmk Corp 多層プリント配線板とその製造方法
TWI231028B (en) 2004-05-21 2005-04-11 Via Tech Inc A substrate used for fine-pitch semiconductor package and a method of the same
JP2006344889A (ja) 2005-06-10 2006-12-21 Nec Saitama Ltd 大型電子部品の実装方法
TWI288590B (en) 2005-10-31 2007-10-11 Unimicron Technology Corp Method of forming solder mask and circuit board with solder mask
DK2165362T3 (da) 2007-07-05 2012-05-29 Aaac Microtec Ab Through-wafer-via ved lav modstand
JP5020123B2 (ja) 2008-03-03 2012-09-05 新光電気工業株式会社 配線基板の製造方法
JP4356789B2 (ja) 2008-03-25 2009-11-04 住友ベークライト株式会社 回路基板
TWI362096B (en) 2008-05-27 2012-04-11 Unimicron Technology Corp Method for fabricating pakage substrate
US8686300B2 (en) 2008-12-24 2014-04-01 Ibiden Co., Ltd. Printed wiring board and method for manufacturing the same
JP5573429B2 (ja) * 2009-08-10 2014-08-20 住友ベークライト株式会社 無電解ニッケル−パラジウム−金めっき方法、めっき処理物、プリント配線板、インターポーザ、および半導体装置
JP5627097B2 (ja) * 2009-10-07 2014-11-19 ルネサスエレクトロニクス株式会社 配線基板
US8528200B2 (en) 2009-12-18 2013-09-10 Ibiden Co., Ltd. Printed wiring board and method for manufacturing printed wiring board
US8884432B2 (en) * 2011-06-08 2014-11-11 Tessera, Inc. Substrate and assembly thereof with dielectric removal for increased post height

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010085851A (ko) * 1998-09-28 2001-09-07 엔도 마사루 프린트 배선기판 및 그 제조방법
JP2007149998A (ja) 2005-11-29 2007-06-14 Senju Metal Ind Co Ltd フラットパッケージ型電子部品搭載用プリント基板およびその製造方法
JP2008140886A (ja) 2006-11-30 2008-06-19 Shinko Electric Ind Co Ltd 配線基板及びその製造方法
WO2009037939A1 (ja) 2007-09-20 2009-03-26 Ibiden Co., Ltd. プリント配線板及びその製造方法

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TW201316851A (zh) 2013-04-16
WO2013014838A1 (ja) 2013-01-31

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