KR100216839B1 - Bga 반도체 패키지의 솔더 볼 랜드 메탈 구조 - Google Patents
Bga 반도체 패키지의 솔더 볼 랜드 메탈 구조 Download PDFInfo
- Publication number
- KR100216839B1 KR100216839B1 KR1019960009778A KR19960009778A KR100216839B1 KR 100216839 B1 KR100216839 B1 KR 100216839B1 KR 1019960009778 A KR1019960009778 A KR 1019960009778A KR 19960009778 A KR19960009778 A KR 19960009778A KR 100216839 B1 KR100216839 B1 KR 100216839B1
- Authority
- KR
- South Korea
- Prior art keywords
- land metal
- metal
- solder ball
- land
- solder
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
- H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
- H05K1/111—Pads for surface mounting, e.g. lay-out
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
- H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/09372—Pads and lands
- H05K2201/09381—Shape of non-curved single flat metallic pad, land or exposed part thereof; Shape of electrode of leadless component
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
- H05K2201/0969—Apertured conductors
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
- H05K2201/09745—Recess in conductor, e.g. in pad or in metallic substrate
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
- H05K2201/0989—Coating free areas, e.g. areas other than pads or lands free of solder resist
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
- H05K2201/10621—Components characterised by their electrical contacts
- H05K2201/10734—Ball grid array [BGA]; Bump grid array
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/3452—Solder masks
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/3457—Solder materials or compositions; Methods of application thereof
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/4007—Surface contacts, e.g. bumps
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
- Y02P70/50—Manufacturing or production processes characterised by the final manufactured product
Abstract
본 발명은 BGA 반도체 패키지의 랜드 메탈 구조에 관한 것으로, 종래에는, SMD형 랜드 메탈에서는 솔더 볼과 니켈 도금층위에 형성된 금과의 혼합층에서 솔더 볼이 쉽게 분리 및 이탈되는 현상이 발생하였고, NSMD형 래드 메탈의 구조에서는 솔더 볼과 랜드 메탈이 함께 BT 섭스트레이트 표면으로부터 쉽게 분리 및 이탈되는 문제가 있었는데, SMD형 랜드 메탈의 구조에서는 솔더 볼이 융착될 때 그 접착 면적을 되도록 크게 해주기 위해, 그리고 솔더 볼이 융착된 후에는 솔더 볼을 고정시켜 주는 락킹 홀이 되도록, 랜드 메탈 표면의 중앙 또는 외각에 다양한 형상과 위치에, BT 섭스트레이트를 완전히 관통시키거나 아니면 절반만 관통시킨 다수의 에칭 홀을 형성함으로서 상기 솔더 볼이 랜드 메탈과 분리 및 이탈되지 않도록 하였고, NSMD형 랜드 메탈의 구조에서는 기존의 랜드 메탈 주변부에 톱니 모양으로 랜드 메탈을 더 형성하여 솔더 마스크와 BT 섭스트레이트상에 끼워지게 함으로서 융착된 솔더 볼이 랜드 메탈과 함께 BT 섭스트레이트상에서 분리 및 이탈되지 않도록 하여 BGA 반도체 패키지의 신뢰성을 향상시켰다.
Description
제1도는 종래의 일반적인 BGA 반도체 패키지의 단면도.
제2(a)도 및 제2(d)도는 종래의 솔더 볼 랜드 메탈을 도시한 평면도 및 단면도.
제3(a)도 내지 제3(e)도는 본 발명의 제1실시예인 솔더 볼 랜드 메탈의 구조를 도시한 평면도 및 단면도.
제4(a)도 내지 제4(e)도는 본 발명의 제2실시예인 솔더 볼 랜드 메탈의 구조를 도시한 평면도 및 단면도.
제5(a)도 내지 제5(e)도는 본 발명의 제3실시예인 솔더 볼 랜드 메탈의 구조를 도시한 평면도 및 단면도.
제6(a)도 내지 제6(b)도는 본 발명의 제4실시예인 솔더 볼 랜드 메탈의 구조를 도시한 평면도 및 단면도.
* 도면의 주요부분에 대한 부호의 설명
100 : 랜드 메탈(Land Metal) 110 : 니켈(Ni)
120 : 금(Au) 140 : 메탈 트레이스(Metal Trace)
150 : 솔더 볼(Solder Ball) 160 : 에칭 홀(Etching Hole)
200 : 솔더 마스크(Solder Mask) 210 : 요홈부
300 : BT 섭스트레이트(Bismaleimide triazine Substrate)
400 : 반도체 칩(Chip) 410 : 입/출력 패드(Pad)
500 : 에폭시(Epoxy) 600 : 와이어(Wire)
700 : 봉지재(Encapsulant)
본 발명은 BGA(Ball Grid Array) 반도체 패키지(Package)의 솔더 볼 랜드 메탈(Solder Ball Land Metal ; 이하 랜드 메탈이라 칭함)구조에 관한 것으로, 더욱 상세하게는 BGA 반도체 패키지에서 솔더 볼이 융착(Reflow)되는 랜드 메탈에 화학적 에칭(Etching)을 실시하거나 또는 랜드 메탈의 형상을 톱니 모양으로 제조하여 그곳에 융착 되는 솔더 볼의 접착면적을 최대로 확보하여 솔더 볼이 랜드 메탈에서 쉽게 분리 및 이탈되지 않도록 한 랜드 메탈의 구조에 관한 것이다.
반도체 칩의 고집적화 기술로 같은 크기의 반도체 칩에도 더 많은 회로배치가 가능해지고 반도체 칩의 크기도 커져 더 많은 입/출력 신호를 반도체 칩이 수용하게 됨으로서 반도체 패키지 분야에서는 수용 가능한 입/출력핀의 수를 증가시켜 실장(實裝)밀도를 높인 BGA 반도체 패키지를 개발하게 되었다. 상기한 BGA 반도체 패키지는 그 입/출력 수단을 반도체 패키지의 일면 전체에 융착된 솔더 볼로 함으로서 종래 보다 많은 수의 입/출력 신호를 수용할 수 있게 되었으며 그 크기도 반도체 칩의 크기에 가까워 차세대 패키지로 각광을 받고 있다.
이러한 BGA 반도체 패키지의 일반적인 구조와 솔더 볼의 융착 구조를 첨부된 도면을 참조하여 설명하면 다음과 같다.
일반적으로 BGA 반도체 패키지의 구조는 제1도에 도시되어 있듯이 BT 에폭시 수지(Bismaleimide Triazine Epoxy Resin)종류의 섭스트레이트(300 ; 下層, Substrate, 이하 BT 섭스트레이트라 칭함) 중앙 상면에 반도체 칩(400)이 에폭시(500)로 접착되어 있고, 상기 반도체 칩의 입/출력 패드(410 : Pad)는 BT 섭스트레이트(300)의 상면 외곽에 형성된 메탈 트레이스(140 : Metal Trace)와 와이어(600 ; Wire)로 연결되어 있으며 상기 메탈 트레이스(140)의 표면에는 솔더 마스크(200 ; Solder Mask)가 형성되어 메탈 트레이스(140)로 형성된 회로 페턴(Pattern)을 보호한다. 상기 BT 섭스트레이트(300)의 저면에도 차례로 메탈 트레이스(140)와 솔더 마스크(200)가 적층(積層)되어 있으며, 상기 메탈 트레이스(140)에 연결되어 랜드 메탈(100)이 형성되어 있고 상기 랜드 메탈(100)에 솔더 볼(150)이 융착되어 있다. 상기 메탈 트레이스(140)와 랜드 메탈(100)표면에는 요홈부가 구비된 솔더 마스크(200)가 형성되어 있어서 상기 메탈 트레이스(140)의 회로 패턴을 보호한다. 한편, BT 섭스트레이트(300) 상면과 저면에 형성된 메탈 트레이스(140)는 서로 연결되어 있으며(도면에 도시되지 않음), 상기 반도체 칩(400), 와이어(600)등을 외부의 환경으로부터 보호하기 위해 봉지재(700)를 이용해 BT섭스트레이트(300)의 상면을 몰딩한(One Side Molding)구조를 한다.
이러한 BGA 반도체 패키지에서 특히 솔더 볼(150)이 융착 되는 영역을 랜드 메탈(100)이라고 하며 그 구조는 크게 제2(a)도 및 제2(d)도에 도시되어 있듯이 솔더 마스크 한정형(Solder Mask Defined Type ; 이하 SMD 형이란 칭함)과 솔더 마스크 비한정형(Non-Solder Mask Defined Type ; 이하 NSMD형 이라 칭함)으로 크게 나눌 수 있다. 제2(a)도 내지 제2(d)도를 참조하여 종래의 랜드 메탈(100)에 솔더 볼(150)이 융착 되는 구조를 설명하면 다음과 같다.
제2(a)도는 SMD형 랜드 메탈(100)의 평면도로서 솔더 볼(150)이 융착되기 이전의 것을 도시하고 있다. 메탈 트레이스(140)와 이와 연결된 랜드 메탈(100)의 외곽부를 솔더 마스크(200)가 덮고 있으며 이를 제2(b)도의 단면도로 설명하면 BT 섭스트레이트(300)상에 구리(Cu) 재질의 랜드 메탈(100)이 형성되어 있고 상기 랜드 메탈(100)의 표면에는 니켈(110 ; Ni)과 금(120 ; Au)이 차례로 도금되어 있으며 상기 랜드 메탈(100)의 외곽부가 BT 섭스트레이트(300)와 솔더 마스크(200)사이에 끼워진 형상으로 되어 있다.
상기 도금된 랜드 메탈(100)의 표면에는 차후에 고온의 노(Furnace)내에서 솔더 볼(150)을 융착 시키게 되는데, 여기서 상기 랜드 메탈(100)표면에 도금을 실시하는 이유는 솔더 볼(150)이 랜드 메탈(100) 표면에 용이하게 융착 되도록 하기 위함이다. 즉 상기 랜드 메탈(100)의 표면에 도금된 금(120)은 솔더 볼(150)이 랜드 메탈(100) 표면에 융착될 때 상기 금(120)이 솔더 볼(150)과 함께 녹아 혼합됨으로서, 상기 솔더 볼(150)은 니켈(110) 표면에 융착되는 것이다.
제2(c)도는 NSMD형 랜드 메탈(100)의 평면도로서 메탈 트레이스(140)에 연결된 랜드 메탈(100)이 솔더 마스크(200)의 요홈부(210)내에 전부 노출된 형태를 하며 제2(d)도의 단면도를 참조하면 랜드 메탈(100)이 BT 섭스트레이트(300)표면과 솔더 마스크(200)의 요홈부 내측에 형성되어 있으며 상기 랜드 메탈(100)의 표면은 니켈(110)과 금(120)의 차례로 각각 도금되어 있다. 또한 고온의 노(Furnace)내에서 랜드 메탈(100) 표면에 솔더 볼(150)이 융착 하게 되며 이때에도 전술한 바와 같이 솔더 볼(150)은 랜드 메탈(100)표면의 금과 섞이면서 니켈(110)과 융착하게 되는 것이다.
지금까지 솔더 볼이 융착 되는 랜드 메탈의 구조를 크게 SMD형과 NSMD형으로 나누어 보았는데, SMD형 또는 NSMD형 랜드 메탈의 어떤 구조이든 간에, 랜드 메탈의 표면에 솔더 볼을 융착 시킬 때 항상 극복해야만 하는 문제가 있었다. 즉 상기 랜드 메탈에 융착된 솔더 볼이 차후에 랜드 메탈과 분리되거나 이탈되지 않도록 하는데 기술력을 집중하였던 것인데, 그 이유는 BGA 반도체 패키지에서 솔더 볼의 역할은 반도체 칩과 마더 보드(Mother Board)간의 입/출력 신호를 상호 교환시켜 주는 매개자의 역할이기 때문에, 랜드 메탈에서 솔더 볼이 분리되거나 이탈되면 BGA 반도체 패키지의 기능은 완전히 상실되는 것이고 따라서 상기 분리나 이탈 현상이 BGA 반도체 패키지의 신뢰성을 크게 저하시키기 때문이다.
종래에는 이러한 분리나 이탈 현상을 줄이고 랜드 메탈 표면에 솔더 볼이 용이하게 융착될 수 있도록 상기 랜드 메탈의 평평하고 매끈한 표면에 니켈과 금의 차례로 도금을 실시하였다. 그러나 상기 두층의 도금막은 솔더 볼이 용이하게 융착 되는 구조는 제공하였지만 랜드 메탈에서 솔더 볼이 분리되거나 이탈되는 현상까지 완전히 해소하지는 못하였던 것이다.
상기 랜드 메탈에서 솔더 볼의 분리 또는 이탈 현상을 SMD형과 NSMD형으로 나누어 자세히 설명하면, SMD형 랜드 메탈에서는 솔더 볼과 니켈 도금층위에 형성된 니켈과의 혼합층에서 솔더 볼이 쉽게 분리 및 이탈되는 현상이 발생하였고, NSMD형 랜드 메탈의 구조에서는 솔더 볼과 랜드 메탈이 함께 BT 섭스트레이트 표면으로부터 쉽게 분리 및 이탈되는 현상이 발생했다.
따라서 본 발명의 목적은 상기의 문제점을 해결하기 위해 안출한 것으로 SMD형 또는 NSMD형의 랜드 메탈 구조에 있어서, 상기 랜드 메탈의 표면과 솔더 볼의 접착 면적을 최대로 할 수 있도록 랜드 메탈의 구조를 개선하여 솔더 볼이 분리 및 이탈되지 않도록 하는 랜드 메탈 구조를 제공하는데 있다.
상기의 목적을 달성하기 위해 반도체 칩과, 상기 반도체 칩의 저면에 접착제로 접착된 BT 섭스트레이트와, 상기 BT 섭스트레이트의 상면 외곽에 형성된 메탈 트레이스 및 솔더 마스크와, 상기 메탈 트레이스와 반도체 칩의 입/출력 패드를 연결하는 와이어와, 상기 BT 섭스트레이트 저면에 형성된 메탈 트레이스와 상기 메탈 트레이스에 연결된 랜드 메탈과, 상기 랜드 메탈에 융착된 솔더 볼과, 상기 메탈 트레이스의 표면에 형성된 솔더 마스크로 이루어지는 BGA 반도체 패키지에 있어서, 상기 랜드 메탈 표면의 중앙 또는 외곽에 솔더 볼과의 접착 면적을 넓히기 위해 적어도 1개 이상의 에칭 홀을 형성함으로서 가능하다.
이하 본 발명의 실시예를 첨부된 도면을 참조하여 서명하면 다음과 같다.
제3(a)도 내지 제3(e)도는 본 발명의 제1실시예로서 SMD형 랜드 메탈 표면(100)의 중앙 부근에 에칭 홀(160 ; Etching Hole)을 여러 가지 모양으로 형성한 것을 도시한 것이다.
상기의 에칭 홀(160)은 제3(a)도 내지 제3(c)도에 도시되어 있듯이 SMD형 랜드 메탈(100)의 표면 중앙 부근에, 단 1개의 개수로 하여 사각형, 원형, 또는 십자형 등의 여러 가지 형상으로 형성할 수 있으며 그 깊이는 제3(a)도 내지 제3(c)도의 B-B' 단면도인 제3(d)도와 제3(e)도에 도시되어 있듯이 랜드 메탈(100)의 표면 중앙에서부터 BT 섭스트레이트(300)의 표면까지 랜드 메탈(100)을 관통시켜 형성하거나 또는 랜드 메탈(100)의 절반정도까지만 형성한 후 니켈(110)과 금(120)을 차례로 도금하였다. 상기와 같은 구조의 에칭 홀(160)들은 앞으로 융착될 솔더 볼과의 접촉 면적을 넓혀 주고 또한 솔더 볼(150)이 상기 랜드 메탈(100)에 융착된 후 솔더 볼(150)이 분리 및 이탈되지 않도록 하는 락킹 홀(Locking Hole)의 역할도 겸함으로서 본 발명의 목적을 달성하게 하는 것이다.
제4(a)도 내지 제4(e)도는 본 발명의 제2실시예로서 SMD형 랜드 메탈 표면(100)의 중앙 부근을 제외한 외곽 부분에 다수의 에칭 홀(160)을 여러 가지 모양으로 형성한 것을 도시한 것이다.
상기의 에칭 홀(160)은 제4(a)도 내지 제4(c)도에 도시되어 있듯이 SMD형 랜드 메탈(100)의 중앙부를 제외한 외곽 부분에 길쭉한 일자형으로 서로 대칭 되게 형성하거나 반달형으로 또는 삼각형 등으로 서로 대칭 되게 형성할 수 있으며 그 깊이는 제4(a)도 내지 제4(c)도의 C-C' 단면도인 제4(d)도와 제4(e)도에 도시되어 있듯이 BT 섭스트레이트(300)의 표면까지 랜드 메탈(100)을 관통시켜 형성하거나 또는 랜드 메탈(100)의 절반정도까지만 형성한 후 니켈(110)과 금(120)을 차례로 도금하였다. 제4(a)도 내지 제4(c)도에서 볼 수 있듯이 상기 랜드 메탈(100) 외곽부에 에칭 홀(160)들을 다수개 형성함으로서 본 발명의 제1실시예에서 보인 솔더 볼과의 접착 면적보다 더 많은 면적을 확보하게 되며 또한 차후에 융착된 솔더 볼(150)이 솔더 마스크(200)의 요홈부내에서 락킹 홀의 역할도 충분히 겸하게 됨으로서 상기 랜드 메탈(100)에 융착된 솔더 볼은 그 만큼 이탈 및 분리 현상이 감소됨을 알 수 있다.
제5(a)도 내지 제5(e)도는 본 발명의 제3실시예로서 SMD형 랜드 메탈 표면(100)의 중앙 부근을 제외한 외곽 부분에 다수의 에칭 홀(160)을 여러 가지 모양으로 형성한 것을 도시한 것이다.
제5(a)도 내지 제5(c)도에 도시되어 있듯이 SMD형 랜드 메탈(100)의 표면상에 에칭 홀(160)을 적어도 1개 이상 다수개로 형성할 수 있고 그 위치는 랜드 메탈(100)의 중앙 부근에 형성시키거나 랜드 메탈(100)의 중앙과 외곽에 함께 실시할 수 있다. 또한 제5(a)도 내지 제5(c)도의 D-D' 단면도인 제5(d)도와 제5(e)도에 도시되어 있듯이 그 깊이는 랜드 메탈(100)의 표면 중앙이나 외곽에서부터 BT 섭스트레이트(300)의 표면까지 실시하거나 랜드 메탈(100)의 절반정도까지만 실시한 후 니켈(110)과 금(120)을 차례로 도금하였다. 상기와 같이 랜드 메탈(100)의 중앙뿐만 아니라 외곽 부분까지 동시에 다수의 에칭 홀(160)을 형성함으로서 솔더 볼(150)이 SMD형 랜드 메탈(100) 표면에 융착될 때 최대의 접착 면적을 확보할 수 있고 또한 락킹 홀도 다수개 형성되므로 제1,2실시예보다 가장 바람직한 실시예라 할 수 있겠다.
제6(a)도 내지 제6(b)도는 본 발명에 의한 제4실시예로서 솔더 마스크(200)의 요홈부(210)에 위치한 NSMD형 랜드 메탈(100)의 구조를 나타낸 것으로 제6(a)도에서 볼 수 있듯이 종래의 랜드 메탈(100) 주변부에 톱니 모양의 랜드 메탈(100)을 더 형성한 것이 특징이며 제6(a)도의 E-E' 단면도인 제6(b)도에서 볼 수 있듯이 톱니 형상으로 된 랜드 메탈(100)부분은 솔더 마스크(200)와 BT 섭스트레이트(300) 사이에 끼워져 있음을 알 수 있다. 이상과 같은 구조에서는 솔더 볼(150)이 상기 톱니 형상 부분에도 융착 되므로 종래와 같이 솔더 볼(150)과 랜드 메탈(100)이 동시에 BT 섭스트레이트(300)상에서 이탈 및 분리되는 현상을 없앨 수 있는 것이다.
이상의 설명에서와 같이, 본 발명은 SMD형 랜드 메탈의 구조에서는 솔더 볼이 융착될 때 그 접착 면적을 되도록 크게 해주기 위해, 그리고 솔더 볼이 융착된 후에는 솔더 볼을 고정시켜 주는 락킹 홀이 되도록, 랜드 메탈 표면의 중앙 또는 외곽에 다양한 형상과 개수로, BT 섭스트레이트 표면까지 랜드 메탈을 완전히 관통하거나 아니면 절반만 관통시킨 다수의 에칭 홀을 형성함으로서 상기 솔더 볼이 랜드 메탈과 분리 및 이탈되지 않도록 강구하였고, NSMD형 랜드 메탈의 구조에서는 기존의 랜드 메탈 주변부에 톱니 모양으로 랜드 메탈을 더 형성하여 상기 랜드 메탈의 톱니 형상이 솔더 마스크와 BT 섭스트레이트상에 끼워지게 함으로서 융착된 솔더 볼이 랜드 메탈과 함께 BT 섭스트레이트상에 끼워지게 함으로서 융착된 솔더 볼이 랜드 메탈과 함께 BT 섭스트레이틀상에서 분리 및 이탈되지 않도록 하였다.
이렇게 랜드 메탈 또는 BT 섭스트레이트와 솔더 볼의 분리 및 이탈 현상을 감소시킴으로써 솔더 볼을 입/출력 단자로 사용하는 BGA 반도체 패키지의 신뢰성을 크게 향상시킬 수 있는 것이다.
Claims (13)
- 반도체 칩과, 상기 반도체 칩의 저면에 접착제로 접착된 BT 섭스트레이트와, 상기 BT 섭스트레이트의 상면 외곽에 형성된 메탈 트레이스 및 솔더 마스크와, 상기 메탈 트레이스와 반도체 칩의 입/출력 패드를 연결하는 와이어와, 상기 BT 섭스트레이트 저면에 형성된 메탈 트레이스와 상기 메탈 트레이스에 연결된 랜드 메탈과, 상기 랜드 메탈에 융착된 솔더 볼과, 상기 메탈 트레이스의 표면에 형성된 솔더 마스크로 이루어지는 BGA 반도체 패키지에 있어서, 상기 랜드 메탈과 솔더 볼과의 융착면적을 넓혀 상기 랜드 메탈에서 솔더볼이 분리되거나 이탈되지 않도록 상기 랜드 메탈 표면에 적어도 1개 이상의 홀이 형성된 것을 특징으로 하는 BGA 반도체 패키지의 솔더 볼 랜드 메탈 구조.
- 제1항에 있어서, 상기의 홀은 화학 반응에 의한 에칭으로서 형성됨을 특징으로 하는 BGA 반도체 패키지의 솔더 볼 랜드 메탈 구조.
- 제1항에 있어서, 상기의 홀은 랜드 메탈의 표면 중앙에 원형, 사각형 또는 십자형으로 형성됨을 특징으로 하는 BGA 반도체 패키지의 솔더 볼 랜드 메탈 구조.
- 제1,2항 또는 제3항에 있어서, 상기의 홀은 랜드 메탈의 표면 중앙에서부터 BT 섭스트레이트 표면까지 관통시켜 형성됨을 특징으로 하는 BGA 반도체 패키지의 솔더 볼 랜드 메탈 구조.
- 제1,2항 또는 제3항에 있어서, 상기의 홀은 랜드 메탈의 표면 중앙에서부터 절반 정도만 관통시켜 형성됨을 특징으로 하는 BGA 반도체 패키지의 솔더 볼 랜드 메탈 구조.
- 제1항에 있어서, 상기의 홀은 랜드 메탈의 표면 외곽에 일자형, 반달형 또는 삼각형으로 형성됨을 특징으로 하는 BGA 반도체 패키지의 솔더 볼 랜드 메탈 구조.
- 제1항 또는 제6항에 있어서, 상기의 홀은 랜드 메탈의 표면 외곽에서부터 BT 섭스트레이트의 표면까지 관통시켜 형성됨을 특징으로 하는 BGA 반도체 패키지의 솔더 볼 랜드 메탈 구조.
- 제1항 또는 제6항에 있어서, 상기의 홀은 랜드 메탈의 표면 외곽에서부터 절반 정도만 관통시켜 형성됨을 특징으로 하는 BGA 반도체 패키지의 솔더 볼 랜드 메탈 구조.
- 제1항에 있어서, 상기의 홀은 랜드 메탈의 표면 중앙과 외곽에 함께 형성됨을 특징으로 하는 BGA 반도체 패키지의 솔더 볼 랜드 메탈 구조.
- 제1항 또는 제9항에 있어서, 상기의 홀은 랜드 메탈의 표면 중앙과 외곽에서부터 BT 섭스트레이트의 표면까지 관통시켜 형성됨을 특징으로 하는 BGA 반도체 패키지의 솔더 볼 랜드 메탈 구조.
- 제1항 또는 제9항에 있어서, 상기의 홀은 랜드 메탈의 표면 중앙과 외곽에서부터 절반 정도만 관통시켜 형성됨을 특징으로 하는 BGA 반도체 패키지의 솔더 볼 랜드 메탈 구조.
- 제1항에 있어서, 상기의 홀은 랜드 메탈은 그 주변부에 톱니 형상의 랜드 메탈을 더 형성하여 BT 섭스트레이트와 솔더 마스크에 상기 톱니형상의 랜드 메날이 끼워지도록 함을 특징으로 하는 BGA 반도체 패키지의 솔더 볼 랜드 메탈 구조.
- 제1항에 있어서, 상기 랜드 메탈의 표면에는 니켈(Ni)과 금(Au)이 도금됨을 특징으로 하는 BGA 반도체 패키지의 솔더 볼 랜드 메탈 구조.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019960009778A KR100216839B1 (ko) | 1996-04-01 | 1996-04-01 | Bga 반도체 패키지의 솔더 볼 랜드 메탈 구조 |
JP9098041A JP2860648B2 (ja) | 1996-04-01 | 1997-03-31 | Bga半導体パッケージのソルダボールランドメタル構造 |
US08/825,945 US5872399A (en) | 1996-04-01 | 1997-04-01 | Solder ball land metal structure of ball grid semiconductor package |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019960009778A KR100216839B1 (ko) | 1996-04-01 | 1996-04-01 | Bga 반도체 패키지의 솔더 볼 랜드 메탈 구조 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR970072362A KR970072362A (ko) | 1997-11-07 |
KR100216839B1 true KR100216839B1 (ko) | 1999-09-01 |
Family
ID=19454819
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019960009778A KR100216839B1 (ko) | 1996-04-01 | 1996-04-01 | Bga 반도체 패키지의 솔더 볼 랜드 메탈 구조 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5872399A (ko) |
JP (1) | JP2860648B2 (ko) |
KR (1) | KR100216839B1 (ko) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20020058205A (ko) * | 2000-12-29 | 2002-07-12 | 마이클 디. 오브라이언 | 회로기판 및 이를 이용한 반도체패키지 |
KR100571752B1 (ko) * | 1999-04-06 | 2006-04-18 | 삼성전자주식회사 | 칩 스케일 패키지 |
KR100708057B1 (ko) * | 2000-12-26 | 2007-04-16 | 앰코 테크놀로지 코리아 주식회사 | 반도체패키지의 볼랜드 구조 및 그 제조 방법 |
US8026616B2 (en) | 2008-01-30 | 2011-09-27 | Samsung Electronics Co., Ltd. | Printed circuit board, semiconductor package, card apparatus, and system |
KR20130084614A (ko) * | 2012-01-17 | 2013-07-25 | 제록스 코포레이션 | 전기 인터커넥트용 현수식 격자 |
Families Citing this family (143)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW453137B (en) | 1997-08-25 | 2001-09-01 | Showa Denko Kk | Electrode structure of silicon semiconductor device and the manufacturing method of silicon device using it |
US6118080A (en) * | 1998-01-13 | 2000-09-12 | Micron Technology, Inc. | Z-axis electrical contact for microelectronic devices |
JP4066522B2 (ja) * | 1998-07-22 | 2008-03-26 | イビデン株式会社 | プリント配線板 |
DE19907168C1 (de) | 1999-02-19 | 2000-08-10 | Micronas Intermetall Gmbh | Schichtanordnung sowie Verfahren zu deren Herstellung |
US6462414B1 (en) * | 1999-03-05 | 2002-10-08 | Altera Corporation | Integrated circuit package utilizing a conductive structure for interlocking a conductive ball to a ball pad |
JP3844936B2 (ja) | 1999-03-26 | 2006-11-15 | 富士通株式会社 | 半導体装置 |
US6495916B1 (en) * | 1999-04-06 | 2002-12-17 | Oki Electric Industry Co., Ltd. | Resin-encapsulated semiconductor device |
KR20010004529A (ko) | 1999-06-29 | 2001-01-15 | 김영환 | 웨이퍼 레벨 패키지 및 그의 제조 방법 |
TW429492B (en) * | 1999-10-21 | 2001-04-11 | Siliconware Precision Industries Co Ltd | Ball grid array package and its fabricating method |
US6774474B1 (en) * | 1999-11-10 | 2004-08-10 | International Business Machines Corporation | Partially captured oriented interconnections for BGA packages and a method of forming the interconnections |
US6543128B2 (en) * | 1999-12-03 | 2003-04-08 | Siliconware Precision Industries Co., Ltd. | Ball grid array package and its fabricating process |
DE19962175A1 (de) * | 1999-12-22 | 2001-07-26 | Infineon Technologies Ag | Umdrahtungsfolie und Verfahren zum Herstellen einer derartigen Umdrahtungsfolie |
DE10010979A1 (de) * | 2000-03-07 | 2001-09-13 | Bosch Gmbh Robert | Elektrische Schaltung und Substrat hierzu |
US10388626B2 (en) * | 2000-03-10 | 2019-08-20 | STATS ChipPAC Pte. Ltd. | Semiconductor device and method of forming flipchip interconnect structure |
WO2001068311A1 (en) | 2000-03-10 | 2001-09-20 | Chippac, Inc. | Flip chip interconnection structure |
JP3414696B2 (ja) * | 2000-05-12 | 2003-06-09 | 日本電気株式会社 | 半導体装置のキャリア基板の電極構造 |
US7034402B1 (en) * | 2000-06-28 | 2006-04-25 | Intel Corporation | Device with segmented ball limiting metallurgy |
JP2002026198A (ja) * | 2000-07-04 | 2002-01-25 | Nec Corp | 半導体装置及びその製造方法 |
KR100618685B1 (ko) * | 2000-07-29 | 2006-09-06 | 주식회사 하이닉스반도체 | 반도체소자의 패드영역 형성방법 |
US6673710B1 (en) | 2000-10-13 | 2004-01-06 | Bridge Semiconductor Corporation | Method of connecting a conductive trace and an insulative base to a semiconductor chip |
US7414319B2 (en) * | 2000-10-13 | 2008-08-19 | Bridge Semiconductor Corporation | Semiconductor chip assembly with metal containment wall and solder terminal |
US6552436B2 (en) * | 2000-12-08 | 2003-04-22 | Motorola, Inc. | Semiconductor device having a ball grid array and method therefor |
US6849805B2 (en) * | 2000-12-28 | 2005-02-01 | Canon Kabushiki Kaisha | Printed wiring board and electronic apparatus |
US6818545B2 (en) | 2001-03-05 | 2004-11-16 | Megic Corporation | Low fabrication cost, fine pitch and high reliability solder bump |
US8158508B2 (en) | 2001-03-05 | 2012-04-17 | Megica Corporation | Structure and manufacturing method of a chip scale package |
US20060163729A1 (en) * | 2001-04-18 | 2006-07-27 | Mou-Shiung Lin | Structure and manufacturing method of a chip scale package |
US6496355B1 (en) | 2001-10-04 | 2002-12-17 | Avx Corporation | Interdigitated capacitor with ball grid array (BGA) terminations |
JP2003133366A (ja) * | 2001-10-25 | 2003-05-09 | Texas Instr Japan Ltd | 半導体装置及びその製造方法 |
JP2003243813A (ja) * | 2002-02-14 | 2003-08-29 | Alps Electric Co Ltd | 端子構造 |
JP4554873B2 (ja) * | 2002-04-22 | 2010-09-29 | 日本電気株式会社 | 配線板、電子機器および電子部品の実装方法並びに製造方法 |
US6930257B1 (en) | 2002-05-01 | 2005-08-16 | Amkor Technology, Inc. | Integrated circuit substrate having laminated laser-embedded circuit layers |
EP1387604A1 (en) * | 2002-07-31 | 2004-02-04 | United Test Center Inc. | Bonding pads of printed circuit board capable of holding solder balls securely |
US6762503B2 (en) | 2002-08-29 | 2004-07-13 | Micron Technology, Inc. | Innovative solder ball pad structure to ease design rule, methods of fabricating same and substrates, electronic device assemblies and systems employing same |
KR100448344B1 (ko) * | 2002-10-22 | 2004-09-13 | 삼성전자주식회사 | 웨이퍼 레벨 칩 스케일 패키지 제조 방법 |
US7173342B2 (en) * | 2002-12-17 | 2007-02-06 | Intel Corporation | Method and apparatus for reducing electrical interconnection fatigue |
EP1609206B1 (en) | 2003-03-04 | 2010-07-28 | Rohm and Haas Electronic Materials, L.L.C. | Coaxial waveguide microstructures and methods of formation thereof |
US7042098B2 (en) * | 2003-07-07 | 2006-05-09 | Freescale Semiconductor,Inc | Bonding pad for a packaged integrated circuit |
KR100523330B1 (ko) * | 2003-07-29 | 2005-10-24 | 삼성전자주식회사 | Smd 및 nsmd 복합형 솔더볼 랜드 구조를 가지는bga 반도체 패키지 |
KR100541394B1 (ko) * | 2003-08-23 | 2006-01-10 | 삼성전자주식회사 | 비한정형 볼 그리드 어레이 패키지용 배선기판 및 그의제조 방법 |
US7271484B2 (en) * | 2003-09-25 | 2007-09-18 | Infineon Technologies Ag | Substrate for producing a soldering connection |
US7098408B1 (en) * | 2003-10-14 | 2006-08-29 | Cisco Technology, Inc. | Techniques for mounting an area array package to a circuit board using an improved pad layout |
US8853001B2 (en) | 2003-11-08 | 2014-10-07 | Stats Chippac, Ltd. | Semiconductor device and method of forming pad layout for flipchip semiconductor die |
US7034391B2 (en) * | 2003-11-08 | 2006-04-25 | Chippac, Inc. | Flip chip interconnection pad layout |
WO2005048311A2 (en) * | 2003-11-10 | 2005-05-26 | Chippac, Inc. | Bump-on-lead flip chip interconnection |
US8076232B2 (en) * | 2008-04-03 | 2011-12-13 | Stats Chippac, Ltd. | Semiconductor device and method of forming composite bump-on-lead interconnection |
US8350384B2 (en) * | 2009-11-24 | 2013-01-08 | Stats Chippac, Ltd. | Semiconductor device and method of forming electrical interconnect with stress relief void |
US20060216860A1 (en) * | 2005-03-25 | 2006-09-28 | Stats Chippac, Ltd. | Flip chip interconnection having narrow interconnection sites on the substrate |
US9029196B2 (en) * | 2003-11-10 | 2015-05-12 | Stats Chippac, Ltd. | Semiconductor device and method of self-confinement of conductive bump material during reflow without solder mask |
US8574959B2 (en) * | 2003-11-10 | 2013-11-05 | Stats Chippac, Ltd. | Semiconductor device and method of forming bump-on-lead interconnection |
US8129841B2 (en) | 2006-12-14 | 2012-03-06 | Stats Chippac, Ltd. | Solder joint flip chip interconnection |
USRE44500E1 (en) | 2003-11-10 | 2013-09-17 | Stats Chippac, Ltd. | Semiconductor device and method of forming composite bump-on-lead interconnection |
US7659633B2 (en) | 2004-11-10 | 2010-02-09 | Stats Chippac, Ltd. | Solder joint flip chip interconnection having relief structure |
US20070105277A1 (en) | 2004-11-10 | 2007-05-10 | Stats Chippac Ltd. | Solder joint flip chip interconnection |
US8026128B2 (en) | 2004-11-10 | 2011-09-27 | Stats Chippac, Ltd. | Semiconductor device and method of self-confinement of conductive bump material during reflow without solder mask |
US8216930B2 (en) | 2006-12-14 | 2012-07-10 | Stats Chippac, Ltd. | Solder joint flip chip interconnection having relief structure |
USRE47600E1 (en) | 2003-11-10 | 2019-09-10 | STATS ChipPAC Pte. Ltd. | Semiconductor device and method of forming electrical interconnect with stress relief void |
KR100586697B1 (ko) * | 2003-12-12 | 2006-06-08 | 삼성전자주식회사 | 솔더 조인트 특성이 개선된 반도체 패키지 |
US7032807B2 (en) * | 2003-12-23 | 2006-04-25 | Texas Instruments Incorporated | Solder contact reworking using a flux plate and squeegee |
JP4502690B2 (ja) * | 2004-04-13 | 2010-07-14 | 富士通株式会社 | 実装基板 |
US7224073B2 (en) * | 2004-05-18 | 2007-05-29 | Ultratera Corporation | Substrate for solder joint |
KR100618700B1 (ko) | 2004-07-20 | 2006-09-08 | 주식회사 하이닉스반도체 | 웨이퍼 레벨 패키지 제조방법 |
US20060022339A1 (en) * | 2004-07-30 | 2006-02-02 | Texas Instruments Incorporated | Solder ball opening protrusion for semiconductor assembly |
US7446399B1 (en) | 2004-08-04 | 2008-11-04 | Altera Corporation | Pad structures to improve board-level reliability of solder-on-pad BGA structures |
US7213329B2 (en) * | 2004-08-14 | 2007-05-08 | Samsung Electronics, Co., Ltd. | Method of forming a solder ball on a board and the board |
JP2006054467A (ja) * | 2004-08-14 | 2006-02-23 | Samsung Electronics Co Ltd | 基板のソルダーボールの形成方法及び基板 |
JP4010311B2 (ja) * | 2004-09-06 | 2007-11-21 | セイコーエプソン株式会社 | 半導体装置および半導体装置の製造方法 |
JP2006269466A (ja) * | 2005-03-22 | 2006-10-05 | Sumitomo Bakelite Co Ltd | プリント回路基板およびその製造方法 |
US8841779B2 (en) | 2005-03-25 | 2014-09-23 | Stats Chippac, Ltd. | Semiconductor device and method of forming high routing density BOL BONL and BONP interconnect sites on substrate |
CN100518435C (zh) * | 2005-04-23 | 2009-07-22 | 鸿富锦精密工业(深圳)有限公司 | 具有改良焊盘的印刷电路板 |
FR2885739B1 (fr) * | 2005-05-11 | 2012-07-20 | Sonceboz Sa | Procede de connexion sans soudure d'un actionneur electrique, notamment pour application aux tableaux de bord automobile, a un circuit imprime |
US9258904B2 (en) * | 2005-05-16 | 2016-02-09 | Stats Chippac, Ltd. | Semiconductor device and method of forming narrow interconnect sites on substrate with elongated mask openings |
US20060255473A1 (en) | 2005-05-16 | 2006-11-16 | Stats Chippac Ltd. | Flip chip interconnect solder mask |
US20070045845A1 (en) * | 2005-08-31 | 2007-03-01 | Anand Lal | Ball grid array interface structure and method |
JP2007067147A (ja) * | 2005-08-31 | 2007-03-15 | Shinko Electric Ind Co Ltd | プリント配線基板およびその製造方法 |
JP4738971B2 (ja) * | 2005-10-14 | 2011-08-03 | Okiセミコンダクタ株式会社 | 半導体装置及びその製造方法 |
JP4971769B2 (ja) * | 2005-12-22 | 2012-07-11 | 新光電気工業株式会社 | フリップチップ実装構造及びフリップチップ実装構造の製造方法 |
KR100699892B1 (ko) * | 2006-01-20 | 2007-03-28 | 삼성전자주식회사 | 솔더접합신뢰도 개선을 위한 락킹 구조를 갖는 반도체 소자및 인쇄회로기판 |
KR100723529B1 (ko) | 2006-05-10 | 2007-05-30 | 삼성전자주식회사 | 홀을 갖는 솔더볼 랜드를 구비하는 회로기판 및 이를구비하는 반도체 패키지 |
TWI307950B (en) * | 2006-08-15 | 2009-03-21 | Advanced Semiconductor Eng | Substrate structure having n-smd ball pads |
US9847309B2 (en) | 2006-09-22 | 2017-12-19 | STATS ChipPAC Pte. Ltd. | Semiconductor device and method of forming vertical interconnect structure between semiconductor die and substrate |
US7713782B2 (en) * | 2006-09-22 | 2010-05-11 | Stats Chippac, Inc. | Fusible I/O interconnection systems and methods for flip-chip packaging involving substrate-mounted stud-bumps |
KR100764668B1 (ko) * | 2006-11-02 | 2007-10-08 | 삼성전기주식회사 | 플립칩 접속용 기판 및 그 제조방법 |
US7750250B1 (en) | 2006-12-22 | 2010-07-06 | Amkor Technology, Inc. | Blind via capture pad structure |
EP1939137B1 (en) | 2006-12-30 | 2016-08-24 | Nuvotronics, LLC | Three-dimensional microstructures and methods of formation thereof |
EP1973189B1 (en) | 2007-03-20 | 2012-12-05 | Nuvotronics, LLC | Coaxial transmission line microstructures and methods of formation thereof |
EP1973190A1 (en) | 2007-03-20 | 2008-09-24 | Rohm and Haas Electronic Materials LLC | Integrated electronic components and methods of formation thereof |
US8323771B1 (en) | 2007-08-15 | 2012-12-04 | Amkor Technology, Inc. | Straight conductor blind via capture pad structure and fabrication method |
US20090079080A1 (en) * | 2007-09-24 | 2009-03-26 | Infineon Technologies Ag | Semiconductor Device with Multi-Layer Metallization |
JP2009099730A (ja) * | 2007-10-16 | 2009-05-07 | Phoenix Precision Technology Corp | パッケージ基板の半田ボール配置側表面構造およびその製造方法 |
TWI332812B (en) * | 2007-11-28 | 2010-11-01 | Delta Electronics Inc | Circuit board module with surface mount conductive pin and circuit boards assembly having same |
JP5020051B2 (ja) * | 2007-12-14 | 2012-09-05 | ローム株式会社 | 半導体装置 |
US8349721B2 (en) * | 2008-03-19 | 2013-01-08 | Stats Chippac, Ltd. | Semiconductor device and method of forming insulating layer on conductive traces for electrical isolation in fine pitch bonding |
US9345148B2 (en) | 2008-03-25 | 2016-05-17 | Stats Chippac, Ltd. | Semiconductor device and method of forming flipchip interconnection structure with bump on partial pad |
US7759137B2 (en) * | 2008-03-25 | 2010-07-20 | Stats Chippac, Ltd. | Flip chip interconnection structure with bump on partial pad and method thereof |
US20090250814A1 (en) * | 2008-04-03 | 2009-10-08 | Stats Chippac, Ltd. | Flip Chip Interconnection Structure Having Void-Free Fine Pitch and Method Thereof |
US7897502B2 (en) | 2008-09-10 | 2011-03-01 | Stats Chippac, Ltd. | Method of forming vertically offset bond on trace interconnects on recessed and raised bond fingers |
TWI342608B (en) * | 2008-11-14 | 2011-05-21 | Micro Star Int Co Ltd | Surface mount technology structure for bga |
US8659172B2 (en) * | 2008-12-31 | 2014-02-25 | Stats Chippac, Ltd. | Semiconductor device and method of confining conductive bump material with solder mask patch |
US8198186B2 (en) * | 2008-12-31 | 2012-06-12 | Stats Chippac, Ltd. | Semiconductor device and method of confining conductive bump material during reflow with solder mask patch |
US20100237500A1 (en) * | 2009-03-20 | 2010-09-23 | Stats Chippac, Ltd. | Semiconductor Substrate and Method of Forming Conformal Solder Wet-Enhancement Layer on Bump-on-Lead Site |
KR101051551B1 (ko) * | 2009-10-30 | 2011-07-22 | 삼성전기주식회사 | 요철 패턴을 갖는 비아 패드를 포함하는 인쇄회로기판 및 그 제조방법 |
US20110123783A1 (en) | 2009-11-23 | 2011-05-26 | David Sherrer | Multilayer build processses and devices thereof |
JP5639194B2 (ja) * | 2010-01-22 | 2014-12-10 | ヌボトロニクス,エルエルシー | 熱制御 |
US8917150B2 (en) * | 2010-01-22 | 2014-12-23 | Nuvotronics, Llc | Waveguide balun having waveguide structures disposed over a ground plane and having probes located in channels |
US8039384B2 (en) | 2010-03-09 | 2011-10-18 | Stats Chippac, Ltd. | Semiconductor device and method of forming vertically offset bond on trace interconnects on different height traces |
JP5656462B2 (ja) * | 2010-06-14 | 2015-01-21 | パナソニック株式会社 | 表面実装型半導体パッケージ |
US8409978B2 (en) | 2010-06-24 | 2013-04-02 | Stats Chippac, Ltd. | Semiconductor device and method of forming vertically offset bond on trace interconnect structure on leadframe |
US8492197B2 (en) | 2010-08-17 | 2013-07-23 | Stats Chippac, Ltd. | Semiconductor device and method of forming vertically offset conductive pillars over first substrate aligned to vertically offset BOT interconnect sites formed over second substrate |
US8435834B2 (en) | 2010-09-13 | 2013-05-07 | Stats Chippac, Ltd. | Semiconductor device and method of forming bond-on-lead interconnection for mounting semiconductor die in FO-WLCSP |
JP2012074487A (ja) * | 2010-09-28 | 2012-04-12 | Toppan Printing Co Ltd | 半導体パッケージの製造方法 |
KR101695353B1 (ko) * | 2010-10-06 | 2017-01-11 | 삼성전자 주식회사 | 반도체 패키지 및 반도체 패키지 모듈 |
JP5370599B2 (ja) * | 2011-01-26 | 2013-12-18 | 株式会社村田製作所 | 電子部品モジュールおよび電子部品素子 |
US8866300B1 (en) | 2011-06-05 | 2014-10-21 | Nuvotronics, Llc | Devices and methods for solder flow control in three-dimensional microstructures |
US8814601B1 (en) | 2011-06-06 | 2014-08-26 | Nuvotronics, Llc | Batch fabricated microconnectors |
WO2013010108A1 (en) | 2011-07-13 | 2013-01-17 | Nuvotronics, Llc | Methods of fabricating electronic and mechanical structures |
US8642384B2 (en) * | 2012-03-09 | 2014-02-04 | Stats Chippac, Ltd. | Semiconductor device and method of forming non-linear interconnect layer with extended length for joint reliability |
US9917224B2 (en) | 2012-05-29 | 2018-03-13 | Essence Solar Solutions Ltd. | Photovoltaic module assembly |
JP5942074B2 (ja) * | 2012-06-29 | 2016-06-29 | 京セラ株式会社 | 配線基板 |
US9159687B2 (en) * | 2012-07-31 | 2015-10-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Solder bump for ball grid array |
WO2014033977A1 (ja) * | 2012-08-29 | 2014-03-06 | パナソニック株式会社 | 半導体装置 |
US9761549B2 (en) * | 2012-11-08 | 2017-09-12 | Tongfu Microelectronics Co., Ltd. | Semiconductor device and fabrication method |
US9325044B2 (en) | 2013-01-26 | 2016-04-26 | Nuvotronics, Inc. | Multi-layer digital elliptic filter and method |
US9306254B1 (en) | 2013-03-15 | 2016-04-05 | Nuvotronics, Inc. | Substrate-free mechanical interconnection of electronic sub-systems using a spring configuration |
US9306255B1 (en) | 2013-03-15 | 2016-04-05 | Nuvotronics, Inc. | Microstructure including microstructural waveguide elements and/or IC chips that are mechanically interconnected to each other |
JP2014192176A (ja) * | 2013-03-26 | 2014-10-06 | Ngk Spark Plug Co Ltd | 配線基板 |
KR101627244B1 (ko) * | 2013-12-24 | 2016-06-03 | 삼성전기주식회사 | 반도체 패키지 |
WO2015109208A2 (en) | 2014-01-17 | 2015-07-23 | Nuvotronics, Llc | Wafer scale test interface unit: low loss and high isolation devices and methods for high speed and high density mixed signal interconnects and contactors |
US9548280B2 (en) | 2014-04-02 | 2017-01-17 | Nxp Usa, Inc. | Solder pad for semiconductor device package |
KR20160043492A (ko) * | 2014-10-13 | 2016-04-21 | 앰코 테크놀로지 인코포레이티드 | 웨이퍼 레벨 칩 스케일 패키지에 대한 가상 솔더 마스크를 생성하기 위한 패터닝된 패드 |
US10847469B2 (en) | 2016-04-26 | 2020-11-24 | Cubic Corporation | CTE compensation for wafer-level and chip-scale packages and assemblies |
US10511073B2 (en) | 2014-12-03 | 2019-12-17 | Cubic Corporation | Systems and methods for manufacturing stacked circuits and transmission lines |
US9935024B2 (en) | 2016-04-28 | 2018-04-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for forming semiconductor structure |
JP6696567B2 (ja) * | 2016-05-16 | 2020-05-20 | 株式会社村田製作所 | セラミック電子部品 |
TWI636533B (zh) | 2017-09-15 | 2018-09-21 | Industrial Technology Research Institute | 半導體封裝結構 |
US10319654B1 (en) | 2017-12-01 | 2019-06-11 | Cubic Corporation | Integrated chip scale packages |
KR102538178B1 (ko) * | 2018-08-22 | 2023-05-31 | 삼성전자주식회사 | 유기 인터포저를 포함하는 반도체 패키지 |
KR102543188B1 (ko) * | 2018-11-19 | 2023-06-14 | 삼성전자주식회사 | 유기 인터포저를 포함하는 반도체 패키지 |
KR20200145150A (ko) | 2019-06-20 | 2020-12-30 | 삼성전자주식회사 | 반도체 패키지 |
US10825789B1 (en) | 2019-08-26 | 2020-11-03 | Nxp B.V. | Underbump metallization dimension variation with improved reliability |
KR20210094329A (ko) | 2020-01-21 | 2021-07-29 | 삼성전자주식회사 | 반도체 패키지, 및 이를 가지는 패키지 온 패키지 |
KR20220000294A (ko) * | 2020-06-25 | 2022-01-03 | 삼성전자주식회사 | 반도체 패키지 |
KR20220008088A (ko) * | 2020-07-13 | 2022-01-20 | 삼성전자주식회사 | 반도체 패키지 |
US11569155B2 (en) | 2021-06-09 | 2023-01-31 | Western Digital Technologies, Inc. | Substrate bonding pad having a multi-surface trace interface |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6235650A (ja) * | 1985-08-09 | 1987-02-16 | Mitsubishi Electric Corp | 半導体装置の電極構造 |
US5442852A (en) * | 1993-10-26 | 1995-08-22 | Pacific Microelectronics Corporation | Method of fabricating solder ball array |
JPH07169872A (ja) * | 1993-12-13 | 1995-07-04 | Fujitsu Ltd | 半導体装置及びその製造方法 |
JP3667786B2 (ja) * | 1994-03-17 | 2005-07-06 | インテル・コーポレーション | Icソケットおよびそのプリント基板との導通接続状態の検査方法 |
JP2595909B2 (ja) * | 1994-09-14 | 1997-04-02 | 日本電気株式会社 | 半導体装置 |
US5487218A (en) * | 1994-11-21 | 1996-01-30 | International Business Machines Corporation | Method for making printed circuit boards with selectivity filled plated through holes |
-
1996
- 1996-04-01 KR KR1019960009778A patent/KR100216839B1/ko not_active IP Right Cessation
-
1997
- 1997-03-31 JP JP9098041A patent/JP2860648B2/ja not_active Expired - Fee Related
- 1997-04-01 US US08/825,945 patent/US5872399A/en not_active Expired - Lifetime
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100571752B1 (ko) * | 1999-04-06 | 2006-04-18 | 삼성전자주식회사 | 칩 스케일 패키지 |
KR100708057B1 (ko) * | 2000-12-26 | 2007-04-16 | 앰코 테크놀로지 코리아 주식회사 | 반도체패키지의 볼랜드 구조 및 그 제조 방법 |
KR20020058205A (ko) * | 2000-12-29 | 2002-07-12 | 마이클 디. 오브라이언 | 회로기판 및 이를 이용한 반도체패키지 |
US8026616B2 (en) | 2008-01-30 | 2011-09-27 | Samsung Electronics Co., Ltd. | Printed circuit board, semiconductor package, card apparatus, and system |
KR20130084614A (ko) * | 2012-01-17 | 2013-07-25 | 제록스 코포레이션 | 전기 인터커넥트용 현수식 격자 |
Also Published As
Publication number | Publication date |
---|---|
US5872399A (en) | 1999-02-16 |
JPH1032280A (ja) | 1998-02-03 |
JP2860648B2 (ja) | 1999-02-24 |
KR970072362A (ko) | 1997-11-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100216839B1 (ko) | Bga 반도체 패키지의 솔더 볼 랜드 메탈 구조 | |
KR100470386B1 (ko) | 멀티-칩패키지 | |
US6252298B1 (en) | Semiconductor chip package using flexible circuit board with central opening | |
US6607942B1 (en) | Method of fabricating as grooved heat spreader for stress reduction in an IC package | |
US8269323B2 (en) | Integrated circuit package with etched leadframe for package-on-package interconnects | |
US5241133A (en) | Leadless pad array chip carrier | |
JP3679199B2 (ja) | 半導体パッケージ装置 | |
KR950015727A (ko) | 반도체 장치 및 그 제조방법 | |
KR19990086916A (ko) | 적층가능한 비지에이 반도체 칩 패키지 및 그 제조방법 | |
US20050054187A1 (en) | Method for forming ball pads of BGA substrate | |
EP0563264B1 (en) | Leadless pad array chip carrier | |
JP2007042762A (ja) | 半導体装置およびその実装体 | |
KR20240017393A (ko) | 반도체 장치 및 이의 제조 방법 | |
US20020003308A1 (en) | Semiconductor chip package and method for fabricating the same | |
JPH10256417A (ja) | 半導体パッケージの製造方法 | |
JPH0883865A (ja) | 樹脂封止型半導体装置 | |
KR100431307B1 (ko) | 캐패시터 내장형 칩 사이즈 패키지 및 그의 제조방법 | |
JP2949969B2 (ja) | フィルムキャリア半導体装置 | |
KR100549299B1 (ko) | 반도체패키지 및 그 제조 방법 | |
KR100247641B1 (ko) | 적층형 볼 그리드 어레이 패키지 및 그의 제조방법 | |
KR100401497B1 (ko) | 적층형 멀티 칩 패키지 및 그 제조방법 | |
KR100320447B1 (ko) | 반도체 패키지의 제조방법 | |
JP4011693B2 (ja) | 半導体パッケージの製造方法 | |
KR20000042665A (ko) | 칩 사이즈 패키지 및 그의 제조 방법 | |
JP2001024033A (ja) | 半導体素子実装用テープ、半導体装置及びそれらの製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
N231 | Notification of change of applicant | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20130603 Year of fee payment: 15 |
|
FPAY | Annual fee payment |
Payment date: 20140602 Year of fee payment: 16 |
|
FPAY | Annual fee payment |
Payment date: 20150602 Year of fee payment: 17 |
|
EXPY | Expiration of term |