KR20200145150A - 반도체 패키지 - Google Patents

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KR20200145150A
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KR
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bump
bump pad
electrode
semiconductor package
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KR1020190073752A
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노정현
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삼성전자주식회사
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    • H01L2224/16104—Disposition relative to the bonding area, e.g. bond pad
    • H01L2224/16105—Disposition relative to the bonding area, e.g. bond pad the bump connector connecting bonding areas being not aligned with respect to each other
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    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
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    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16148—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a bonding area protruding from the surface
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
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    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
    • H01L2224/81136—Aligning involving guiding structures, e.g. spacers or supporting members
    • H01L2224/81138—Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
    • H01L2224/81139—Guiding structures on the body
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
    • H01L2224/81136—Aligning involving guiding structures, e.g. spacers or supporting members
    • H01L2224/81138—Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
    • H01L2224/8114—Guiding structures outside the body
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
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Abstract

본 발명의 기술적 사상에 따른 반도체 패키지는, 제1 면을 가지고 제1 전극을 포함하는 제1 기판, 제1 기판의 제1 면 상에 배치되고 제1 전극과 연결되는 제1 범프 패드, 제1 기판의 제1 면과 마주보는 제2 면을 가지고 제2 전극을 포함하는 제2 기판, 제2 기판의 제2 면 상에 배치되고 측면에서 중심 방향으로 리세스된 리세스부를 가지며 제2 전극과 연결되는 제2 범프 패드, 그리고 제1 범프 패드 및 제2 범프 패드와 각각 접촉하며 리세스부를 통해 돌출되는 부분을 가지는 범프 구조체를 포함하며, 이웃하는 제2 범프 패드들의 리세스부들은 서로 다른 방향으로 배치된다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명의 기술적 사상은 반도체 패키지에 관한 것으로, 더욱 상세하게는, 범프 구조체를 포함하는 반도체 패키지에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 소형화 및 다기능화되고 있다. 이에 따라, 전자기기에 사용되는 반도체 칩의 소형화 및 다기능화의 필요성 또한 높아지고 있다. 미세 피치의 연결 단자를 가지는 반도체 칩이 요구되며, 한정적인 반도체 패키지의 구조 내에 고용량의 반도체 칩을 실장하기 위해서는 미세 사이즈의 접속 단자, 예를 들어, 범프 구조체가 필요하다. 이에 더해, 반도체 패키지에 포함되는 범프 구조체 사이의 간격 또한 지속적으로 감소하는 추세이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 전기적 특성 및 신뢰성이 향상될 수 있도록, 범프 구조체의 하부에 리세스부를 가지는 범프 패드를 포함하는 반도체 패키지를 제공하는 것이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상에 따른 반도체 패키지는, 제1 면을 가지고, 제1 전극을 포함하는 제1 기판; 상기 제1 기판의 상기 제1 면 상에 배치되고, 상기 제1 전극과 연결되는 제1 범프 패드; 상기 제1 기판의 상기 제1 면과 마주보는 제2 면을 가지고, 제2 전극을 포함하는 제2 기판; 상기 제2 기판의 상기 제2 면 상에 배치되고, 측면에서 중심 방향으로 리세스된 리세스부를 가지며, 상기 제2 전극과 연결되는 제2 범프 패드; 및 상기 제1 범프 패드 및 상기 제2 범프 패드와 각각 접촉하며, 상기 리세스부를 통해 돌출되는 부분을 가지는 범프 구조체;를 포함하며, 이웃하는 상기 제2 범프 패드들의 상기 리세스부들은 서로 다른 방향으로 배치된다.
본 발명의 기술적 사상에 따른 반도체 패키지는, 제1 면을 가지는 제1 기판; 상기 제1 기판의 상기 제1 면 상에 배치되는 제1 범프 패드; 상기 제1 기판의 상기 제1 면과 마주보는 제2 면을 가지는 제2 기판; 상기 제2 기판의 상기 제2 면 상에 배치되고, 측면에서 중심 방향으로 리세스된 두 개의 리세스부들을 가지는 제2 범프 패드; 및 상기 제1 범프 패드 및 상기 제2 범프 패드와 각각 접촉하는 범프 구조체;를 포함하며, 하나의 제2 범프 패드의 두 개의 리세스부들을 연장하는 가상의 제1 선은 이웃하는 다른 하나의 제2 범프 패드의 두 개의 리세스부들을 연장하는 가상의 제2 선과 수직한다.
본 발명의 기술적 사상에 따른 반도체 패키지는, 제1 면을 가지고, 제1 관통 전극을 포함하는 제1 기판; 상기 제1 기판의 상기 제1 면 상에 배치되고, 상기 제1 관통 전극과 연결되는 제1 범프 패드; 상기 제1 기판의 상기 제1 면과 마주보는 제2 면을 가지고, 제2 관통 전극을 포함하는 제2 기판; 상기 제2 기판의 상기 제2 면 상에 배치되고, 측면에서 중심 방향으로 리세스된 리세스부를 가지며, 상기 제2 관통 전극과 연결되는 제2 범프 패드; 및 상기 제1 범프 패드 및 상기 제2 범프 패드와 각각 접촉하는 범프 구조체;를 포함하며, 한 개의 제2 범프 패드는 두 개 이상의 제2 관통 전극들과 연결되고, 이웃하는 상기 제2 범프 패드들의 상기 리세스부들은 서로 다른 방향으로 배치된다.
본 발명의 기술적 사상에 따르면, 범프 구조체의 하부에 리세스부를 가지는 범프 패드를 배치하여, 반도체 기판 간의 과눌림 및/또는 오정렬과 같은 압착 조건 하에서도 범프 구조체가 돌출되는 방향을 리세스부를 통하여 유도할 수 있다. 이와 같은 방법으로, 이웃하는 범프 구조체들끼리 접합되어 발생하는 단락을 방지할 수 있으므로, 반도체 칩의 불량을 막을 수 있다. 따라서, 반도체 패키지의 전기적 특성 및 신뢰성이 향상될 수 있다.
도 1a 내지 도 1c는 본 발명의 기술적 사상의 실시예에 따른 반도체 패키지를 나타내는 도면들이다.
도 2a 내지 도 2c는 본 발명의 기술적 사상의 실시예에 따른 반도체 패키지를 나타내는 도면들이다.
도 3a 및 도 3b는 본 발명의 기술적 사상의 실시예에 따른 반도체 패키지를 나타내는 도면들이다.
도 4는 본 발명의 기술적 사상의 실시예에 따른 반도체 패키지를 나타내는 도면이다.
도 5는 본 발명의 기술적 사상의 실시예에 따른 반도체 패키지를 나타내는 도면이다.
도 6은 본 발명의 기술적 사상의 실시예에 따른 반도체 패키지의 제조 방법을 나타내는 블록도이다.
도 7a 내지 도 7f는 본 발명의 기술적 사상의 실시예에 따른 반도체 패키지의 제조 방법을 공정 순서에 따라 나타내는 도면들이다.
도 8은 본 발명의 기술적 사상의 실시예에 따른 반도체 패키지를 포함하는 반도체 모듈을 나타내는 평면도이다.
도 9는 본 발명의 기술적 사상의 실시예에 따른 반도체 패키지의 시스템을 나타내는 구성도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 기술적 사상의 실시예에 대해 상세히 설명하기로 한다.
도 1a 내지 도 1c는 본 발명의 기술적 사상의 실시예에 따른 반도체 패키지를 나타내는 도면들이다.
구체적으로, 도 1a는 반도체 패키지(10)의 단면도이고, 도 1b는 도 1a의 B 부분을 확대한 단면도(좌측) 및 평면도(우측)이고, 도 1c는 반도체 패키지(10)의 제2 범프 패드(260)의 특징을 나타내는 개략 사시도이다. 또한, 설명의 편의를 위하여, 도 1c에서 범프 구조체(BS1)는 투명하게 도시하였다.
도 1a 내지 도 1c를 같이 참조하면, 반도체 패키지(10)는 제1 범프 패드(130)를 가지는 제1 기판(101), 제2 범프 패드(260)를 가지는 제2 기판(201), 상기 제1 범프 패드(130) 및 상기 제2 범프 패드(260)와 각각 접촉하는 범프 구조체(BS1)를 포함한다.
반도체 패키지(10)에 포함되는 제1 및 제2 반도체 칩들(100, 200) 각각은 로직 칩 또는 메모리 칩일 수 있다. 예를 들어, 상기 제1 및 제2 반도체 칩들(100, 200)은 모두 동일한 종류의 메모리 칩일 수 있고, 또는 상기 제1 및 제2 반도체 칩들(100, 200) 중 하나는 메모리 칩이고, 또 다른 하나는 로직 칩일 수 있다.
상기 메모리 칩은 예를 들어, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 칩이거나, PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory), 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 칩일 수 있다. 또한, 상기 로직 칩은 예를 들어, 마이크로 프로세서, 아날로그 소자, 또는 디지털 시그널 프로세서(digital signal processor)일 수 있다.
제1 반도체 칩(100)은 제1 기판(101), 제1 반도체 소자층(110), 제1 배선층(120), 제1 범프 패드(130), 및 제1 관통 전극(150)을 포함할 수 있다.
제1 기판(101)은 반도체 기판으로서, 서로 대향하는 상면(101T) 및 하면(101B)을 구비할 수 있다. 상기 하면(101B)은 제1 면으로 지칭될 수 있다. 상기 제1 기판(101)은, 하면(101B) 측에 형성된 제1 반도체 소자층(110) 및 상기 제1 기판(101)을 관통하는 제1 관통 전극(150)을 포함할 수 있다.
상기 제1 기판(101)은 실리콘(Si), 예를 들어, 결정질 실리콘, 다결정질 실리콘, 또는 비정질 실리콘을 포함하는 실리콘 웨이퍼일 수 있다. 또는, 상기 제1 기판(101)은 저머늄(Ge)과 같은 반도체 원소, 또는 SiC(silicon carbide), GaAs(gallium arsenide), InAs(indium arsenide), 및 InP(indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 한편, 상기 제1 기판(101)은 SOI(silicon on insulator) 구조를 가질 수 있다. 예를 들어, 상기 제1 기판(101)은 BOX 층(buried oxide layer)을 포함할 수 있다. 상기 제1 기판(101)은 도전 영역, 예를 들어, 불순물이 도핑된 웰(well) 또는 불순물이 도핑된 구조물을 포함할 수 있다. 또한, 상기 제1 기판(101)은 STI(shallow trench isolation) 구조와 같은 다양한 소자 분리 구조를 가질 수 있다.
제1 반도체 소자층(110)은, 복수의 반도체 소자를 제1 기판(101)에 형성되는 다른 배선들과 연결시키기 위한 제1 배선층(120)을 포함할 수 있다. 상기 제1 배선층(120)은 금속 배선층 및 비아 플러그를 포함할 수 있다. 예를 들어, 상기 제1 배선층(120)은 2개 이상의 금속 배선층 또는 2개 이상의 비아 플러그가 번갈아 적층되는 다층 구조일 수 있다.
제1 범프 패드(130)는 제1 반도체 소자층(110) 상에 배치될 수 있고, 상기 제1 반도체 소자층(110) 내부의 제1 배선층(120)과 전기적으로 연결될 수 있다. 상기 제1 범프 패드(130)는 상기 제1 배선층(120)을 통해 제1 관통 전극(150)과 전기적으로 연결될 수 있다. 제1 범프 패드(130)는 알루미늄(Al), 구리(Cu), 니켈(Ni), 텅스텐(W), 백금(Pt), 및 금(Au) 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다.
도시되지 않았으나, 제1 반도체 소자층(110) 상에는 제1 반도체 소자층(110) 내의 제1 배선층(120)과 그 하부의 다른 구조물들을 외부 충격이나 습기로부터 보호하기 위한 하부 패시베이션층이 형성될 수 있다. 상기 하부 패시베이션층은 제1 범프 패드(130)의 상면을 노출시킬 수 있다.
제1 관통 전극(150)은 상기 제1 기판(101)을 관통하며, 상기 제1 기판(101)의 상면(101T)으로부터 하면(101B)을 향하여 연장될 수 있고, 제1 반도체 소자층(110) 내에 구비된 제1 배선층(120)과 연결될 수 있다. 제1 범프 패드(130)는 상기 제1 반도체 소자층(110) 상에 형성될 수 있으며, 상기 제1 배선층(120)을 통하여 상기 제1 관통 전극(150)과 전기적으로 연결될 수 있다. 상기 제1 관통 전극(150)의 적어도 일부는 기둥 형상일 수 있다. 상기 제1 관통 전극(150)은 실리콘 관통 전극(through silicon via, TSV)일 수 있다.
도시되지 않았으나, 제1 기판(101)의 상면(101T) 상에는 제1 관통 전극(150)과 전기적으로 연결되는 제1 상부 패드가 형성될 수 있다. 상기 제1 상부 패드는 상기 제1 범프 패드(130)와 실질적으로 동일한 물질로 구성될 수 있다. 일부 실시예들에서, 상기 제1 기판(101)의 상기 제1 상부 패드는 후술하는 제2 기판(201)의 제2 범프 패드(260)와 실질적으로 동일할 수 있다.
또한, 도시되지 않았으나, 상부 패시베이션층이 제1 기판(101)의 상면(101T) 상에서 제1 관통 전극(150)의 측면 일부를 둘러싸도록 형성될 수 있다. 일부 실시예들에서, 상기 제1 기판(101)의 상기 상부 패시베이션층은 후술하는 제2 기판(201)의 상부 패시베이션층(240)과 실질적으로 동일할 수 있다.
범프 구조체(BS1)는 상기 제1 범프 패드(130)와 접촉하도록 배치될 수 있다. 제1 반도체 칩(100)은 상기 범프 구조체(BS1)를 통하여 제1 반도체 칩(100)의 동작을 위한 제어 신호, 전원 신호, 및 접지 신호 중 적어도 하나를 제공받거나, 제1 반도체 칩(100)에 저장될 데이터 신호를 제공받거나, 제1 반도체 칩(100)에 저장된 데이터를 외부로 제공할 수 있다. 예를 들어, 상기 범프 구조체(BS1)는 필라 구조, 볼 구조, 또는 솔더층으로 이루어질 수 있다.
제2 반도체 칩(200)은 상기 제2 반도체 칩(200)의 상면(201T)이 상기 제1 반도체 칩(100)의 하면(101B)과 마주보도록 배치될 수 있다. 상기 상면(201T)은 제2 면으로 지칭될 수 있다. 상기 제2 반도체 칩(200)은, 제1 반도체 칩(100)과 제2 반도체 칩(200) 사이에 개재된 범프 구조체(BS1)를 통하여 제1 반도체 칩(100)과 전기적으로 연결될 수 있다.
또한, 제1 반도체 칩(100)의 하면(101B)과 제2 반도체 칩(200)의 상면(201T) 사이에는 접착 필름(F1)이 개재되어, 제2 반도체 칩(200)을 제1 반도체 칩(100)에 부착시킬 수 있다. 상기 접착 필름(F1)은 도시된 바와 같이, 제1 반도체 칩(100) 및 제2 반도체 칩(200)과 직접적으로 접촉하고, 범프 구조체(BS1)를 둘러싸도록 배치될 수 있다. 상기 접착 필름(F1)은 다이 어태치 필름(Die Attach Film)일 수 있다. 상기 다이 어태치 필름은 무기질 접착제와 고분자 접착제로 구분될 수 있다. 고분자는 크게 열경화성 수지와 열가소성 수지로 나눌 수 있으며, 이 두 가지 성분을 혼합시켜 만든 하이브리드 형도 있다.
제2 반도체 칩(200)은 제2 기판(201), 제2 반도체 소자층(210), 제2 배선층(220), 제2 하부 패드(230), 제2 관통 전극(250), 제2 범프 패드(260)를 포함할 수 있다. 제2 반도체 칩(200)은 상기 제1 반도체 칩(100)과 동일하거나 유사한 특징을 가질 수 있으므로, 상기 제1 반도체 칩(100)과 차이점을 중심으로 설명하도록 한다.
제2 반도체 소자층(210)은 제2 반도체 칩(200)의 하면(201B) 측에 형성될 수 있다. 제2 하부 패드(230)는 상기 제2 반도체 소자층(210) 상에 배치될 수 있고, 제2 반도체 소자층(210) 내부의 제2 배선층(220)과 전기적으로 연결될 수 있다. 상기 제2 하부 패드(230)는 제2 배선층(220)을 통해 제2 관통 전극(250)과 전기적으로 연결될 수 있다. 상기 제2 하부 패드(230)는 상기 제1 범프 패드(130)와 실질적으로 동일한 물질로 구성될 수 있다.
제2 범프 구조체(BS2)는 상기 제2 하부 패드(230)와 접촉하도록 배치될 수 있다. 상기 제2 범프 구조체(BS2)는 반도체 패키지(10)를 외부의 베이스 기판(미도시)과 전기적으로 연결시킬 수 있다. 상기 제2 범프 구조체(BS2)를 통해 제2 반도체 칩(200)은 제2 반도체 칩(200)의 동작을 위한 제어 신호, 전원 신호, 및 접지 신호 중 적어도 하나를 외부로부터 제공받거나, 제2 반도체 칩(200)에 저장될 데이터 신호를 외부로부터 제공받거나, 제2 반도체 칩(200)에 저장된 데이터를 외부로 제공할 수 있다. 예를 들어, 상기 제2 범프 구조체(BS2)는 필라 구조, 볼 구조, 또는 솔더층으로 이루어질 수 있다.
제2 기판(201)의 상면(201T) 상에는 제2 관통 전극(250)과 전기적으로 연결되는 제2 범프 패드(260)가 배치될 수 있다. 상기 제2 범프 패드(260)는 상기 제1 범프 패드(130)와 실질적으로 동일한 물질로 구성될 수 있다.
제2 범프 패드(260)는 제1 도전층(261), 제2 도전층(263), 및 제3 도전층(265)을 포함하도록 구성될 수 있다. 상기 제1 내지 제3 도전층(261, 263, 265) 중 하나는 나머지와 다른 두께를 가질 수 있다. 또한, 상기 제1 내지 제3 도전층(261, 263, 265)은 서로 다른 물질로 구성되거나, 제2 도전층(263)만이 다른 물질로 구성될 수 있다.
더욱이, 상기 제2 범프 패드(260) 각각은 측면에서 중심 방향으로 리세스된 리세스부(260R)를 가질 수 있다. 일부 실시예들에서, 이웃하는 상기 제2 범프 패드들(260)의 상기 리세스부들(260R)은 서로 다른 방향으로 배치될 수 있다. 또한, 상기 리세스부(260R)에 의해 상기 제2 관통 전극(250)의 상면 일부가 상기 제2 범프 패드(260)로부터 오픈될 수 있다.
구체적으로, 이웃하는 상기 제2 범프 패드들(260)의 상기 리세스부들(260R)의 방향은 90N˚(N은 1 내지 3의 정수)의 각도로 배치될 수 있다. 일부 실시예들에서, 상기 리세스부(260R)는 서로 직각으로 접하는 세 개의 측벽(260S)으로 구성될 수 있다. 평면에서 보았을 때, 상기 제1 범프 패드(130)는 원형이고, 상기 제2 범프 패드(260)는 다각형으로 구성될 수 있다.
다시, 상기 범프 구조체(BS1)는 상기 제1 범프 패드(130) 및 상기 제2 범프 패드(260)와 각각 접촉하며, 상기 리세스부(260R)를 통해 더욱 돌출되는 부분을 가질 수 있다. 상기 범프 구조체(BS1)는 상기 제2 범프 패드(260)의 상기 리세스부(260R)를 채울 수 있다. 따라서, 상기 제2 범프 패드(260)로부터 오픈된 상기 제2 관통 전극(250)의 상면 일부는 상기 범프 구조체(BS1)와 직접적으로 접촉하여, 전기적으로 연결될 수 있다.
상부 패시베이션층(240)이 제2 기판(201)의 상면(201T) 상에서 제2 관통 전극(250)의 측면 일부를 둘러싸도록 형성될 수 있다. 상부 패시베이션층(240)은 제1 절연층(241), 제2 절연층(243), 및 제3 절연층(245)을 포함할 수 있다. 상기 제1 내지 제3 절연층(241, 243, 245) 중 적어도 하나는 식각 저지막일 수 있다. 상기 제1 내지 제3 절연층(241, 243, 245) 중 하나는 나머지와 다른 두께를 가질 수 있다. 또한, 상기 제1 내지 제3 절연층(241, 243, 245)은 서로 다른 물질로 구성되거나, 제2 절연층(243)만이 다른 물질로 구성될 수 있다.
여기서, 상부 패시베이션층(240)의 상면의 레벨은 상기 제2 관통 전극(250)의 상면의 레벨과 실질적으로 동일할 수 있다. 이는 상기 상부 패시베이션층(240)이 식각 저지막으로서 역할을 수행함으로써 가능할 수 있다.
최근 전자기기에 사용되는 반도체 패키지는 소형화 및 경량화와 함께 고성능 및 대용량이 요구되고 있다. 소형화 및 경량화와 함께 고성능 및 대용량을 구현하기 위하여, 관통 전극을 포함하는 반도체 칩들 및 상기 반도체 칩들이 적층된 반도체 패키지에 대한 연구 및 개발이 지속적으로 이루어지고 있다.
반도체 칩들이 적층된 반도체 패키지의 소형화 및 경량화를 위해 구조적으로 반도체 칩들의 두께가 얇아지기 때문에, 반도체 칩들의 스택(stack) 공정에서 반도체 칩들의 균일한 접착, 미세한 크기의 범프 구조체의 접합, 솔더 젖음성, 전기적 신뢰성, 및 구조적 신뢰성 등을 위하여 반도체 패키지에 포함되는 범프 구조체 사이의 간격 또한 지속적으로 감소하고 있다.
일반적인 반도체 패키지의 제조 공정 중, 서로 마주보는 상부 및 하부의 반도체 칩들이 범프 구조체를 사이에 두고 압착되는 과정에서, 범프 패드의 주변으로 돌출되는 범프 구조체의 양이 과다하다면, 이웃하는 범프 구조체들의 돌출 부분끼리 접합되어 단락(short)이 발생할 수 있다. 이는 반도체 패키지의 품질 저하를 야기할 수 있는 문제점이다.
이러한 문제점을 해결하기 위해, 본 발명의 기술적 사상에 따른 반도체 패키지(10)는, 범프 구조체(BS1)의 하부에 리세스부(260R)를 가지는 제2 범프 패드(260)를 배치함으로써, 제1 및 제2 기판(101, 201) 간의 과눌림 및/또는 오정렬과 같은 압착 조건 하에서도, 범프 구조체(BS1)가 돌출되는 방향을 리세스부(260R)를 통하여 소정의 방향으로 유도할 수 있다. 이와 같은 방법으로, 이웃하는 범프 구조체들(BS1)의 돌출 부분끼리 접합되는 현상을 미연에 방지할 수 있으므로, 단락과 같은 불량을 막을 수 있다. 궁극적으로, 반도체 패키지(10)의 전기적 특성 및 신뢰성이 향상될 수 있다.
도 2a 내지 도 2c는 본 발명의 기술적 사상의 실시예에 따른 반도체 패키지를 나타내는 도면들이다.
이하에서 설명하는 반도체 패키지(20)를 구성하는 대부분의 구성 요소 및 상기 구성 요소를 이루는 물질은, 앞서 도 1a 내지 도 1c에서 설명한 바와 실질적으로 동일하거나 유사하다. 따라서, 설명의 편의를 위하여, 앞서 설명한 반도체 패키지(10, 도 1a 참조)와 차이점을 중심으로 설명하도록 한다.
구체적으로, 도 2a는 반도체 패키지(20)의 단면도이고, 도 2b는 도 2a의 BB 부분을 확대한 단면도(좌측) 및 평면도(우측)이고, 도 2c는 반도체 패키지(20)의 제2 범프 패드(270)의 특징을 나타내는 개략 사시도이다. 또한, 설명의 편의를 위하여, 도 2c에서 범프 구조체(BS1)는 투명하게 도시하였다.
도 2a 내지 도 2c를 같이 참조하면, 반도체 패키지(20)는 제1 범프 패드(130)를 가지는 제1 기판(101), 제2 범프 패드(270)를 가지는 제2 기판(201), 상기 제1 범프 패드(130) 및 상기 제2 범프 패드(270)와 각각 접촉하는 범프 구조체(BS1)를 포함한다.
제2 범프 패드(270)는 제1 도전층(271), 제2 도전층(273), 및 제3 도전층(275)을 포함하도록 구성될 수 있다. 상기 제1 내지 제3 도전층(271, 273, 275) 중 하나는 나머지와 다른 두께를 가질 수 있다. 또한, 상기 제1 내지 제3 도전층(271, 273, 275)은 서로 다른 물질로 구성되거나, 제2 도전층(273)만이 다른 물질로 구성될 수 있다.
더욱이, 상기 제2 범프 패드(270) 각각은 측면에서 중심 방향으로 리세스된 두 개의 리세스부들(270R)을 가질 수 있다. 일부 실시예들에서, 이웃하는 상기 제2 범프 패드들(270)의 상기 두 개의 리세스부들(270R)은 서로 다른 방향으로 배치될 수 있다. 또한, 상기 두 개의 리세스부들(270R)에 의해 상기 제2 관통 전극(250)의 상면 일부가 상기 제2 범프 패드(270)로부터 오픈될 수 있다.
구체적으로, 상기 제2 범프 패드(270)의 상기 두 개의 리세스부들(270R)은, 상기 제2 범프 패드(270)의 중심을 향해 서로 마주보도록 위치할 수 있다. 이에 따라, 하나의 제2 범프 패드(270)의 두 개의 리세스부들(270R)을 연장하는 가상의 제1 선(270L1)은 이웃하는 다른 하나의 제2 범프 패드(270)의 두 개의 리세스부들(270R)을 연장하는 가상의 제2 선(270L2)과 수직으로 배치될 수 있다. 일부 실시예들에서, 상기 두 개의 리세스부들(270R) 각각은 서로 직각으로 접하는 세 개의 측벽(270S)으로 구성될 수 있다. 평면에서 보았을 때, 상기 제1 범프 패드(130)는 원형이고, 상기 제2 범프 패드(270)는 H자 형으로 구성될 수 있다.
상기 제2 범프 패드(270)의 리세스부들의 개수가 이에 한정되는 것은 아니다. 예를 들어, 상기 제2 범프 패드(270)에 3개 이상의 리세스부들이 형성될 수도 있고, 이에 따라, 상기 제2 범프 패드(270)의 형상이 달라질 수도 있다.
다시, 상기 범프 구조체(BS1)는 상기 제1 범프 패드(130) 및 상기 제2 범프 패드(270)와 각각 접촉하며, 상기 두 개의 리세스부들(270R)을 통해 더욱 돌출되는 두 부분을 가질 수 있다. 상기 범프 구조체(BS1)는 상기 제2 범프 패드(270)의 상기 두 개의 리세스부들(270R)을 채울 수 있다. 따라서, 상기 제2 범프 패드(270)로부터 오픈된 상기 제2 관통 전극(250)의 상면 일부는 상기 범프 구조체(BS1)와 직접적으로 접촉하여, 전기적으로 연결될 수 있다.
도 3a 및 도 3b는 본 발명의 기술적 사상의 실시예에 따른 반도체 패키지를 나타내는 도면들이다.
이하에서 설명하는 반도체 패키지(30)를 구성하는 대부분의 구성 요소 및 상기 구성 요소를 이루는 물질은, 앞서 도 1a 내지 도 1c에서 설명한 바와 실질적으로 동일하거나 유사하다. 따라서, 설명의 편의를 위하여, 앞서 설명한 반도체 패키지(10, 도 1a 참조)와 차이점을 중심으로 설명하도록 한다.
구체적으로, 도 3a는 반도체 패키지(30)의 단면도이고, 도 3b는 도 3a의 BBB 부분을 확대한 단면도(좌측) 및 평면도(우측)이다.
도 3a 및 도 3b를 같이 참조하면, 반도체 패키지(30)는 제1 범프 패드(130)를 가지는 제1 기판(101), 제2 범프 패드(270)를 가지는 제2 기판(201), 상기 제1 범프 패드(130) 및 상기 제2 범프 패드(270)와 각각 접촉하는 범프 구조체(BS1)를 포함한다.
제2 범프 패드(270) 각각은 측면에서 중심 방향으로 리세스된 하나 이상의 리세스부(270R)를 가질 수 있다. 일부 실시예들에서, 이웃하는 상기 제2 범프 패드들(270)의 상기 리세스부들(270R)은 서로 다른 방향으로 배치될 수 있다.
한 개의 제2 범프 패드(270)는 두 개의 제2 관통 전극들(252, 254)과 연결될 수 있다. 상기 두 개의 제2 관통 전극들(252, 254)은 상기 제2 기판(201)을 관통하며, 상기 제2 기판(201)의 제2 면(201S)으로부터 하면을 향하여 연장될 수 있고, 제2 반도체 소자층(210) 내에 구비된 제2 배선층(220)과 각각 연결될 수 있다. 제2 하부 패드(230)는 상기 제2 반도체 소자층(210) 상에 형성될 수 있으며, 상기 제2 배선층(220)을 통하여 상기 두 개의 제2 관통 전극들(252, 254)과 전기적으로 연결될 수 있다. 두 개의 제2 관통 전극들(252, 254)을 예시적으로 도시하지만, 제2 관통 전극들의 개수가 이에 한정되는 것은 아니다. 예를 들어, 3개 이상의 제2 관통 전극들이 적층될 수도 있다.
또한, 상기 리세스부(270R)에 의해 상기 두 개의 제2 관통 전극들(252, 254)의 상면 일부가 상기 제2 범프 패드(270)로부터 오픈되지 않을 수 있다. 다시 말해, 상기 두 개의 제2 관통 전극들(252, 254)의 상면은 모두 상기 제2 범프 패드(270)로 덮이고, 상기 범프 구조체(BS1)는 상기 두 개의 제2 관통 전극들(252, 254)과 직접 접촉하지 않을 수 있다.
상기 반도체 패키지(30)는 고 대역 메모리(high bandwidth memory, HBM)일 수 있다. 상기 고 대역 메모리는 서로 독립된 인터페이스를 갖는 복수의 채널을 포함함으로써 증가된 대역폭(Bandwidth)을 가질 수 있다. 이에 따라, 상기 고 대역 메모리는 상대적으로 증가된 관통 전극을 포함할 수 있다. 예를 들어, 상기 고 대역 메모리에 포함되는 코어 다이들 각각이 두 개의 채널들을 포함할 수 있고, 상기 두 개의 채널들은 상기 두 개의 제2 관통 전극들(252, 254)과 대응되도록 구성될 수 있다. 다만, 이에 한정되는 것은 아니다.
도 4는 본 발명의 기술적 사상의 실시예에 따른 반도체 패키지를 나타내는 도면이다.
이하에서 설명하는 반도체 패키지(40)를 구성하는 대부분의 구성 요소 및 상기 구성 요소를 이루는 물질은, 앞서 도 1a 내지 도 1c에서 설명한 바와 실질적으로 동일하거나 유사하다. 따라서, 설명의 편의를 위하여, 앞서 설명한 반도체 패키지(10, 도 1a 참조)와 차이점을 중심으로 설명하도록 한다.
도 4를 참조하면, 반도체 패키지(40)는 제1 범프 패드(130)를 가지는 제1 기판(101), 제2 범프 패드(260)를 가지는 제2 기판(201), 제3 범프 패드(360)를 가지는 제3 기판(301)을 포함한다.
반도체 패키지(40)에 포함되는 제1 내지 제3 반도체 칩들(100, 200, 300) 각각은 로직 칩 또는 메모리 칩일 수 있다. 예를 들어, 상기 제1 내지 제3 반도체 칩들(100, 200, 300)은 모두 동일한 종류의 메모리 칩일 수도 있고, 또는 제1 내지 제3 반도체 칩들(100, 200, 300) 중 일부는 메모리 칩이고, 또 다른 일부는 로직 칩일 수 있다.
반도체 패키지(40)에서, 제1 내지 제3 반도체 칩들(100, 200, 300)이 적층된 모습을 예시적으로 도시하지만, 상기 반도체 패키지(40) 내에 적층되는 반도체 칩의 개수가 이에 한정되는 것은 아니다. 예를 들어, 상기 반도체 패키지(40) 내에 4개 이상의 반도체 칩들이 적층될 수도 있다.
제1 반도체 칩(100)은 제1 기판(101), 제1 반도체 소자층(110), 제1 배선층(120), 및 제1 범프 패드(130)를 포함할 수 있다. 상기 제1 반도체 칩(100)은 상기 제2 및 제3 반도체 칩들(200, 300)과 다르게 관통 전극을 포함하지 않을 수 있다.
제3 반도체 칩(300)은 상기 제3 반도체 칩(300)의 상면(301T)이 상기 제2 반도체 칩(200)의 하면(201B)과 마주보도록 배치될 수 있다. 상기 제3 반도체 칩(300)은, 제2 반도체 칩(200)과 제3 반도체 칩(300) 사이에 개재된 제2 범프 구조체(BS2)를 통하여 제2 반도체 칩(200)과 전기적으로 연결될 수 있다.
또한, 제2 반도체 칩(200)의 하면(201B)과 제3 반도체 칩(300)의 상면(301T) 사이에는 제2 접착 필름(F2)이 개재되어, 제3 반도체 칩(300)을 제2 반도체 칩(200)에 부착시킬 수 있다. 상기 제2 접착 필름(F2)은 도시된 바와 같이, 제2 반도체 칩(200) 및 제3 반도체 칩(300)과 직접적으로 접촉하고, 제2 범프 구조체(BS2)를 둘러싸도록 배치될 수 있다. 상기 제2 접착 필름(F2)은 접착 필름(F1)과 실질적으로 동일할 수 있다.
제3 반도체 칩(300)은 제3 기판(301), 제3 반도체 소자층(310), 제3 배선층(320), 제3 하부 패드(330), 제3 관통 전극(350), 및 제3 범프 패드(360)를 포함할 수 있다. 제3 반도체 칩(300)은 상기 제2 반도체 칩(200)과 동일하거나 유사한 특징을 가질 수 있다.
제3 범프 구조체(BS3)는 제3 하부 패드(330)와 접촉하도록 배치될 수 있다. 상기 제3 범프 구조체(BS3)는 반도체 패키지(40)를 외부의 베이스 기판(미도시)과 전기적으로 연결시킬 수 있다. 제3 반도체 칩(300)은 상기 제3 범프 구조체(BS3)를 통해 제3 반도체 칩(300)의 동작을 위한 제어 신호, 전원 신호, 및 접지 신호 중 적어도 하나를 외부로부터 제공받거나, 제3 반도체 칩(300)에 저장될 데이터 신호를 외부로부터 제공받거나, 제3 반도체 칩(300)에 저장된 데이터를 외부로 제공할 수 있다. 예를 들어, 상기 제3 범프 구조체(BS3)는 필라 구조, 볼 구조, 또는 솔더층으로 이루어질 수 있다.
제3 범프 패드(360) 각각은 측면에서 중심 방향으로 리세스된 리세스부(360R)를 가질 수 있다. 일부 실시예들에서, 이웃하는 상기 제3 범프 패드들(360)의 상기 리세스부들(360R)은 서로 다른 방향으로 배치될 수 있다. 또한, 상기 리세스부(360R)에 의해 상기 제3 관통 전극(350)의 상면 일부가 상기 제3 범프 패드(360)로부터 오픈될 수 있다.
다시, 상기 제2 범프 구조체(BS2)는 상기 제2 하부 패드(230) 및 상기 제3 범프 패드(360)와 각각 접촉하며, 상기 리세스부(360R)를 통해 더 돌출되는 부분을 가질 수 있다. 상기 제2 범프 구조체(BS2)는 상기 제3 범프 패드(360)의 상기 리세스부(360R)를 채울 수 있다. 따라서, 상기 제3 범프 패드(360)로부터 오픈된 상기 제3 관통 전극(350)의 상면 일부는 상기 제2 범프 구조체(BS2)와 직접적으로 접촉하여, 전기적으로 연결될 수 있다.
도 5는 본 발명의 기술적 사상의 실시예에 따른 반도체 패키지를 나타내는 도면이다.
이하에서 설명하는 반도체 패키지(50)를 구성하는 대부분의 구성 요소 및 상기 구성 요소를 이루는 물질은, 앞서 도 1a 내지 도 1c에서 설명한 바와 실질적으로 동일하거나 유사하다. 따라서, 설명의 편의를 위하여, 앞서 설명한 반도체 패키지(10, 도 1a 참조)와 차이점을 중심으로 설명하도록 한다.
도 5를 참조하면, 반도체 패키지(50)는 제1 범프 패드(130)를 가지는 제1 기판(101), 제2 범프 패드(460)를 가지는 패키지 기판(400), 상기 제1 범프 패드(130) 및 상기 제2 범프 패드(460)와 각각 접촉하는 범프 구조체(BS1)를 포함한다.
패키지 기판(400)은 지지 기판으로서, 몸체부(401), 상부 보호층, 및 하부 보호층을 포함할 수 있다. 상기 패키지 기판(400)은 인쇄회로기판(printed circuit board, PCB), 웨이퍼 기판, 세라믹 기판, 유리 기판 등을 기반으로 형성될 수 있다. 본 발명의 기술적 사상에 따른 반도체 패키지(50)에서, 상기 패키지 기판(400)은 인쇄회로기판일 수 있다.
한편, 상기 패키지 기판(400)에는 배선(420)이 형성되고, 상기 배선(420)은 상기 패키지 기판(400) 상면(401T)의 제2 범프 패드(460)에 연결되는 범프 구조체(BS1)를 통해 제1 반도체 칩(100)에 전기적으로 연결될 수 있다.
제2 범프 패드(460) 각각은 측면에서 중심 방향으로 리세스된 리세스부(460R)를 가질 수 있다. 일부 실시예들에서, 이웃하는 상기 제2 범프 패드들(460)의 상기 리세스부들(460R)은 서로 다른 방향으로 배치될 수 있다.
또한, 상기 패키지 기판(400) 하면(401B)의 하부 전극 패드(430)에는 외부 연결 단자(BS4)가 배치될 수 있다. 반도체 패키지(50)는 상기 외부 연결 단자(BS4)를 통해 전자 제품의 모듈 기판이나 시스템 보드 등에 전기적으로 연결되어 탑재될 수 있다.
자세히 설명하면, 상기 몸체부(401) 내에는 다층 또는 단층의 배선(420)이 형성될 수 있고, 상기 배선(420)을 통해 외부 연결 단자(BS4)와 제1 반도체 칩(100)이 전기적으로 연결될 수 있다. 상부 보호층 및 하부 보호층은 몸체부(401)를 보호하는 기능을 하며, 예를 들어, 솔더 레지스트(solder resist)로 형성될 수 있다.
상기 패키지 기판(400)이 인쇄회로기판인 경우, 몸체부(401)는 통상적으로, 열경화성 수지 등의 고분자 물질, FR-4(Flame Retardant 4), BT(Bismaleimide Triazine), ABF(Ajinomoto Build up Film) 등의 에폭시계 수지, 또는 페놀 수지 등을 일정 두께로 압축하여 박형으로 형성하고, 양면에 동박(copper foil)을 입힌 후 패터닝을 통해 전기적 신호의 전달 경로인 배선(420)을 형성함으로써 구현될 수 있다. 하부 전극 패드(430) 및 제2 범프 패드(460)를 제외하고 몸체부(401)의 상부면 및 하부면 전체에 솔더 레지스트가 도포되어 상부 보호층 및 하부 보호층이 구현될 수 있다.
인쇄회로기판은 한쪽 면에만 배선(420)을 형성한 단면 PCB(single layer PCB) 및 양쪽 면에 배선(420)을 형성한 양면 PCB(double layer PCB)로 구별될 수 있다. 또한, 프레프레그(prepreg)라는 절연체를 이용하여 동박의 층수를 3층 이상으로 형성할 수 있고, 형성된 동박의 층수에 따라 3개 이상의 배선(420)을 형성함으로써, 다층 구조의 PCB가 구현될 수도 있다. 물론, 상기 패키지 기판(400)이 앞서 설명한 인쇄회로기판의 구조나 재질에 한정되는 것은 아니다.
몰딩 부재(MB)가 제1 반도체 칩(100)을 오염 및 충격 등과 같은 외부 영향으로부터 보호하는 역할을 수행할 수 있다. 이러한 역할을 수행하기 위하여, 상기 몰딩 부재(MB)의 두께는 적어도 제1 반도체 칩(100)을 모두 덮을 수 있도록 형성될 수 있다. 상기 몰딩 부재(MB)는 패키지 기판(400)을 모두 덮으므로, 상기 몰딩 부재(MB)의 폭은 반도체 패키지(50)의 폭과 실질적으로 동일할 수 있다.
또한, 상기 몰딩 부재(MB)는, 예를 들어, 에폭시 몰딩 컴파운드(Epoxy Molding Compound)로 형성될 수 있다. 물론, 상기 몰딩 부재(MB)는 에폭시 몰딩 컴파운드에 한정되지 않고 다양한 물질, 예를 들어, 에폭시 계열 물질, 열경화성 물질, 열가소성 물질, UV 처리 물질 등으로 형성될 수 있다.
언더필(UF)이 제1 반도체 칩(100)과 패키지 기판(400) 사이에 형성될 수 있다. 상기 제1 반도체 칩(100)과 상기 패키지 기판(400) 사이에는 틈(gap)이 형성될 수 있다. 이러한 틈은 제1 반도체 칩(100)과 패키지 기판(400)의 접속 신뢰성에 문제를 야기할 수 있으므로, 접속을 보강하기 위해 언더필(UF)을 주입한다. 경우에 따라, 상기 언더필(UF)은 생략되고, 대신 MUF(Molded UnderFill) 공정이 이용될 수 있다.
도 6은 본 발명의 기술적 사상의 실시예에 따른 반도체 패키지의 제조 방법을 나타내는 블록도이다.
도 6을 참조하면, 반도체 패키지의 제조 방법(S10)은, 제2 기판(동일한 의미로 하부 기판)을 배치하는 제1 단계(S110), 제2 기판 상에 마스크 패턴을 형성하는 제2 단계(S120), 제2 기판 상에 제2 범프 패드를 형성하는 제3 단계(S130), 제2 기판 상에 마스크 패턴을 제거하는 제4 단계(S140), 제2 기판 상에 접착 필름을 부착하는 제5 단계(S150), 및 범프 구조체를 이용하여 제2 기판에 제1 기판(동일한 의미로 상부 기판)을 연결하는 제6 단계(S160)를 포함한다.
반도체 패키지의 제조 방법(S10)은 상기와 같은 공정 단계(S110 내지 S160)를 포함할 수 있다. 어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 단계는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
상기 제1 내지 제6 단계(S110 내지 S160) 각각에 대한 기술적 특징은 후술하는 도 7a 내지 도 7f를 통하여 상세히 설명하도록 한다.
도 7a 내지 도 7f는 본 발명의 기술적 사상의 실시예에 따른 반도체 패키지의 제조 방법을 공정 순서에 따라 나타내는 도면들이다.
도 7a를 참조하면, 제2 기판(201)에 형성된 제2 반도체 소자층(210)의 집적 회로 기능을 외부로 확장할 수 있는 제2 관통 전극(250)을 포함하는 제2 반도체 칩(200)을 준비한다.
반도체 칩(200)은 복수의 제2 관통 전극(250)을 포함할 수 있다. 일반적으로, 제2 관통 전극(250)의 형성 방식은 비아 퍼스트, 비아 미들, 및 비아 라스트 방식으로 분류될 수 있다. 상기 비아 퍼스트 방식은 반도체 소자의 집적 회로가 형성되기 전에 제2 관통 전극(250)을 형성하는 방식을 지칭하며, 상기 비아 미들 방식은 반도체 소자의 집적 회로 형성 후 배선층이 형성되기 전에 제2 관통 전극(250)을 형성하는 방식을 지칭하고, 상기 비아 라스트 방식은 배선층이 형성된 후에 제2 관통 전극(250)을 형성하는 방식을 지칭한다.
예를 들어, 상기 비아 라스트 방식은 제2 기판(201)의 하면(201B) 상에 제2 반도체 소자층(210) 및 제2 배선층(220)을 형성한 후, 상면(201T)으로부터 하면(201B)까지 제2 기판(201)을 관통하는 제2 관통 전극(250)을 형성할 수 있다.
도 7b를 참조하면, 제2 기판(201)의 상면(201T) 상에 마스크 패턴(M1)을 형성한다.
제2 기판(201)의 상면(201T) 상에 마스크 패턴(M1)을 사진 공정 및 현상 공정으로 형성한다. 상기 마스크 패턴(M1)은 제2 관통 전극(250)의 일부 및 상부 패시베이션층(240)의 일부를 오픈시키는 패턴으로 형성될 수 있다.
상기 마스크 패턴(M1)에 의하여 오픈되는 상기 상면(201T)의 일부분은 후속 공정에서 제2 범프 패드(260, 도 7c 참조)가 직접적으로 접촉하는 부분에 해당한다.
도 7c를 참조하면, 마스크 패턴(M1)의 홀(M1H)을 채우도록 제2 기판(201)의 상면(201T) 상에 제2 범프 패드(260)를 형성한다.
제2 범프 패드(260)는 제1 도전층(261), 제2 도전층(263), 및 제3 도전층(265)을 포함할 수 있다. 상기 제2 범프 패드(260)는 화학 기상 증착 공정 또는 물리 기상 증착 공정에 의하여 형성할 수 있으나, 이에 한정되는 것은 아니다.
상기 제2 범프 패드(260)는 알루미늄(Al), 구리(Cu), 니켈(Ni), 텅스텐(W), 백금(Pt), 및 금(Au) 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다.
상기 제2 범프 패드(260)는 상기 제2 관통 전극(250)과 직접적으로 접촉하여, 전기적으로 연결될 수 있다.
도 7d를 참조하면, 마스크 패턴(M1, 도 7c 참조)을 제거하여, 리세스부(260R)를 가지는 제2 범프 패드(260)를 형성한다.
마스크 패턴(M1, 도 7c 참조)을 제거하기 위하여 스트립(strip) 공정 및/또는 애싱(ashing) 공정이 수행될 수 있다.
상기 제2 범프 패드(260) 각각은 측면에서 중심 방향으로 리세스된 리세스부(260R)를 가질 수 있다. 일부 실시예들에서, 이웃하는 상기 제2 범프 패드들(260)의 상기 리세스부들(260R)은 서로 다른 방향으로 배치될 수 있다. 또한, 상기 리세스부(260R)에 의해 상기 제2 관통 전극(250)의 상면 일부가 상기 제2 범프 패드(260)로부터 오픈될 수 있다.
도 7e를 참조하면, 제2 기판(201)의 상면(201T) 및 제2 범프 패드(260)를 모두 덮도록, 접착 필름(F1)을 형성한다.
접착 필름(F1)은 도시된 바와 같이, 제2 반도체 칩(200)과 직접적으로 접촉하고, 제2 범프 패드(260)를 둘러싸도록 배치될 수 있다. 상기 접착 필름(F1)은 다이 어태치 필름일 수 있다.
도 7f를 참조하면, 상부 누름판(500T)과 하부 지지판(500B) 사이에, 제1 반도체 칩(100)의 하면(101B)이 제2 반도체 칩(200)의 상면(201T)과 마주보도록 배치할 수 있다.
상부 누름판(500T)에 제공되는 압력(CP)에 의하여, 상기 제2 반도체 칩(200)은, 제1 반도체 칩(100)과 제2 반도체 칩(200) 사이에 개재된 범프 구조체(BS1)를 통하여, 제1 반도체 칩(100)에 전기적으로 연결될 수 있다.
상기 상부 누름판(500T)은 로봇 암(미도시)에 연결될 수 있고, 상기 하부 지지판(500B)은 스테이지 형태일 수 있다. 따라서, 상기 상부 누름판(500T) 및 상기 하부 지지판(500B)의 배치 및 형상에 따라 상기 제1 반도체 칩(100) 및 상기 제2 반도체 칩(200)에 가해지는 압력에 차이가 있을 수 있다.
다시 도 1a를 참조하면, 본 발명의 기술적 사상에 따른 반도체 패키지(10)는, 범프 구조체(BS1)의 하부에 리세스부(260R)를 가지는 제2 범프 패드(260)를 배치하여, 제1 및 제2 기판(101, 201) 간의 과눌림 및/또는 오정렬과 같은 압착 조건 하에서도, 범프 구조체(BS1)가 돌출되는 방향을 리세스부(260R)를 통하여 소정의 방향으로 유도할 수 있으므로, 전기적 특성 및 신뢰성이 향상될 수 있다.
도 8은 본 발명의 기술적 사상의 실시예에 따른 반도체 패키지를 포함하는 반도체 모듈을 나타내는 평면도이다.
도 8을 참조하면, 반도체 모듈(1000)은 모듈 기판(1010), 상기 모듈 기판(1010) 상에 실장된 복수의 반도체 패키지(1020)와 컨트롤러 칩(1030), 및 상기 모듈 기판(1010)의 가장자리에 배치된 만입 구조(1040)와 포트(1050)를 포함할 수 있다.
모듈 기판(1010)은 복수의 반도체 패키지(1020)와 컨트롤러 칩(1030)이 실장되는 지지 기판으로서, 소정의 폼 팩터(form factor)를 가지는 인쇄회로기판일 수 있다. 상기 폼 팩터는 상기 모듈 기판(1010)의 두께 및 상하좌우의 폭을 규정할 수 있다.
복수의 반도체 패키지(1020)는 도 1a 내지 도 5를 참조하여 설명한 본 발명의 기술적 사상에 따른 반도체 패키지들(10 내지 50) 중 어느 하나를 포함할 수 있다. 상기 복수의 반도체 패키지(1020)는 상기 모듈 기판(1010)에 포함되는 배선(미도시)을 통해 포트(1050)와 전기적으로 연결될 수 있다.
컨트롤러 칩(1030)은 복수의 반도체 패키지(1020)를 제어할 수 있다. 예를 들어, 상기 컨트롤러 칩(1030)은 외부 호스트의 명령에 따라 상기 복수의 반도체 패키지(1020)에 저장된 데이터를 읽거나, 상기 복수의 반도체 패키지(1020)에 새로운 데이터를 프로그램할 수 있다.
만입 구조(1040)는 모듈 기판(1010)을 메인 보드나 시스템 보드에 장착하고 고정하기 위하여, 반도체 모듈(1000)에 적어도 하나가 포함될 수 있다.
포트(1050)는 복수의 핀을 포함할 수 있고, 외부 호스트와 통신하는 인터페이스 프로토콜(protocol)에 기초하여 핀의 개수, 크기, 및 배치가 결정될 수 있다. 상기 복수의 핀은 메인 보드나 시스템 보드에 포함된 소켓에 접속될 수 있다.
도 9는 본 발명의 기술적 사상의 실시예에 따른 반도체 패키지의 시스템을 나타내는 구성도이다.
도 9를 참조하면, 시스템(1100)은 제어기(1110), 입/출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다.
시스템(1100)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시예들에서, 상기 모바일 시스템은 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일 폰, 디지털 뮤직 플레이어, 또는 메모리 카드일 수 있다.
제어기(1110)는 시스템(1100)에서의 실행 프로그램을 제어하기 위한 것으로, 마이크로 프로세서, 디지털 신호 처리기, 마이크로 컨트롤러, 또는 이와 유사한 장치로 이루어질 수 있다.
입/출력 장치(1120)는 시스템(1100)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(1100)은 입/출력 장치(1120)를 이용하여 외부 장치, 예를 들어, 개인용 컴퓨터 또는 네트워크에 연결되고, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(1120)는, 예를 들어, 터치 패드, 키보드, 또는 표시장치(display)일 수 있다.
메모리(1130)는 제어기(1110)의 동작을 위한 데이터를 저장하거나, 제어기(1110)에서 처리된 데이터를 저장할 수 있다. 상기 메모리(1130)는 도 1a 내지 도 5를 참조하여 설명한 본 발명의 기술적 사상에 따른 반도체 패키지들(10 내지 50) 중 어느 하나를 포함할 수 있다.
인터페이스(1140)는 상기 시스템(1100)과 외부 장치 사이의 데이터 전송 통로일 수 있다. 제어기(1110), 입/출력 장치(1120), 메모리(1130), 및 인터페이스(1140)는 버스(1150)를 통하여 서로 통신할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 기술적 사상의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10, 20, 30, 40, 50: 반도체 패키지
100: 제1 반도체 칩 130: 제1 범프 패드
200: 제2 반도체 칩 260: 제2 범프 패드
270R: 리세스부 BS1: 범프 구조체
S10: 반도체 패키지의 제조 방법

Claims (10)

  1. 제1 면을 가지고, 제1 전극을 포함하는 제1 기판;
    상기 제1 기판의 상기 제1 면 상에 배치되고, 상기 제1 전극과 연결되는 제1 범프 패드;
    상기 제1 기판의 상기 제1 면과 마주보는 제2 면을 가지고, 제2 전극을 포함하는 제2 기판;
    상기 제2 기판의 상기 제2 면 상에 배치되고, 측면에서 중심 방향으로 리세스된 리세스부를 가지며, 상기 제2 전극과 연결되는 제2 범프 패드; 및
    상기 제1 범프 패드 및 상기 제2 범프 패드와 각각 접촉하며, 상기 리세스부를 통해 돌출되는 부분을 가지는 범프 구조체;를 포함하며,
    이웃하는 상기 제2 범프 패드들의 상기 리세스부들은 서로 다른 방향으로 배치되는,
    반도체 패키지.
  2. 제1항에 있어서,
    상기 범프 구조체는 상기 제2 범프 패드의 상기 리세스부를 채우는 것을 특징으로 하는 반도체 패키지.
  3. 제2항에 있어서,
    상기 리세스부에 의해 상기 제2 전극의 일부가 오픈되고,
    상기 제2 전극의 오픈된 일부는 상기 범프 구조체와 접촉하는 것을 특징으로 하는 반도체 패키지.
  4. 제1항에 있어서,
    이웃하는 상기 제2 범프 패드들의 상기 리세스부들의 방향은 90N˚(N은 1 내지 3의 정수)의 각도로 배치되는 것을 특징으로 하는 반도체 패키지.
  5. 제1항에 있어서,
    상기 리세스부는 서로 직각으로 접하는 세 개의 측벽으로 구성되는 것을 특징으로 하는 반도체 패키지.
  6. 제1항에 있어서,
    평면에서 보았을 때,
    상기 제1 범프 패드는 원형이고,
    상기 제2 범프 패드는 다각형인 것을 특징으로 하는 반도체 패키지.
  7. 제1항에 있어서,
    상기 제1 범프 패드, 상기 제2 범프 패드, 및 상기 범프 구조체를 둘러싸는 접착 필름을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 제1항에 있어서,
    상기 제1 기판은 반도체 기판이고,
    상기 제2 기판은 인쇄회로기판(printed circuit board, PCB)인 것을 특징으로 하는 반도체 패키지.
  9. 제1 면을 가지는 제1 기판;
    상기 제1 기판의 상기 제1 면 상에 배치되는 제1 범프 패드;
    상기 제1 기판의 상기 제1 면과 마주보는 제2 면을 가지는 제2 기판;
    상기 제2 기판의 상기 제2 면 상에 배치되고, 측면에서 중심 방향으로 리세스된 두 개의 리세스부들을 가지는 제2 범프 패드; 및
    상기 제1 범프 패드 및 상기 제2 범프 패드와 각각 접촉하는 범프 구조체;를 포함하며,
    하나의 제2 범프 패드의 두 개의 리세스부들을 연장하는 가상의 제1 선은 이웃하는 다른 하나의 제2 범프 패드의 두 개의 리세스부들을 연장하는 가상의 제2 선과 수직하는,
    반도체 패키지.
  10. 제1 면을 가지고, 제1 관통 전극을 포함하는 제1 기판;
    상기 제1 기판의 상기 제1 면 상에 배치되고, 상기 제1 관통 전극과 연결되는 제1 범프 패드;
    상기 제1 기판의 상기 제1 면과 마주보는 제2 면을 가지고, 제2 관통 전극을 포함하는 제2 기판;
    상기 제2 기판의 상기 제2 면 상에 배치되고, 측면에서 중심 방향으로 리세스된 리세스부를 가지며, 상기 제2 관통 전극과 연결되는 제2 범프 패드; 및
    상기 제1 범프 패드 및 상기 제2 범프 패드와 각각 접촉하는 범프 구조체;를 포함하며,
    한 개의 제2 범프 패드는 두 개 이상의 제2 관통 전극들과 연결되고,
    이웃하는 상기 제2 범프 패드들의 상기 리세스부들은 서로 다른 방향으로 배치되는,
    반도체 패키지.
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