KR20230016520A - 반도체 패키지 - Google Patents

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KR20230016520A
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KR
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substrate
semiconductor
conductive film
bump
semiconductor package
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KR1020210098116A
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김태형
송현준
안정석
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삼성전자주식회사
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Abstract

본 발명의 기술적 사상에 따른 반도체 패키지는, 제1 범프 패드 및 제1 범프 패드의 주위에 배치되는 충진 보상층을 구비하는 제1 기판, 제1 기판과 마주보며 제2 범프 패드를 구비하는 제2 기판, 제1 범프 패드 및 제2 범프 패드와 접촉하는 범프 구조체, 및 범프 구조체의 주위를 둘러싸며 제1 기판과 제2 기판의 사이에 배치되는 비전도성 필름을 포함하고, 비전도성 필름은 충진 보상층의 상면 및 가장자리를 덮는다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명의 기술분야는 반도체 패키지에 관한 것으로, 더욱 상세하게는, 비전도성 필름을 포함하는 반도체 패키지에 관한 것이다.
최근 전자 제품 시장은 휴대용 장치의 수요가 급격하게 증가하고 있으며, 이로 인하여 이들 제품에 실장되는 전자 부품들, 예를 들어, 반도체 칩의 소형화 및 경량화가 지속적으로 요구되고 있다. 이러한 전자 부품들의 소형화 및 경량화를 실현하기 위해서는 실장되는 부품의 개별 사이즈를 감소시키는 기술뿐만 아니라, 부품을 구성하는 다수의 반도체 칩들을 하나의 패키지로 집적하는 반도체 패키지 기술이 요구되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 소형화 및 경량화와 함께 고성능 및 대용량을 구현할 수 있도록, 반도체 칩의 스택을 위한 비전도성 필름을 포함하는 반도체 패키지에 관한 것이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상에 따른 반도체 패키지는, 제1 범프 패드 및 상기 제1 범프 패드의 주위에 배치되는 충진 보상층을 구비하는 제1 기판; 상기 제1 기판과 마주보며, 제2 범프 패드를 구비하는 제2 기판; 상기 제1 범프 패드 및 상기 제2 범프 패드와 접촉하는 범프 구조체; 및 상기 범프 구조체의 주위를 둘러싸며, 상기 제1 기판과 상기 제2 기판의 사이에 배치되는 비전도성 필름;을 포함하고, 상기 비전도성 필름은 상기 충진 보상층의 상면 및 가장자리를 덮는다.
본 발명의 기술적 사상에 따른 반도체 패키지는, 베이스 기판; 상기 베이스 기판 상에 실장되고, 상기 베이스 기판의 상면에 수직한 방향으로 적층되며, 내부에 관통 전극을 포함하는 적어도 두 개의 반도체 칩들; 및 상기 베이스 기판과 상기 반도체 칩들의 사이 및 상기 반도체 칩들의 사이에 각각 배치되고, 충진 보상층 및 상기 충진 보상층을 덮는 비전도성 필름으로 구성되는 연결층;을 포함한다.
본 발명의 기술적 사상에 따른 반도체 패키지는, 베이스 기판; 상기 베이스 기판 상에 실장되고, 제1 관통 전극과 연결되는 제1 범프 패드 및 상기 제1 범프 패드의 주위에 배치되는 충진 보상층을 구비하는 제1 반도체 칩; 상기 제1 반도체 칩 상에 적층되며, 제2 관통 전극과 연결되는 제2 범프 패드를 구비하는 제2 반도체 칩; 상기 제1 범프 패드 및 상기 제2 범프 패드와 접촉하는 범프 구조체; 상기 범프 구조체의 주위를 둘러싸며, 상기 제1 반도체 칩과 상기 제2 반도체 칩의 사이에 배치되는 비전도성 필름; 및 상기 베이스 기판, 상기 제1 반도체 칩, 및 상기 제2 반도체 칩을 덮는 몰딩 부재;를 포함하고, 상기 비전도성 필름은 상기 충진 보상층의 상면 및 가장자리를 덮는다.
본 발명의 기술적 사상에 따른 반도체 패키지는, 소형화 및 경량화와 함께 고성능 및 대용량을 구현할 수 있도록, 반도체 칩의 스택을 위한 비전도성 필름을 포함하는 반도체 패키지에서, 상기 비전도성 필름이 상기 반도체 칩들의 주변 방향으로 과도하게 오버플로우(overflow) 되는 것을 방지하는 효과가 있다.
도 1a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 주요 구성들을 나타내는 단면도이다.
도 1b는 도 1a의 BB 부분을 확대하여 나타내는 확대 단면도이다.
도 2a는 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 패키지의 주요 구성들을 나타내는 단면도이다.
도 2b는 도 2a의 BB 부분을 확대하여 나타내는 확대 단면도이다.
도 3 내지 도 5는 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 패키지의 주요 구성들을 나타내는 단면도들이다.
도 6은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 제조 방법을 나타내는 흐름도이다.
도 7a 내지 도 7f는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 제조 방법을 공정 순서에 따라 나타내는 단면도들이다.
도 8은 본 발명의 기술적 사상의 실시예들에 따른 반도체 패키지의 구성을 개략적으로 나타내는 구성도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 기술적 사상의 실시예에 대해 상세히 설명하기로 한다.
도 1a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 주요 구성들을 나타내는 단면도이고, 도 1b는 도 1a의 BB 부분을 확대하여 나타내는 확대 단면도이다.
도 1a 및 도 1b를 함께 참조하면, 제1 반도체 칩(100), 제2 반도체 칩(200), 제1 및 제2 반도체 칩들(100, 200)을 접착하는 비전도성 필름(NCF), 및 비전도성 필름(NCF)의 하부에 위치하는 충진 보상층(FCF)을 포함하는 반도체 패키지(10)를 나타낸다.
본 실시예의 반도체 패키지(10)에 포함되는 제1 및 제2 반도체 칩들(100, 200) 각각은, 메모리 칩 또는 로직 칩일 수 있다. 예를 들어, 상기 제1 및 제2 반도체 칩들(100, 200)은 모두 동일한 종류의 메모리 칩일 수 있고, 또는 상기 제1 및 제2 반도체 칩들(100, 200) 중 하나는 메모리 칩이고, 다른 하나는 로직 칩일 수 있다.
상기 메모리 칩은 예를 들어, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 칩이거나, PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory), 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 칩일 수 있다. 또한, 상기 로직 칩은 예를 들어, 마이크로 프로세서, 아날로그 소자, 또는 디지털 시그널 프로세서(digital signal processor)일 수 있다.
제1 반도체 칩(100)은 제1 기판(101), 제1 반도체 소자층(110), 제1 배선층(120), 제1 접속 패드(130), 제1 접속 단자(140), 제1 관통 전극(150), 및 제1 범프 패드(160)를 포함할 수 있다.
제1 기판(101)은 반도체 기판으로서, 서로 대향하는 상면(101T) 및 하면(101B)을 구비할 수 있다. 여기서, 상기 상면(101T)은 비활성면으로 지칭될 수 있고, 상기 하면(101B)은 활성면으로 지칭될 수 있다. 상기 제1 기판(101)은, 상기 하면(101B) 측에 형성된 제1 반도체 소자층(110) 및 상기 제1 기판(101)을 관통하는 제1 관통 전극(150)을 포함할 수 있다.
상기 제1 기판(101)은 예를 들어, 결정질 실리콘, 다결정질 실리콘, 또는 비정질 실리콘을 포함하는 실리콘(Si) 웨이퍼일 수 있다. 또는, 상기 제1 기판(101)은 저머늄(Ge)과 같은 반도체 원소, 또는 SiC(silicon carbide), GaAs(gallium arsenide), InAs(indium arsenide), 및 InP(indium phosphide)와 같은 화합물 반도체를 포함할 수 있다.
한편, 상기 제1 기판(101)은 SOI(silicon on insulator) 구조를 가질 수 있다. 예를 들어, 상기 제1 기판(101)은 BOX 층(buried oxide layer)을 포함할 수 있다. 일부 실시예들에서, 상기 제1 기판(101)은 도전 영역, 예를 들어, 불순물이 도핑된 웰(well) 또는 불순물이 도핑된 구조물을 포함할 수 있다. 또한, 상기 제1 기판(101)은 STI(shallow trench isolation) 구조와 같은 다양한 소자 분리 구조를 가질 수 있다.
제1 반도체 소자층(110)은, 복수의 반도체 소자를 제1 기판(101)에 형성되는 다른 배선들과 연결시키기 위한 제1 배선층(120)을 포함할 수 있다. 상기 제1 배선층(120)은 금속 배선층 및 비아 플러그를 포함할 수 있다. 예를 들어, 상기 제1 배선층(120)은 2개 이상의 금속 배선층 및/또는 2개 이상의 비아 플러그가 번갈아 적층되는 다층 구조일 수 있다.
제1 접속 패드(130)는 제1 반도체 소자층(110)의 아래에 배치될 수 있고, 제1 반도체 소자층(110) 내부의 제1 배선층(120)과 전기적으로 연결될 수 있다. 상기 제1 접속 패드(130)는 상기 제1 배선층(120)을 통해 제1 관통 전극(150)과 전기적으로 연결될 수 있다. 상기 제1 접속 패드(130)는 알루미늄(Al), 구리(Cu), 니켈(Ni), 텅스텐(W), 백금(Pt), 및 금(Au) 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 접속 단자(140)가 상기 제1 접속 패드(130)와 직접 접촉하도록 배치될 수 있다. 상기 제1 접속 단자(140)는 반도체 패키지(10)를 외부의 베이스 기판(미도시)과 전기적으로 연결시킬 수 있다. 제1 반도체 칩(100)은 상기 제1 접속 단자(140)를 통하여 제1 반도체 칩(100)의 동작을 위한 제어 신호, 전원 신호, 및 접지 신호 중 적어도 하나를 제공받거나, 제1 반도체 칩(100)에 저장될 데이터 신호를 제공받거나, 제1 반도체 칩(100)에 저장된 데이터를 외부로 제공할 수 있다. 예를 들어, 상기 제1 접속 단자(140)는 필라 구조, 볼 구조, 또는 솔더층으로 이루어질 수 있다.
제1 관통 전극(150)은 상기 제1 기판(101)을 관통하며, 상기 제1 기판(101)의 상면(101T)으로부터 하면(101B)을 향하여 연장될 수 있고, 제1 반도체 소자층(110) 내에 구비된 제1 배선층(120)과 연결될 수 있다. 상기 제1 접속 패드(130)는 상기 제1 배선층(120)을 통하여 상기 제1 관통 전극(150)과 전기적으로 연결될 수 있다. 상기 제1 관통 전극(150)의 적어도 일부는 기둥 형상일 수 있다. 일부 실시예들에서, 상기 제1 관통 전극(150)은 실리콘 관통 전극(through silicon via, TSV)일 수 있다.
제1 범프 패드(160)가 제1 기판(101)의 상면(101T) 상에서 제1 관통 전극(150)과 접촉되도록 배치될 수 있다. 상기 제1 범프 패드(160)는 제1 반도체 소자층(110) 내부의 제1 배선층(120)과 제1 관통 전극(150)을 통하여 전기적으로 연결될 수 있다. 상기 제1 범프 패드(160)는 알루미늄(Al), 구리(Cu), 니켈(Ni), 텅스텐(W), 백금(Pt), 및 금(Au) 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다.
제2 반도체 칩(200)은, 이를 구성하는 제2 기판(201)의 하면(201B)이 제1 반도체 칩(100)의 제1 기판(101)의 상면(101T)과 마주보도록 배치될 수 있다. 상기 제2 반도체 칩(200)은, 제1 반도체 칩(100)과 제2 반도체 칩(200)의 사이에 개재되는 범프 구조체(BS)를 통하여, 상기 제1 반도체 칩(100)과 전기적으로 연결될 수 있다.
제2 반도체 칩(200)은 제2 기판(201), 제2 반도체 소자층(210), 제2 배선층(220), 제2 범프 패드(230), 및 제2 관통 전극(250)을 포함할 수 있다. 상기 제2 반도체 칩(200)은 상기 제1 반도체 칩(100)과 동일하거나 유사한 특징을 가질 수 있으므로, 설명의 편의를 위하여, 상기 제1 반도체 칩(100)과 차이점을 중심으로 설명하도록 한다.
제2 기판(201)은 반도체 기판으로서, 서로 대향하는 상면(201T) 및 하면(201B)을 구비할 수 있다. 여기서, 상기 하면(201B)은 활성면으로 지칭될 수 있고, 상기 상면(201T)은 비활성면으로 지칭될 수 있다.
제2 반도체 소자층(210)은 제2 기판(201)의 하면(201B)의 아래에 형성될 수 있다. 상기 제2 범프 패드(230)는 상기 제2 반도체 소자층(210) 상에 배치될 수 있고, 제2 반도체 소자층(210) 내부의 제2 배선층(220)과 전기적으로 연결될 수 있다. 상기 제2 범프 패드(230)는 제2 배선층(220)을 통해 제2 관통 전극(250)과 전기적으로 연결될 수 있다. 상기 제2 범프 패드(230)는 상기 제1 범프 패드(160)와 실질적으로 동일한 물질로 구성될 수 있다.
범프 구조체(BS)는 제1 범프 패드(160) 및 제2 범프 패드(230)와 각각 접촉하여 이들을 서로 전기적으로 연결하도록 배치될 수 있다. 상기 범프 구조체(BS)를 통해 제2 반도체 칩(200)은 제2 반도체 칩(200)의 동작을 위한 제어 신호, 전원 신호, 및 접지 신호 중 적어도 하나를 외부로부터 제공받거나, 제2 반도체 칩(200)에 저장될 데이터 신호를 외부로부터 제공받거나, 제2 반도체 칩(200)에 저장된 데이터를 외부로 제공할 수 있다. 예를 들어, 상기 범프 구조체(BS)는 필라 구조, 볼 구조, 또는 솔더층으로 이루어질 수 있다.
제1 기판(101)의 상면(101T) 및 제2 기판(201)의 하면(201B)의 사이에는 접착층이 개재되어, 제2 반도체 칩(200)을 제1 반도체 칩(100)에 부착시킬 수 있다. 상기 접착층은 제1 반도체 칩(100) 및 제2 반도체 칩(200)과 직접적으로 접촉하고, 범프 구조체(BS)를 둘러싸도록 배치될 수 있다. 일부 실시예들에서, 상기 접착층은 비전도성 필름(NCF)으로 구성될 수 있다.
비전도성 필름(NCF)은 접착 수지와 플럭스(flux)를 포함할 수 있다. 이에 대하여 자세히 살펴보면 다음과 같다.
접착 수지는 제1 및 제2 반도체 칩들(100, 200)을 접착하는 역할을 수행할 수 있다. 상기 접착 수지는 열경화성 수지일 수 있다. 상기 접착 수지는 예를 들어, 비스페놀형 에폭시 수지, 노블락형 에폭시 수지, 페놀 수지, 우레아 수지, 멜라민 수지, 불포화 폴리에스테르 수지, 및 레조시놀 수지 중 적어도 하나를 포함할 수 있다.
플럭스는 반도체 패키지(10)의 제조 공정에서 제1 및 제2 반도체 칩들(100, 200) 간의 전기적 접합을 위한 솔더링에 사용될 수 있다. 상기 플럭스는 솔더의 퍼짐성 및/또는 젖음성을 향상시키며, 상기 플럭스는 솔더가 도포될 부위에 미리 도포되거나 비전도성 필름(NCF) 내에 포함될 수 있다. 일반적으로, 상기 플럭스는 수지계, 유기계, 무기계로 분류되며, 전자 제품에 사용되는 상기 플럭스는 수지계가 주류를 이룬다. 상기 수지계의 주요 재료로는 예를 들어, 로진(rosin), 변성 로진, 합성 수지 등이 있다. 상기 플럭스는 활성화 정도에 따라 RA(Rosin Activated), RMA(Rosin Mildly Activated), R(Rosin) 형으로 분류될 수도 있다.
또한, 본 발명의 기술적 사상에 따른 반도체 패키지(10)에서, 충진 보상층(FCF)이 상기 비전도성 필름(NCF)의 하부에 배치될 수 있다. 도시되지는 않았지만, 상기 비전도성 필름(NCF)의 상부에 충진 보상층(FCF)이 배치될 수도 있다. 즉, 상기 비전도성 필름(NCF)의 하부 및/또는 상부에 충진 보상층(FCF)이 배치될 수 있다. 여기서, 상기 충진 보상층(FCF)의 가장자리는 상기 제1 기판(101) 및/또는 상기 제2 기판(201) 각각의 가장자리와 수직 방향(Z 방향)으로 동일 평면 상에 위치할 수 있다.
상기 충진 보상층(FCF)은 상기 제1 범프 패드(160)를 오픈하며, 상기 제1 범프 패드(160)의 측면과 접촉하도록 배치될 수 있다. 상기 충진 보상층(FCF)은 절연 물질로 구성될 수 있다. 일부 실시예들에서, 상기 충진 보상층(FCF)은 폴리머, 벤조사이클로부텐, 또는 수지로 형성될 수 있으며, 특히, 감광성 폴리이미드로 형성될 수 있다. 다만, 상기 충진 보상층(FCF)을 구성하는 물질이 이에 한정되는 것은 아니다. 다른 실시예들에서, 상기 충진 보상층(FCF)은 실리콘 계열의 실리콘산화물 또는 실리콘질화물로 구성될 수 있다.
여기서, 제1 및 제2 반도체 칩들(100, 200) 사이의 높이(H1)는 반도체 패키지(10)의 제조 공정의 특성상, 최초 상태의 비전도성 필름(NCF)의 두께보다 작을 것이므로, 그 두께 차이만큼의 비전도성 필름(NCF)이 제1 및 제2 반도체 칩들(100, 200)의 주변 방향으로 오버플로우(overflow)되고, 이는 비전도성 필름(NCF)의 필렛 영역(FA)을 형성하게 된다. 상기 비전도성 필름(NCF)의 필렛 영역(FA)의 높이(H2)는 상기 제1 및 제2 반도체 칩들(100, 200) 사이의 높이(H1)보다 클 수 있다.
또한, 충진 보상층(FCF)의 가장자리로부터 수평 방향(X 방향)을 따라 측정한, 상기 비전도성 필름(NCF)의 필렛 영역(FA)의 폭(FAW)은 약 100㎛ 이하일 수 있다. 이에 따라, 상기 비전도성 필름(NCF)은 상기 충진 보상층(FCF)의 상면 및 측면에 접하도록 형성될 수 있다.
전자 제품에 사용되는 반도체 패키지(10)는, 소형화 및 경량화와 함께 고성능 및 대용량이 요구되고 있다. 이러한 요구를 구현하기 위하여, 관통 전극을 포함하는 제1 및 제2 반도체 칩들(100, 200) 및 상기 제1 및 제2 반도체 칩들(100, 200)이 적층된 반도체 패키지(10)에 대한 연구 및 개발이 지속적으로 이루어지고 있다.
관통 전극을 포함하는 제1 및 제2 반도체 칩들(100, 200) 및 상기 제1 및 제2 반도체 칩들(100, 200)이 적층된 반도체 패키지(10)의 소형화 및 경량화를 위하여, 구조적으로 제1 및 제2 반도체 칩들(100, 200)의 두께가 얇아질 수 있다. 이에 따라, 제1 및 제2 반도체 칩들(100, 200)의 스택(stack) 공정에서 상기 제1 및 제2 반도체 칩들(100, 200)의 균일한 접착, 미세한 크기의 범프 구조체의 접합, 솔더 젖음성, 전기적 신뢰성, 구조적 신뢰성 등을 위하여 비전도성 필름(NCF)을 반도체 패키지(10)의 층간 접합 물질인 접착층으로 사용하는 추세이다.
다만, 반도체 패키지(10) 제조 공정 중 제1 및 제2 반도체 칩들(100, 200)이 접합된 후, 상기 제1 및 제2 반도체 칩들(100, 200)의 주변으로 오버플로우되는 비전도성 필름(NCF)의 필렛 영역(FA)의 양이 과다하다면, 후속 공정 진행에 여러 가지 문제점이 발생될 수 있다. 이러한 문제점은 최종적으로 반도체 패키지(10)의 품질 저하를 야기할 수 있다.
이에 따라, 오버플로우되는 비전도성 필름(NCF)의 필렛 영역(FA)의 양을 줄이기 위하여, 비전도성 필름(NCF)의 두께를 감소시키거나, 또는 제2 기판(201)에 가해지는 압력을 줄여 반도체 패키지(10)의 제조 공정을 진행할 수 있다.
그러나, 범프 구조체(BS)의 높이와 비교하여 비전도성 필름(NCF)의 두께만 줄어들거나, 또는 제2 기판(201)에 가해지는 압력만이 줄어듦으로 인하여, 비전도성 필름(NCF)의 미충진이 발생할 우려가 있다. 이로 인해, 서로 이웃하는 제1 및 제2 반도체 칩들(100, 200)이 고르게 접합되지 못하거나, 제1 및 제2 반도체 칩들(100, 200)의 사이에 보이드(void)가 발생하는 현상이 일어날 수 있다.
이러한 현상을 해결하기 위해, 본 발명의 기술적 사상에 따른 반도체 패키지(10)에서는, 비전도성 필름(NCF)의 미충진이 발생할 수 있는 영역에, 상기 비전도성 필름(NCF)보다 유동성이 작은 물질로 구성되는 충진 보상층(FCF)을 배치함으로써, 비전도성 필름(NCF)의 필렛 영역(FA)의 양을 획기적으로 줄일 수 있다.
다시 말해, 제2 기판(201)에 가해지는 압력이 줄어들어 비전도성 필름(NCF)이 덜 압착되더라도 미충진이 발생하지 않고, 충진 보상층(FCF)이 차지하는 공간만큼 제1 및 제2 반도체 칩들(100, 200)의 주변으로 필렛 영역(FA)이 덜 돌출될 수 있다. 이에 따라, 비전도성 필름(NCF)이 과도하게 오버플로우되는 현상을 방지함과 동시에, 비전도성 필름(NCF)이 미충진되는 현상을 방지할 수 있다.
궁극적으로, 본 발명의 기술적 사상에 따른 반도체 패키지(10)는, 높은 제품 신뢰성 및 높은 생산 효율성을 제공하는 효과가 있다.
도 2a는 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 패키지의 주요 구성들을 나타내는 단면도이고, 도 2b는 도 2a의 BB 부분을 확대하여 나타내는 확대 단면도이다.
이하에서 설명하는 반도체 패키지(20)를 구성하는 대부분의 구성 요소 및 상기 구성 요소를 이루는 물질은, 앞서 도 1a 및 도 1b에서 설명한 바와 실질적으로 동일하거나 유사하다. 따라서, 설명의 편의를 위하여, 앞서 설명한 반도체 패키지(10)와 차이점을 중심으로 설명하도록 한다.
도 2a 및 도 2b를 함께 참조하면, 제1 반도체 칩(100), 제2 반도체 칩(200), 제1 및 제2 반도체 칩들(100, 200)을 접착하는 비전도성 필름(NCF), 및 비전도성 필름(NCF)의 하부에 위치하는 충진 보상층(FCF2)을 포함하는 반도체 패키지(20)를 나타낸다.
범프 구조체(BS)는 제1 범프 패드(160) 및 제2 범프 패드(230)와 각각 접촉하여 서로 전기적으로 연결되도록 배치될 수 있다. 상기 범프 구조체(BS)를 통해 제2 반도체 칩(200)은 제2 반도체 칩(200)의 동작을 위한 제어 신호, 전원 신호, 및 접지 신호 중 적어도 하나를 외부로부터 제공받거나, 제2 반도체 칩(200)에 저장될 데이터 신호를 외부로부터 제공받거나, 제2 반도체 칩(200)에 저장된 데이터를 외부로 제공할 수 있다. 예를 들어, 상기 범프 구조체(BS)는 필라 구조, 볼 구조, 또는 솔더층으로 이루어질 수 있다.
충진 보상층(FCF2)은 절연 물질로 구성될 수 있다. 일부 실시예들에서, 상기 충진 보상층(FCF2)은 폴리머, 벤조사이클로부텐, 또는 수지로 형성될 수 있으며, 특히, 감광성 폴리이미드로 형성될 수 있다. 다만, 상기 충진 보상층(FCF2)을 구성하는 물질이 이에 한정되는 것은 아니다. 다른 실시예들에서, 상기 충진 보상층(FCF2)은 실리콘 계열의 실리콘산화물 또는 실리콘질화물로 구성될 수 있다.
본 실시예의 반도체 패키지(20)에서, 충진 보상층(FCF2)은 제1 범프 패드(160)를 오픈하며, 상기 제1 범프 패드(160)의 측면과 접촉하도록 형성될 수 있다. 특히, 상기 충진 보상층(FCF2)의 상면의 레벨은 상기 제1 범프 패드(160)의 상면의 레벨보다 더 높을 수 있다.
다시 말해, 상기 충진 보상층(FCF2)의 두께(FCF2H)가 상기 제1 범프 패드(160)의 두께(160H)보다 더 두꺼울 수 있다. 이에 따라, 범프 구조체(BS)의 하부는 상기 제1 범프 패드(160)의 상면 및 상기 충진 보상층(FCF2)의 측벽과 맞닿도록 배치될 수 있다.
도 3 내지 도 5는 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 패키지의 주요 구성들을 나타내는 단면도들이다.
이하에서 설명하는 반도체 패키지들(30, 40, 50)을 구성하는 대부분의 구성 요소 및 상기 구성 요소를 이루는 물질은, 앞서 도 1a 및 도 1b에서 설명한 바와 실질적으로 동일하거나 유사하다. 따라서, 설명의 편의를 위하여, 앞서 설명한 반도체 패키지(10)와 차이점을 중심으로 설명하도록 한다.
도 3을 참조하면, 제1 베이스 기판(100BS), 제2 반도체 칩(200), 제1 베이스 기판(100BS)과 제2 반도체 칩(200)을 접착하는 비전도성 필름(NCF), 및 비전도성 필름(NCF)의 하부에 위치하는 충진 보상층(FCF)을 포함하는 반도체 패키지(30)를 나타낸다.
제1 베이스 기판(100BS)은 예를 들어, 인쇄회로기판(printed circuit board, PCB), 웨이퍼 기판, 세라믹 기판, 유리 기판, 인터포저(interposer) 등을 기반으로 형성될 수 있다. 또는, 제1 베이스 기판(100BS)은 버퍼 칩을 구성할 수 있다.
일부 실시예들에서, 상기 제1 베이스 기판(100BS)이 인쇄회로기판인 경우, 상기 제1 베이스 기판(100BS)은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다.
다른 실시예들에서, 상기 제1 베이스 기판(100BS)이 인터포저인 경우, 상기 인터포저는 회로 영역을 더 포함할 수 있고, 상기 회로 영역에는 제2 반도체 칩(200)의 캐패시턴스 로딩(capacitance loading)을 제어할 수 있는 버퍼 회로가 형성될 수 있다. 일부 실시예들에서, 상기 회로 영역에는 트랜지스터, 다이오드, 캐패시터, 및 저항체 중에서 선택된 적어도 하나를 포함하는 반도체 집적 회로가 형성될 수도 있다. 물론, 상기 회로 영역은 존재하지 않을 수도 있다.
본 실시예의 반도체 패키지(30)에서, 상기 제1 베이스 기판(100BS)을 구성하는 제1 기판(103)은 수평 방향(X 방향)으로 제1 폭(W1)을 갖고, 상기 제2 반도체 칩(200)을 구성하는 제2 기판(201)은 상기 제1 폭(W1)보다 작은 제2 폭(W2)을 가질 수 있다. 이에 따라, 비전도성 필름(NCF)은 상기 제1 기판(103)의 상면(103T)의 일부를 덮도록 배치될 수 있다.
도 4를 참조하면, 베이스 기판(500) 상에 수직 방향(Z 방향)으로 적층된 제1 반도체 칩(100), 제2 반도체 칩(200), 제3 반도체 칩(300), 및 제4 반도체 칩(400)을 포함하는 반도체 패키지(40)를 나타낸다.
제1 내지 제4 반도체 칩들(100, 200, 300, 400)은, 제1 내지 제4 접속 단자들(140, 240, 340, 440)을 통하여 서로 전기적으로 연결되거나, 베이스 기판(500)과 전기적으로 연결될 수 있다. 또한, 상기 제1 내지 제4 반도체 칩들(100, 200, 300, 400) 각각 및 상기 베이스 기판(500)은 비전도성 필름(NCF)에 의하여 서로 부착될 수 있다.
상기 제1 내지 제4 반도체 칩들(100, 200, 300, 400)은 메모리 칩 또는 로직 칩일 수 있다. 예를 들어, 제1 내지 제4 반도체 칩들(100, 200, 300, 400)은 모두 동일한 종류의 메모리 칩일 수 있고, 또는 제1 내지 제4 반도체 칩들(100, 200, 300, 400) 중 일부는 메모리 칩이고 다른 일부는 로직 칩일 수 있다. 일부 실시예들에서, 제1 내지 제4 반도체 칩들(100, 200, 300, 400)은 HBM(High Bandwidth Memory) 칩일 수 있다.
상기 제1 내지 제4 반도체 칩들(100, 200, 300, 400)이 적층된 형상을 예시적으로 도시하지만, 반도체 패키지(40) 내에 적층되는 반도체 칩의 개수가 이에 한정되는 것은 아니다. 예를 들어, 반도체 패키지(40) 내에 2개, 3개, 또는 5개 이상의 반도체 칩들이 적층될 수도 있다.
상기 제1 반도체 칩(100)은 제1 기판(101), 제1 반도체 소자층(110), 제1 배선층(120), 제1 하부 범프 패드(130), 제1 접속 단자(140), 제1 관통 전극(150), 및 제1 상부 범프 패드(160)를 포함할 수 있다.
상기 제2 반도체 칩(200)은 제2 기판(201), 제2 반도체 소자층(210), 제2 배선층(220), 제2 하부 범프 패드(230), 제2 접속 단자(240), 제2 관통 전극(250), 및 제2 상부 범프 패드(260)를 포함할 수 있다.
상기 제2 반도체 칩(200)은 제1 반도체 칩(100)의 상면 상에 실장될 수 있다. 제2 반도체 칩(200)은 제1 반도체 칩(100)과 제2 반도체 칩(200) 사이에 배치되는 제2 접속 단자(240)를 통하여, 제1 반도체 칩(100)과 전기적으로 연결될 수 있다.
또한, 상기 제1 반도체 칩(100)의 상면과 제2 반도체 칩(200)의 하면 사이에는 비전도성 필름(NCF) 및 충진 보상층(FCF)이 배치되어 제2 반도체 칩(200)을 제1 반도체 칩(100) 상에 부착시킬 수 있다.
상기 제3 반도체 칩(300)은 제3 기판(301), 제3 반도체 소자층(310), 제3 배선층(320), 제3 하부 범프 패드(330), 제3 접속 단자(340), 제3 관통 전극(350), 및 제3 상부 범프 패드(360)를 포함할 수 있다.
상기 제4 반도체 칩(400)은 제4 기판(401), 제4 반도체 소자층(410), 제4 배선층(420), 제4 하부 범프 패드(430), 및 제4 접속 단자(440)를 포함할 수 있다. 상기 제4 반도체 칩(400)은 제1 내지 제3 반도체 칩들(100, 200, 300)과 달리, 관통 전극 및 상부 범프 패드를 포함하지 않을 수 있다.
상기 제3 반도체 칩(300)은 제2 반도체 칩(200)의 상면 상에 실장될 수 있고, 상기 제4 반도체 칩(400)은 제3 반도체 칩(300)의 상면 상에 실장될 수 있다. 제2 반도체 칩(200)과 제3 반도체 칩(300)의 사이에는, 제3 접속 단자(340) 및 상기 제3 접속 단자(340)의 측면을 둘러싸는 비전도성 필름(NCF) 및 충진 보상층(FCF)이 배치될 수 있다. 이와 동일하게, 제3 반도체 칩(300)과 제4 반도체 칩(400)의 사이에는, 제4 접속 단자(440) 및 상기 접속 단자(440)의 측면을 둘러싸는 비전도성 필름(NCF) 및 충진 보상층(FCF)이 배치될 수 있다.
일부 실시예들에서, 상기 베이스 기판(500)이 인쇄회로기판인 경우, 베이스 기판(500)은 기판 몸체부(510), 하면 패드(520), 상면 패드(530), 및 상기 기판 몸체부(510)의 하면 및 상면에 형성된 솔더레지스트층(미도시)을 포함할 수 있다. 상기 기판 몸체부(510) 내에는, 하면 패드(520) 및 상면 패드(530)를 전기적으로 연결하는 내부 배선(미도시)이 형성될 수 있다. 하면 패드(520) 및 상면 패드(530)는 상기 기판 몸체부(510)의 하면 및 상면에 패터닝된 회로 배선 중 상기 솔더레지스트층에 의하여 노출된 부분일 수 있다.
다른 실시예들에서, 상기 베이스 기판(500)이 인터포저인 경우, 베이스 기판(500)은 반도체 물질로 이루어진 기판 몸체부(510) 및 상기 기판 몸체부(510)의 하면 및 상면에 각각 형성된 하면 패드(520) 및 상면 패드(530)를 포함할 수 있다. 상기 기판 몸체부(510)는 예를 들어, 반도체 웨이퍼로부터 형성될 수 있다. 또한, 상기 기판 몸체부(510)의 하면, 상면, 또는 내부에는 내부 배선(미도시)이 형성될 수 있다. 또한, 상기 기판 몸체부(510)의 내부에는 하면 패드(520) 및 상면 패드(530)를 전기적으로 연결하는 관통 비아(미도시)가 형성될 수 있다.
상기 베이스 기판(500)의 하면에는 외부 접속 단자(540)가 부착될 수 있다. 상기 외부 접속 단자(540)는 하면 패드(520)에 부착될 수 있다. 상기 외부 접속 단자(540)는 예를 들어, 솔더볼 또는 범프일 수 있다. 상기 외부 접속 단자(540)는 반도체 패키지(40)와 외부 장치(미도시)를 전기적으로 연결할 수 있다.
또한, 상기 베이스 기판(500)과 제1 반도체 칩(100)의 사이에는 비전도성 필름(NCF)이 형성될 수 있다. 비전도성 필름(NCF)은 베이스 기판(500)과 제1 반도체 칩(100)의 사이에 배치되어, 제1 접속 단자(140)의 측면을 둘러쌀 수 있다.
몰딩 부재(600)가 베이스 기판(500) 상에서 제1 내지 제4 반도체 칩들(100, 200, 300, 400)을 감싸도록 형성될 수 있다. 상기 몰딩 부재(600)는 제1 내지 제4 반도체 칩들(100, 200, 300, 400)의 측면들을 둘러쌀 수 있다. 구체적으로, 몰딩 부재(600)는 상기 제1 내지 제4 반도체 칩들(100, 200, 300, 400)의 측면들 및 상기 비전도성 필름(NCF)의 측면을 둘러싸고, 상기 비전도성 필름(NCF)이 외부로 노출되지 않도록 형성될 수 있다.
일부 실시예들에서, 상기 몰딩 부재(600)는 제4 반도체 칩(400)의 상면을 덮을 수 있다. 다른 실시예들에서, 상기 몰딩 부재(600)는 제4 반도체 칩(400)의 상면을 외부로 노출시킬 수 있다. 상기 몰딩 부재(600)는 예를 들어, 에폭시 몰딩 컴파운드(Epoxy Molding Compound, EMC)로 구성될 수 있다. 다만, 상기 몰딩 부재(600)를 구성하는 물질이 이에 한정되는 것은 아니다.
도 5를 참조하면, 패키지 기판(710), 상기 패키지 기판(710) 상에 배치되는 인터포저(720), 상기 인터포저(720) 상에 배치되는 제1 반도체 칩(100) 및 제2 반도체 칩(200)을 포함하는 반도체 패키지(50)를 나타낸다.
본 실시예의 반도체 패키지(50)에 포함되는 패키지 기판(710)은 인쇄회로기판, 웨이퍼 기판, 세라믹 기판, 유리 기판 등을 기반으로 형성될 수 있다.
상기 패키지 기판(710)의 하면에는 외부 접속 단자(730)가 배치될 수 있다. 상기 반도체 패키지(50)는 상기 외부 접속 단자(730)를 통해 전자 제품의 모듈 기판이나 시스템 보드 등에 전기적으로 연결되어 탑재될 수 있다.
인터포저(720)는 이의 하부에 연결되는 내부 접속 단자(740)를 포함할 수 있다. 상기 내부 접속 단자(740)와 제1 및 제2 반도체 칩들(100, 200)은 관통 전극(750)을 통하여 전기적으로 연결될 수 있다. 또한, 상기 인터포저(720)의 상면에는 제1 범프 패드(760)가 배치될 수 있다.
본 실시예의 반도체 패키지(50)에서, 제1 반도체 칩(100) 및 제2 반도체 칩(200)이 상기 인터포저(720) 상에 실장될 수 있다. 또한, 상기 제1 반도체 칩(100) 및 상기 제2 반도체 칩(200)을 둘러싸는 몰딩 부재(770) 및 상기 몰딩 부재(770)의 상부에 열방출 부재(780)가 배치될 수 있다. 일부 실시예들에서, 반도체 패키지(50)는 상기 인터포저(720), 상기 몰딩 부재(770), 및 상기 열방출 부재(780)를 둘러싸는 인캡슐레이션(790)을 포함할 수 있다.
상기 제1 반도체 칩(100)은 단일의 로직 칩으로서 마이크로 프로세서, 그래픽 프로세서, 신호 프로세서, 네트워크 프로세서, 칩셋, 오디오 코덱, 비디오 코덱, 애플리케이션 프로세서, 또는 시스템 온 칩 등으로 구현될 수 있다. 상기 제2 반도체 칩(200)은 복수의 슬라이스가 적층 구조를 형성하는 HBM 칩일 수 있다.
본 실시예의 반도체 패키지(50)에서, 비전도성 필름(NCF) 및 충진 보상층(FCF)은 앞서 반도체 패키지(10)에서 설명한 특징을 상기 복수의 슬라이스의 사이에서 실질적으로 동일 또는 유사하게 포함할 수 있다.
도 6은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 제조 방법을 나타내는 흐름도이다.
도 6을 참조하면, 반도체 패키지의 제조 방법(S10)은 제1 내지 제6 단계(S110 내지 S160)의 공정 순서를 포함할 수 있다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
본 발명의 기술적 사상에 따른 반도체 패키지의 제조 방법(S10)은, 제1 기판을 포함하는 제1 반도체 칩을 준비하는 제1 단계(S110), 제1 기판 상에서 제1 범프 패드의 주위에 충진 보상층을 형성하는 제2 단계(S120), 제2 기판을 포함하는 제2 반도체 칩을 준비하는 제3 단계(S130), 범프 구조체가 형성된 제2 반도체 칩의 하면에 비전도성 필름을 부착하는 제4 단계(S140), 비전도성 필름이 부착된 제2 기판의 하면이 제1 기판의 상면과 마주보도록 배치하는 제5 단계(S150), 및 제1 반도체 칩 및 제2 반도체 칩의 사이에 개재된 비전도성 필름 및 범프 구조체에 압력 및 열을 제공하는 제6 단계(S160)를 포함할 수 있다.
상기 제1 내지 제6 단계(S110 내지 S160) 각각에 대한 기술적 특징은 후술하는 도 7a 내지 도 7f를 통하여 상세히 설명하도록 한다.
도 7a 내지 도 7f는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 제조 방법을 공정 순서에 따라 나타내는 단면도들이다. 구체적으로, 도 7a 내지 도 7f는 각각 도 1b에 대응하는 영역에 대하여 도시하고 있다.
도 1a 및 도 7a를 함께 참조하면, 반도체 패키지의 하부에 배치될, 제1 기판(101)을 포함하는 제1 반도체 칩(100)을 준비한다.
제1 기판(101)에 복수의 제1 관통 전극(150)을 형성할 수 있다. 일반적으로, 제1 관통 전극(150)의 형성 방식은 비아 퍼스트, 비아 미들, 및 비아 라스트 방식으로 분류될 수 있다. 예를 들어, 상기 비아 라스트 방식은, 제1 기판(101)의 하면(101B) 상에 제1 반도체 소자층(110) 및 제1 배선층(120)을 형성한 후, 상면(101T)으로부터 하면(101B)까지 제1 기판(101)을 관통하는 제1 관통 전극(150)을 형성할 수 있다.
다음으로, 상기 제1 관통 전극(150)과 전기적으로 연결되는 제1 범프 패드(160)를 형성할 수 있다. 상기 제1 범프 패드(160)가 상기 제1 기판(101)의 상면(101T)에 형성되어, 상기 제1 관통 전극(150)과 전기적으로 연결될 수 있다.
도 1a 및 도 7b를 함께 참조하면, 제1 기판(101) 상에서 제1 범프 패드(160)의 주위에 충진 보상층(FCF)을 형성한다.
충진 보상층(FCF)은 제1 범프 패드(160)를 오픈하며, 상기 제1 범프 패드(160)의 측면과 접촉하도록 형성될 수 있다. 상기 충진 보상층(FCF)은 절연 물질로 구성될 수 있다.
일부 실시예들에서, 상기 충진 보상층(FCF)은 폴리머, 벤조사이클로부텐, 또는 수지로 형성될 수 있으며, 특히, 감광성 폴리이미드로 형성될 수 있다. 다른 실시예들에서, 상기 충진 보상층(FCF)은 실리콘 계열의 실리콘산화물 또는 실리콘질화물로 구성될 수 있다.
도 1a 및 도 7c를 함께 참조하면, 반도체 패키지의 상부에 배치될, 제2 기판(201)을 포함하는 제2 반도체 칩(200)을 준비한다.
제2 반도체 칩(200)은 제2 기판(201), 제2 반도체 소자층(210), 제2 배선층(220), 제2 범프 패드(230), 및 제2 관통 전극(250)을 포함할 수 있다. 상기 제2 반도체 칩(200)은 상기 제1 반도체 칩(100)과 동일하거나 유사한 특징을 가질 수 있다.
다음으로, 제2 범프 패드(230)에 범프 구조체(BS)를 형성하기 위하여, 제2 반도체 소자층(210) 상에 제2 범프 패드(230)의 일부분을 노출시키는 개구부를 가지는 마스크 패턴(미도시)을 형성할 수 있다.
다음으로, 상기 마스크 패턴의 개구부를 통하여 노출된 제2 범프 패드(230) 상에 범프 구조체(BS)를 구성하는 도전성 물질층을 형성할 수 있다. 예를 들어, 상기 범프 구조체(BS)를 구성하는 도전성 물질층은 도금 공정에 의하여 순차적으로 형성된 필라 구조 및 솔더층으로 이루어질 수 있다.
다음으로, 상기 마스크 패턴을 제거하고, 리플로우 공정을 수행하여 볼 형상을 갖는 범프 구조체(BS)를 형성할 수 있다.
도 1a 및 도 7d를 함께 참조하면, 범프 구조체(BS)가 형성된 제2 반도체 칩(200)의 하면에 비전도성 필름(NCF)을 부착한다.
제2 반도체 칩(200)의 하면에, 범프 구조체(BS)를 모두 덮도록 비전도성 필름(NCF)을 부착할 수 있다. 또한, 비전도성 필름(NCF)이 제2 범프 패드(230)를 모두 덮도록 부착할 수 있다. 또한, 제2 반도체 소자층(210) 중 제2 범프 패드(230)가 형성되지 않은 부분에는 비전도성 필름(NCF)이 직접 접촉할 수 있다.
도 1a 및 도 7e를 함께 참조하면, 비전도성 필름(NCF)이 부착된 제2 기판(201)의 하면(201B)이 제1 기판(101)의 상면(101T)과 마주보도록 배치한다.
제2 기판(201)에 가해지는 압력(P)에 의하여, 상기 제2 반도체 칩(200)은 범프 구조체(BS)를 통하여, 제1 반도체 칩(100)에 전기적으로 연결될 수 있다.
제1 기판(101) 상에서 제1 범프 패드(160)의 주위에 충진 보상층(FCF)이 존재하므로, 제1 및 제2 반도체 칩들(100, 200)이 접합된 후, 제1 및 제2 반도체 칩들(100, 200)의 주변으로 오버플로우되는 비전도성 필름(NCF) 양이 과다하지 않도록, 비전도성 필름(NCF)의 두께를 줄일 수 있다.
도 1a 및 도 7f를 함께 참조하면, 제2 반도체 칩(200)을 제1 반도체 칩(100) 상에 적층한 후, 상기 제1 반도체 칩(100) 및 상기 제2 반도체 칩(200) 사이에 개재된 비전도성 필름(NCF) 및 범프 구조체(BS)에 소정의 열을 가한다.
이와 같은 공정에 따라, 비전도성 필름(NCF)은 경화되어 제2 반도체 칩(200)은 제1 반도체 칩(100) 상에 견고하게 부착되고, 범프 구조체(BS) 및 제1 범프 패드(160) 간에 금속간 화합물(intermetallic compound)이 형성되어 접촉 저항이 낮아질 수 있다.
앞서 설명한 제조 단계를 통하여, 제1 반도체 칩(100), 제2 반도체 칩(200), 제1 및 제2 반도체 칩들(100, 200)을 접착하는 비전도성 필름(NCF), 및 비전도성 필름(NCF)의 하부에 위치하는 충진 보상층(FCF)을 포함하는 반도체 패키지(10)를 제조한다.
제2 기판(201)에 가해지는 압력(P)이 줄어들어 비전도성 필름(NCF)이 덜 압착되더라도 미충진이 발생하지 않고, 충진 보상층(FCF)이 차지하는 공간만큼 제1 및 제2 반도체 칩들(100, 200)의 주변으로 필렛 영역(FA)이 덜 돌출될 수 있다. 이에 따라, 비전도성 필름(NCF)이 과도하게 오버플로우되는 것을 방지함과 동시에, 비전도성 필름(NCF)이 미충진되는 것을 방지할 수 있다.
궁극적으로, 본 발명의 기술적 사상에 따른 반도체 패키지(10)는, 높은 제품 신뢰성 및 높은 생산 효율성을 제공하는 효과가 있다.
도 8은 본 발명의 기술적 사상의 실시예들에 따른 반도체 패키지의 구성을 개략적으로 나타내는 구성도이다.
도 8을 참조하면, 반도체 패키지(1000)는 마이크로 처리 유닛(1010), 메모리(1020), 인터페이스(1030), 그래픽 처리 유닛(1040), 기능 블록들(1050), 및 이를 연결하는 버스(1060)를 포함할 수 있다.
반도체 패키지(1000)는 마이크로 처리 유닛(1010) 및 그래픽 처리 유닛(1040)을 모두 포함할 수도 있고, 둘 중 하나만을 포함할 수도 있다.
상기 마이크로 처리 유닛(1010)은 코어(core) 및 캐시(cache)를 포함할 수 있다. 예를 들어, 상기 마이크로 처리 유닛(1010)은 멀티 코어를 포함할 수 있다. 멀티 코어의 각 코어는 성능이 서로 동일하거나 상이할 수 있다. 또한, 멀티 코어의 각 코어는 동시에 활성화되거나, 서로 활성화되는 시점을 달리할 수 있다.
상기 메모리(1020)는 상기 마이크로 처리 유닛(1010)의 제어에 의해 상기 기능 블록들(1050)에서 처리한 결과 등을 저장할 수 있다. 상기 인터페이스(1030)는 외부의 장치들과 정보나 신호를 주고 받을 수 있다. 상기 그래픽 처리 유닛(1040)은 그래픽 기능들을 수행할 수 있다. 예를 들어, 상기 그래픽 처리 유닛(1040)은 비디오 코덱을 수행하거나, 3D 그래픽을 처리할 수 있다. 상기 기능 블록들(1050)은 다양한 기능들을 수행할 수 있다. 예를 들어, 상기 반도체 패키지(1000)가 모바일 장치에 사용되는 애플리케이션 프로세서인 경우, 상기 기능 블록들(1050) 중 일부는 통신 기능을 수행할 수 있다.
상기 반도체 패키지(1000)는 앞서 도 1a 내지 도 5에서 설명된 반도체 패키지들(10, 20, 30, 40, 50) 중 어느 하나를 포함할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 기술적 사상의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형상으로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10, 20, 30, 40, 50: 반도체 패키지
100: 제1 반도체 칩 101: 제1 기판
110: 제1 반도체 소자층 120: 제1 배선층
130: 제1 접속 패드 140: 제1 접속 단자
150: 제1 관통 전극 160: 제1 범프 패드
200: 제2 반도체 칩 201: 제2 기판
210: 제2 반도체 소자층 220: 제2 배선층
230: 제2 범프 패드 250: 제2 관통 전극
NCF: 비전도성 필름 FCF: 충진 보상층

Claims (10)

  1. 제1 범프 패드 및 상기 제1 범프 패드의 주위에 배치되는 충진 보상층을 구비하는 제1 기판;
    상기 제1 기판과 마주보며, 제2 범프 패드를 구비하는 제2 기판;
    상기 제1 범프 패드 및 상기 제2 범프 패드와 접촉하는 범프 구조체; 및
    상기 범프 구조체의 주위를 둘러싸며, 상기 제1 기판과 상기 제2 기판의 사이에 배치되는 비전도성 필름;을 포함하고,
    상기 비전도성 필름은 상기 충진 보상층의 상면 및 가장자리를 덮는,
    반도체 패키지.
  2. 제1항에 있어서,
    상기 제1 범프 패드의 상면의 레벨보다 상기 충진 보상층의 상면의 레벨이 더 높은 것을 특징으로 하는 반도체 패키지.
  3. 제2항에 있어서,
    상기 범프 구조체의 하부는 상기 충진 보상층의 측벽과 맞닿는 것을 특징으로 하는 반도체 패키지.
  4. 제1항에 있어서,
    상기 충진 보상층의 가장자리 및 상기 제2 기판의 가장자리는 수직 방향으로 동일 평면 상에 위치하는 것을 특징으로 하는 반도체 패키지.
  5. 제4항에 있어서,
    상기 충진 보상층의 가장자리 및 상기 제2 기판의 가장자리에서 외측으로 돌출된 상기 비전도성 필름의 필렛 영역의 수평 방향의 폭은 약 100㎛ 이하인 것을 특징으로 하는 반도체 패키지.
  6. 제1항에 있어서,
    상기 충진 보상층은 제1 두께를 갖고,
    상기 비전도성 필름은 상기 제1 두께보다 큰 제2 두께를 갖는 것을 특징으로 하는 반도체 패키지.
  7. 제1항에 있어서,
    상기 제1 범프 패드의 측벽은 상기 충진 보상층과 맞닿고,
    상기 제2 범프 패드의 측벽은 상기 비전도성 필름과 맞닿는 것을 특징으로 하는 반도체 패키지.
  8. 제7항에 있어서,
    상기 비전도성 필름은 접착 수지와 플럭스(flux)를 포함하고,
    상기 충진 보상층은 실리콘 계열의 절연 물질 또는 폴리머 계열의 절연 물질로 구성되는 것을 특징으로 하는 반도체 패키지.
  9. 제1항에 있어서,
    상기 제1 기판을 관통하는 제1 관통 전극; 및
    상기 제2 기판을 관통하는 제2 관통 전극;을 더 포함하고,
    상기 제1 범프 패드가 형성된 면은 상기 제1 기판의 비활성면이고,
    상기 제2 범프 패드가 형성된 면은 상기 제2 기판의 활성면인 것을 특징으로 하는 반도체 패키지.
  10. 제9항에 있어서,
    상기 제2 기판 상에 적층되는 하나 이상의 기판들을 더 포함하고,
    상기 제2 기판과 상기 기판들의 사이 및 상기 기판들의 사이에는 각각 상기 충진 보상층 및 상기 비전도성 필름이 배치되는 것을 특징으로 하는 반도체 패키지.
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