JP4324768B2 - 半導体装置及びその製造方法、回路基板並びに電子機器 - Google Patents
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Description
前記導電層を、前記半導体基板における前記能動素子領域の全体にオーバーラップさせて形成する。本発明によれば、導電層によって、能動素子領域を外部環境(例えば光や電気的ノイズ)から保護することができ、信頼性向上を図ることができる。
(2)本発明に係る半導体装置の製造方法は、複数のパッドを有する半導体基板の、第1及び第2の面を貫通する複数の貫通電極と、前記複数の貫通電極の少なくとも1つに電気的に接続してなる導電層と、を形成することを含み、
前記導電層を、前記半導体基板における前記複数のパッドで囲まれた中央部の領域に形成する。本発明によれば、導電層によって、半導体装置を外部環境(例えば光や電気的ノイズ)から保護することができ、信頼性の向上を図ることができる。
(3)この半導体装置の製造方法において、
前記導電層を、前記半導体基板の前記第1及び第2の面の少なくとも一方の全体にオーバーラップさせて形成してもよい。これによれば、例えば、能動素子領域を外部環境(例えば光や電気的ノイズ)から確実に保護することができる。
(4)この半導体装置の製造方法において、
前記導電層を、複数領域に分割して形成してもよい。こうすることで、導電層の面積を小さくすることができるので、導電層の膨張又は収縮に基づく応力を分散させることができる。
(5)この半導体装置の製造方法において、
前記導電層を、前記複数の貫通電極のうち、共通電位の2以上の貫通電極に電気的に接続させてもよい。
(6)この半導体装置の製造方法において、
前記導電層を絶縁材料によって覆うことをさらに含んでもよい。
(7)この半導体装置の製造方法において、
前記貫通電極の形成工程は、
(a)前記半導体基板に前記第1の面から凹部を形成すること、
(b)前記凹部の内面に絶縁層を形成すること、
(c)前記絶縁層の内側に導電部を形成すること、
(d)前記半導体基板の前記第2の面から前記導電部を露出させること、
を含んでもよい。
(8)この半導体装置の製造方法において、
前記(c)工程で、前記半導体基板に下地電極を形成して、メッキ処理を行うことで前記導電部を形成し、
前記下地電極を残して、前記導電層を形成してもよい。これによれば、メッキ処理に使用される下地電極の一部を利用するので、簡単な工程で導電層を形成することができる。
(9)この半導体装置の製造方法において、
前記(c)工程で、前記半導体基板に下地電極を形成して、メッキ処理を行うことで、前記導電部及びその周辺に外表層を形成し、
前記下地電極及びその上の外表層を残して、前記導電層を形成してもよい。これによれば、メッキ処理に使用される下地電極の一部を利用するので、簡単な工程で導電層を形成することができる。
(10)この半導体装置の製造方法において、
前記(d)工程後に、前記導電層を、前記半導体基板の前記第2の面に形成してもよい。
(11)この半導体装置の製造方法において、
半導体基板を切断して、複数の個片を得ることをさらに含んでもよい。
(12)本発明に係る半導体装置の製造方法は、上記方法によって製造された複数の半導体装置をスタックして、上下の半導体装置を、前記貫通電極を通して電気的に接続することをさらに含む。本発明によれば、各半導体装置に、いずれか少なくとも1つの貫通電極に電気的に接続する導電層を形成するので、各半導体装置の導体部分及び半導体部分の相互の干渉を防止して、電気的ノイズの影響を少なくすることができる。したがって、高周波特性に非常に優れる半導体装置を製造することができる。
(13)本発明に係る半導体装置は、能動素子領域を有する半導体基板と、
前記半導体基板の第1及び第2の面を貫通する複数の貫通電極と、
前記複数の貫通電極の少なくとも1つに電気的に接続し、かつ、前記半導体基板における前記能動素子領域の全体にオーバーラップしてなる導電層と、
を含む。本発明によれば、導電層によって、能動素子領域を外部環境(例えば光や電気的ノイズ)から保護することができ、信頼性向上を図ることができる。
(14)本発明に係る半導体装置は、複数のパッドを有する半導体基板と、
前記半導体基板の第1及び第2の面を貫通する複数の貫通電極と、
前記複数の貫通電極の少なくとも1つに電気的に接続し、かつ、前記半導体基板における前記複数のパッドで囲まれた中央部の領域に形成されてなる導電層と、
を含む。本発明によれば、導電層によって、半導体装置を外部環境(例えば光や電気的ノイズ)から保護することができ、信頼性の向上を図ることができる。
(15)この半導体装置において、
前記導電層は、前記半導体基板の前記第1及び第2の面の少なくとも一方の全体にオーバーラップしていてもよい。これによれば、例えば、能動素子領域を外部環境(例えば光や電気的ノイズ)から確実に保護することができる。
(16)この半導体装置において、
前記導電層は、複数領域に分割して形成されていてもよい。こうすることで、導電層の面積を小さくすることができるので、導電層の膨張又は収縮に基づく応力を分散させることができる。
(17)この半導体装置において、
前記導電層は、前記複数の貫通電極のうち、共通電位の2以上の貫通電極に電気的に接続されていてもよい。
(18)この半導体装置において、
前記導電層は、絶縁材料によって覆われていてもよい。
(19)本発明に係る半導体装置は、スタックされてなる、請求項13から請求項18のいずれかに記載の複数の半導体装置を有し、
前記複数の半導体装置のうち上下の半導体装置が、前記貫通電極によって電気的に接続されてなる。本発明によれば、各半導体装置には、いずれか少なくとも1つの貫通電極に電気的に接続された導電層が形成されているので、各半導体装置の導体部分及び半導体部分の相互の干渉を防止して、電気的ノイズの影響を少なくすることができる。したがって、高周波特性に非常に優れる半導体装置を提供することができる。
(20)本発明に係る回路基板は、上記半導体装置が実装されてなる。
(21)本発明に係る電子機器は、上記半導体装置を有する。
図1(A)〜図12は、本発明を適用した第1の実施の形態に係る半導体装置及びその製造方法を説明する図である。本実施の形態では、半導体基板10(例えば半導体チップ又は半導体ウエハ)を使用する。
図13は(A)〜図13(C)は、本発明を適用した第2の実施の形態に係る半導体装置の製造方法を説明する図である。図13(A)に示すように、凹部22の内側を含み、第1の面20(詳しくは絶縁層28)上に、下地電極30を形成する。下地電極30の詳細は、すでに説明した通りである。そして、メッキ処理(電気メッキ)を行うことで、導電部36(詳しくは中心部32)及びその周辺に外表層102を形成する。中心部32及び外表層102は、下地電極30の上に形成する。図13(A)に示すように、レジスト100をパターニングし、図13(B)に示すように、レジスト100から露出する部分に、導電部36の中心部32と、外表層102と、を形成してもよい。その後、レジスト100を除去する。そして、図13(C)に示すように、下地電極30の一部を除去し、導電部36及び導電層106を形成する。例えば、半導体基板10の第1の面20側の全体をエッチングして、相対的に薄くなっている下地電極30の一部を除去してもよい。導電層106は、下地電極30の一部104と、その上に形成された外表層102と、を含む。導電層106は、下地電極30及びその上の外表層102を残すことで形成するので、製造工程が簡単である。外表層102は、下地電極30と同一材料で形成してもよいし、異なる材料で形成してもよい。その他の構成は、第1の実施の形態で説明した内容を適用することができる。なお、本実施の形態に係る半導体装置の構成は、上述の製造方法及び第1の実施の形態で説明した内容から導くことができる。
図14(A)〜図15(B)は、本発明を適用した第3の実施の形態に係る半導体装置の製造方法を説明する図である。本実施の形態では、半導体基板10の第2の面21に導電層112を形成する。
28…絶縁層、 30…下地電極、 32…中心部、 34…外層部、
36…導電部、 38…導電層、 50…絶縁材料、 54…貫通電極、
60,64,66…導電層、 70…半導体ウエハ、 80…半導体チップ、
106,112…導電層、 114…絶縁材料
Claims (16)
- 能動素子が密集する能動素子領域が形成された第1の面と、前記第1の面に対向する第2の面と、を有する半導体基板を準備する工程と、
前記第1の面の前記能動素子領域を除いた領域に凹部を形成する工程と、
前記凹部が形成された領域を含む前記第1の面上に第1絶縁層を形成する工程と、
前記第1絶縁層の上に下地電極を形成する工程と、
前記下地電極が形成された凹部に導電部を形成する工程と、
前記導電部を前記第2の面から露出させることにより、前記第2の面より突出させて複数の貫通電極を形成する工程と、
前記下地電極の一部を用いて、少なくとも前記能動素子領域の全体にオーバーラップさせて第1導電層を形成する工程であって、かつ前記第1導電層を、前記複数の貫通電極の一部に電気的に接続させて、その他の前記貫通電極には電気的に接続させないように形成する工程と、
を含む半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記導電部を形成する工程で、前記導電部を形成するためのメッキ処理によって、前記導電部以外の領域における前記下地電極上に第2導電層を形成する半導体装置の製造方法。 - 請求項1または請求項2のいずれか1項に記載の半導体装置の製造方法において、
前記第2の面の前記貫通電極を除く領域に第2絶縁層を形成する工程と、
前記第2絶縁層上において、少なくとも前記能動素子領域の全体にオーバーラップさせて第3導電層を形成する工程であって、かつ前記第3導電層は、前記複数の貫通電極の一部に電気的に接続させて、その他の前記貫通電極には電気的に接続させないように形成する工程と、
をさらに含む半導体装置の製造方法。 - 請求項1から請求項3のいずれか1項記載の半導体装置の製造方法において、
前記第1、第2、または第3導電層を形成する工程後、前記第1、第2、または第3導電層を絶縁材料によって覆う半導体装置の製造方法。 - 請求項1から請求項4のいずれか1項記載の半導体装置の製造方法において、
前記第1、第2、または第3導電層を形成する工程で、前記第1、第2、または第3導電層と電気的に接続する前記貫通電極は、グラウンド電極又は共通電極である半導体装置の製造方法。 - 請求項1から請求項5のいずれか1項記載の半導体装置の製造方法において、
前記第1、第2、または第3導電層を、複数領域に分割して形成する半導体装置の製造方法。 - 請求項1から請求項6のいずれか1項記載の半導体装置の製造方法において、
前記半導体基板を切断して、複数の個片を得ることをさらに含む半導体装置の製造方法。 - 請求項1から請求項7のいずれか1項記載の方法によって製造された複数の半導体装置をスタックして、上下の半導体装置を、前記貫通電極を通して電気的に接続することをさらに含む半導体装置の製造方法。
- 能動素子が密集する能動素子領域が形成された第1の面と、前記第1の面に対向する第2の面と、を有する半導体基板と、
前記第1の面上に形成される第1絶縁層と、
前記能動素子領域を除いた領域において、前記第1及び第2の面を貫通し、かつ、前記第1及び第2の面より突出した形状を有する複数の貫通電極と、
前記第1絶縁層上において、少なくとも前記能動素子領域の全体にオーバーラップして形成される導電層であって、かつ前記複数の貫通電極の一部に電気的に接続され、その他の前記貫通電極には電気的に接続されない第1導電層と、
を含む半導体装置。 - 請求項9に記載の半導体装置において、
前記第2の面上の前記貫通電極を除く領域に形成される第2絶縁層と、
前記第2絶縁層上において、少なくとも前記能動素子領域の全体にオーバーラップして形成される導電層であって、かつ、前記複数の貫通電極の一部に電気的に接続し、その他の前記貫通電極には電気的に接続しない第2導電層と、
をさらに含む半導体装置。 - 請求項9または請求項10に記載の半導体装置において、
前記第1、または第2導電層は、絶縁材料によって覆われる半導体装置。 - 請求項9から請求項11のいずれか1項記載の半導体装置において、
前記第1、または第2導電層が電気的に接続される前記貫通電極は、グラウンド電極又は共通電極である半導体装置。 - 請求項9または請求項12のいずれか1項記載の半導体装置において、
前記第1導電層と前記第2導電層は、複数領域に分割して形成されてなる半導体装置。 - 請求項9から請求項13のいずれか1項記載の半導体装置が複数スタックされてなる、半導体装置を有し、
前記複数の半導体装置のうち上下の半導体装置が、前記貫通電極によって電気的に接続されてなる半導体装置。 - 請求項9から請求項14のいずれか1項記載の半導体装置が実装されてなる回路基板。
- 請求項9から請求項14のいずれか1項記載の半導体装置を有する電子機器。
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