KR101013560B1 - 적층 반도체 패키지 및 이의 제조 방법 - Google Patents

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Abstract

적층 반도체 패키지 및 이의 제조 방법이 개시되어 있다. 적층 반도체 패키지는 제1 관통홀을 갖는 제1 반도체 칩 몸체, 상기 제1 반도체 칩 몸체의 상면과 상기 제1 관통홀에 의하여 형성된 상기 제1 반도체 칩 몸체의 내측면을 덮는 제1 보호막 및 상기 내측면과 대응하는 상기 보호막 상에 배치된 금속층을 갖는 제1 반도체 칩, 상기 제1 반도체 칩 몸체에 적층되며 상기 제1 관통홀과 대응하는 위치에 형성된 제2 관통홀을 갖는 제2 반도체 칩 몸체, 상기 제1 및 제2 반도체 칩 몸체들 사이와 상기 제2 관통홀에 의하여 형성된 상기 제2 반도체 칩 몸체의 내측면을 덮는 제2 보호막을 갖는 제2 반도체 칩 및 상기 금속층에 의하여 형성된 제1 중공을 채우는 제1 관통 전극부 및 상기 제2 보호막에 의하여 형성된 제2 중공을 채우며 상기 제1 관통 전극부와 연결된 제2 관통 전극부를 갖는 관통 전극을 포함한다.

Description

적층 반도체 패키지 및 이의 제조 방법{STACKED SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 적층 반도체 패키지 및 이의 제조 방법에 관한 것이다.
최근 들어, 방대한 데이터를 저장 및 단 시간 내 방대한 데이터를 처리하는 것이 가능한 반도체 칩 및 반도체 칩을 갖는 반도체 패키지가 개발되고 있다.
최근에는 적어도 2 개의 반도체 칩들을 적층하고 적층된 반도체 칩들을 전기적으로 연결하여 데이터 저장 용량을 증가 및 데이터 처리 속도를 향상시킨 적층 반도체 패키지가 개발되고 있다.
적층 반도체 패키지를 제조하기 위해서는 적층된 반도체 칩들을 전기적으로 연결하는 연결 부재를 필요로 하며, 연결 부재의 예로서는 도전성 와이어 및 반도체 칩을 관통하는 관통 전극을 들 수 있다.
도전성 와이어를 이용하여 적층된 반도체 칩들을 전기적으로 연결할 경우, 하부에 배치된 반도체 칩과 연결된 도전성 와이어의 길이 및 상부에 배치된 반도체 칩과 연결된 도전성 와이어의 길이가 서로 달라 고속으로 데이터를 전송하기 어렵고 도전성 와이어에 의하여 적층 반도체 패키지의 부피가 증가된다.
한편, 반도체 칩을 관통하는 관통 전극에 의하여 복수개의 반도체 칩들을 전기적으로 연결할 경우, 고속으로 데이터를 전송할 수 있을 뿐만 아니라 적층 반도체 패키지의 부피를 감소시킬 수 있다.
종래에는 반도체 칩에 관통 전극을 형성하기 위하여, 웨이퍼에 형성된 각 반도체 칩들에 관통홀을 형성하고, 도금 공정을 이용하여 관통홀 내에 관통전극을 형성한다.
이와 같이 각 웨이퍼에 형성된 각 반도체 칩마다 관통전극이 형성되면, 웨이퍼들을 적층하여 각 웨이퍼의 관통 전극들을 전기적으로 연결한 후 적층된 웨이퍼로부터 적층된 반도체 칩들을 개별화함으로써 적층 반도체 패키지가 제조된다.
그러나, 종래 기술에서와 같이 각 웨이퍼 마다 관통전극을 형성함으로써 적층 반도체 패키지의 제조 시간이 크게 증가되고, 적층 반도체 패키지를 제조하는데 필요한 재료가 많이 낭비되어 제조 원가가 상승되는 문제점을 갖는다.
본 발명의 하나의 목적은 제조 시간을 단축 및 생산 코스트를 낮출 수 있는 구조를 갖는 적층 반도체 패키지를 제공한다.
본 발명의 다른 목적은 상기 적층 반도체 패키지의 제조 방법을 제공한다.
본 발명에 따른 적층 반도체 패키지는 제1 관통홀을 갖는 제1 반도체 칩 몸체, 상기 제1 반도체 칩 몸체의 상면과 상기 제1 관통홀에 의하여 형성된 상기 제1 반도체 칩 몸체의 내측면을 덮는 제1 보호막 및 상기 내측면과 대응하는 상기 보호막 상에 배치된 금속층을 갖는 제1 반도체 칩, 상기 제1 반도체 칩 몸체에 적층되며 상기 제1 관통홀과 대응하는 위치에 형성된 제2 관통홀을 갖는 제2 반도체 칩 몸체, 상기 제1 및 제2 반도체 칩 몸체들 사이와 상기 제2 관통홀에 의하여 형성된 상기 제2 반도체 칩 몸체의 내측면을 덮는 제2 보호막을 갖는 제2 반도체 칩 및 상기 금속층에 의하여 형성된 제1 중공을 채우는 제1 관통 전극부 및 상기 제2 보호막에 의하여 형성된 제2 중공을 채우며 상기 제1 관통 전극부와 연결된 제2 관통 전극부를 갖는 관통 전극을 포함한다.
적층 반도체 패키지의 상기 제1 관통 전극부는, 평면상에서 보았을 때, 제1 평면적을 갖고, 상기 제2 관통 전극부는, 평면상에서 보았을 때, 상기 제1 평면적보다 큰 제2 평면적을 갖는다.
적층 반도체 패키지의 상기 제1 및 제2 관통 전극부는 동일한 도전 물질을 포함한다.
적층 반도체 패키지의 상기 제1 관통 전극부는 제1 도전 물질을 포함하고, 상기 제2 관통 전극부는 제2 도전 물질을 포함한다.
적층 반도체 패키지는 상기 제2 반도체 칩 몸체에 적층되며 상기 제2 관통홀과 대응하는 위치에 형성된 제3 관통홀을 갖는 제3 반도체 칩 몸체, 상기 제2 및 제3 반도체 칩 몸체들 사이와 상기 제3 관통홀에 의하여 형성된 상기 제3 반도체 칩 몸체의 내측면을 덮는 제3 보호막을 갖는 제3 반도체 칩을 더 포함하며, 상기 관통 전극은 상기 제2 관통 전극부로부터 상기 제3 보호막에 의하여 형성된 제3 중공으로 연장된 제3 관통 전극부를 포함한다.
적층 반도체 패키지의 상기 제1 및 제2 보호막들은 접착 물질을 포함한다.
본 발명에 따른 적층 반도체 패키지의 제조 방법은 제1 관통홀을 갖는 제1 반도체 칩들, 상기 각 제1 반도체 칩들의 상면과 상기 제1 관통홀에 의하여 형성된 상기 제1 반도체 칩의 내측면을 덮는 제1 보호막, 상기 내측면과 대응하는 상기 보호막 상에 형성된 금속층 및 상기 금속층에 의하여 형성된 상기 제1 관통홀 내의 상기 제1 중공내에 형성된 제1 관통 전극부를 갖는 제1 웨이퍼를 형성하는 단계, 상기 제1 관통홀과 대응하는 위치에 형성된 제2 관통홀을 갖는 제2 반도체 칩들, 상기 각 제2 반도체 칩들의 상면 및 상기 제2 관통홀에 의하여 형성된 상기 제2 반도체 칩의 내측면을 덮는 제2 보호막을 갖는 적어도 하나의 제2 웨이퍼를 형성하는 단계, 상기 제1 웨이퍼 및 상기 제2 웨이퍼를 적층하여 상기 제1 및 제2 관통홀들을 정렬하는 단계 및 상기 제1 관통 전극부로부터 도전물질을 성장시켜 상기 제2 보호막에 의하여 형성된 제2 중공내에 제2 관통 전극부를 형성하는 단계를 포함한다.
상기 제1 및 제2 관통홀들은 상호 동일한 사이즈로 상호 동일한 위치에 형성된다.
상기 제1 관통 전극부는 도금 공정에 의하여 형성된다.
상기 제2 관통 전극부는 도금 공정에 의하여 형성된다.
상기 제1 관통 전극부 및 상기 제2 관통 전극부는 상호 동일한 도전 물질로 형성된다.
상기 제1 관통 전극부는 제1 도전 물질로 형성되고, 상기 제2 관통 전극부는 제2 도전 물질로 형성된다.
상기 제1 및 제2 보호막을 형성하는 단계에서, 상기 제1 및 제2 보호막들에는 접착 물질이 혼합된다.
본 실시예에 따르면, 적층 반도체 패키지의 제조 공정을 보다 단순화할 수 있을 뿐만 아니라 적층 반도체 패키지를 제조하는 도중 사용되는 재료의 낭비를 최소화하여 생산 코스트를 보다 감소시킬 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 적층 반도체 패키지 및 이의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
도 1은 본 발명의 일실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 1을 참조하면, 적층 반도체 패키지(700)는 제1 반도체 칩(100), 제2 반도체 칩(200), 제3 반도체 칩(300) 및 제4 반도체 칩(400) 및 관통 전극(500)을 포함한다.
제1 반도체 칩(100)은 제1 반도체 칩 몸체(110), 제1 보호막(120), 금속층(130)을 포함한다.
제1 반도체 칩 몸체(110)는, 예를 들어, 직육면체 형상을 갖는다. 직육면체 형상을 갖는 제1 반도체 칩 몸체(110)는 상면(101) 및 상면(101)과 대향 하는 하면(102)을 갖는다. 제1 반도체 칩 몸체(110)는 데이터를 저장 또는 데이터를 처리하는 회로부(미도시) 및 회로부와 전기적으로 연결된 본딩 패드를 포함한다.
제1 반도체 칩 몸체(110)는 제1 관통홀(104)들을 갖는다. 제1 관통홀(104)들은 제1 반도체 칩 몸체(110)의 상면(101) 및 하면(102)을 관통한다.
제1 보호막(120)은 제1 반도체 칩 몸체(110)의 상면(101) 및 제1 관통홀(104)에 의하여 형성된 제1 반도체 칩 몸체(110)의 내측면을 덮는다. 제1 보호막(120)은, 예를 들어, 유기막일 수 있다. 제1 보호막(120)은 접착 물질을 포함할 수 있다.
금속층(130)은 제1 반도체 칩 몸체(110)의 내측면상에 배치된 제1 보호 막(120) 상에 선택적으로 형성된다. 금속층(130)으로서 사용될 수 있는 물질의 예로서는 티타늄, 바나듐, 니켈, 구리 등을 들 수 있다.
제2 반도체 칩(200)은 제2 반도체 칩 몸체(210) 및 제2 보호막(220)을 포함한다.
제2 반도체 칩 몸체(210)는, 예를 들어, 직육면체 형상을 갖는다. 직육면체 형상을 갖는 제2 반도체 칩 몸체(210)는 상면(201) 및 상면(201)과 대향 하는 하면(202)을 갖는다. 제2 반도체 칩 몸체(210)는 데이터를 저장 또는 데이터를 처리하는 회로부(미도시) 및 회로부와 전기적으로 연결된 본딩 패드를 포함한다.
본 실시예에서, 제2 반도체 칩 몸체(210)의 상면(201)은 제1 반도체 칩 몸체(110)의 하면(102)과 마주한다.
제2 반도체 칩 몸체(210)는 제2 관통홀(204)들을 갖는다. 제2 관통홀(204)들은 제2 반도체 칩 몸체(210)의 상면(201) 및 하면(202)을 관통한다. 제2 반도체 칩 몸체(210)의 제2 관통홀(204)은 제1 반도체 칩 몸체(110)의 제1 관통홀(104)과 대응하는 위치에 배치된다.
제2 보호막(220)은 제2 반도체 칩 몸체(210)의 상면(201) 및 제2 관통홀(204)에 의하여 형성된 제2 반도체 칩 몸체(210)의 내측면을 덮는다. 제2 보호막(220)은, 예를 들어, 유기막일 수 있다. 제2 보호막(220)은 접착 물질을 포함할 수 있고, 이로 인해 제2 보호막(220)은 제1 반도체 칩 몸체(110)의 하면(102)에 별다른 부착 부재 없이 부착된다.
제3 반도체 칩(300)은 제3 반도체 칩 몸체(310) 및 제3 보호막(320)을 포함 한다.
제3 반도체 칩 몸체(310)는, 예를 들어, 직육면체 형상을 갖는다. 직육면체 형상을 갖는 제3 반도체 칩 몸체(310)는 상면(301) 및 상면(301)과 대향 하는 하면(302)을 갖는다. 제3 반도체 칩 몸체(310)는 데이터를 저장 또는 데이터를 처리하는 회로부(미도시) 및 회로부와 전기적으로 연결된 본딩 패드를 포함한다.
본 실시예에서, 제3 반도체 칩 몸체(310)의 상면(301)은 제2 반도체 칩 몸체(210)의 하면(202)과 마주한다.
제3 반도체 칩 몸체(310)는 제3 관통홀(304)들을 갖는다. 제3 관통홀(304)들은 제3 반도체 칩 몸체(310)의 상면(301) 및 하면(302)을 관통한다. 제3 반도체 칩 몸체(310)의 제3 관통홀(304)은 제2 반도체 칩 몸체(210)의 제2 관통홀(204)과 대응하는 위치에 배치된다.
제3 보호막(320)은 제3 반도체 칩 몸체(310)의 상면(301) 및 제3 관통홀(304)에 의하여 형성된 제3 반도체 칩 몸체(310)의 내측면을 덮는다. 제3 보호막(320)은, 예를 들어, 유기막일 수 있다. 제3 보호막(320)은 접착 물질을 포함할 수 있고, 이로 인해 제3 보호막(320)은 제2 반도체 칩 몸체(210)의 하면(202)에 별다른 부착 부재 없이 부착된다.
제4 반도체 칩(400)은 제4 반도체 칩 몸체(410) 및 제4 보호막(420)을 포함한다.
제4 반도체 칩 몸체(410)는, 예를 들어, 직육면체 형상을 갖는다. 직육면체 형상을 갖는 제4 반도체 칩 몸체(410)는 상면(401) 및 상면(401)과 대향 하는 하 면(402)을 갖는다. 제4 반도체 칩 몸체(410)는 데이터를 저장 또는 데이터를 처리하는 회로부(미도시) 및 회로부와 전기적으로 연결된 본딩 패드를 포함한다.
본 실시예에서, 제4 반도체 칩 몸체(410)의 상면(401)은 제3 반도체 칩 몸체(310)의 하면(302)과 마주한다.
제4 반도체 칩 몸체(410)는 제4 관통홀(404)들을 갖는다. 제4 관통홀(404)들은 제4 반도체 칩 몸체(410)의 상면(401) 및 하면(402)을 관통한다. 제4 반도체 칩 몸체(410)의 제4 관통홀(404)은 제3 반도체 칩 몸체(310)의 제3 관통홀(304)과 대응하는 위치에 배치된다.
제4 보호막(420)은 제4 반도체 칩 몸체(410)의 상면(401) 및 제4 관통홀(404)에 의하여 형성된 제4 반도체 칩 몸체(410)의 내측면을 덮는다. 제4 보호막(420)은, 예를 들어, 유기막일 수 있다. 제4 보호막(420)은 접착 물질을 포함할 수 있고, 이로 인해 제4 보호막(420)은 제3 반도체 칩 몸체(310)의 하면(302)에 별다른 부착 부재 없이 부착된다.
본 실시예에서, 제1 내지 제4 반도체 칩(100,200,300,400)들의 제1 내지 제4 관통홀(104,204,304,404)들은 동일한 위치에 동일한 형상 및 동일한 사이즈로 형성된다.
관통 전극(500)은 제1 내지 제4 반도체 칩(100,200,300,400)들의 제1 내지 제4 관통홀(104,204,304,404)들 내에 배치된다.
관통 전극(500)은 제1 관통 전극부(510) 및 제2 관통 전극부(520)를 포함한다.
제1 관통 전극부(510)는 제1 반도체 칩(100)의 제1 관통홀(104) 내에 배치된 금속층(130)에 의하여 형성된 중공 내에 배치된다.
제2 관통 전극부(520)는 제2 내지 제4 반도체 칩(200,300,400)들의 제2 내지 제4 관통홀(204,304,404)들 내에 배치된 제2 내지 제4 보호막(220,320,420)들에 의하여 형성된 중공 내에 배치된다.
본 실시예에서, 제1 관통 전극부(510)는, 평면상에서 보았을 때, 제1 평면적을 갖고, 제2 관통 전극부(520)는, 평면상에서 보았을 때, 제1 평면적 보다 큰 제2 평면적을 갖는다.
본 실시예에서, 제1 관통 전극부(510) 및 제2 관통 전극부(520)는 동일한 도전 물질을 포함할 수 있다.
본 실시예에서, 제1 관통 전극부(510)는 제1 도전 물질을 포함하고, 제2 관통 전극부(520)는 제2 도전 물질을 포함할 수 있다.
또한, 본 실시예에서 제2 관통 전극부(520)의 단부는 제4 반도체 칩(400)의 하면(402)으로부터 소정 높이로 돌출될 수 있다.
본 실시예에서, 관통 전극(500)의 제2 관통 전극부(520)는 제1 관통 전극부(510)를 이용하여 형성되기 때문에 제2 내지 제4 반도체 칩(200,300,400)들의 제2 내지 제4 관통홀(204,304,404)들 내에 배치된 제2 내지 제4 보호막(220,320,420)들 상에 금속층을 형성하지 않아도 된다.
도 2 내지 도 7들은 본 발명의 일실시예에 따른 적층 반도체 패키지의 제조 방법을 도시한 단면도들이다.
도 2를 참조하면, 적층 반도체 패키지를 제조하기 위하여 제1 웨이퍼가 제조된다.
제1 웨이퍼를 제조하기 위하여 예비 제1 웨이퍼(195)에는 복수개의 제1 반도체 칩(110, 도 2에는 하나의 반도체 칩이 도시됨)들이 반도체 칩 제조 공정에 의하여 형성된다. 각 제1 반도체 칩(110)에는 데이터를 저장하는 데이터 저장부(미도시) 및/또는 데이터를 처리하는 데이터 처리부(미도시)를 갖는 회로부(미도시) 및 회로부와 전기적으로 연결된 본딩 패드가 형성된다. 예비 제1 웨이퍼(195)는 제1 두께를 갖는다.
예비 제1 웨이퍼(195)에 제1 반도체 칩(110)들이 형성된 후, 각 제1 반도체 칩(110)에는 블라인드 비아(104a)가 형성된다. 블라인드 비아(104a)는 예비 제1 웨이퍼(195)의 상면(101)으로부터 상면(101)과 대향 하는 하면(102)을 향해 형성되며, 블라인드 비아(104a)의 깊이는 요구되는 제1 반도체 칩(110)의 두께 이상의 깊이를 갖는다.
예비 제1 웨이퍼(195)에 블라인드 비아(104a)가 형성된 후, 예비 제1 웨이퍼(195)의 상면 상에는 예비 제1 보호막(122)이 형성된다. 예비 제1 보호막(122)은 예비 제1 웨이퍼(195)의 상면 및 블라인드 비아(104a)에 의하여 형성된 예비 제1 웨이퍼(195)의 내측면을 따라 형성된다. 본 실시예에서, 예비 제1 보호막(122)은 유기막일 수 있고, 예비 제1 보호막(122)은 접착 물질을 포함할 수 있다.
예비 제1 보호막(122)이 예비 제1 웨이퍼(195)에 형성된 후, 예비 제1 보호막(122) 상에는 예비 금속층(132)이 형성된다. 예비 금속층(132)은 도금 공정에서 씨드층으로서 역할한다.
예비 금속층(132)이 예비 제1 보호막(122) 상에 형성된 후, 예비 금속층(132)을 이용하여 블라인드 비아(104a)의 내부에는 도전 물질이 채워져 예비 제1 관통 전극부(510a)가 형성된다. 예비 제1 관통 전극부(510a)는, 예를 들어, 도금 공정에 의하여 형성될 수 있고, 예비 제1 관통 전극부(510a)는 제1 도전 물질을 포함할 수 있다.
도 3을 참조하면, 예비 제1 관통 전극부(510a)가 예비 제1 보호막(122) 상에 형성된 후, 예비 제1 웨이퍼(195)의 하면(102)은 연마 공정에 의하여 연마 또는 식각 공정에 의하여 식각된다. 연마 공정 또는 식각 공정은 예비 제1 웨이퍼(195)의 하면(102)으로부터 예비 제1 관통 전극부(510a)가 노출될 때가지 수행되어 예비 제1 웨이퍼(195)의 하면(102)으로부터 예비 제1 관통 전극부(510a)의 단부가 노출된다. 하면(102)이 식각 또는 연마된 예비 제1 웨이퍼(195)는 제1 두께보다 얇은 제2 두께를 갖는다.
도 4 및 도 5는 적층 반도체 패키지를 제조하기 위한 제2 내지 제4 웨이퍼들을 제조하는 공정을 도시한 단면도들이다.
도 4를 참조하면, 적층 반도체 패키지를 제조하기 위하여 제2 내지 제4 웨이퍼들이 제조된다.
각 제2 내지 제4 웨이퍼들을 제조하기 위하여 각 예비 제2 내지 제4 웨이퍼(295,395,495)에는 각각 제2,3,4 반도체 칩(210,310,410)들이 반도체 칩 제조 공정에 의하여 형성된다. 각 제2,3,4 반도체 칩(210,310,410)에는 데이터를 저장하는 데이터 저장부(미도시) 및/또는 데이터를 처리하는 데이터 처리부(미도시)를 갖는 회로부(미도시) 및 회로부와 전기적으로 연결된 본딩 패드가 형성된다. 예비 제2,3,4 웨이퍼(295,395,495)는 제1 두께를 갖는다.
예비 제2,3,4 웨이퍼(295,395,495)들에 각각 제2,3,4 반도체 칩(210,310,410)들이 형성된 후, 각 제2,3,4 반도체 칩(210,310,410)들에는 블라인드 비아(204a,304a,404a)가 형성된다. 블라인드 비아(104a)는 예비 제1 웨이퍼(195)의 상면(101)으로부터 상면(101)과 대향 하는 하면(102)을 향해 형성되며, 블라인드 비아(104a)의 깊이는 요구되는 제2,3,4 반도체 칩(210,310,410)들의 두께 이상의 깊이를 갖는다. 본 실시예에서, 예비 제2,3,4 웨이퍼(295,395,495)들에 형성되는 블라인드 비아(204a,304a,404a)들은 예비 제1 웨이퍼(195)에 형성되는 블라인드 비아(104a)와 실질적으로 동일한 위치에 동일한 사이즈로 형성된다.
예비 제2,3,4 웨이퍼(295,395,495)들에 각각 블라인드 비아(204a,304a,404a)들이 형성된 후, 예비 제2,3,4 웨이퍼(295,395,495)들의 상면 상에는 각각 예비 제2,3,4 보호막(222,322,422)들이 형성된다. 예비 제2,3,4 보호막(222,322,422)들은 예비 제2,3,4 웨이퍼(295,395,495)들의 상면 및 각 블라인드 비아(204a,304a,404a)에 의하여 형성된 예비 제2,3,4 웨이퍼(295,395,495)들의 내측면을 따라 형성된다. 본 실시예에서, 예비 제2,3,4 보호막(222,322,422)들은 유기막일 수 있고, 예비 제2,3,4 보호막(222,322,422)들은 접착 물질을 포함할 수 있다.
예비 제2,3,4 웨이퍼(295,395,495)들의 후면(202,302,402)들은 블라인드 비아(204a,304a,404a)들이 노출될 때까지 연마 공정 또는 식각 공정에 의하여 식각되 어 제2,3,4 웨이퍼(200,300,400)이 제조되고, 각 제2,3,4 웨이퍼(200,300,400)들에는 제2 내지 제4 관통홀(204,304,404)들이 형성된다.
도 6은 도 3 및 도 5의 예비 제1 웨이퍼 및 제2 내지 제4 웨이퍼들을 적층한 것을 도시한 단면도이다.
도 6을 참조하면, 예비 제1 웨이퍼(195)의 하면(102)에는 제2 웨이퍼(200)의 제2 보호막(220)이 부착되고, 제2 웨이퍼(200)의 하면(202)에는 제3 웨이퍼(300)의 제3 보호막(320)이 부착되고, 제3 웨이퍼(300)의 하면(320)에는 제4 웨이퍼(400)의 제4 보호막(420)이 부착된다.
제2 내지 제4 웨이퍼(200,300,400)들의 관통홀(204,304,404)들은 예비 제1 웨이퍼(195)의 예비 제1 관통 전극부(510a)와 실질적으로 동일한 위치에 배치된다.
도 7은 도 6의 제2 내지 제4 웨이퍼의 관통홀들에 제2 관통 전극부를 형성한 것을 도시한 단면도이다.
도 7을 참조하면, 예비 제1 웨이퍼(195)에 제2 내지 제4 웨이퍼(200,300,400)들이 적층된 후, 예비 제1 웨이퍼(195)의 예비 제1 관통 전극부(510a)를 이용하여 제2 내지 제4 웨이퍼(200,300,400)들의 각 제2 내지 제4 관통홀(204,304,404)들 내에는 예비 제1 관통 전극부(510a)와 전기적으로 연결된 제2 관통 전극부(520)가 형성된다. 제2 관통 전극부(520)는, 예를 들어, 도금 공정에 의하여 형성되며, 제2 관통 전극부(520)의 단부는 제4 웨이퍼(400)의 후면(402)으로부터 소정 높이로 돌출될 수 있다. 본 실시예에서, 제2 관통 전극부(520)는 제2 도전 물질을 포함할 수 있다. 이와 다르게, 예비 제1 관통 전극부(510a) 및 제2 관 통 전극부(520)는 동일한 도전 물질을 포함할 수 있다.
이어서, 예비 제1 웨이퍼(195)의 상면(101)은 제1 보호막(122)이 노출될 때까지 연마 공정에 의하여 연마되고, 이로 인해 도 1에 도시된 바와 같이 금속층(130) 및 제1 관통 전극부(150)를 갖는 제1 웨이퍼(100)를 갖는 적층 반도체 패키지(700)가 제조된다.
이상에서 상세하게 설명한 바에 의하면, 적층 반도체 패키지의 제조 공정을 보다 단순화할 수 있을 뿐만 아니라 적층 반도체 패키지를 제조하는 도중 사용되는 재료의 낭비를 최소화하여 생산 코스트를 보다 감소시킬 수 있다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 2 내지 도 7들은 본 발명의 일실시예에 따른 적층 반도체 패키지의 제조 방법을 도시한 단면도들이다.

Claims (13)

  1. 제1 관통홀을 갖는 제1 반도체 칩 몸체, 상기 제1 반도체 칩 몸체의 상면과 상기 제1 관통홀에 의하여 형성된 상기 제1 반도체 칩 몸체의 내측면을 덮고 접착 물질을 포함하는 제1 보호막 및 상기 내측면과 대응하는 상기 보호막 상에 배치된 금속층을 갖는 제1 반도체 칩;
    상기 제1 반도체 칩 몸체에 적층되며 상기 제1 관통홀과 대응하는 위치에 형성된 제2 관통홀을 갖는 제2 반도체 칩 몸체, 상기 제1 및 제2 반도체 칩 몸체들 사이와 상기 제2 관통홀에 의하여 형성된 상기 제2 반도체 칩 몸체의 내측면을 덮고 접착 물질을 포함하는 제2 보호막을 갖는 제2 반도체 칩; 및
    상기 금속층에 의하여 형성된 제1 중공을 채우는 제1 관통 전극부 및 상기 제2 보호막에 의하여 형성된 제2 중공을 채우며 상기 제1 관통 전극부와 연결된 제2 관통 전극부를 갖는 관통 전극;
    을 포함하는 적층 반도체 패키지.
  2. 제1항에 있어서,
    상기 제1 관통 전극부는, 평면상에서 보았을 때, 제1 평면적을 갖고, 상기 제2 관통 전극부는, 평면상에서 보았을 때, 상기 제1 평면적보다 큰 제2 평면적을 갖는 것을 특징으로 하는 적층 반도체 패키지.
  3. 제1항에 있어서,
    상기 제1 및 제2 관통 전극부는 동일한 도전 물질을 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  4. 제1항에 있어서,
    상기 제1 관통 전극부는 제1 도전 물질을 포함하고, 상기 제2 관통 전극부는 제2 도전 물질을 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  5. 제1항에 있어서,
    상기 제2 반도체 칩 몸체에 적층되며, 상기 제2 관통홀과 대응하는 위치에 형성된 제3 관통홀을 갖는 제3 반도체 칩 몸체, 상기 제2 및 제3 반도체 칩 몸체들 사이와 상기 제3 관통홀에 의하여 형성된 상기 제3 반도체 칩 몸체의 내측면을 덮고 접착 물질을 포함하는 제3 보호막을 갖는 제3 반도체 칩을 더 포함하고,
    상기 제2 관통 전극부는 상기 제3 보호막에 의하여 형성된 제3 중공으로 연장된 것을 특징으로 하는 적층 반도체 패키지.
  6. 삭제
  7. 제1 관통홀을 갖는 제1 반도체 칩들, 상기 각 제1 반도체 칩들의 상면과 상기 제1 관통홀에 의하여 형성된 상기 제1 반도체 칩의 내측면을 덮고 접착 물질을 포함하는 제1 보호막, 상기 내측면과 대응하는 상기 보호막 상에 형성된 금속층 및 상기 금속층에 의하여 형성된 상기 제1 관통홀 내의 상기 제1 중공내에 형성된 제1 관통 전극부를 갖는 제1 웨이퍼를 형성하는 단계;
    상기 제1 관통홀과 대응하는 위치에 형성된 제2 관통홀을 갖는 제2 반도체 칩들, 상기 각 제2 반도체 칩들의 상면 및 상기 제2 관통홀에 의하여 형성된 상기 제2 반도체 칩의 내측면을 덮고 접착 물질을 포함하는 제2 보호막을 갖는 적어도 하나의 제2 웨이퍼를 형성하는 단계;
    상기 제1 웨이퍼 및 상기 적어도 하나의 제2 웨이퍼를 적층하여 상기 제1 및 제2 관통홀들을 정렬하는 단계; 및
    상기 제1 관통 전극부로부터 도전물질을 성장시켜 상기 제2 보호막에 의하여 형성된 제2 중공내에 제2 관통 전극부를 형성하는 단계;
    를 포함하는 적층 반도체 패키지의 제조 방법.
  8. 제7항에 있어서,
    상기 제1 및 제2 관통홀들은 상호 동일한 사이즈로 상호 동일한 위치에 형성되는 것을 특징으로 하는 적층 반도체 패키지의 제조 방법.
  9. 제7항에 있어서,
    상기 제1 관통 전극부는 도금 공정에 의하여 형성되는 것을 특징으로 하는 적층 반도체 패키지의 제조 방법.
  10. 제7항에 있어서,
    상기 제2 관통 전극부는 도금 공정에 의하여 형성되는 것을 특징으로 하는 적층 반도체 패키지의 제조 방법.
  11. 제7항에 있어서,
    상기 제1 관통 전극부 및 상기 제2 관통 전극부는 상호 동일한 도전 물질로 형성되는 것을 특징으로 하는 적층 반도체 패키지의 제조 방법.
  12. 제7항에 있어서,
    상기 제1 관통 전극부는 제1 도전 물질로 형성되고, 상기 제2 관통 전극부는 제2 도전 물질로 형성되는 것을 특징으로 하는 적층 반도체 패키지의 제조 방법.
  13. 삭제
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