KR20080061987A - 스택 패키지 제조 방법 - Google Patents

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Abstract

스택 패키지 제조 방법은, 동일 위치에 비아홀들이 형성된 다수의 칩으로 이루어진 웨이퍼 및 인쇄회로 기판을 마련하는 단계; 상기 웨이퍼를 다수의 칩들로 절단하는 단계; 상기 인쇄회로 기판 상에 접착제를 매개로하여 적어도 둘 이상의 칩을 각 칩의 비아홀들이 서로 동일 위치에 배치되도록 스택하는 단계; 상기 스택된 칩들의 비아홀들 내에 금속와이어를 삽입시키는 단계; 상기 금속와이어를 녹여서 스택된 칩들간 및 인쇄회로 기판과의 전기적 연결을 이루는 단계; 상기 스택된 칩들을 포함한 인쇄회로 기판의 상면을 밀봉하는 단계; 및 상기 인쇄회로 기판의 하면에 실장 부재를 부착하는 단계를 포함하여 이루어진다.

Description

스택 패키지 제조 방법{Manufacturing method of stack package}
도 1a 내지 도 1e는 종래 스택 패키지의 제조 방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 스택 패키지의 제조 방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
200a ∼ 200c : 반도체 칩 204a ∼ 204c : 접착제
212 : 인쇄회로 기판 220 : 접속 단자
222 : 금속와이어 224 : 봉지제
226 : 솔더볼
본 발명은 스택 패키지 및 그의 제조 방법에 관한 것으로, 보다 상세하게는, 스택되는 반도체 칩 간의 전기적인 콘택(Contact) 불확실성을 개선하기 위한 스택 패키지 및 그의 제조 방법에 관한 것이다.
전기·전자 제품이 고성능화되고 전자기기들이 경박단소화됨에 따라 핵심 소 자인 패키지의 박형화, 고밀도, 고실장화가 중요한 문제로 대두되고 있다.
현재, 컴퓨터, 노트북, 모바일폰 등의 경우 기억 용량의 증가에 따라 대용량의 램(Random Access Memory) 및 플래쉬 메모리(Flash Memory)와 같이 칩의 용량은 증대되지만, 패키지는 소형화되는 경향으로 연구되고 있으며, 이를 실현하기 위하여 핵심 부품으로 사용되는 패키지의 크기는 자연적으로 소형화되는 경향으로 연구되고 있고, 한정된 크기의 기판에 더 많은 수의 패키지를 실장하기 위한 여러 가지 기술들이 제안·연구되고 있다.
그러나, 반도체소자 자체의 미세회로 제조기술은 회로의 복잡함에 따른 개발기간의 연장, 막대한 설비투자, 공정비용의 비약적 증가로 인해 각각의 제품에 적절히 대응하기가 점점 어려워지고 있다.
이에, 하나의 대안으로 같은 종류 또는 다양한 종류의 반도체 소자를 칩 상태(Chip level) 또는 웨이퍼 상태(Wafer level)로 수직으로 적층하고, 비아패턴으로 적층된 웨이퍼 또는 칩들 간을 회로적으로 상호 연결하여 하나의 패키지로 만드는 스택 패키지가 주목되고 있다.
이러한 스택 패키지는 기존의 단일칩 패키지와는 상이하게 수직으로 칩을 쌓게 되므로, 동종 칩의 적층으로 저장밀도를 높이거나, 정보 저장기능, 논리연산 기능의 칩을 쌓아 복합 기능의 패키지를 제조함으로써 적용되는 최종제품을 보다 소형화, 경량화 및 다기능화 할 수 있다. 또한, 상기 스택 패키지는 기존에 개발된 반도체 칩을 조합하여 패키징하는 것이므로, 빠른 개발기간을 가지며, 기존의 설비를 그대로 이용함으로써 최종제품의 부가가치를 향상시키고, 다양한 고객의 요구에 대응이 용이하며, 다양한 제품군을 통해 신규시장을 창출하는 효과를 갖는다.
도 1a 내지 도 1e는 종래 스택 패키지의 제조 방법을 설명하기 위한 공정별 단면도로서, 도시된 바와 같이, 스택 패키지를 제조하는 방법은 웨이퍼에서 비아패턴을 형성하는 단계와 비아패턴이 형성된 웨이퍼를 스택하여 스택 패키지를 제조하는 단계로 구성된다.
도 1a를 참조하면, 제조 완료된 웨이퍼(100)의 전면 상에 공지의 포토리소그라피 공정에 따라 비아패턴 형성 영역들을 노출시키는 제1감광막패턴(102)을 형성한다. 그런 다음, 상기 제1감광막패턴(102)을 식각장벽으로 이용해서 노출된 웨이퍼 영역들을 식각하여 홈(T)를 형성한다. 이때, 상기 홈(T)은 20 ∼ 50㎛의 깊이로 웨이퍼(100)를 관통하지 않게 형성한다.
도 1b를 참조하면, 상기 식각장벽으로 이용된 제1감광막패턴을 제거한 후, 상기 홈(T) 표면을 포함한 웨이퍼의 전면 상에 절연막(104)과 씨드막(106)을 차례로 형성하고, 상기 씨드막(106) 상에 비아패턴 형성 영역을 노출시키는 제2감광막패턴(108)을 형성한다. 이어서, 상기 노출된 씨드막(106) 부분 상에 Cu와 같은 금속막을 전기 도금 방식으로 형성하여 홈(T)를 매립하는 비아패턴(110)을 형성한다. 여기서, 상기 비아패턴(110)을 전기 도금 방식으로 형성하는 것에 대하여 설명하였지만, 경우에 따라서는, 전기 도금 방식이 아닌 다마신(damascene) 공법 등 다른 공법을 사용하여 비아패턴을 형성할 수도 있다.
도 1c를 참조하면, 상기 제2감광막패턴을 선택적으로 제거한 후, 상기 제2감광막패턴이 제거됨에 따라 노출된 씨드막(106) 및 절연막(104) 부분을 제거한다. 그런 다음, 후속하는 웨이퍼(100) 후면 백 그라인딩(back grinding) 공정의 작업성을 위해, 즉, 후면 그라인딩 공정시 웨이퍼 결과물이 손상되는 것을 방지하기 위해 상기 비아패턴(110)이 형성된 웨이퍼의 결과물 전면 상에 유리 재질의 보호막(112)을 형성한다.
도 1d를 참조하면, 상기 비아패턴(110)이 노출되도록 웨이퍼(100)의 후면을 그라인딩하고, 계속해서, 습식 식각 또는 건식 식각 공정으로 비아패턴(110)을 제외한 웨이퍼(100) 후면 일부 두께 만을 식각하여 비아패턴(110) 하단부의 일부 두께를 돌출시킨다. 이후, 상기 보호막을 제거한다.
도 1e를 참조하면, 상기 비아패턴(110) 형성이 완료된 웨이퍼를 접착제(114)를 매개로 인쇄회로 기판(112) 상에 요구되는 수만큼 차례로 스택하여 비아패턴(110)을 상호 연결한 후, 상기 스택된 칩(100)들을 포함한 인쇄회로 기판 상면을 밀봉하는 봉지제(116)를 형성한다. 그런 다음, 상기 인쇄회로 기판(112)의 하면에 솔더볼(118)을 부착한 후, 상기 웨이퍼를 단위 패키지로 절단하여 스택 패키지의 제조를 완료한다.
그러나, 종래 스택 패키지는 스택되는 각 칩들간의 전기적인 콘택의 불확실성으로 스택되는 칩들간의 전기적인 단락이 발생하는 경우가 많다.
본 발명은 스택되는 반도체 칩 간의 전기적인 콘택(Contact) 불확실성을 개선하기 위한 스택 패키지 및 그의 제조 방법을 제공한다.
일 실시예에 있어서, 스택 패키지 제조 방법은, 동일 위치에 비아홀들이 형성된 다수의 칩으로 이루어진 웨이퍼 및 인쇄회로 기판을 마련하는 단계; 상기 웨이퍼를 다수의 칩들로 절단하는 단계; 상기 인쇄회로 기판 상에 접착제를 매개로하여 적어도 둘 이상의 칩을 각 칩의 비아홀들이 서로 동일 위치에 배치되도록 스택하는 단계; 상기 스택된 칩들의 비아홀들 내에 금속와이어를 삽입시키는 단계; 상기 금속와이어를 녹여서 스택된 칩들간 및 인쇄회로 기판과의 전기적 연결을 이루는 단계; 상기 스택된 칩들을 포함한 인쇄회로 기판의 상면을 밀봉하는 단계; 및 상기 인쇄회로 기판의 하면에 실장 부재를 부착하는 단계를 포함하는 것을 특징으로 한다.
상기 칩들은 접착제를 매개로하여 페이스-업 타입(Face-up type) 으로 스택되는 것을 특징으로 한다.
상기 접착제는 스택된 칩들에서 아래에 배치된 칩의 상면에 도포하되, 상기 칩의 비아홀을 노출시키도록 도포하는 것을 특징으로 한다.
상기 칩들은 접착제를 매개로하여 페이스-다운 타입(Face-up type)으로 스택되는 것을 특징으로 한다.
상기 접착제는 스택된 칩들에서 아래에 배치된 칩의 하면에 도포하되, 상기 칩의 비아홀을 노출시키도록 도포하는 것을 특징으로 한다.
상기 금속와이어를 녹여 스택된 칩들간 및 인쇄회로 기판과의 전기적 연결을 이루는 단계 후, 그리고, 상기 스택된 칩들을 포함한 인쇄회로 기판의 상면을 밀봉하는 단계 전, 상기 비아홀이 완전 충진되도록 상기 비아홀 내에 절연 물질을 형성 하는 단계를 더 포함하는 것을 특징으로 한다.
상기 절연 물질은 에폭시(Epoxy)인 것을 특징으로 한다.
상기 실장 부재는 솔더볼인 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명 하도록 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 스택 패키지의 제조 방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 반도체 소자의 제조 공정이 완료된 웨이퍼 내에 구비된 반도체 칩(200a)의 전면 상에 공지의 포토리소그라피 공정에 따라 비아홀 형성 영역들을 노출시키는 제1감광막패턴(202)을 형성한다. 그런 다음, 상기 제1감광막패턴(202)을 식각장벽으로 이용해서 노출된 웨이퍼에 구비된 반도체 칩(200a) 영역들을 식각하여 비아홀(B)을 형성한다. 이때, 상기 비아홀(B)은 전기적인 연결이 가능하도록 패드의 특성을 가지고 있고, 20 ∼ 50㎛로 반도체 칩(200a)을 관통하지 않는 깊이로 형성한다. 그런 다음, 식각장벽으로 이용된 마스크패턴을 제거한다.
이후, 상기 반도체 칩(200a)이 구비된 웨이퍼의 후면에 백 그라인딩(Back grinding) 공정을 진행하기 위하여 상기 비아홀(B)이 형성된 웨이퍼 결과물 전면 상에 유리 재질의 보호막(미도시)을 형성한 후, 상기 웨이퍼에 구비된 반도체 칩(200a)에 형성된 비아홀(B)이 웨이퍼를 관통하도록 백 그라인딩 공정을 진행한다. 그런 다음, 상기 보호막을 제거한다.
이어서, 상기 백 그라인딩 공정으로 두께가 얇아진 웨이퍼에 쏘잉(Sawing) 공정을 진행하여 개개의 독립된 반도체 칩으로 분리한다.
도 2b를 참조하면, 상면에 다수의 접속 단자(220)와 하면에 볼랜드(미도시)들을 구비한 인쇄회로 기판(212) 상에 에폭시(Epoxy)와 같은 접착제(204a)를 얇게 형성시키고, 상기 반도체 칩(200a)을 페이스-업(Face-up) 타입으로 인쇄회로 기판(212) 상에 부착시킨다. 이때, 상기 접착제는 상기 반도체 칩(200a)의 비아홀(B)에 대응하는 부분, 즉, 인쇄회로 기판(212)의 접속 단자(220) 부분에는 도포시키지 않는다.
도 2c를 참조하면, 상기 반도체 칩(200a) 상면에 접착제(204b)를 반도체 칩(200a)의 비아홀(B) 부분에는 형성되지 않도록 가능한 얇게 도포한다. 이어서, 위와 동일한 방법으로 적어도 둘 이상의 반도체 칩들(200b, 200c)을 각 칩(200a, 200b, 200c)의 비아홀(B)들이 서로 동일한 위치에 배치되도록 접착제(204b, 204c)를 매개로 하여 스택한다. 이때, 상기 인쇄회로 기판(212)에 부착되는 반도체 칩(200a, 200b, 200c)들은 페이스-다운(Face-down) 타입으로 부착될 수도 있다.
이어서, 상기 스택된 반도체 칩(200a, 200b, 200c)들의 비아홀(B) 내부로 구경이 얇은 본딩 와이어에 사용되는 금속와이어(222)를 내려서 비아홀(B) 내부를 채운 후, 상기 금속와이어(222)를 녹여 비아홀(B) 내부를 매립한다. 따라서, 스택된 상기 반도체 칩들(200a, 200b, 200c) 및 인쇄회로 기판(212)은 전기적으로 연결된다.
그런 다음, 비아홀(B)과 금속와이어(222) 사이에 발생할 수 있는 공간을 완 전히 매립하기 위하여 최상부에 스택된 반도체 칩(200c)의 전면에 에폭시로 이루어진 절연물질을 뿌려준다.
도 2d를 참조하면, 상기 접착제(204a, 204b, 204c)를 매개로 스택된 칩들을 포함한 인쇄회로 기판(212)의 상면을 봉지제(224)로 밀봉한다. 이어서, 인쇄회로 기판(212)의 하면에 솔더볼(226)을 부착하여 스택 패키지의 제조를 완료한다.
본 발명에 따르면, 상기 스택된 칩들의 비아홀 내부를 금속와이어를 사용하여 매립함으로써, 상기 스택된 칩들 간의 전기적인 접착 불확실성을 개선할 수 있다. 그리고, 종래 비아홀 형성 후 진행되었던 씨드막 및 금속막을 형성할 필요가 없어 공정을 단순화할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 스택 패키지의 제작시 비아홀이 구비된 반도체 칩들을 스택한 후, 상기 스택된 칩들의 비아홀 내부를 금속와이어를 사용하여 매립함으로써, 상기 스택된 칩들 간의 전기적인 접착 불확실성을 개선할 수 있다.
그리고, 비아홀 내부에 형성되었던 씨드막 및 금속막을 형성할 필요가 없어 공정을 단순화할 수 있다.

Claims (8)

  1. 동일 위치에 비아홀들이 형성된 다수의 칩으로 이루어진 웨이퍼 및 인쇄회로 기판을 마련하는 단계;
    상기 웨이퍼를 다수의 칩들로 절단하는 단계;
    상기 인쇄회로 기판 상에 접착제를 매개로하여 적어도 둘 이상의 칩을 각 칩의 비아홀들이 서로 동일 위치에 배치되도록 스택하는 단계;
    상기 스택된 칩들의 비아홀들 내에 금속와이어를 삽입시키는 단계;
    상기 금속와이어를 녹여서 스택된 칩들간 및 인쇄회로 기판과의 전기적 연결을 이루는 단계;
    상기 스택된 칩들을 포함한 인쇄회로 기판의 상면을 밀봉하는 단계; 및
    상기 인쇄회로 기판의 하면에 실장 부재를 부착하는 단계;
    를 포함하는 것을 특징으로 하는 스택 패키지 제조 방법.
  2. 제 1 항에 있어서,
    상기 칩들은 접착제를 매개로하여 페이스-업 타입(Face-up type) 으로 스택되는 것을 특징으로 하는 스택 패키지의 제조 방법.
  3. 제 2 항에 있어서,
    상기 접착제는 스택된 칩들에서 아래에 배치된 칩의 상면에 도포하되, 상기 칩의 비아홀을 노출시키도록 도포하는 것을 특징으로 하는 스택 패키지의 제조 방법.
  4. 제 1 항에 있어서,
    상기 칩들은 접착제를 매개로하여 페이스-다운 타입(Face-up type)으로 스택되는 것을 특징으로 하는 스택 패키지의 제조 방법.
  5. 제 4 항에 있어서,
    상기 접착제는 스택된 칩들에서 아래에 배치된 칩의 하면에 도포하되, 상기 칩의 비아홀을 노출시키도록 도포하는 것을 특징으로 하는 스택 패키지의 제조 방법.
  6. 제 1 항에 있어서,
    상기 금속와이어를 녹여 스택된 칩들간 및 인쇄회로 기판과의 전기적 연결을 이루는 단계 후, 그리고, 상기 스택된 칩들을 포함한 인쇄회로 기판의 상면을 밀봉하는 단계 전, 상기 비아홀이 완전 충진되도록 상기 비아홀 내에 절연 물질을 형성하는 단계를 더 포함하는 것을 특징으로 하는 스택 패키지의 제조 방법.
  7. 제 6 항에 있어서,
    상기 절연 물질은 에폭시(Epoxy)인 것을 특징으로 하는 스택 패키지의 제조 방법.
  8. 제 1 항에 있어서,
    상기 실장 부재는 솔더볼인 것을 특징으로 하는 스택 패키지의 제조 방법.
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