KR101049380B1 - 전해도금을 이용한 반도체 소자 3차원 패키지용 관통 전극 및 그 제조 방법 - Google Patents

전해도금을 이용한 반도체 소자 3차원 패키지용 관통 전극 및 그 제조 방법 Download PDF

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이재학
송준엽
하태호
이창우
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한국기계연구원
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Abstract

본 발명은 반도체 소자 집적을 위한 3차원 패키지용 관통 전극 및 그 제조 방법에 관한 것으로서, 더욱 상세하게, 기판 간 저온 상태에서 자가정렬되며, 복수개의 반도체 기판을 순차적으로 접합함으로써 생산 효율을 보다 높일 수 있으며, 캐리어 웨이퍼의 사용이 필요치 않고, 전기전도도가 매우 높으며 전기적 신호 지연이 최소화할 수 있는 반도체 소자 3차원 패키지용 관통 전극 및 그 제조 방법에 관한 것이다.

Description

전해도금을 이용한 반도체 소자 3차원 패키지용 관통 전극 및 그 제조 방법{TSV for 3D Packaging of Semiconductor Device and Fabrication Method thereof}
본 발명은 반도체 소자 집적을 위한 3차원 패키지용 관통 전극 및 그 제조 방법에 관한 것으로서, 더욱 상세하게, 기판 간 저온 상태에서 자가정렬되며, 복수개의 반도체 기판을 순차적으로 접합함으로써 생산 효율을 보다 높일 수 있으며, 캐리어 웨이퍼의 사용이 필요치 않고, 전기전도도가 매우 높으며 전기적 신호 지연이 최소화할 수 있는 반도체 소자 3차원 패키지용 관통 전극 및 그 제조 방법에 관한 것이다.
전자 패키지 기술은 반도체 소자에서부터 최종제품까지의 모든 단계를 포함하는 매우 광범위하고 다양한 시스템 제조기술로, 특히 전자제품들의 빠른 발전 속도에 맞추어 기기의 소형화, 경량화, 고성능화를 이루는 데 있어서 매우 중요한 기술이다.
전자 패키지기술은 최종전자 제품의 성능, 크기, 가격 및 신뢰성 등을 결정하는 매우 중요한 기술이다. 특히 고전기적 성능, 극소형/고밀도, 저 전력, 다기능, 초고속 신호 처리, 영구적 신뢰성을 추구하는 최근의 전자제품에 있어 극소형 패키지 부품은 컴퓨터, 정보통신, 이동 통신, 고급 가전제품 등의 필수 부품으로 요구되고 있다.
칩을 포함한 반도체 소자를 3차원으로 적층하여 소자 간 접속하거나 기판에 실장하는 대표적인 기술로는 와이어 본딩(wire bonding) 기술, 플립 칩(flip chip) 기술, 및 실리콘 관통 전극(TSV; Through Silicon Via) 기술을 들 수 있다.
와이어 본딩 기술은 초음파 툴(tool)을 이용하여 접속부의 금속 패드에 와이어를 부착 연결하는 기술로, 저가의 제조비용이 소요되는 장점이 있으나, 와이어와 금속 패드 간의 접합이 수행되어야 함에 따라, 미세 피치 및 고밀도의 전극을 연결하는 데에는 한계가 있으며, 접속부간 전기적 연결을 위한 신호 라인이 길어짐에 따라, 와이어의 길이에 따른 기생 인덕턴스(inductance)가 증가하여 초고속 신호처리가 필요한 부품에는 사용할 수 없는 한계가 있다.
플립칩 기술은 크게 두 가지로 나뉘는데, 솔더를 이용한 솔더 플립칩(Solder Flip Chip)과 솔더를 이용하지 않는 비솔더 플립칩(Non-Solder Flip Chip)이 있다. 솔더 플립칩은 솔더 플럭스 도포, 칩/기판 정렬, 솔더 범프 리플로우, 플럭스 제거, 언더필 충진 및 경화 등의 접속 공정이 매우 복잡하며, 생산단가가 높은 문제점이 있다. 따라서 최근에는 이러한 복잡한 공정을 줄이기 위해 비솔더 플립칩 기술이 크게 대두되고 있다.
비솔더 플립칩의 대표적 기술은 이방 전도성 접착제(ACA; Anisotropic Conductive Film)를 이용한 플립칩 기술이다. 기존의 ACA를 이용한 플립칩 기술은 기판위에 ACA 재료를 도포 혹은 가접착하고 칩과 기판을 정렬(align)하여 최종적으로 열과 압력을 가하여 플립칩 패키지를 완성하는 공정과정을 가진다. 그러나 이러한 공정은 필름을 형성하거나 각각의 기판마다 ACA 재료를 도포하거나 가접착해야하는 긴 공정시간을 가진다.
실리콘 관통 전극(TSV)은 실리콘 웨이퍼에 구멍을 뚫어 전극을 형성하는 패키지 방식으로, 고주파 신호 손실을 막을 뿐 아니라, 전력소비를 획기적으로 줄일 수 있으며, 신호지연이 거의 발생하지 않아, 소형, 고속 및 저전력 성능을 충족하기 위한 3D 패키징 기술로 각광받고 있다.
실리콘 관통 전극(TSV)을 제조하는 기술은 개별 실리콘 웨이퍼(또는 칩)에 형성된 비아 홀을 채운 후, 상기 비아 홀이 채워진 웨이퍼(또는 칩)를 복수개 적층하여 제조된다.
상기 비아 홀이 채워진 웨이퍼는 서로 전기적으로 연결되도록 하기 위한 범프층이 형성되어야 하므로 제조 공정이 어려우며, 이에 따라 생산성이 저하될 수 밖에 없는 문제점이 있다.
일반적으로 Cu 전해도금에 의해 비아 홀이 채워지는 경우에 상기 범프층이 상기 Cu층 상측에 Cu를 이용한 제1범프층과, 상기 제1범프층의 상부에 형성된 Sn을 이용한 제2범프층을 포함한다.
더욱 상세하게, 종래의 실리콘 관통 전극을 제조하는 방법은 웨이퍼 각각에 개별적으로 비아 홀을 채운 후, 상기 비아 홀 부분이 서로 대응되도록 적층되어야 하며, 이 때, 기계적 및 전기적으로 접합되기 위한 별도의 범프층을 형성해야하므로 그 공정이 매우 어려우며, 고가인 문제점이 있다.
아울러, 복수개의 웨이퍼를 적층 접합하는 경우에, 각각의 웨이퍼는 캐리어 웨이퍼가 필수적으로 필요하며, 접합 이후 이를 제거하는 공정이 필요한 문제점이 있다.
본 발명은 상술한 바와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 기판 간 자가정렬 시, 종래에 비하여 서브마이크로 이하의 높은 정밀도로 칩을 쉽게 정렬 가능하며 플라즈마를 이용하여 저온에서 본딩이 가능하고 또한 생산 공정 효율을 보다 높일 수 있고, 전기전도도가 매우 높으며 전기적 신호 지연이 최소화할 수 있는 반도체 소자 3차원 패키지용 관통 전극 및 그 제조 방법을 제공하는 것이다.
또한, 본 발명의 목적은 복수개의 반도체 기판을 순차적으로 접합함으로써 생산 공정을 간소화하고, 생산성을 향상할 수 있으며, 일정한 품질을 갖는 반도체 소자 3차원 패키지용 관통 전극 및 그 제조 방법을 제공하는 것이다.
본 발명의 관통 전극(1000)의 제조 방법은 판 형태의 보조 기판(100)의 일정 영역에 금속박막(110)을 형성하는 보조 기판(100) 준비 단계(S10); 비아 홀(201)(via hole)이 형성된 반도체 기판(200)의 비아 홀(201)이 형성된 측면에 절연막을 형성하며, 그 타측면을 연마하여 관통 비아 홀(201)이 형성된 반도체 기판(200)을 형성하는 반도체 기판(200) 준비 단계(S20); 상기 금속박막(110)이 형성된 보조 기판(100)과 절연막이 형성된 반도체 기판(200)의 타측을 정렬하는 정렬 단계(S30); 정렬된 반도체 기판(200)의 비아 홀(201)을 포함하는 일측 면에 시드층(310)을 형성하는 시드층(310) 형성 단계(S40); 및 상기 시드층(310)의 상측에 전해도금을 이용하여 비아 홀(201) 내부를 포함하여 전해도금층(300)을 형성하는 전해도금 단계(S50); 를 포함하는 것을 특징으로 한다.
또한, 상기 관통 전극(1000)의 제조 방법은 상기 보조 기판(100) 준비 단계(S10)에서 금속박막(110)을 내부에 포함하는 산화물 접합층(120)이 더 형성되며, 정렬 단계(S30)와 시드층(310) 형성 단계(S40) 사이에, 상기 금속박막(110) 상측의 산화물 접합층(120) 일정 영역을 제거하는 산화물 접합층(120) 제거 단계(S60)가 수행되는 것을 특징으로 한다.
또, 상기 산화물 접합층(120)은 CVD TEOS(chemical vapor deposition tetraethylortho-silicate) 공정 또는 SOG(Spin On Glass)를 이용하여 형성되는 것을 특징으로 한다.
또한, 상기 접합층 제거 단계는 에칭 또는 화학기계적연마(CMP, chemical mechanical-polishing)에 의해 수행되는 것을 특징으로 한다.
아울러, 상기 정렬 단계(S30)는 반도체 기판(200)과 보조 기판(100)의 접합면에 수분을 분사 한 후, 서로 접촉시켜 자가정렬(Self-Alignment)되는 것을 특징으로 한다.
또, 상기 반도체 기판(200) 준비 단계(S20)는 상기 반도체 기판(200)의 상기 보조 기판(100)과 접합되는 면이 친수성 표면을 갖도록 하는 표면 처리 하는 제 1 표면 처리 단계(S21)를 포함하는 것을 특징으로 하고, 상기 보조 기판(100) 준비 단계(S10)는 상기 금속박막(110) 형성 이 전에 상기 보조 기판(100)의 상기 반도체 기판(200)과 접합되는 면이 친수성 표면을 갖도록 하는 제 2 표면 처리 단계(S11)를 포함하는 것을 특징으로 한다.
또한, 상기 제 1 표면 처리 단계(S21) 및 제 2 표면 처리 단계(S11)는 플라즈마 처리인 것을 특징으로 한다.
아울러, 상기 관통 전극(1000)의 제조 방법은 전해도금 단계(S50) 이 후에,
비아 홀(201)과 연통되는 일정 영역을 제외하고 전해도금층(300)을 제거하는 전해도금층(300) 제거 단계(S70); 및 상기 반도체 기판(200) 준비 단계(S20) 내지 전해도금 단계(S50)가 반복 수행되어 복수개의 반도체 기판(200)이 적층 결합되는 것을 특징으로 한다.
이 때, 상기 금속박막(110)은 Cu, Ag, Au, Pt 및 Al 중 선택되는 어느 하나의 금속 인 것을 특징으로 하고, 상기 시드층(310)은 Cu 인 것을 특징으로 하며, 상기 전해도금층(300)은 Cu, W, Al 중 선택되는 어느 하나의 금속인 것을 특징으로 한다.
한편, 본 발명의 관통 전극은 상술한 바와 같은 제조방법에 의해 제조되는 것을 특징으로 한다.
본 발명의 반도체 소자 3차원 패키지용 관통 전극 및 그 제조 방법 기판 간 자가정렬 시, 종래에 비하여 서브마이크로 이하의 높은 정밀도로 칩을 쉽게 정렬 가능하며 플라즈마를 이용하여 저온에서 본딩이 가능하고 또한 생산 공정 효율을 보다 높일 수 있고, 전기전도도가 매우 높으며 전기적 신호 지연이 최소화할 수 있는 장점이 있다.
또한, 본 발명의 반도체 소자 3차원 패키지용 관통 전극 및 그 제조 방법은 복수개의 반도체 기판을 순차적으로 접합함으로써 생산 공정을 간소화하고, 생산성을 향상할 수 있으며, 일정한 품질을 갖는 장점이 있다.
도 1은 본 발명에 따른 관통 전극 제조 방법을 나타낸 단계도.
도 2는 본 발명에 따른 보조 기판 준비 단계 및 반도체 기판 준비 단계를 나타낸 도면.
도 3은 본 발명에 따른 관통 전극 제조 방법의 보조 기판 준비 단계를 설명한 도면.
도 4는 본 발명에 따른 관통 전극 제조 방법의 반도체 기판 준비 단계를 나타낸 도면.
도 5 내지 도 7은 본 발명에 따른 관통 전극 제조 방법의 정렬 단계 내지 전해도금 단계를 설명한 도면.
도 8은 본 발명에 따른 보조 기판 준비 단계 및 반도체 기판 준비 단계를 나타낸 다른 도면.
도 9는 본 발명에 따른 관통 전극 제조 방법의 정렬 단계를 나타낸 도면.
도 10은 본 발명에 따른 관통 전극 제조 방법을 나타낸 다른 도면.
도 11은 본 발명에 따른 관통 전극 제조 방법의 전해도금층 제어 단계를 나타낸 도면.
도 12는 본 발명에 따른 관통 전극을 나타낸 도면. (보조 기판 1개와 반도체 기판 2개가 적층된 형태)
이하, 상술한 바와 같은 특징을 가지는 본 발명의 반도체 소자 3차원 패키지용 관통 전극(1000) 및 그 제조 방법을 첨부된 도면을 참조로 상세히 설명한다.
본 발명의 반도체 소자 3차원 패키지용 관통 전극(1000) 제조 방법은 보조 기판(100) 준비 단계(S10), 반도체 기판(200) 준비 단계(S20), 정렬 단계(S30), 시드층(310) 형성 단계(S40) 및 전해도금 단계(S50)를 포함한다. (도 1 참조)
먼저, 상기 보조 기판(100) 준비 단계(S10)는 반도체 기판(200)과 접합되는 판 형태의 보조 기판(100)의 일정 영역에 금속박막(110)을 형성하는 단계이다.
상기 금속박막(110)은 이 후 전해도금 단계(S50)가 완료되었을 때, 상기 보조 기판(100)과 반도체 기판(200)이 서로 통전되도록 하며, 기계적으로 결합되도록 하기 위한 구성이다.
이 때, 본 발명의 관통 전극(1000)의 제조 방법은 상기 금속박막(110)이 형성된 보조 기판(100)의 일측 면에 상기 금속박막(110)을 내부에 포함하는 산화물 접합층(120)이 더 형성될 수 있다. (도 2 참조)
상기 산화물 접합층(120)은 절연 및 금속 물질의 확산 방지 역할과 함께 상기 보조 기판(100)과 반도체 기판(200)의 고정력을 보다 높일 수 있도록 하는 구성으로서, 상기 산화물 접합층(120)은 CVD TEOS(chemical vapor deposition tetraethylortho-silicate) 공정 또는 SOG(Spin On Glass)를 이용하여 형성될 수 있다.
더욱 상세하게, 상기 CVD TEOS 공정은 PECVD(Plasma Enhanced ), HDP CVD(High Density Plasma CVD) 또는 SACVD(Subatmospheric CVD)이 수행될 수 있다.
이 후, 상기 산화물 접합층(120)은 시드층(310)과 금속박막(110)이 서로 접하도록 전해도금 공정 이 전에(정렬 단계(S30)와 시드층(310) 형성 단계(S40)) 상기 금속박막(110)이 형성된 영역의 산화물 접합층(120)이 제거되는 산화물 접합층(120) 제거 단계(S60)가 수행된다.
상기 산화물 접합층(120) 제거 단계(S60)는 에칭 또는 화학기계적연마에 의해 수행가능하다.
도면에서 산화물 접합층(120) 제거 단계(S60)가 정렬 단계(S30)와 시드층(310) 형성 단계(S40) 사이에 수행되는 것으로 나타내었으나, 이는 에칭이 이용되는 경우에 바람직한 단계이다.
본 발명의 관통 전극(1000)의 제조 방법은 상기 각 단계들을 포함하는 것일 뿐 상기 도면에 나타난 순서에 제한되지 않으며, 상기 산화물 접합층(120) 제거 단계(S60)가 화학기계적연마에 의해 수행될 경우에 상기 정렬 단계(S30) 이전에 먼저 수행된 후, 상기 정렬 단계(S30), 시드층(310) 형성 단계(S40), 및 전해도금 단계(S50)이 수행될 수도 있다.
도 3은 상기 보조 기판(100) 준비 단계(S10)의 일 예를 나타낸 것으로서, 판 형태의 보조 기판(100) 일측 면 일정 영역에 금속박막(110)이 형성되고, 상기 금속박막(110)을 내부에 포함하도록 산화물 접합층(120)이 형성된다.
상기 반도체 기판(200) 준비 단계(S20)는 비아 홀(201)이 형성된 반도체 기판(200)의 비아 홀(201)을 포함하여 상기 비아 홀(201)과 연통되는 측(상기 보조 기판(100)과 접하지 않는 타측)에 절연막을 형성하고, 상기 절연막이 형성되지 않는 타측을 연마하여 상기 비아 홀(201)이 관통 형성된 반도체 기판(200)을 준비하는 단계이다.(도 2 및 도 4 참조)
상기 정렬 단계(S30)는 상기 보조 기판(100) 준비 단계(S10) 및 반도체 기판(200) 준비 단계(S20)를 통해 준비된 보조 기판(100) 및 반도체 기판(200)을 정렬하는 단계로서, 상기 금속박막(110)이 형성된 보조 기판(100)과 상기 절연막이 형성된 반도체 기판(200)의 타측이 서로 접촉되어 정렬된다.
이 때, 상기 정렬 단계(S30)는 자가정렬에 의해 정렬되는 것이 바람직하다.
상기 자가정렬의 방법은 서로 접촉되는 면의 일측에 수분을 분사한 후, 서로 접촉시키는 것으로서, 이 때, 상기 반도체 기판(200) 및 보조 기판(100)의 부착면은 상기 반도체 기판(200) 준비 단계(S20) 또는 보조 기판(100) 준비 단계(S10)에서, 친수성 표면을 갖도록 표면 처리 하는 단계가 수행될 수 있다.
도면에서 수분을 분사하는 수단을 도면부호 400으로 표시하였다.
먼저, 도 8 (a)는 상기 보조 기판(100)의 일측 면을 표면처리하는 제 2 표면 처리 단계(S11)가 수행 된 후, 금속박막(110)을 형성하도록 한 예를 나타내었다.
상기 제 2 표면 처리 단계(S11)는 보조 기판(100)의 일측 면을 플라즈마 처리하여 수행될 수 있으며, 이 후의 산화물 접합층(120)에 의한 보조 기판(100) 및 반도체 기판(200)의 접합 온도를 낮출 수 있다.
즉, 대기 및 진공 플라즈마 처리는 친수성을 높일 수 있으며 접합 온도를 낮춤으로서 접합력을 향상할 수 있는 장점이 있다.
상기 도 8 (b)는 관통 비아 홀(201)이 형성된 반도체 기판(200)을 표면처리 하는 제 1 표면 처리 단계(S21)가 수행되는 것을 나타내었다.
상기 도 8에 도시한 바와 같은 표면처리가 수행됨으로써 본 발명의 관통 전극(1000) 제조 방법은 상기 정렬 단계(S30)에서 요구되는 온도 조건을 보다 낮출 수 있어, 보다 간단한 방법에 의해 관통 전극(1000)의 제조가 가능한 장점이 있다.
도 9는 자가정렬을 설명한 도면으로서, 도 3 (a)와 같이 수분을 분사하고, 도 3 (b)와 같이 상기 보조 기판(100)과 반도체 기판(200)을 접촉하면, 도 3 (c)와 같이 적층방향으로 상기 보조 기판(100)의 금속박막(110)과, 상기 반도체 기판(200)의 비아 홀(201)이 수직방향으로 동일 위치에 존재하도록 자가정렬된다.
이를 통해, 본 발명의 관통 전극(1000) 제조 방법은 반도체 기판(200)과 보조 기판(100)이 수분을 사이에 두고 표면 에너지를 줄이기 위한 방향으로 상기 반도체 기판(200)이 이동되어 자가정렬됨으로써 별도의 정렬장치를 이용하는 것에 비하여 고속정렬이 가능한 장점이 있다.
상기 도 5는 상기 정렬 단계(S30)를 통해 상기 보조 기판(100)과 반도체 기판(200)이 정렬된 후, 상기 금속박막(110) 형성 부분의 산화물 접합층(120)이 제거된 상태를 나타내었다.
상기 시드층(310) 형성 단계(S40)는 상기 도 6에 도시한 바와 같이, 상기 보조 기판(100)의 금속박막(110)과, 상기 반도체 기판(200)의 상측 및 비아 홀(201) 형성 영역에 시드층(310)을 형성하는 단계이다.
상기 시드층(310) 형성 단계(S40)는 증착을 이용하여 수행될 수 있으며, 일 예로 스퍼터링(sputtering)에 의해 수행될 수 있다.
상기 전해도금 단계(S50)는 상기 시드층(310)의 상측에 전해도금을 이용하여 비아 홀(201) 내부를 포함하여 전해도금층(300)을 형성하는 단계이며, 이를 도 7에 도시하였다.
도 7은 보조 기판(100)의 일측에 하나의 반도체 기판(200)이 접속된 예를 나타내었다.
본 발명의 반도체 소자 3차원 패키지용 관통 전극(1000)은 상기 도 7에 도시한 형태 뿐만 아니라 복수개의 반도체 기판(200)이 접속될 수 있다.
도 10을 참조로, 단일 반도체 기판(200)의 접속 단계가 수행 된 후, 추가적으로 다른 반도체 기판(200)을 접속하고자 하는 경우에는, 이 전 단계(전해도금 단계(S50))를 통해 수행된 전해도금층(300)의 일정 영역(비아 홀(201)과 연통되는 일정 영역)을 제외하고 전해도금층(300)을 제거하는 전해도금층(300) 제거 단계(S70)가 수행된다.
도 11은 상기 전해도금층(300) 제거 단계(S70)가 완료된 상태를 나타내었다.
또한, 상기 전해도금층(300) 제거 단계(S70) 이후에 상기 반도체 기판(200) 준비 단계(S20) 내지 전해도금 단계(S50)가 수행됨으로써 한 층의 반도체 기판(200)이 적층 결합될 수 있다.
즉, 상기 보조 기판(100)은 최초의 반도체 기판(200)을 지지하기 위하여 필요한 구성으로서, 반도체 기판(200)의 두 번째 적층부터는 반도체 기판(200)의 상측에 반도체 기판(200)이 접촉된다.
이를 통해 본 발명의 관통 전극(1000) 제조 방법은 다단 방식으로 정렬 후, 전해도금을 통해 접속하는 빌드 업(build up) 방식으로 다층의 반도체 기판(200)을 갖는 관통 전극(1000)을 형성할 수 있다.
도 12는 보조 기판(100)의 상측에 2개의 반도체 기판(200)이 형성된 예를 나타내었으나, 본 발명은 이에 한정되지 않으며, 3개 이상의 반도체 기판(200)이 적층 형성될 수 있다.
상술한 바와 같이 본 발명의 관통 전극(1000) 제조 방법은 다층의 반도체 기판(200)이 정렬된다 할지라도 빌드 업 방식에 의해 개별 접속됨으로써 전기적 접속 및 기계적 접합력이 저하되는 것을 방지할 수 있는 장점이 있다.
또한, 본 발명의 관통 전극(1000) 제조 방법은 종래의 비아 홀(201)이 채워진 반도체 기판(200)을 정렬하는 방법에 비하여 반도체 기판(200) 별로 구비되어야 하는 캐리어 웨이퍼가 필요치 않으므로, 생산 공정을 간소화하고, 자가정렬을 이용하여 보다 빠른 정렬이 가능함으로써 생산성을 향상할 수 있으며, 특히 단시간에 저 비용으로 관통 전극(1000)을 생산 가능한 장점이 있다.
본 발명은 상기한 실시예에 한정되지 아니하며, 적용범위가 다양함은 물론이고, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 다양한 변형 실시가 가능한 것은 물론이다.
1000 : 관통 전극
100 : 보조 기판 110 : 금속박막
120 : 산화물 접합층
200 : 반도체 기판 201 : 비아 홀
210 : 절연막
300 : 전해도금층 310 : 시드층
S10 ~ S70 : 본 발명에 따른 반도체 소자 3차원 패키징용 관통 전극 제조 방법의 각 단계

Claims (12)

  1. 판 형태의 보조 기판(100)의 일정 영역에 금속박막(110)을 형성하는 보조 기판(100) 준비 단계(S10);
    비아 홀(201)(via hole)이 형성된 반도체 기판(200)의 비아 홀(201)이 형성된 측면에 절연막을 형성하며, 그 타측면을 연마하여 관통 비아 홀(201)이 형성된 반도체 기판(200)을 형성하는 반도체 기판(200) 준비 단계(S20);
    상기 금속박막(110)이 형성된 보조 기판(100)과 절연막이 형성된 반도체 기판(200)의 타측을 정렬하는 정렬 단계(S30);
    정렬된 반도체 기판(200)의 비아 홀(201)을 포함하는 일측 면에 시드층(310)을 형성하는 시드층(310) 형성 단계(S40); 및
    상기 시드층(310)의 상측에 전해도금을 이용하여 비아 홀(201) 내부를 포함하여 전해도금층(300)을 형성하는 전해도금 단계(S50); 를 포함하는 것을 특징으로 하는 관통 전극(1000)의 제조 방법.
  2. 제1항에 있어서,
    상기 관통 전극(1000)의 제조 방법은
    상기 보조 기판(100) 준비 단계(S10)에서 금속박막(110)을 내부에 포함하는 산화물 접합층(120)이 더 형성되며,
    정렬 단계(S30)와 시드층(310) 형성 단계(S40) 사이에,
    상기 금속박막(110) 상측의 산화물 접합층(120) 일정 영역을 제거하는 산화물 접합층(120) 제거 단계(S60)가 수행되는 것을 특징으로 하는 관통 전극(1000)의 제조 방법.
  3. 제2항에 있어서,
    상기 산화물 접합층(120)은 CVD TEOS(chemical vapor deposition tetraethylortho-silicate) 공정 또는 SOG(Spin On Glass)를 이용하여 형성되며,
    상기 접합층 제거 단계는 에칭 또는 화학기계적연마(CMP, chemical mechanical-polishing)에 의해 수행되는 것을 특징으로 하는 관통 전극(1000)의 제조 방법.
  4. 제2항에 있어서,
    상기 정렬 단계(S30)는 반도체 기판(200)과 보조 기판(100)의 접합면에 수분을 분사 한 후, 서로 접촉시켜 자가정렬(Self-Alignment)되는 것을 특징으로 하는 관통 전극(1000)의 제조 방법.
  5. 제4항에 있어서,
    상기 반도체 기판(200) 준비 단계(S20)는 상기 반도체 기판(200)의 상기 보조 기판(100)과 접합되는 면이 친수성 표면을 갖도록 하는 표면 처리 하는 제 1 표면 처리 단계(S21)를 포함하는 것을 특징으로 하는 관통 전극(1000)의 제조 방법.
  6. 제5항에 있어서,
    상기 보조 기판(100) 준비 단계(S10)는 상기 금속박막(110) 형성 이 전에 상기 보조 기판(100)의 상기 반도체 기판(200)과 접합되는 면이 친수성 표면을 갖도록 하는 제 2 표면 처리 단계(S11)를 포함하는 것을 특징으로 하는 관통 전극(1000)의 제조 방법.
  7. 제6항에 있어서,
    상기 제 1 표면 처리 단계(S21) 및 제 2 표면 처리 단계(S11)는 플라즈마 처리인 것을 특징으로 하는 관통 전극(1000)의 제조 방법.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 관통 전극(1000)의 제조 방법은
    전해도금 단계(S50) 이 후에,
    상기 비아 홀(201)과 연통되는 부분을 포함하는 일정 영역의 전해도금층(300)만 존재하도록 나머지 전해도금층(300)을 제거하는 전해도금층(300) 제거 단계(S70); 및 상기 반도체 기판(200) 준비 단계(S20) 내지 전해도금 단계(S50)가 반복 수행되어 복수개의 반도체 기판(200)이 적층 결합되는 것을 특징으로 하는 관통 전극(1000)의 제조 방법.
  9. 제8항에 있어서,
    상기 금속박막(110)은 Cu, Ag, Au, Pt 및 Al 중 선택되는 어느 하나의 금속 인 것을 특징으로 하는 관통 전극(1000)의 제조 방법.
  10. 제9항에 있어서,
    상기 시드층(310)은 Cu 인 것을 특징으로 하는 관통 전극(1000)의 제조 방법.
  11. 제10항에 있어서,
    상기 전해도금층(300)은 Cu, W, Al 중 선택되는 어느 하나의 금속인 것을 특징으로 하는 관통 전극(1000)의 제조 방법.
  12. 제8항의 제조방법으로 제조된 관통 전극.
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