KR101103275B1

KR101103275B1 - 반도체 소자 3차원 패키지용 관통 전극의 제조방법

Info

Publication number: KR101103275B1
Application number: KR1020100013362A
Authority: KR
Inventors: 이재학; 송준엽; 이창우; 하태호; 김양진; 김동훈
Original assignee: 한국기계연구원
Priority date: 2010-02-12
Filing date: 2010-02-12
Publication date: 2012-01-10
Also published as: KR20110093357A

Abstract

본 발명에 따른 관통 전극의 제조방법은 관통 비아(via) 패턴이 형성된 반도체 기판과 금속 범프 패턴이 형성된 기재를 정렬 및 체결하여 상기 관통 비아에 상기 금속 범프를 삽입하고, 웨이브 솔더링(wave soldering)을 이용하여 상기 금속 범프를 상기 관통 비아에 부착한 후, 상기 기재를 제거하는 단계를 포함하여 수행되는 특징이 있다.

Description

반도체 소자 3차원 패키지용 관통 전극의 제조방법{Fabrication Method of TSV for 3D Packaging of Semiconductor Device}

본 발명은 반도체 소자 집적을 위한 3차원 패키지용 관통 전극의 제조방법에 관한 것으로, 상세하게, 관통 전극 내부에 공극(viod)형성이 원천적으로 방지되며, 전기전도도가 매우 높고, 전기적 신호 지연이 최소화되며, 기판 상 관통 전극의 위치와 크기를 포함한 설계가 용이하고, 관통 전극의 크기 및 형상의 변화가 방지되는 반도체 소자 3차원 패키징용 관통 전극의 제조방법에 관한 것이다.

전자 패키지 기술은 반도체 소자에서부터 최종제품까지의 모든 단계를 포함하는 매우 광범위하고 다양한 시스템 제조기술로, 특히 전자제품들의 빠른 발전 속도에 맞추어 기기의 소형화, 경량화, 고성능화를 이루는 데 있어서 매우 중요한 기술이다.

전자 패키지기술은 최종전자 제품의 성능, 크기, 가격 및 신뢰성 등을 결정하는 매우 중요한 기술이다. 특히 고전기적 성능, 극소형/고밀도, 저 전력, 다기능, 초고속 신호 처리, 영구적 신뢰성을 추구하는 최근의 전자제품에 있어 극소형 패키지 부품은 컴퓨터, 정보통신, 이동 통신, 고급 가전제품 등의 필수 부품으로 요구되고 있다.

칩을 포함한 반도체 소자를 3차원으로 적층하여 소자간 접속하거나 기판에 실장하는 대표적인 기술로는 와이어 본딩(wire bonding) 기술, 플립 칩(flip chip) 기술, 및 실리콘 관통 전극(TSV; Through Silicon Via) 기술을 들 수 있다.

와이어 본딩 기술은 초음파 툴(tool)을 이용하여 접속부의 금속 패드에 와이어를 부착 연결하는 기술로, 저가의 제조비용이 소요되는 장점이 있으나, 와이어와 금속 패드 간의 접합이 수행되어야 함에 따라, 미세 피치 및 고밀도의 전극을 연결하는 데에는 한계가 있으며, 접속부간 전기적 연결을 위한 신호 라인이 길어짐에 따라, 와이어의 길이에 따른 기생 인덕턴스(inductance)가 증가하여 초고속 신호처리가 필요한 부품에는 사용할 수 없는 한계가 있다.

플립칩 기술은 크게 두 가지로 나뉘는데, 솔더를 이용한 솔더 플립칩(Solder Flip Chip)과 솔더를 이용하지 않는 비솔더 플립칩(Non-Solder Flip Chip)이 있다. 솔더 플립칩은 솔더 플럭스 도포, 칩/기판 정렬, 솔더 범프 리플로우, 플럭스 제거, 언더필 충진 및 경화 등의 접속 공정이 매우 복잡하며, 생산단가가 높은 문제점이 있다. 따라서 최근에는 이러한 복잡한 공정을 줄이기 위해 비솔더 플립칩 기술이 크게 대두되고 있다.

비솔더 플립칩의 대표적 기술은 이방 전도성 접착제(ACA; Anisotropic Conductive Film)를 이용한 플립칩 기술이다. 기존의 ACA를 이용한 플립칩 기술은 기판위에 ACA 재료를 도포 혹은 가접착하고 칩과 기판을 정렬(align)하여 최종적으로 열과 압력을 가하여 플립칩 패키지를 완성하는 공정과정을 가진다. 그러나 이러한 공정은 필름을 형성하거나 각각의 기판마다 ACA 재료를 도포하거나 가접착해야하는 긴 공정시간을 가진다.

실리콘 관통 전극(TSV)은 실리콘 웨이퍼에 구멍을 뚫어 전극을 형성하는 패키지 방식으로, 고주파 신호 손실을 막을 뿐 아니라, 전력소비를 획기적으로 줄일 수 있으며, 신호지연이 거의 발생하지 않아, 소형, 고속 및 저전력 성능을 충족하기 위한 3D 패키징 기술로 각광받고 있다.

실리콘 관통 전극(TSV)을 제조하는 기술은 실리콘 웨이퍼에 형성된 비아 홀을 채우는 방법에 따라, 크게 전해 도금 방법, 금속 액상을 이용한 채움 방법, 및 나노입자를 이용한 채움 방법을 들 수 있다.

전해 도금 방법은 비아 홀에 전해 도금을 위한 시드 층(seed layer)를 형성한 후, 시드 층 상부로 전극 물질(Cu)을 도금하는 방법이다. 그러나, 비아 홀이 수 ㎛의 매우 좁은 직경을 가지며 수십 ㎛이상의 매우 긴 로드 형상을 가짐에 따라, 전극 물질의 핵생성 및 성장 장소를 제공하는 시드 층의 균일한 생성이 어려우며, 시드 층에서 핵생성된 전극 물질이 비아 홀의 측면에서 비아 홀의 중심으로 측면 성장하며, 비아 내부에 공극(void)이 형성되는 문제점이 있다.

금속의 액상을 이용하여 비아 홀을 채우는 방법은, 솔더(solder) 물질과 같이 녹는점이 낮은 금속 물질을 이용할 수 밖에 없는 한계가 있으며, 이에 따라, 제조되는 관통 전극의 전기 전도도가 매우 낮고, 열 안정성이 떨어지는 문제가 있다.

금속 나노입자 페이스트를 이용하여 비아 홀을 채우는 방법은, 금속(Cu) 나노입자, 분산제, 유기 용매등이 혼합된 페이스트로 비아 홀을 채운 후, 금속 나노입자 이외의 유기물을 제거하고, 금속 나노입자들을 소결시키기 위한 어닐링(annealing)공정이 수행되어야 한다. 그러나, 이러한 어닐링 공정에서 발생하는 잔류 탄소에 의해 전극의 저항이 매우 높아지는 단점이 있으며, 금속 나노입자들의 소결 및 유기물의 제거에 의해 부피 수축이 발생하여, 전극의 품질관리가 어렵고 균일한 특성을 갖는 전극의 생산에 한계가 있다.

상술한 문제점을 해결하기 위한 본 발명의 목적은 반도체 소자의 3차원 집적을 위한 3차원 패키지용 관통 전극의 제조방법을 제공하는 것으로, 상세하게, 관통 전극 내부에 공극(void) 형성이 원천적으로 방지되며, 전기전도도가 매우 높고, 전기적 신호 지연이 최소화되며, 기판 상 관통 전극의 위치와 크기를 포함한 설계가 용이하고, 관통 전극의 크기 및 형상의 변화가 방지되며, 일정한 품질의 관통 전극을 빠르고 용이하게 제조하는 방법을 제공하는 것이다.

상세하게, 본 발명에 따른 관통 전극의 제조방법은 a) 포토레지스트(PR; Photo Resist)가 도포된 기재에 마스크(mask)를 이용하여 광을 조사하고 현상하여 포토레지스트를 관통하는 기공의 패턴을 형성하는 패턴형성 단계; b) 기공 패턴이 형성된 기재에 금속을 증착한 후, 포토레지스트를 제거하여 금속 범프의 패턴이 형성된 기재를 제조하는 범프형성 단계; c) 관통 비아(via) 패턴이 형성된 반도체 기판과 금속 범프 패턴이 형성된 기재를 정렬 및 체결하여 상기 관통 비아에 상기 금속 범프를 삽입하는 체결 단계; d) 웨이브 솔더링(wave soldering)을 이용하여 상기 관통 비아에 상기 금속 범프를 솔더로 부착하여, 반도체 기판과 기재의 복합체를 제조하는 부착 단계; 및 e) 상기 복합체에서 기재를 제거하고, 기재가 제거된 복합체를 연마하는 연마 단계;를 포함하여 수행되는 특징이 있다.

바람직하게, 상기 관통 전극의 제조방법은, 상기 a) 단계 전, a1) 상기 기재에 금속 박막을 형성하는 단계를 더 포함하고, a) 단계의 상기 포토레지스트는 상기 금속 박막 상부에 도포되며, 상기 e) 단계의 연마시 상기 금속 박막이 제거되는 특징이 있다.

이때, 상기 a1) 단계 전, a2) 상기 기재에 금속산화물 박막 또는 내열성 폴리머 박막인 탈착박막을 형성하는 단계를 더 포함하는 특징이 있으며, a1) 단계의 상기 금속 박막은 상기 탈착박막 상부에 형성되며, 상기 e) 단계의 연마시 상기 탈착박막 제거되는 것이 바람직하다.

상기 관통 비아 패턴이 형성된 반도체 기판의 관통 비아 표면에는 절연막 및 솔더젖음층이 형성된 특징이 있으며, 본 발명에 따른 관통 전극의 제조방법은, 상기 b) 단계 후, b1) 상기 금속 범프에 확산방지막(diffusion barrier)을 형성하는 단계를 더 포함하여 수행되는 특징이 있다.

상세하게, 상기 d) 단계에서, 상기 웨이브 솔더링(wave soldering)에 의해 상기 관통 비아에 삽입된 상기 금속 범프와 상기 관통 비아간의 공극이 솔더에 의해 채워지는 특징이 있다.

상기 e) 단계에서, 상기 기재는 물리적인 뜯어냄에 의해 제거되는 특징이 있으며, 보다 특징적으로, 상기 기재는 플렉서블(flexible) 기판이다.

상기 금속 범프는 Cu, Ag, Au, Pt 또는 Al인 것이 바람직하며, 상기 금속 박막은 Cu, Ag, Au, Pt 또는 Al인 것이 바람직하며, 상기 탈착 박막이 금속 산화물 박막인 경우, 상기 금속 산화물 박막은 CuO, AgO, SiO₂, Al₂O₃ 또는 MgO인 것이 바람직하며, 상기 탈착 박막이 내열성 폴리머 박막인 경우, 상기 내열성 폴리머 박막은 테프론 또는 폴리이미드인 것이 바람직하며, 상기 확산 방지막은 Ti-W, W-C-N, W-N 또는 Ta-N인 것이 바람직하다.

상술한 본 발명에 따른 관통 전극 제조방법에 의해 관통 전극 내부에 공극(void)이 존재하지 않으며, 매우 높은 전기전도도를 가지며, 매우 낮은 저항을 가지며, 전기적 신호 지연이 최소화되며, 크기 및 형상의 변화가 방지된 관통 전극이 구비된 3차원 패키지용 반도체 기판이 제조된다.

본 발명에 따른 관통 전극의 제조방법은 바텀-업(buttom-up) 방식으로 형성된 금속 범프가 반도체 기판의 비아 홀에 삽입된 후, 솔더에 의해 금속 범프가 비아 홀에 부착되어, 관통 전극 내부 공극(void)의 형성이 원천적으로 방지되며, 전기전도도가 높고 열 안정성이 우수한 금속 물질로 금속 범프를 형성하여 상기 비아 홀에 부착시킴으로써 관통 전극을 제조하여, 관통 전극의 전기전도도 및 열 안정성이 우수하고, 기생 인덕턴스를 최소화할 수 있으며, 비아 홀에 금속 범프를 체결하는 방법에 의해, 관통 전극의 크기와 형상이 설계 오차 범위 내로 정밀하게 제조되는 효과가 있으며, 금속 범프를 전해도금으로 제조하여 단시간에 저 비용으로 관통 전극을 대량생산할 수 있으며, 금속 범프에 확산 방지막을 형성함으로써, 두께가 균일하고 제어된 확산 방지막의 형성이 가능하며, 반도체 기판에 형성된 비아 홀의 표면에 산화막을 형성하고 금속 범프에 확산 방지막을 형성하여, 산화막이 형성된 비아 홀에 확산 방지막이 형성된 금속 범프를 삽입하고, 솔더를 이용하여 부착시킴으로써, 단순화된 방법으로 고품질 관통 전극이 형성된 반도체 기판을 높은 생산율(yield)로 대량생산 할 수 있는 장점이 있다.

도 1은 본 발명에 따른 관통 전극의 제조방법을 도시한 일 공정도이며,
도 2는 본 발명에 따른 관통 전극의 제조방법을 도시한 다른 공정도이며,
도 3은 본 발명에 따른 관통 전극의 제조방법을 도시한 또 다른 공정도이며,
도 4는 본 발명에 따른 관통 전극의 제조방법을 도시한 또 다른 공정도이며,
도 5는 본 발명에 따른 관통 전극의 제조방법을 도시한 또 다른 공정도이다.
*도면의 주요 부분에 대한 부호의 설명*
100 : 기재 200 : 포토레지스트
210 : 기공 300 : 금속 범프
400 : 금속 범프 패턴이 형성된 기재
500 : 반도체 기판 510 : 비아
600 : 솔더층 300' : 연마된 금속 범프
310 : 금속 박막 320 : 탈착 박막
330 : 확산방지층 511 : 절연막
512 : 솔더 젖음층

이하 첨부한 도면들을 참조하여 본 발명의 관통 전극 제조방법을 상세히 설명한다. 다음에 소개되는 도면들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 제시되는 도면들에 한정되지 않고 다른 형태로 구체화될 수도 있으며, 이하 제시되는 도면들은 본 발명의 사상을 명확히 하기 위해 과장되어 도시될 수 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.

이때, 사용되는 기술 용어 및 과학 용어에 있어서 다른 정의가 없다면, 이 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 통상적으로 이해하고 있는 의미를 가지며, 하기의 설명 및 첨부 도면에서 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 설명은 생략한다.

본 발명에 따른 관통 전극의 제조방법은 금속 범프를 반도체 기판에 형성된 관통 비아(via)에 삽입 한 후, 솔더를 이용하여 상기 관통 비아에 상기 금속 범프를 부착 및 고정시킴으로써 관통 전극을 제조하는 특징이 있다.

상세하게, 본 발명에 따른 관통 전극의 제조방법은 관통 비아의 패턴이 형성된 반도체 기판과 금속 범프의 패턴이 형성된 기재를 상기 관통 비아와 상기 금속 범프가 대응되도록 정렬하여, 상기 금속 범프가 상기 관통 비아에 삽입되도록 상기 관통 비아의 패턴이 형성된 반도체 기판과 금속 범프의 패턴이 형성된 기재를 체결한 후, 상기 관통 비아에 삽입된 금속 범프의 상기 관통 비아 표면과 상기 금속 범프 사이 공극을 솔더로 채워, 상기 관통 비아에 금속 범프를 부착시켜 관통 전극을 제조하는 특징이 있다.

보다 상세하게, 도 1에 도시한 바와 같이, 본 발명에 따른 관통 전극의 제조방법은 기재(100)에 포토레지스트(PR)를 도포하여 기재(100) 상부에 포토레지스트층(200)을 형성한 후, 패턴이 형성된 마스크를 이용하여 광을 조사하고, 광이 조사된 포토레지스트층(200)을 현상하여, 상기 포토레지스트층(200)을 관통하는 기공(210, 관통기공)의 패턴을 형성한다. 이때, 상기 광은 자외선, x-선, 이온빔, 또는 전자빔을 포함한다.

상기 기공(210)의 패턴은 기재(100)에 상술한 금속 범프(300)를 형성하기 위해 채택한 것으로, 기공(210) 패턴이 형성된 포토레지스트층(200)에 금속을 증착하여 금속 범프(300)를 형성 한 후, 상기 포토레지스트층(200)을 제거하여, 금속 범프(300)의 패턴이 형성된 기재(400)를 제조한다.

상기 금속의 증착은 플라즈마 증착을 포함한 화학적 증착(CVD), 열 기화 증착을 포함한 물리적 증착(PVD) 또는 전해 도금을 포함한 전기적 증착에 의해 수행될 수 있으며, 이때, 상기 포토레지스트층(200)의 기공(210)에 금속이 증착되어 제조되는 금속 범프(300)는 상기 포토레지스트층(200)의 관통 기공(210)의 길이(포토레지스트의 두께)와 같거나 작을 수 있으며, 반도체 기판(500)에 형성된 관통 비아(510)의 길이(반도체 기판의 두께)와 같거나 클 수 있다.

금속 범프(300)의 패턴이 형성된 기재(400)와 관통 비아(510)의 패턴이 형성된 반도체 기판(500)은, 각 금속 범프(300)가 각 관통 비아(510)에 일 대 일로 대향되도록 정렬되고, 각 금속 범프(300)가 각 관통 비아(10)에 삽입되도록 체결된다. 이때, 상기 정렬은 상기 반도체 기판(500)과 상기 기재(400)각각에 정렬을 위한 정렬 마크를 형성하고, 어라이너(aligner)와 같이 통상의 반도체 제조공정에서 사용되는 정렬 장치를 이용하여 수행될 수 있다.

상기 관통 비아(510)의 패턴은 반도체 기판(500)에 단일한 관통 비아가 형성된 경우를 포함하며, 반도체 기판(500)에 불규칙하게 배열된 다수개의 관통 비아가 형성된 경우를 포함하며, 반도체 기판에 규칙적으로 배열된 다수개의 관통 비아가 형성된 경우를 포함한다. 이때, 상기 관통 비아(510)의 패턴은, 관통 전극을 이용하여 3차원으로 집적하고자 하는 반도체 소자(칩을 포함함)의 설계 및 집적도에 따라 그 크기와 패턴 형상이 결정되어야 함은 물론이다.

상기 금속 범프(300) 각각이 상기 관통 비아(510) 각각에 대응하여, 상기 금속 범프(300)가 상기 관통 비아(510)에 삽입됨에 따라, 상기 금속 범프(300)의 패턴은 상기 관통 비아(510) 패턴에 의해 결정됨은 물론이며, 상기 금속 범프(300)의 패턴은 포토레지스트층(200)의 광 조사시 사용되는 마스크의 패턴에 의해 결정됨은 물론이다.

상기 금속 범프(300)의 패턴이 형성된 기재(400)와 상기 관통 비아(510)의 패턴이 형성된 반도체 기판(500)이 체결된 후, 웨이브 솔더링(wave soldering)을 이용하여 상기 금속 범프(300)와 상기 관통 비아(510) 사이의 간극을 솔더(600)로 채워, 상기 금속 범프(300)를 상기 관통 비아(510)에 부착 고정시킨다.

상세하게, 상기 웨이브 솔더링은 용융 솔더가 담겨진 리저버(reservoir)에 솔더의 유동을 발생시키며, 상기 기재(400)와 체결된 반도체 기판(500)의 체결 대향면(반도체 기판의 기재와 접하는 면의 대향면)이 상기 솔더와 접하도록 하여, 모세관력에 의해 상기 금속 범프(300)와 상기 관통 비아(510)의 간극을 솔더(600)로 채워 상기 솔더(600)에 의해 상기 금속 범프(300)를 관통 비아(510)에 부착 및 고정시킨다.

이때, 상기 금속 범프(300)의 직경은 상기 관통 비아(510)의 직경보다 작은 것이 바람직하며, 상기 금속 범프(300)의 직경은 상기 관통 비아(510)의 직경을 기준으로 0.8 내지 0.95배의 직경을 갖는 것이 보다 바람직하다. 이는 금속 범프와 관통 비아가 용이하게 체결되며, 모세관력에 의해 솔더가 금속 범프와 관통 비아 사이의 틈을 채울 수 있으며, 채워진 솔더에 의해 높은 강도로 금속 범프가 관통 비아에 부착되며, 솔더에 의한 관통 전극의 전기전도도 저하를 최소화하기 위한 것이다.

솔더를 이용한 금속 범프(300)의 고정 후, 물리적, 기계적 또는 화학적으로 상기 기재(100)를 제거하여, 관통 비아(510)에 금속 범프(300)가 삽입되고, 솔더(600)에 의해 금속 범프가 부착된 반도체 기판(500)을 제조한다.

상기 금속 범프가 삽입 및 부착된 반도체 기판(500)은 표면의 요철을 제거하고, 상기 관통 비아(510)와 원치 않는 반도체 기판 표면에 부착된 솔더를 포함한 불순물을 제거하기 위해 연마된다. 상기 연마에 의해 상기 관통 비아(510)에 삽입 및 부착된 금속 범프(300')는 상기 반도체 기판과 유사한 길이로 연마된다.

도 1을 기반으로 상술한 관통 전극의 제조방법은 반도체 비아에 시드층을 형성한 후, 측면 성장에 의해 비아 홀을 금속으로 채우는 종래의 방법과 달리, 기재에 포토레지스트 패턴을 형성하고, 금속을 증착하여 금속 범프를 제조함으로써, 바텀-업(buttom-up) 방식의 금속 핵 생성 및 성장을 통해 금속 범프가 제조되며, 바텀-업 방식으로 제조된 금속 범프가 반도체 기판의 비아 홀에 삽입된 후, 솔더에 의해 금속 범프가 비아 홀에 부착되어, 관통 전극 내부 공극(void)의 형성이 원천적으로 방지되며, 관통 전극의 전기전도도가 높고, 기생 인덕턴스를 최소화할 수 있으며, 비아에 금속 범프를 체결하고 솔더로 부착하는 방법에 의해, 관통 전극의 크기와 형상이 설계 오차 범위 내로 정밀하게 제조되며 관통 전극 내 전극 물질의 크기와 형상의 변화가 원천적으로 방지된다.

도 2를 기반으로 본 발명에 따른 바람직한 관통 전극의 제조방법을 상술한다.

도 2에 도시한 바와 같이, 본 발명에 따른 관통 전극의 제조방법은 상기 기재(100)의 상부에 금속 박막(310)을 형성 한 후, 포토레지스트를 도포하여 상기 금속 박막(310)의 상부에 포토레지스트층(200)을 형성하는 것이 바람직하다.

이후, 도 1을 기반으로 상술한 바와 유사하게, 상기 포토레지스트층(200)에 패턴이 형성된 마스크를 이용하여 광을 조사하고, 광이 조사된 포토레지스트층(200)을 현상하여, 상기 포토레지스트층(200)을 관통하며, 하부에 금속 박막(310)층이 노출된 기공(210, 관통기공)의 패턴을 형성한다.

상기 관통 기공(210)의 하부에 노출된 상기 금속 박막(310)은 상기 관통 기공(210)에 증착되는 금속의 핵 생성을 위한 시드(seed)역할을 수행하여, 제조하고자 하는 금속 범프의 길이가 긴 경우라 할지라도, 단시간에 빠르게 금속 범프를 제조할 수 있으며, 나아가, 상기 금속 박막(310)을 통전막으로 이용하여 전기도금에 의해 상기 금속 범프를 제조할 수 있는 특징이 있다.

상세하게, 물리적 증착 또는 화학적 증착과는 달리, 전기도금은 상온, 상압에서 액을 이용하여 금속의 증착이 수행되어, 매우 완화된 조건에서 본 발명에 따른 관통 전극을 제조할 수 있는 장점이 있으며, 고 진공, 기상의 전구체, 고온을 사용하지 않아 품질 관리가 용이하고 안전하며, 고품질의 금속 범프를 빠른 시간에 대량 생산할 수 있는 장점이 있다.

이때, 도 2에 도시한 바와 같이, 상기 기재(100)에 금속 박막(310)이 형성된 경우에도, 도 1에서 상술한 바와 유사하게, 상기 금속 박막(310) 상부에 금속 범프(300)의 패턴이 형성된 기재(100)와 관통 비아(510)의 패턴이 형성된 반도체 기판(500)이 각 금속 범프(300)가 각 관통 비아(510)에 일 대 일로 대향되도록 정렬되고, 각 금속 범프(300)가 각 관통 비아(10)에 삽입되도록 체결된다.

상기 비아(510)에 삽입된 금속 범프(300)를 (600)에 의해 고착시킨 후, 상기 체결에 의해 상기 금속 박막(310) 또는 상기 기재(100)와 접하게 되는 반도체 기판(500)의 표면인 체결면의 상부에 위치하는 기재(100)를 제거하는 단계가 수행된다.

상기 기재(100)의 제거는 물리적인 뜯어냄에 의해 수행되거나(물리적 제거), 상기 반도체 기판(500), 솔더(600), 금속 범프(300) 및 금속 박막(310)과 화학적으로 반응하지 않으며, 상기 기재(100)를 용해시켜 수행되거나(화학적 제거), 연마제CMP slurry) 또는 그라인딩(grinding)을 통해 상기 기재를 연마 제거하여 수행(연마 제거)한다.

상기 기재(100)의 제거 후, 도 1에서 상술한 바와 유사하게, 금속 범프(300)와 반도체 기판간의 단차를 포함한 표면 요철을 제거하고, 상기 기재(100)의 제거후 잔류하는 금속 박막(310)을 제거하며, 원치 않는 반도체 기판 표면에 부착된 솔더를 포함한 불순물을 제거하기 위해 연마되는 단계가 수행된다. 이때, 상기 연마는 반도체 공정에서 통상적으로 사용되는 물리화학적인 연마(CMP; chemical mechanical polishing)를 포함하며, 상기 연마에 의해 반도체 기판(500)의 두께가 3차원 적층에 적합한 두께로 제어될 수 있으며, 상기 반도체 기판(500)의 두께와 유사한 길이로 연마된 금속범프(300')가 제조된다.

특징적으로, 도 3에 도시한 바와 같이, 상기 반도체 기판(500)의 관통 비아(510)에 금속 범프(300)를 삽입하고 솔더(600)로 부착한 후, 상기 금속 범프(300)와 상기 기재(100)를 용이하게 분리하기 위해, 상기 기재(100)는 기재(100)의 일 면에 금속 산화물 박막 또는 내열성 폴리머 박막인 탈착 박막(320)이 형성되며, 상기 탈착 박막(320) 상부에 금속 박막(310)이 적층되어 있는 적층 기재인 것이 바람직하다.

상기 적층 기재의 일 면에 기재(100)와 접하여 구비되는 상기 탈착 박막(320)은 상기 기재(100)와 상기 금속 박막(310)(금속 박막 및 금속 박막에 접하여 형성된 금속 범프) 간의 계면 결합력을 약화시키기 위해 채택된 구성으로, 상기 기재(100)에 물리적인 힘을 인가하여 보다 용이하게 상기 기재(100)를 물리적으로 뜯어내어 제거하고, 상기 기재의 물리적인 뜯어냄에 의해 솔더 및 금속 범프를 포함하여 구성되는 관통 전극에 미세 크랙과 같은 물리적 손상의 발생을 방지하기 위함이다.

도 1 내지 도 3을 기반으로 상술한 본 발명에 따른 제조방법에 있어, 상기 기재는 상기 금속 범프를 물리적으로 지지하기 위해 채택된 구성으로, 상기 포토레지스트의 도포, 광의 조사, 포토레지스트의 현상, 금속 범프를 형성하기 위한 금속의 증착 및 포토레지스트의 제거의 수행중 화학적으로 안정한 물질이면 모두 사용가능하며, 대면적의 관통 전극이 형성된 반도체 기판을 제조하기 위해 판 형상인 것이 바람직하다.

상기 기재의 일 예로, 유리를 포함한 비정질 기판, 반도체 기판, 자연산화막이 형성된 반도체 기판(이때, 상기 자연산화막이 도 3을 기반으로 상술한 탈착 박막(320)의 역할을 수행할 수 있다), 금속질화물 기판, 금속산화물 기판, 상기 금속 박막 및 금속 범프와 상이한 물질의 금속 기판 또는 폴리머 기판을 사용할 수 있다.

특징적으로, 도 4에 도시한 바와 같이, 상기 반도체 기판(500)의 관통 비아(510)에 금속 범프(300)를 삽입하고 솔더(600)로 부착한 후, 상기 금속 범프(300)와 상기 기재(100)를 용이하게 분리하기 위해, 상기 기재(100)는 플렉시블(flexible) 기판인 특징이 있다.

상기 플렉시블 기판은 FCC(Face Centered Cubic) 구조를 갖는 연성 금속의 포일 또는 플렉시블 폴리머 기판을 포함하며, 플렉시블 폴리머 기판인 것이 바람직하다. 상기 연성 금속의 포일은 알루미늄 포일을 포함하며, 상기 플렉시블 폴리머 기판은 폴리에틸렌 테레프탈레이트(PET), 폴리에틸렌 설파이드(PES), 폴리에틸렌 나프탈레이트(PEN), 폴리카보네이트(PC), 나일론, 폴리에테르 에테르 케톤(PEEK), 폴리술폰(PSF), 폴리에테르 이미드(PEI), 폴리아크릴레이트(PAR), 폴리우레탄(비발포) 또는 폴리부틸렌 테레프탈레이트(PBT)를 포함한다.

상기 기재(100)를 플렉시블 기판으로 채택함으로써, 상기 관통 기공이 형성된 반도체 기판 및 솔더 및 금속 범프를 포함하여 구성되는 관통 전극에 손상을 주지 않고, 보다 약한 물리적인 힘에 의해 보다 용이하게 상기 기재(100)를 물리적으로 뜯어내어 제거할 수 있다.

도 1 내지 도 4를 기반으로 상술한 본 발명에 따른 관통 전극의 제조방법에 있어, 상기 반도체 기판의 관통 비아는 반도체 공정에서 사용되는 통상의 리쏘그라피, DRIE(Deep Reactive Ion Etching), 레이져 드릴링을 이용하여 제조될 수 있으며, 각진 가장 자리부분에서 일반적으로 발생하는 원형화 현상을 방지하고, 전극의 면저항을 최소화하기 위해 원 기둥 형상인 것이 바람직하다. 상기 관통 비아의 직경은 관통 전극을 이용하여 3차원으로 집적하고자 하는 반도체 소자(칩을 포함함)의 설계 및 집적도에 따라 결정되며, 일 예로, 1 ~ 100㎛를 들 수 있으나, 본 발명이 상기 관통 비아의 직경에 의해 한정되지 않음은 물론이다.

상기 관통 비아의 패턴이 형성된 반도체 기판은 전자 부품의 제조를 위해 엑티브 소자(active device)가 구비되는 기판으로, 4족 반도체 기판 또는 3-5족 반도체 기판을 포함하며, 일 예로, Si 기판, GaAs 기판 또는 SiGe 기판을 들 수 있으나, 본 발명이 상기 관통 비아의 패턴이 형성된 반도체 기판의 종류에 의해 한정되지 않음은 물론이다.

이때, 관통 비아의 패턴이 형성된 반도체 기판은, 관통 비아 패턴이 형성되기 전 3차원 집적에 적합한 두께로 조절된(Thinning) 기판을 포함하며, 표면에 산화막, 질화막을 포함한 이종 물질의 막이 형성된 기판, 트렌치(trench)를 포함한 아이솔레이션(isolation)이 수행된 기판을 포함하며, 본 발명의 제조방법에 의해 관통 전극이 구비된 반도체 기판이 제조된 후, 반도체 기판에 특정 영역에 불순물의 주입하고, 불순물을 활성화시켜, 능동 소자(FET, BJT, Diode등)를 상기 반도체 기판에 형성하는 단계가 수행될 수 있음은 물론이다.

상기 금속 범프는 전기전도도가 높고, 열 안정성 및 화학적 안정성이 우수한 금속 물질이면 모두 사용가능하며, 구리, 알루미늄, 은, 금 또는 백금인 것이 바람직하고, 전기전도도, 열/화학적 안정성 및 제조단가의 절감 측면에서 구리인 것이 가장 바람직하다.

상기 기재의 상부에 구비되는 상기 금속 박막은 구리, 알루미늄, 은, 금 또는 백금과 같이 전기전도도가 우수한 금속이 바람직하며, 상기 금속 범프와 동일한 금속 물질 또는 이종 금속 물질도 사용가능하다.

상기 기재와 접하여, 상기 기재와 금속 박막 사이에 구비되는 상기 탈착박막이 금속산화물 박막인 경우, 상기 금속산화물 박막은 CuO, AgO, SiO₂, Al₂O₃ 또는 MgO인 것이 바람직하며, 상기 탈착박막이 내열성 폴리머 박막인 경우, 상기 내열성 폴리머 박막은 테프론 또는 폴리이미드인 것이 바람직하다.

상기 솔더는 이종 기판 간의 접속 또는 칩의 실장에 사용되는 통상적으로 사용되는 솔더 재료를 포함하며, 일 예로, 납-주석계 합금, 주석계 무연 솔더, 금-주석계 합금, 인듐, 주석-인듐계 합금, 주석-비스무스계 합금 또는 주석-아연계 합금을 사용한다.

본 발명에 따른 3D 패키징을 위한 관통 전극이 구비된 반도체 기판의 제조에 있어, 불순물에 극도로 민감한 반도체 소자의 특성상, 전극의 금속 물질의 확산을 방지하기 위한 확산방지막을 형성하는 단계를 더 포함하여 수행되며, 관통 기공의 표면에 절연막 및 솔더젖음층이 순차적으로 형성된 반도체 기판을 사용함으로써, 관통 전극의 단면이 전극 중심에서 외측으로 금속범프-확산방지막-솔더-솔더젖음층-절연막의 구조를 갖는 특징이 있다.

상세하게, 도 5에 도시한 바와 같이, 상술한 바텀-업 방식에 의해 기재(100)에 금속 범프(300)를 형성한 후, 상기 금속 범프(300)에 확산방지막(330)을 형성하는 단계가 더 수행된다.

상기 확산방지막은 막을 이루는 물질 자체의 확산계수가 매우 낮아, 구리의 확산을 방지하는 배리어 역할을 수행하며, 통상의 반도체 배선 공정에서 금속 물질의 확산 방지를 위해 사용되는 통상의 확산방지막 물질이 사용될 수 있다. 상기 확산방지막의 일 예로, Ti-W, W-C-N, W-N, Ta-N를 사용할 수 있다. 상기 확산방지막은 화학적 증착(CVD) 또는 물리적 증착(PVD)을 이용하여 제조되며, 상기 금속 범프(300)가 형성된 기재(100)의 상부에 확산방지막이 형성된다.

또한, 상기 도 5에 도시한 바와 같이, 상기 관통 비아(510)가 형성된 반도체 기판(500)은 관통 비아(510)의 표면(실리콘 기판이 관통되어 드러나는 표면)에 절연막(511) 및 솔더 젖음층(512) 형성된 특징이 있다.

상기 절연막(511)은 상기 반도체 기판에 관통 비아를 형성한 후, 산소의 존재하에 상기 반도체 기판을 열처리하여 산화막(thermal oxide)을 형성한 후, 연마를 이용하여 상기 관통 비아에 의해 관통되는 면에 형성된 산화막 이외의 영역에 존재하는 산화막을 제거하여 제조될 수 있다.

상기 솔더 젖음층(512)은 상기 절연막(511)을 형성한 후, 금속을 증착하여 제조하며 용융 솔더가 상기 관통 비아 표면에 젖음이 용이하도록 하는 역할을 한다. 상기 솔더 젖음층(512)은 통상의 반도체 패키징에서 솔더 젖음 특성을 향상시키기 위해 사용되는 물질이면 모두 사용가능하며, 일 예로, 상기 솔더 젖음층(512)은 Ti, Ni, Ti-W, Ta-N, W-C-N 또는 W-N이다.

도 5를 기반으로 상술한 바와 같이, 상기 확산방지막 또한 상기 관통 공극 자체에 물질(확산 방지물질)을 증착하고 측면성장시켜 확산 방지막을 형성하지 않고, 상기 금속 범프와 마찬가지로, 바텀-업 방식으로 금속 범프 상에 확산방지막을 형성함에 따라, 확산방지막의 두께 제거가 가능하며, 금속 범프에 균일하고 균질하게 확산방지막을 형성할 수 있으며, 다수개의 금속 범프에 빠르고 간단하게 확산방지막을 형성할 수 있는 장점이 있다.

상기 확산방지막(330)이 형성된 금속 범프(300)를 절연막(511)이 형성된 관통 비아(510)에 삽입 한 후, 솔더를 이용하여 상기 확산방지막(330)(금속 범프)과 절연막(511)(관통비아)을 부착 고정시킨 후, 상기 기재(100)를 제거하고, 기재가 제거된 반도체 기판을 연마하여, 관통 전극의 단면이 전극 중심에서 외측으로 연마된 금속범프(300')-확산방지막(330)-솔더(600)-젖음층(512)-산화막(511)의 동심 구조를 갖는 관통 전극이 제조되는 특징이 있다.

상술한 바와 같이, 본 발명에 따른 관통 전극의 제조방법은 기재에 금속 박막을 구비함으로써, 금속 범프를 전해도금으로 제조하여, 단시간에 저 비용으로 관통 전극을 대량생산할 수 있는 장점이 있으며, 금속 범프에 확산 방지막을 형성함으로써, 두께가 균일하고 균질한 확산 방지막의 형성이 가능하며, 반도체 기판에 형성된 관통 비아의 표면에 절연막을 형성하고 금속 범프에 확산 방지막을 형성하여, 절연막이 형성된 비아에 확산 방지막이 형성된 금속 범프를 삽입하고, 솔더를 이용하여 부착시킴으로써, 단순화된 방법으로 고품질 관통 전극이 형성된 반도체 기판을 높은 생산율(yield)로 대량생산 할 수 있는 장점이 있다.

이상과 같이 본 발명에서는 특정된 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.

따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.

Claims

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a) 포토레지스트(PR; Photo Resist)가 도포된 플렉서블(flexible) 기재에 마스크(mask)를 이용하여 광을 조사하고 현상하여 포토레지스트를 관통하는 기공의 패턴을 형성하는 패턴형성 단계;
b1) 기공 패턴이 형성된 기재에 금속을 증착한 후, 포토레지스트를 제거하여 금속 범프의 패턴이 형성된 기재를 제조하는 범프형성 단계;
b2) 상기 금속 범프에 확산방지막(diffusion barrier)을 형성하는 단계;
c1) 관통 비아(via) 패턴이 형성된 반도체 기판을 산소의 존재하에 열처리하여 절연막을 형성한 후 연마하여, 상기 관통 비아의 표면에 절연막을 형성하는 단계;
c2) 상기 관통 비아에 형성된 절연막 상에 솔더 젖음층을 형성하는 단계;
c3) 절연막 및 솔더 젖음층이 형성된 관통 비아의 패턴을 갖는 반도체 기판과 금속 범프 패턴이 형성된 기재를 정렬 및 체결하여 상기 관통 비아에 상기 금속 범프를 삽입하는 체결 단계;
d) 웨이브 솔더링(wave soldering)을 이용하여 상기 관통 비아에 상기 금속 범프를 솔더로 부착하여, 반도체 기판과 기재의 복합체를 제조하는 부착 단계; 및
e) 상기 복합체로부터 물리적인 뜯어냄에 의해 상기 기재를 제거하고, 기재가 제거된 복합체를 연마하는 연마 단계;
를 포함하여 수행되는 관통 전극의 제조방법.
제 2항에 있어서,
상기 관통 전극의 제조방법은, 상기 a) 단계 전,
a1) 상기 기재에 금속 박막을 형성하는 단계를 더 포함하고, a) 단계의 상기 포토레지스트는 상기 금속 박막 상부에 도포되며, 상기 e) 단계의 연마시 상기 금속 박막이 제거되는 것을 특징으로 하는 관통 전극의 제조방법.
제 3항에 있어서,
상기 관통 전극의 제조방법은, 상기 a1) 단계 전,
a2) 상기 기재에 금속산화물 박막 또는 내열성 폴리머 박막인 탈착 박막을 형성하는 단계를 더 포함하고, a1) 단계의 상기 금속 박막은 상기 탈착 박막 상부에 형성되며, 상기 e) 단계의 연마시 상기 탈착 박막이 제거되는 것을 특징으로 하는 관통 전극의 제조방법.
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제 2항에 있어서,
상기 d) 단계에서, 상기 웨이브 솔더링(wave soldering)에 의해 상기 관통 비아에 삽입된 상기 금속 범프와 상기 관통 비아간의 공극이 솔더에 의해 채워지는 것을 특징으로 하는 관통 전극의 제조방법.
삭제
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제 3항에 있어서,
상기 b1)의 금속의 증착은 전해도금에 의해 수행되는 것을 특징으로 하는 관통 전극의 제조방법.
제 2항에 있어서,
상기 금속 범프는 Cu, Ag, Au, Pt 또는 Al인 것을 특징으로 하는 관통 전극의 제조방법.
제 3항에 있어서,
상기 금속 박막은 Cu, Ag, Au, Pt 또는 Al인 것을 특징으로 하는 관통 전극의 제조방법.
제 4항에 있어서,
상기 금속 산화물 박막은 CuO, AgO, SiO₂, Al₂O₃ 또는 MgO이며, 상기 내열성 폴리머 박막은 테프론 또는 폴리이미드인 것을 특징으로 하는 관통 전극의 제조방법.
제 2항에 있어서,
상기 확산 방지막은 Ti-W, W-C-N, W-N 또는 Ta-N인 것을 특징으로 하는 관통 전극의 제조방법.
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