KR101172533B1 - 반도체 칩 적층 패키지 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 칩 적층 패키지 및 그 제조 방법에 관한 것으로서, 더욱 상세하게 본 발명은 기준칩을 이용하는 구성으로서, 캐리어 웨이퍼를 사용하지 않고, 복수개의 칩을 연결하기 위한 범프, 패드 등이 필요치 않아 공정 효율을 높일 수 있으며, 보다 안정적으로 복수개의 칩을 적층가능한 반도체 칩 적층 패키지 및 그 제조 방법에 관한 것이다.
Description
본 발명은 반도체 칩 적층 패키지 및 그 제조 방법에 관한 것으로서, 더욱 상세하게 본 발명은 기준칩을 이용하는 구성으로서, 캐리어 웨이퍼를 사용하지 않고, 복수개의 칩을 연결하기 위한 범프, 패드 등이 필요치 않아 공정 효율을 높일 수 있으며, 보다 안정적으로 복수개의 칩을 적층가능한 반도체 칩 적층 패키지 및 그 제조 방법에 관한 것이다.
전자 패키지 기술은 반도체 소자에서부터 최종제품까지의 모든 단계를 포함하는 매우 광범위하고 다양한 시스템 제조기술로, 특히 전자제품들의 빠른 발전 속도에 맞추어 기기의 소형화, 경량화, 고성능화를 이루는 데 있어서 매우 중요한 기술이다.
전자 패키지기술은 최종전자 제품의 성능, 크기, 가격 및 신뢰성 등을 결정하는 매우 중요한 기술이다. 특히 고전기적 성능, 극소형/고밀도, 저 전력, 다기능, 초고속 신호 처리, 영구적 신뢰성을 추구하는 최근의 전자제품에 있어 극소형 패키지 부품은 컴퓨터, 정보통신, 이동 통신, 고급 가전제품 등의 필수 부품으로 요구되고 있다.
칩을 포함한 반도체 소자를 3차원으로 적층하여 소자 간 접속하거나 기판에 실장하는 대표적인 기술로는 와이어 본딩(wire bonding) 기술, 플립 칩(flip chip) 기술, 및 실리콘 관통 전극(TSV; Through Silicon Via) 기술을 들 수 있다.
구체적으로, 대한민국 공개특허 2006-0041376호의 '멀티스택 패키지 및 그 제조방법'에서는 복수의 칩을 적층하고, 와이어 본딩 방법으로 칩 사이의 전기적 통로를 형성하는 방법이 개시 되어 있다. 또한, 대한민국 공개특허 2006-0015919호의 '박리 방지용 홀더를 갖는 적층형 반도체 칩 패키지와 그를 포함하는 반도체 모듈'에서는 복수의 BGA(Ball Grid Array) 칩을 적층하는 3차원 적층방법이 개시되어 있다.
그런데, 와이어 본딩 기술은 초음파 툴(tool)을 이용하여 접속부의 금속 패드에 와이어를 부착 연결하는 기술로, 저가의 제조비용이 소요되는 장점이 있으나, 와이어와 금속 패드 간의 접합이 수행되어야 함에 따라, 미세 피치 및 고밀도의 전극을 연결하는 데에는 한계가 있으며, 접속부간 전기적 연결을 위한 신호 라인이 길어짐에 따라, 와이어의 길이에 따른 기생 인덕턴스(inductance)가 증가하여 초고속 신호처리가 필요한 부품에는 사용할 수 없는 한계가 있다.
플립칩 기술은 크게 두 가지로 나뉘는데, 솔더를 이용한 솔더 플립칩(Solder Flip Chip)과 솔더를 이용하지 않는 비솔더 플립칩(Non-Solder Flip Chip)이 있다. 솔더 플립칩은 솔더 플럭스 도포, 칩/기판 정렬, 솔더 범프 리플로우, 플럭스 제거, 언더필 충진 및 경화 등의 접속 공정이 매우 복잡하며, 생산단가가 높은 문제점이 있다. 따라서 최근에는 이러한 복잡한 공정을 줄이기 위해 비솔더 플립칩 기술이 크게 대두되고 있다.
비솔더 플립칩의 대표적 기술은 이방 전도성 접착제(ACA; Anisotropic Conductive Film)를 이용한 플립칩 기술이다. 기존의 ACA를 이용한 플립칩 기술은 기판위에 ACA 재료를 도포 혹은 가접착하고 칩과 기판을 정렬(align)하여 최종적으로 열과 압력을 가하여 플립칩 패키지를 완성하는 공정과정을 가진다. 그러나 이러한 공정은 필름을 형성하거나 각각의 기판마다 ACA 재료를 도포하거나 가접착해야하는 긴 공정시간을 가진다.
실리콘 관통 전극(TSV)은 실리콘 웨이퍼에 구멍을 뚫어 전극을 형성하는 패키지 방식으로, 고주파 신호 손실을 막을 뿐 아니라, 전력소비를 획기적으로 줄일 수 있으며, 신호지연이 거의 발생하지 않아, 소형, 고속 및 저전력 성능을 충족하기 위한 3D 패키징 기술로 각광받고 있다.
실리콘 관통 전극(TSV)을 제조하는 기술은 개별 실리콘 웨이퍼(또는 칩)에 형성된 비아 홀을 채운 후, 상기 비아 홀이 채워진 웨이퍼(또는 칩)를 복수개 적층하여 제조된다.
그런데, 상기 웨이퍼가 초박형, 대구경을 갖는 경우에 웨이퍼의 핸들링이 어려우므로, 웨이퍼의 변형 및 파손이 발생되기 어려운 문제점이 있다.
현재, 반도체 패키징의 후속 공정 자동화를 위하여 웨이퍼를 핸들링하는 기술로서, 캐리어 웨이퍼를 접착제를 이용하여 웨이퍼에 접착/제거하는 TEMPORARY BONDING DEBONDING 공정이 제안된 바 있다.
상기 TEMPORARY BONDING DEBONDING 공정은 각각의 웨이퍼에 캐리어 웨이퍼를 본딩, 디본딩하는 공정이 필요하므로 공정 소요 시간이 길어지며, 접착제를 이용하여 웨이퍼와 캐리어 웨이퍼를 접착함에 따라 접착제의 평탄도에 의해 공정 신뢰성이 저하될 수 있는 문제점이 있다.
이에 따라, 불량률을 낮추면서도, 공정 효율성을 높여 양산이 가능한 3차원 칩을 적층하는 3차원 반도체 칩 적층 패키지를 제조하기 위한 기술이 요구되고 있다.
본 발명은 상술한 바와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 기준칩을 이용하는 구성으로서, 캐리어 웨이퍼를 사용하지 않고, 기준칩에 복수개의 제1적층칩 내지 제n적층칩을 접착함으로써 보다 안정적으로 복수개의 칩을 적층가능한 반도체 칩 적층 패키지 및 그 제조 방법을 제공하는 것이다.
또한, 본 발명의 목적은 복수개의 칩을 접착, 씨닝한 후, 용융금속부 형성 단계를 통해 전체 비아 홀에 용융금속부를 형성함으로써 복수개의 칩을 연결하기 위한 범프, 패드 등이 필요치 않아 공정 효율을 높일 수 있는 반도체 칩 적층 패키지 및 그 제조 방법을 제공하는 것이다.
또, 본 발명의 목적은 제1기준칩 내지 제n기준칩이 접착된 후 씨닝되어 적합한 두께를 갖도록 형성되며, 최종적으로 기준칩이 씨닝되어 최종 두께를 갖도록 형성됨으로써 얇은 두께를 갖는 칩을 효과적으로 적층가능한 반도체 칩 적층 패키지 및 그 제조 방법을 제공하는 것이다.
본 발명의 반도체 칩 적층 패키지 제조 방법은 기준칩(10)의 일측면에 제1적층칩(21)을 본딩하는 제1접착 단계(S10); 상기 기준칩(10)이 접합되지 않은 제1적층칩(21)의 면을 씨닝(thinning)하여 제1적층칩(21)의 두께를 조절하는 제1적층칩 씨닝 단계(S20); 적층방향으로, 상기 기준칩(10)의 일정 영역과 상기 제1적층칩(21)을 연속하여 중공된 비아 홀(40)(via hole)을 복수개 형성하는 비아 홀 형성 단계(S30); 상기 비아홀이 적층방향으로 관통되도록 상기 기준칩(10)의 상기 제1적층칩(21)이 접합되지 않은 면을 씨닝하여 기준칩(10)의 두께를 조절하는 기준칩 씨닝 단계(S40); 및 상기 기준칩(10) 및 제1적층칩(21)에 형성된 비아 홀(40) 전체에 용융 금속을 필링(filling)하여 용융금속부(50)를 형성하는 용융금속부(50) 형성 단계; 를 포함하는 것을 특징으로 한다.
이 때, 상기 반도체 칩 적층 패키지(100) 제조 방법은 상기 제1적층칩(21)의 상측에 n개의 적층칩이 적층되도록 상기 제1적층칩 씨닝 단계(S20)와, 비아 홀 형성 단계(S30) 사이에, 제n-1적층칩의 씨닝처리된 면에 제n적층칩(2n)을 본딩하는 제n접착단계; 및 상기 제n-1적층칩이 접합되지 않은 제n적층칩(2n)의 면을 씨닝하여 제n적층칩(2n)의 두께를 조절하는 제n적층칩 씨닝 단계(S62-n); 가 상기 제1적층칩(21)의 상측에 제2적층칩(22) 내지 제n적층칩(2n)이 적층되는 횟수만큼 반복 수행되며, 상기 비아 홀 형성 단계(S30)에서, 상기 비아홀이 상기 제2적층칩(22) 내지 제n적층칩(2n)을 연속하여 형성되고, 상기 용융금속부(50) 형성 단계에서, 상기 용융금속부(50)가 상기 비아 홀(40) 전체를 필링하는 것을 특징으로 한다.
(n은 2 이상의 정수)
또한, 상기 제1접착 단계(S10) 내지 제n접착 단계(61-n)는 산화물(Oxide) 접합재가 이용되는것을 특징으로 한다.
또, 상기 반도체 칩 적층 패키지(100) 제조 방법은 상기 기준칩 씨닝 단계(S40)와 용융금속부(50) 형성 단계 사이에, 상기 비아 홀(40) 전체에 절연막(61)을 형성하는 절연막 형성 단계(S71); 및 솔더 젖음층(63)을 형성하는 솔더 젖음층 형성 단계(S73); 가 수행되는 것을 특징으로 한다.
이 때, 상기 반도체 칩 적층 패키지(100) 제조 방법은 상기 절연막 형성 단계(S71)와 솔더 젖음층 형성 단계(S73) 사이에, 상기 절연막(61) 상측에 확산방지막(62)(diffusion barrier)을 형성하는 확산방지막 형성 단계(S72); 를 더 포함하는 것을 특징으로 한다.
한편, 본 발명의 반도체 칩 적층 패키지는 상술한 바와 같은 반도체 칩 적층 패키지(100) 제조 방법에 의해 제조되는 것을 특징으로 한다.
본 발명의 반도체 칩 적층 패키지 및 그 제조 방법은 캐리어 웨이퍼 없이 기준칩을 이용하는 구성으로서, 캐리어 웨이퍼를 사용하지 않고, 기준칩에 복수개의 제1적층칩 내지 제n적층칩을 접착함으로써 보다 안정적으로 복수개의 칩을 적층가능한 장점이 있다.
또한, 본 발명의 반도체 칩 적층 패키지 및 그 제조 방법은 복수개의 칩을 접착, 씨닝한 후, 용융금속부 형성 단계를 통해 전체 비아 홀에 용융금속부를 형성함으로써 복수개의 칩을 연결하기 위한 범프, 패드 등이 필요치 않아 공정 효율을 높일 수 있는 장점이 있다.
또, 본 발명의 반도체 칩 적층 패키지 및 그 제조 방법은 제1기준칩 내지 제n기준칩이 접착된 후 씨닝되어 적합한 두께를 갖도록 형성되며, 최종적으로 기준칩이 씨닝되어 최종 두께를 갖도록 형성됨으로써 얇은 두께를 갖는 칩을 효과적으로 적층가능한 장점이 있다.
도 1은 본 발명에 따른 반도체 칩 적층 패키지 제조 방법을 나타낸 도면.
도 2는 본 발명에 따른 반도체 칩 적층 패키지 제조 방법을 나타낸 다른 도면.
도 3 내지 도 9는 본 발명에 따른 반도체 칩 적층 패키지 제조 방법의 각 단계를 나타낸 도면.
도 10은 본 발명에 따른 반도체 칩 적층 패키지 제조 방법을 나타낸 또 다른 도면.
도 11은 본 발명에 따른 반도체 칩 적층 패키지 제조 방법의 절연막 형성 단계 내지 용융금속부 형성 단계를 나타낸 도면.
도 2는 본 발명에 따른 반도체 칩 적층 패키지 제조 방법을 나타낸 다른 도면.
도 3 내지 도 9는 본 발명에 따른 반도체 칩 적층 패키지 제조 방법의 각 단계를 나타낸 도면.
도 10은 본 발명에 따른 반도체 칩 적층 패키지 제조 방법을 나타낸 또 다른 도면.
도 11은 본 발명에 따른 반도체 칩 적층 패키지 제조 방법의 절연막 형성 단계 내지 용융금속부 형성 단계를 나타낸 도면.
이하, 상술한 바와 같은 특징을 가지는 본 발명의 반도체 칩 적층 패키지(100) 및 그 제조 방법을 설명한다.
도 1은 본 발명에 따른 반도체 칩 적층 패키지(100) 제조 방법을 나타낸 도면으로, 본 발명은 제1접착 단계(S10), 제1적층칩 씨닝 단계(S20), 비아 홀 형성 단계(S30), 기준칩 씨닝 단계(S40), 용융금속부(50) 형성 단계를 포함한다.
상기 제1접착 단계(S10)는 기준칩(10)의 일측면에 제1적층칩(21)을 본딩하는 단계로서, 이 때, 상기 기준칩(10)과 제1적층칩(21)의 접착면에는 산화물(Oxide)가 접착재(30)로서 도포될 수 있다.
또한, 상기 제1접착 단계(S10)에서, 상기 산화물의 접합 온도를 낮춰주기 위하여 플라즈마 처리가 함께 수행될 수 있다.
상기 제1적층칩 씨닝 단계(S20)는 상기 제1적층칩(21)의 양측 면 중 상기 기준칩(10)이 접합되지 않은 면을 씨닝(thinning)하여 제1적층칩(21)의 두께를 조절하는 단계이다.
본 발명에서, 도면부호 d21로 나타낸 제1적층칩(21)의 두께란, 상기 제1적층칩 씨닝 단계(S20)를 통해 씨닝된(얇아진) 상태의 제1적층칩(21) 두께를 의미한다.
상기 비아 홀 형성 단계(S30)는 적층방향으로, 상기 기준칩(10)의 일정 영역과 상기 기준칩(10)을 연속하여 중공된 비아 홀(40) (via hole)을 복수개 형성하는 단계이다.
상기 비아 홀 형성 단계(S30)는 DRIE(Deep reactive-ion etching) 및 RIE(Reactive ion etching)와 같은 다양한 에칭 방법을 통해 수행될 수 있으며, 본 발명에 따른 반도체 칩 적층 패키지(100) 제조 방법은 이 외에도 비아 홀(40)을 형성할 수 있다면 더욱 다양한 방법을 통해 수행가능하다.
즉, 상기 비아 홀(40)은 상기 기준칩(10)과 상기 제1적층칩(21)이 적층되는 방향으로 형성되는 것으로서, 상기 제1적층칩(21)이 접합되지 않는 면으로부터 일정 높이만큼을 제외하고, 상기 기준칩(10)의 일정 영역과 상기 기준칩(10) 전체 영역을 연속하여 형성된다.
상기 기준칩 씨닝 단계(S40)는 상기 비아홀이 적층방향으로 관통되도록 상기 기준칩(10)의 상기 제1적층칩(21)이 접합되지 않은 면을 씨닝하여 기준칩(10)의 두께를 조절한다.
본 발명에서 도면부호 d10으로 나타낸 기준칩(10)의 두께란, 상기 기준칩 씨닝 단계(S40)를 통해 씨닝된(얇아진) 상태의 기준칩(10) 두께를 의미한다.
상기 용융금속부(50) 형성 단계는 상기 기준칩(10) 및 제1적층칩(21)에 형성된 비아 홀(40) 전체에 용융 금속을 필링하여 용융금속부(50)를 형성하는 단계이다.
도 2는 본 발명에 따른 반도체 칩 적층 패키지(100) 제조 방법을 나타낸 다른 도면으로, 본 발명의 반도체 칩 적층 패키지(100) 제조 방법은 상기 제1적층칩(21)의 상측에 n개의 적층칩이 적층되도록 상기 제1적층칩 씨닝 단계(S20)와, 비아 홀 형성 단계(S30) 사이에, 제n접착단계; 및 제n적층칩 씨닝 단계(S62-n)가 상기 제1적층칩(21)의 상측에 제2적층칩(22) 내지 제n적층칩(2n)이 적층되는 횟수만큼 반복 수행된다. (n은 2 이상의 정수)
상기 제n접착단계는 상기 제1접착단계와 유사하되, 상기 제n-1적층칩의 씨닝처리된 면에 제n적층칩(2n)을 본딩하는 단계이며, 상기 제n씨닝단계는 상기 제n접착단계를 통해 접착된 제n적층칩(2n)의 상기 제n-1적층칩이 접합되지 않은 면을 씨닝하여 제n적층칩(2n)의 두께를 조절하는 단계이다.
이 때, 상기 비아 홀 형성 단계(S30)는, 상기 제n접착단계 및 제n씨닝단계가 추가되는 경우에, 상기 비아홀이 상기 기준칩(10)의 일정 영역과, 상기 제1적층칩(21) 및 상기 제2적층칩(22) 내지 제n적층칩(2n)을 연속하여 형성된다.
즉, 상기 비아 홀 형성 단계(S30)는 기준칩(10)의 일정 영역과, 상기 기준칩(10)의 상측에 적층된 제1적층칩(21) 내지 제n적층칩(2n)에 적층방향으로 중공된 복수개의 중공홀을 형성한다.
또한, 상기 용융금속부(50) 형성 단계는 상기 용융금속부(50)가 상기 비아 홀 형성 단계(S30)를 통해 형성된 비아 홀(40) 전체를 필링한다.
즉, 본 발명의 반도체 칩 적층 패키지(100) 제조 방법은 상기 제2적층칩(22) 내지 제n적층칩(2n)이 상기 제1적층칩(21)의 상측에 복수개 접합되어 씨닝될 수 있어 복수개의 칩을 효과적으로 적층할 수 있는 장점이 있다.
도 3 내지 도 9는 본 발명에 따른 반도체 칩 적층 패키지(100) 제조 방법의 각 단계를 나타낸 도면으로서, 상기 n이 2로서, 기준칩(10), 제1적층칩(21) 및 제2적층칩(22)이 적층된 반도체 칩 적층 패키지(100) 제조 방법의 각 단계를 나타내었다.
더욱 상세하게, 도 3은 상기 기준칩(10)과 제1적층칩(21)을 접합하는 제1접착 단계(S10)를 나타내었고, 도 4는 상기 제1적층칩(21)의 상기 기준칩(10)이 접합되지 않은 면을 씨닝하는 제1적층칩 씨닝 단계(S20)를 나타내었다.
도 5는 상기 제1적층칩(21)의 씨닝된 면에 제2적층칩(22)을 접합하는 제2접착 단계(61-2)를 나타내었고, 상기 도 6은 상기 제2적층칩(22)의 상기 제1적층칩(21)이 접합되지 않은 면을 씨닝하는 제2적층칩 씨닝 단계(S62-2)를 나타내었다.
도 7은 기준칩(10)의 일정 영역과, 제1적층칩(21), 및 제2적층칩(22)에 적층방향으로 중공된 비아 홀(40)을 형성하는 비아 홀 형성 단계(S30)를 나타내었다.
도 8은 상기 기준칩(10)의 하측 면(상기 제1적층칩(21)이 접합되지 않은 면을 씨닝하여 비아 홀(40)이 적층방향으로 중공되도록 하는 기준칩 씨닝 단계(S40)를 나타내었으며, 도 9는 상기 기준칩 씨닝 단계(S40)를 통해 중공된 비아 홀(40) 전체에 용융금속부(50)를 필링하는 단계이다.
도 10은 본 발명에 따른 반도체 칩 적층 패키지(100) 제조 방법을 나타낸 또 다른 도면으로, 상기 기준칩 씨닝 단계(S40)와 용융금속부(50) 형성 단계 사이에 절연막(61) 형성단계, 확산방지막 형성 단계(S72), 및 솔더 젖음층 형성 단계(S73)가 더 수행되는 예를 나타내었다.
도 11은 본 발명에 따른 반도체 칩 적층 패키지(100) 제조 방법의 절연막 형성 단계(S71) 내지 용융금속부(50) 형성 단계를 나타낸 도면으로, 더욱 상세하게, 도 11 (a)는 상기 절연막 형성 단계(S71)가 수행된 상태를, 도 11 (b)는 확산방지막 형성 단계(S72)가 수행된 상태를, 도 11 (c)는 솔더 젖음층 형성 단계(S73)가 수행된 상태를, 도 11 (d)는 용융금속부(50) 형성 단계까 수행된 상태를 나타내었다.
상기 절연막 형성 단계(S71)는 상기 비아 홀(40) 전체에 절연막(61)을 형성하는 단계로서, 상기 절연막(61)은 산소의 존재하에 비아 홀(40)이 형성된 기준칩(10)과, 제1적층칩(21) 내지 제n적층칩(2n) 조립체를 열처리하여 산화막(thermal oxide)이 형성되도록 함으로써 수행될 수 있다.
솔더 젖음층(63)은 상기 절연막(61)을 형성 한 후, 상기 비아 홀(40) 형성 영역에 형성되어 상기 용융금속부(50)의 젖음이 용이하도록 하는 단계이다.
상기 솔더 젖음층(63)은 통상의 반도체 패키징에서 용융금속부(50)의 젖음 특성을 향상시키기 위해 사용되는 물질이면 모두 사용가능하며, 일 예로, 상기 솔더 젖음층(63)은 Ti, Ni, Ti-W, Ta-N, W-C-N 또는 W-N에서 선택되는 하나 일 수 있다.
아울러, 본 발명의 반도체 칩 적층 패키지(100)는 상기 절연막 형성 단계(S71)와 솔더 젖음층 형성 단계(S73) 사이에, 상기 절연막(61) 상측에 확산방지막(62)(diffusion barrier)을 형성하는 확산방지막 형성 단계(S72); 를 더 포함할 수 있다.
상기 확산방지막(62)은 막을 이루는 상기 확산방지막(62)은 막을 이루는 물질 자체의 확산계수가 매우 낮아, 솔더 젖음층(63)의 확산을 방지하는 배리어 역할을 수행하며, 통상의 반도체 배선 공정에서 금속 물질의 확산 방지를 위해 사용되는 통상의 확산방지막(62) 물질이 사용될 수 있다. 상기 확산방지막(62)의 일 예로, Ti-W, W-C-N, W-N, Ta-N를 사용할 수 있다.
상기 확산방지막(62)은 화학적 증착(CVD) 또는 물리적 증착(PVD)을 이용하여 형성가능하다.
이에 따라, 본 발명의 반도체 칩 적층 패키지(100) 및 그 제조 방법은 캐리어 웨이퍼를 사용하지 않고, 복수개의 칩을 연결하기 위한 범프, 패드 등이 필요치 않아 공정 효율을 높일 수 있으며, 보다 안정적으로 복수개의 칩을 적층가능하다.
또한, 본 발명의 반도체 칩 적층 패키지(100) 및 그 제조 방법은 모든 층을 전기적으로 접속하여 전기전도도가 매우 높고 전기적 신호 지연이 최소화할 수 있는 장점이 있다.
본 발명은 상기한 실시예에 한정되지 아니하며, 적용범위가 다양함은 물론이고, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 다양한 변형 실시가 가능한 것은 물론이다.
S10 ~S73 : 본 발명에 따른 반도체 칩 적층 패키지(100) 제조 방법의 각 단계
100 : 반도체 칩 적층 패키지
10 : 기준칩
21 : 제1적층칩 ~ 2n : 제n적층칩
30 : 접착재
40 : 비아 홀
50 : 용융금속부
61 : 절연막
62 : 확산방지막
63 : 솔더 젖음층
100 : 반도체 칩 적층 패키지
10 : 기준칩
21 : 제1적층칩 ~ 2n : 제n적층칩
30 : 접착재
40 : 비아 홀
50 : 용융금속부
61 : 절연막
62 : 확산방지막
63 : 솔더 젖음층
Claims (6)
- 기준칩(10)의 일측면에 제1적층칩(21)을 본딩하는 제1접착 단계(S10);
상기 기준칩(10)이 접합되지 않은 제1적층칩(21)의 면을 씨닝(thinning)하여 제1적층칩(21)의 두께를 조절하는 제1적층칩 씨닝 단계(S20);
적층방향으로, 상기 기준칩(10)의 일정 영역과 상기 제1적층칩(21)을 연속하여 중공된 비아 홀(40)(via hole)을 복수개 형성하는 비아 홀 형성 단계(S30);
상기 비아홀이 적층방향으로 관통되도록 상기 기준칩(10)의 상기 제1적층칩(21)이 접합되지 않은 면을 씨닝하여 기준칩(10)의 두께를 조절하는 기준칩 씨닝 단계(S40); 및
상기 기준칩(10) 및 제1적층칩(21)에 형성된 비아 홀(40) 전체에 용융 금속을 필링(filling)하여 용융금속부(50)를 형성하는 용융금속부(50) 형성 단계; 를 포함하는 것을 특징으로 하는 반도체 칩 적층 패키지(100) 제조 방법.
- 제1항에 있어서,
상기 반도체 칩 적층 패키지(100) 제조 방법은
상기 제1적층칩(21)의 상측에 n개의 적층칩이 적층되도록 상기 제1적층칩 씨닝 단계(S20)와, 비아 홀 형성 단계(S30) 사이에,
제n-1적층칩의 씨닝처리된 면에 제n적층칩(2n)을 본딩하는 제n접착단계; 및 상기 제n-1적층칩이 접합되지 않은 제n적층칩(2n)의 면을 씨닝하여 제n적층칩(2n)의 두께를 조절하는 제n적층칩 씨닝 단계(S62-n); 가 상기 제1적층칩(21)의 상측에 제2적층칩(22) 내지 제n적층칩(2n)이 적층되는 횟수만큼 반복 수행되며,
상기 비아 홀 형성 단계(S30)에서, 상기 비아홀이 상기 제2적층칩(22) 내지 제n적층칩(2n)을 연속하여 형성되고,
상기 용융금속부(50) 형성 단계에서, 상기 용융금속부(50)가 상기 비아 홀(40) 전체를 필링하는 것을 특징으로 하는 반도체 칩 적층 패키지(100) 제조 방법.
(n은 2 이상의 정수)
- 제2항에 있어서,
상기 제1접착 단계(S10) 내지 제n접착 단계(61-n)는 산화물(Oxide) 접합재가 이용되는것을 특징으로 하는 반도체 칩 적층 패키지(100) 제조 방법.
- 제2항에 있어서,
상기 반도체 칩 적층 패키지(100) 제조 방법은
상기 기준칩 씨닝 단계(S40)와 용융금속부(50) 형성 단계 사이에,
상기 비아 홀(40) 전체에 절연막(61)을 형성하는 절연막 형성 단계(S71); 및
솔더 젖음층(63)을 형성하는 솔더 젖음층 형성 단계(S73); 가 수행되는 것을 특징으로 하는 반도체 칩 적층 패키지(100) 제조 방법.
- 제4항에 있어서,
상기 반도체 칩 적층 패키지(100) 제조 방법은
상기 절연막 형성 단계(S71)와 솔더 젖음층 형성 단계(S73) 사이에, 상기 절연막(61) 상측에 확산방지막(62)(diffusion barrier)을 형성하는 확산방지막 형성 단계(S72); 를 더 포함하는 것을 특징으로 하는 반도체 칩 적층 패키지(100) 제조 방법.
- 제1항 내지 제5항 중 선택되는 어느 한 항의 반도체 칩 적층 패키지(100) 제조 방법에 의해 제조된 반도체 칩 적층 패키지,
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120008015A KR101172533B1 (ko) | 2012-01-26 | 2012-01-26 | 반도체 칩 적층 패키지 및 그 제조 방법 |
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Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR101172533B1 true KR101172533B1 (ko) | 2012-08-10 |
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ID=46880233
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| KR1020120008015A KR101172533B1 (ko) | 2012-01-26 | 2012-01-26 | 반도체 칩 적층 패키지 및 그 제조 방법 |
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| KR (1) | KR101172533B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101439311B1 (ko) * | 2013-07-08 | 2014-09-15 | (주)실리콘화일 | 웨이퍼의 패드 형성 방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100752198B1 (ko) | 2006-09-13 | 2007-08-27 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
| KR101071993B1 (ko) | 2011-01-11 | 2011-10-11 | 한국생산기술연구원 | 반도체 소자 3차원 패키지용 관통 전극 및 그 제조 방법 |
-
2012
- 2012-01-26 KR KR1020120008015A patent/KR101172533B1/ko active IP Right Grant
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100752198B1 (ko) | 2006-09-13 | 2007-08-27 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
| KR101071993B1 (ko) | 2011-01-11 | 2011-10-11 | 한국생산기술연구원 | 반도체 소자 3차원 패키지용 관통 전극 및 그 제조 방법 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101439311B1 (ko) * | 2013-07-08 | 2014-09-15 | (주)실리콘화일 | 웨이퍼의 패드 형성 방법 |
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