KR20200112661A - 반도체 소자 탑재용 기판 - Google Patents

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가오루 히시키
게이이치 오타키
히데히코 사사키
고타로 도메오카
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오쿠치 마테리얼스 가부시키가이샤
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Abstract

본 발명은, 금속판의 한쪽의 면에 은 도금이 최외측 표층의 도금으로서 실시된, 도금층만을 포함하는 기둥형 단자부를 구비한 반도체 소자 탑재용 기판에 있어서, 비용이나 작업 시간을 저감하여, 생산성을 향상시키면서, 은 도금층을 포함하는 단자 등이 되는 도금층 전체의 두께를 얇게 억제하고, 또한, 밀봉 수지와의 밀착성을 각별히 높게 하는 것이 가능한 반도체 소자 탑재용 기판을 제공하는 것을 과제로 한다.
금속판(10)의 한쪽의 면에, 도금층만을 포함하는 기둥형 단자부(12-1)를 구비한 반도체 소자 탑재용 기판(1)으로서, 기둥형 단자부는, 바늘형의 돌기군을 갖는 조화 은 도금층(11)을 최외측 표층의 도금층으로서 구비하고, 조화 은 도금층은, 결정 방위 <001>, <111>, <101>의 각각의 비율 중 결정 방위 <101>의 비율이 가장 높은 결정 구조를 갖는다.

Description

반도체 소자 탑재용 기판{SEMICONDUCTOR DEVICE-MOUNTING SUBSTRATE}
본 발명은 금속판의 한쪽의 면에 은 도금이 최외측 표층의 도금으로서 실시된, 도금층만을 포함하는 기둥형 단자부를 구비하고, 반도체 패키지의 제조 시에 금속판이 제거되는 반도체 소자 탑재용 기판에 관한 것이다.
도전성을 갖는 기재의 한쪽의 면에, 정해진 패터닝을 실시한 레지스트 마스크를 형성하고, 레지스트 마스크로부터 노출한 기재에 도전성 금속을 전착하여 반도체 소자 탑재용의 금속층과 외부 기판과 접속하기 위한 전극층을 형성하고, 그 레지스트 마스크를 제거함으로써 반도체 소자 탑재용 기판을 형성하고, 형성한 반도체 소자 탑재용 기판에 반도체 소자를 탑재, 와이어 본딩하여, 또는 반도체 소자를 플립 칩 탑재한 후에 수지 밀봉을 행하여, 기재를 제거하여, 전착한 도전성 금속의 다른쪽의 면측을 노출시킨 반도체 패키지를 얻는 것이 알려져 있다.
특허문헌 1에는, 형성한 레지스트 마스크를 넘어 도전성 금속을 전착시킴으로써, 반도체 소자 탑재용의 금속층과, 외부와 접속하기 위한 전극층의 상단부 둘레 가장자리에 돌출부를 갖는 반도체 소자 탑재용 기판을 얻어, 수지 밀봉 시에 금속층과 전극층의 돌출부가 수지에 파고드는 형태가 되어 확실하게 수지측에 남도록 하는 것이 기재되어 있다.
특허문헌 2에는, 레지스트 마스크를 형성할 때에 산란 자외광을 이용하여 레지스트 마스크를 사다리꼴로 형성함으로써 금속층 또는 전극층을 역사다리꼴의 형상으로 형성하는 것이 기재되어 있다.
특허문헌 3에는, 금속층의 표면에 조화면(粗化面)을 부여함으로써 밀봉 수지와의 접촉 면적을 증가시켜, 금속층과 수지 밀봉의 밀착력을 향상시키고, 금속층의 돌출부가 확실하게 수지측에 남도록 하는 것이 기재되어 있다.
일본 특허 제3626075호 공보 일본 특허 제4508064호 공보 일본 특허 제5151438호 공보
특허문헌 1에 나타내는 레지스트 마스크를 넘어 도전성 금속을 전착시키는 방법은, 형성하는 도금층을, 그 레지스트 마스크를 오버행시켜 형성하지만, 그 오버행량을 컨트롤하는 것이 어려워, 형성하는 도금층의 전부가 같은 처마 길이가 되지 않는 문제나, 돌출부가 커지면 이웃의 도금층과 연결되어 버리는 문제가 있다. 또한, 도금층이 얇아지면 돌출부의 폭도 두께도 작아지기 때문에, 수지와의 밀착성이 저하하는 문제도 있다. 또한, 오버행시킨 도금층의 상면은, 도금의 종방향과 횡방향의 성장 비율의 관계로 구형이 되기 때문에, 본딩의 신뢰성을 저하시키는 요인도 된다.
또한, 특허문헌 2에 나타내는 산란 자외광을 이용하여 레지스트층의 개구부의 단면 형상을 사다리꼴로 형성하는 방법은, 사용하는 레지스트층의 두께가 50 ㎛ 정도인 경우, 자외광이 레지스트에 흡수되어 기재 방향이 될수록 광이 감쇠해 감으로써, 개구부의 단면 형상에 있어서의 사다리꼴의 각도가 90도(즉 직사각형) 가깝게, 또한 이보다 커져 윗변이 짧은 보통의 사다리꼴 형상이 되어, 금속층 또는 전극층의 형상이 역사다리꼴을 이루지 않게 되기 때문에, 금속층 또는 전극층과 수지의 밀착성이 저하한다.
또한, 특허문헌 3에 나타내는 바와 같은 반도체 소자 실장면측의 접속 단자면의 표면을 조화함으로써, 어느 정도의 리드레스 패키지 형성 후의 밀봉 수지와 리드 단자의 밀착력이 얻어지지만, 조면화된 하지 도금층에 반도체 소자 접속용의 귀금속 도금층을 적층 형성할 필요성이 있어, 귀금속 도금층에 의해 하지 도금층의 조면화된 면이 메워져 조면화 상태의 부족을 초래할 우려가 있어, 결과적으로 단자 빠짐 문제가 발생할 우려가 있다.
또한, 특허문헌 1, 2, 3에 공통된 과제로서, 하지 도금층을 조화하기 위한 도금 조건은 저속 도금이 일반적이기 때문에, 반도체 소자 탑재용 기판 제조 공정에 있어서의 생산성 저하에 의한 고비용이 현안 사항으로 되고 있다. 또한, 귀금속 도금층도 고비용의 큰 요인으로 되고 있다. 한편으로, 밀봉 수지와의 결합성을 보다 강화하는 것이 중요 과제로 되고 있다.
전극층과 수지의 밀착성을 보다 향상시키기 위해서는, 전극층의 최외측 표면을 조면화할 필요가 있다. 밀봉 수지와의 밀착성을 높이기 위해서는, 특허문헌 3에 기재된 조면화 상태로부터 한층 더 밀착 면적을 늘리기 위해 전극층의 두께를 두껍게 하고, 또한 수지에 파고드는 것 같은 역사다리꼴의 단면 형상을 갖는 전극을 형성하는 것이 유효하지만, 저속 도금을 두껍게 하는 것에 따른 생산성 리스크의 악화와 귀금속 도금층의 고비용의 문제를 검토하여, 밀봉 수지와의 결합성이 높은 귀금속 도금을 선정할 필요가 있었다.
그런데, 본건 발명자가 시행 착오를 거듭한 바, 상기 각 특허문헌에 개시되어 있는 기술에 비해서, 도금층 전체의 두께를 얇게 억제하고, 또한, 밀봉 수지와의 밀착성을 각별히 높게 할 수 있는 여지가 있는 것이 판명되었다.
본 발명은 이러한 과제를 감안하여 이루어진 것이며, 그 목적으로 하는 바는, 금속판의 한쪽의 면에 은 도금이 최외측 표층의 도금으로서 실시된, 도금층만을 포함하는 기둥형 단자부를 구비한 반도체 소자 탑재용 기판에 있어서, 비용이나 작업 시간을 저감하여, 생산성을 향상시키면서, 은 도금층을 포함하는 도금층 전체의 두께를 얇게 억제하고, 또한, 밀봉 수지와의 밀착성을 각별히 높게 하는 것이 가능한 반도체 소자 탑재용 기판을 제공하는 것이다.
상기 과제를 해결하기 위해, 본 발명의 반도체 소자 탑재용 기판은, 금속판의 한쪽의 면에, 도금층만을 포함하는 기둥형 단자부를 구비한 반도체 소자 탑재용 기판으로서, 상기 기둥형 단자부는, 바늘형의 돌기군을 갖는 조화 은 도금층을 최외측 표층의 도금층으로서 구비하고, 상기 조화 은 도금층은, 결정 방위 <001>, <111>, <101>의 각각의 비율 중 결정 방위 <101>의 비율이 가장 높은 결정 구조를 갖는 것을 특징으로 한다.
또한, 본 발명의 반도체 소자 탑재용 기판에 있어서는, 상기 조화 은 도금층의 평균 결정립경이, 0.28 ㎛보다 작은 것이 바람직하다.
또한, 본 발명의 반도체 소자 탑재용 기판에 있어서는, 상기 기둥형 단자부에 있어서 상기 금속판에 접하고 있는 도금층이, 금 도금층인 것이 바람직하다.
또한, 본 발명의 반도체 소자 탑재용 기판에 있어서는, 상기 기둥형 단자부는, 상기 금속판측으로부터 다음 (1)∼(6) 중 어느 하나의 순서로 적층된 금속을 포함하는 도금층에 의해 형성되는 것이 바람직하다.
(1) 금/니켈/은
(2) 금/팔라듐/니켈/은
(3) 금/팔라듐/니켈/팔라듐/은
(4) 금/니켈/팔라듐/은
(5) 금/니켈/팔라듐/금/은
(6) 금/팔라듐/니켈/팔라듐/금/은
본 발명에 따르면, 금속판의 한쪽의 면에 은 도금이 최외측 표층의 도금으로서 실시된, 도금층만을 포함하는 기둥형 단자부를 구비한 반도체 소자 탑재용 기판에 있어서, 비용이나 작업 시간을 저감하여, 생산성을 향상시키면서, 은 도금층을 포함하는 도금층 전체의 두께를 얇게 억제하고, 또한, 밀봉 수지와의 밀착성을 각별히 높게 하는 것이 가능한 반도체 소자 탑재용 기판이 얻어진다.
도 1은 본 발명의 제1 실시형태에 따른 반도체 소자 탑재용 기판의 일례를 나타내는 도면이며, (a)는 상면도, (b)는 (a)의 A-A 단면을 모식적으로 나타낸 설명도이다.
도 2는 본 발명의 제1 실시형태에 따른 다열 배열된 반도체 소자 탑재용 기판의 일례의 평면도이다.
도 3은 본 발명의 제1 실시형태에 따른 반도체 소자 탑재용 기판의 제조 순서의 일례를 나타내는 설명도이다.
도 4는 본 발명의 제1 실시형태에 따른 반도체 소자 탑재용 기판을 이용한 반도체 패키지의 제조 순서의 일례를 나타내는 설명도이다.
도 5는 본 발명의 제2 실시형태에 따른 반도체 소자 탑재용 기판의 일례를 나타내는 도면이며, (a)는 상면도, (b)는 (a)의 B-B 단면을 모식적으로 나타낸 설명도이다.
도 6은 본 발명의 제2 실시형태에 따른 다열 배열된 반도체 소자 탑재용 기판의 일례의 평면도이다.
도 7은 본 발명의 제2 실시형태에 따른 반도체 소자 탑재용 기판의 제조 순서의 일례를 나타내는 설명도이다.
도 8은 본 발명의 제2 실시형태에 따른 반도체 소자 탑재용 기판을 이용한 반도체 패키지의 제조 순서의 일례를 나타내는 설명도이다.
실시형태의 설명에 앞서, 본 발명을 도출하기에 이른 경위 및 본 발명의 작용 효과에 대해서 설명한다.
본건 발명자는, 반도체 패키지의 단자 등으로서 이용되는, 도금층만을 포함하는 기둥형 단자부와 수지의 밀착성을 향상시키는 방책으로서, 기둥형 단자부의 상면에 있어서의 하지의 도금층을, 표면이 조화면이 되도록 형성하고, 그 위에, 조화면의 형상을 추종하도록 귀금속 도금층을 적층하는 것에 대해서 검토하였다. 그러나, 하지의 도금층의 표면의 조화면을, 귀금속 도금층이 적층되어도 수지와의 밀착성을 향상시킬 수 있는 요철 형상을 갖는 면이 되도록 형성하기 위해서는, 하지의 도금층을 두껍게 형성할 필요가 있고, 더구나, 하지 도금층을 조화면으로 하기 위한 도금 속도는 저속이기 때문에, 작업 시간이 증대하여 고비용이 되어, 생산성이 저하하여 버린다.
또한, 본건 발명자는, 수지와의 밀착성을 향상시키기 위한 다른 방책으로서, 기둥형 단자부의 상면을 평활한 귀금속 도금층으로 형성한 후, 귀금속 도금층의 표면을 조화하는 것에 대해서 검토하였다. 그러나, 귀금속 도금층의 표면을, 수지와의 밀착성을 향상시킬 수 있는 요철 형상을 갖는 조화면이 되도록 형성하기 위해서는, 조화면을 형성하기 전의 평활한 귀금속 도금층을 두껍게 형성할 필요가 있기 때문에, 귀금속 도금층의 비용이 증대하여, 생산성이 저하하여 버린다.
다음에, 본건 발명자는, 표면의 조화면을 형성하기 위한 비용이나 작업 시간을 저감하여, 생산성을 향상시키면서, 밀봉 수지와의 밀착성을 향상시키고, 또한, 도금층 전체의 두께를 얇게 하기 위해서는, 금속판에 구비되는 기둥형 단자부의 구성에 관하여, 하지 도금층을 평활하게 적층하고, 그 위에 표면이 조화된 은 도금층을, 평활한 은 도금층의 표면을 조화하는 일없이 형성하는 것이 필요하다고 생각하였다.
그리고, 본건 발명자는, 시행 착오의 과정에 있어서, 반도체 소자 탑재용 기판에 구비되는 도금층만을 포함하는 기둥형 단자부의 구성으로서, 하지 도금층의 상면에, 표면이 조화된 은 도금층으로서, 바늘형의 돌기군을 갖는 조화 은 도금층을 평활한 은 도금층의 표면을 조화하는 일없이 최외측 표층의 도금층으로서 구비한 반도체 소자 탑재용 기판을 도출하였다.
또한, 본원에 있어서, 조화 은 도금층이 갖는 바늘형의 돌기군이란, 표면적비(여기서는, 평활한 면의 표면적에 대한, 조화 은 도금층의 표면적의 비율)가 1.30 이상 6.00 이하가 되는 복수의 바늘형의 돌기의 집합체를 말한다.
조화 은 도금층을, 이러한 표면적비가 되는 바늘형의 돌기군을 갖는 형태로 형성하면, 밀봉 수지가 개개의 바늘형의 돌기의 근원까지 유입하기 쉬워져, 밀봉 수지가 경화하였을 때에 접촉 면적의 증가나 요철 형상에 의한 물리적인 앵커 효과를 발휘하여, 종래의 기술과 비교하여, 양호한 밀착성을 얻을 수 있는 것이 판명되었다.
또한, 본건 발명자가 시행 착오를 거듭한 결과, 바늘형의 돌기군을 갖는 조화 은 도금층은, 종래의 평활한 은 도금층이나, 평활한 은 도금층의 표면을 조화함으로써 조화면이 형성된 조화 은 도금층의 결정 구조와는 상이한, 정해진 결정 방위의 비율을 크게 한 결정 구조가 성장함으로써 형성되는 것, 및 그 결정 구조가 크게 성장함으로써 형성된 바늘형의 돌기군을 갖는 조화면은, 종래의 기술에 의해 형성된 조화면과 비교하여, 밀봉 수지와의 밀착성을 각별히 향상시키는 효과가 있는 것이 판명되어, 본 발명을 도출하기에 이르렀다.
본 발명의 반도체 소자 탑재용 기판은, 금속판의 한쪽의 면에, 도금층만을 포함하는 기둥형 단자부를 구비한 반도체 소자 탑재용 기판으로서, 기둥형 단자부는, 바늘형의 돌기군을 갖는 조화 은 도금층을 최외측 표층의 도금층으로서 구비하고, 조화 은 도금층은, 결정 방위 <001>, <111>, <101>의 각각의 비율 중 결정 방위 <101>의 비율이 가장 높은 결정 구조를 갖는다.
본 발명의 반도체 소자 탑재용 기판과 같이, 조화 은 도금층이, 1.30 이상 6.00 이하가 되는 표면적비(여기서는, 평활한 면의 표면적에 대한 조화 은 도금층의 표면적의 비율)의 바늘형의 돌기군을 가지고 있으면, 밀봉 수지가 개개의 바늘형의 돌기의 근원까지 유입하기 쉬워진다. 이 때문에, 밀봉 수지가 경화하였을 때에 접촉 면적의 증가나 요철 형상에 의한 물리적인 앵커 효과를 발휘하여, 양호한 밀착성을 얻을 수 있다. 또한, 바늘형의 돌기군에 있어서의 개개의 바늘형의 돌기가 신장하는 방향은 똑같지 않고, 상방향이나 경사 방향은 물론, 굽은 바늘의 형상도 포함된다. 바늘형의 돌기군에 있어서의 개개의 바늘형의 돌기가 방사선형으로 랜덤으로 신장한 형태이면, 한층 더 밀봉 수지에의 앵커 효과를 높일 수 있다.
더구나, 본 발명의 반도체 소자 탑재용 기판과 같이, 기둥형 단자부에 있어서의 하지 도금층의 상면에 최외측 표층의 도금층으로서 구비되는 바늘형의 돌기군을 갖는 조화 은 도금층을, 결정 방위 <001>, <111>, <101>의 각각의 비율 중 결정 방위 <101>의 비율이 가장 높은 결정 구조를 갖는 구성으로 하면, 예컨대, 표면적비(여기서는, 평활한 면의 표면적에 대한 은 도금층의 표면적의 비율)가 1.30 미만인 요철에 의한 조화면을 갖는 은 도금층이나, 결정 방위 <001>, <111>, <101>의 각각의 비율 중 결정 방위 <101>의 비율이 가장 높은 결정 구조와는 상이한, 종래의 결정 구조를 갖는, 평활한 은 도금층의 표면을 조화함으로써 조화면이 형성된 조화 은 도금층에 비해서, 더욱 심부까지 밀봉 수지가 들어가기 쉬워져, 밀봉 수지와의 밀착성이 한층 더 높아진다.
또한, 본 발명의 반도체 소자 탑재용 기판과 같이 하면, 기둥형 단자부의 상면측에 있어서의 반도체 소자를 탑재하는 반도체 소자 탑재부나, 반도체 소자와 직접적으로 또는 와이어를 통해 전기적인 접속을 행하는 내부 접속용 단자부에 있어서는, 조화 은 도금층의 바늘형의 돌기군에 의해, 땜납이나 페이스트 등의 접속 부재와의 접촉 면적이 증가함으로써 수분의 침입을 방지할 수 있으며, 열 팽창에 의한 변형이 억제되어, 접속 부재와 도금 피막 사이의 층간 박리가 억제된다.
또한, 본 발명의 반도체 소자 탑재용 기판과 같이 하면, 결정 방위 <001>, <111>, <101>의 비율 중 결정 방위 <101>의 비율이 가장 높은 결정 구조를 갖는, 바늘형의 돌기군을 갖는 조화 은 도금층에 의해, 밀봉 수지와의 밀착성을 각별히 향상시킬 수 있는 결과, 기둥형 단자부에 있어서의 하지 도금층을 얇고 평활하게 형성하면 충분하며, 표면이 조화된 하지 도금층의 형성은 불필요해진다.
또한, 결정 방위 <001>, <111>, <101>의 각각의 비율 중 결정 방위 <101>의 비율이 가장 높은 결정 구조를 갖는, 바늘형의 돌기군을 갖는 조화 은 도금층은, 후술하는 조건에서의 은 도금에 의해, 평활한 은 도금층의 표면을 조화하는 일없이 형성할 수 있다.
이 때문에, 본 발명의 반도체 소자 탑재용 기판과 같이 하면, 수지와의 밀착성을 향상시키기 위한 조화면의 형성 비용을 최소화할 수 있고, 또한, 도금층 전체의 두께를 최소화하는 것이 가능해진다.
또한, 본 발명의 반도체 소자 탑재용 기판에 있어서는, 바람직하게는, 조화 은 도금층의 평균 결정립경은, 0.28 ㎛보다 작다.
조화 은 도금층의 평균 결정립경이, 0.28 ㎛ 이상이면, 은 도금의 결정이 높이 방향으로 성장하였을 때의 결정끼리의 간격이 넓어져, 1.30 이상 6.00 이하의 표면적비(여기서는, 평활한 면의 표면적에 대한 조화 은 도금층의 표면적의 비율)가 얻어지지 않는다.
조화 은 도금층의 평균 결정립경이, 0.28 ㎛보다 작으면, 은 도금의 결정이 높이 방향으로 성장하였을 때의 결정끼리의 간격이 좁아져, 1.30 이상 6.00 이하의 표면적비(여기서는, 평활한 면의 표면적에 대한 조화 은 도금층의 표면적의 비율)가 얻어진다. 또한, 보다 바람직하게는, 조화 은 도금층의 평균 결정립경은, 0.15 ㎛ 이상 0.25 ㎛ 이하인 것이 좋다.
또한, 본 발명의 반도체 소자 탑재용 기판에 있어서는, 바람직하게는, 기둥형 단자부에 있어서 금속판에 접하고 있는 도금층이, 금 도금층이도록 구성한다.
또한, 본 발명의 반도체 소자 탑재용 기판에 있어서는, 바람직하게는, 기둥형 단자부는, 금속판측으로부터 다음 (1)∼(6) 중 어느 하나의 순서로 적층된 금속을 포함하는 도금층에 의해 형성된 구성으로 한다.
(1) 금/니켈/은
(2) 금/팔라듐/니켈/은
(3) 금/팔라듐/니켈/팔라듐/은
(4) 금/니켈/팔라듐/은
(5) 금/니켈/팔라듐/금/은
(6) 금/팔라듐/니켈/팔라듐/금/은
예컨대, 기둥형 단자부를, 금/니켈/은의 순서로 적층된 금속을 포함하는 도금층에 의해 구성하는 경우는, 금속판의 한쪽의 면측의 기둥형 단자부에 대응하는 부위의 표면에, 금 도금층을 0.005 ㎛ 이상 0.5 ㎛ 이하, 바람직하게는 0.05 ㎛ 형성하고, 그 위에 평활한 결정의 니켈 도금층을 5.0 ㎛ 이상 80.0 ㎛ 이하, 바람직하게는 30.0 ㎛ 형성하고, 그 위에 바늘형의 돌기군을 표면에 갖는 조화 은 도금층을 0.2 ㎛ 이상 3.0 ㎛ 이하, 바람직하게는 0.5 ㎛ 형성하는 것이 좋다.
또한, 예컨대, 기둥형 단자부를, 금/팔라듐/니켈/은의 순서로 적층된 금속을 포함하는 도금층에 의해 구성하는 경우는, 금속판의 한쪽의 면측의 기둥형 단자부에 대응하는 부위의 표면에, 금 도금층을 0.005 ㎛ 이상 0.5 ㎛ 이하, 바람직하게는 0.05 ㎛ 형성하고, 그 위에 팔라듐 도금층을 0.005 ㎛ 이상 0.5 ㎛ 이하, 바람직하게는 0.05 ㎛ 형성하고, 그 위에 평활한 결정의 니켈 도금층을 5.0 ㎛ 이상 80.0 ㎛ 이하, 바람직하게는 30.0 ㎛ 형성하고, 그 위에 바늘형의 돌기군을 표면에 갖는 조화 은 도금층을 0.2 ㎛ 이상 3.0 ㎛ 이하, 바람직하게는 0.5 ㎛ 형성하는 것이 좋다.
또한, 예컨대, 기둥형 단자부를, 금/팔라듐/니켈/팔라듐/은의 순서로 적층된 금속을 포함하는 도금층에 의해 구성하는 경우는, 금속판의 한쪽의 면측의 기둥형 단자부에 대응하는 부위의 표면에, 금 도금층을 0.005 ㎛ 이상 0.5 ㎛ 이하, 바람직하게는 0.05 ㎛ 형성하고, 그 위에 팔라듐 도금층을 0.005 ㎛ 이상 0.5 ㎛ 이하, 바람직하게는 0.05 ㎛ 형성하고, 그 위에 평활한 결정의 니켈 도금층을 5.0 ㎛ 이상 80.0 ㎛ 이하, 바람직하게는 30.0 ㎛ 형성하고, 그 위에 팔라듐 도금층을 0.005 ㎛ 이상 1.5 ㎛ 이하, 바람직하게는 0.05 ㎛ 형성하고, 그 위에 바늘형의 돌기군을 표면에 갖는 조화 은 도금층을 0.2 ㎛ 이상 3.0 ㎛ 이하, 바람직하게는 0.5 ㎛ 형성하는 것이 좋다.
또한, 예컨대, 기둥형 단자부를, 금/니켈/팔라듐/은의 순서로 적층된 금속을 포함하는 도금층에 의해 구성하는 경우는, 일례로서, 금속판의 한쪽의 면측의 기둥형 단자부에 대응하는 부위의 표면에, 금 도금층을 0.005 ㎛ 이상 0.5 ㎛ 이하, 바람직하게는 0.05 ㎛ 형성하고, 그 위에 평활한 결정의 니켈 도금층을 5.0 ㎛ 이상 80.0 ㎛ 이하, 바람직하게는 30.0 ㎛ 형성하고, 그 위에 팔라듐 도금층을 0.005 ㎛ 이상 1.5 ㎛ 이하, 바람직하게는 0.05 ㎛ 형성하고, 그 위에 바늘형의 돌기군을 표면에 갖는 조화 은 도금층을 0.2 ㎛ 이상 3.0 ㎛ 이하, 바람직하게는 0.5 ㎛ 형성하는 것이 좋다.
또한, 예컨대, 기둥형 단자부를, 금/니켈/팔라듐/금/은의 순서로 적층된 금속을 포함하는 도금층에 의해 구성하는 경우는, 금속판의 한쪽의 면측의 기둥형 단자부에 대응하는 부위의 표면에, 금 도금층을 0.005 ㎛ 이상 0.5 ㎛ 이하, 바람직하게는 0.05 ㎛ 형성하고, 그 위에 평활한 결정의 니켈 도금층을 5.0 ㎛ 이상 80.0 ㎛ 이하, 바람직하게는 30.0 ㎛ 형성하고, 그 위에 팔라듐 도금층을 0.005 ㎛ 이상 1.5 ㎛ 이하, 바람직하게는 0.05 ㎛ 형성하고, 그 위에 금 도금층을 0.0005 ㎛ 이상 0.5 ㎛ 이하, 바람직하게는 0.005 ㎛ 형성하고, 그 위에 바늘형의 돌기군을 표면에 갖는 조화 은 도금층을 0.2 ㎛ 이상 3.0 ㎛ 이하, 바람직하게는 0.5 ㎛ 형성하는 것이 좋다.
또한, 예컨대, 기둥형 단자부를, 금/팔라듐/니켈/팔라듐/금/은의 순서로 적층된 금속을 포함하는 도금층에 의해 구성하는 경우는, 금속판의 한쪽의 면측의 기둥형 단자부에 대응하는 부위의 표면에, 금 도금층을 0.005 ㎛ 이상 0.5 ㎛ 이하, 바람직하게는 0.05 ㎛ 형성하고, 그 위에 팔라듐 도금층을 0.005 ㎛ 이상 0.5 ㎛ 이하, 바람직하게는 0.05 ㎛ 형성하고, 그 위에 평활한 결정의 니켈 도금층을 5.0 ㎛ 이상 80.0 ㎛ 이하, 바람직하게는 30.0 ㎛ 형성하고, 그 위에 팔라듐 도금층을 0.005 ㎛ 이상 1.5 ㎛ 이하, 바람직하게는 0.05 ㎛ 형성하고, 그 위에 금 도금층을 0.0005 ㎛ 이상 0.5 ㎛ 이하, 바람직하게는 0.005 ㎛ 형성하고, 그 위에 바늘형의 돌기군을 표면에 갖는 조화 은 도금층을 0.2 ㎛ 이상 3.0 ㎛ 이하, 바람직하게는 0.5 ㎛ 형성하는 것이 좋다.
또한, 본 발명의 반도체 소자 탑재용 기판에 있어서는, 반도체 소자 탑재용 기판의 기재를 이루는 금속판의 재질은, 구리 합금 등의 구리계 재료 외에, 스테인레스계 합금도 적용 가능하다.
본 발명의 반도체 소자 탑재용 기판에 있어서의 반도체 소자 탑재용 기판의 기재를 이루는 금속판의 재질이 스테인레스계 합금인 경우는, 기둥형 단자부를, 금/니켈/팔라듐/은의 순서로 적층된 금속을 포함하는 도금층에 의해 구성한다. 그 경우는, 금속판의 한쪽의 면측의 기둥형 단자부에 대응하는 부위의 표면에, 금 도금층을 0.005 ㎛ 이상 0.5 ㎛ 이하, 바람직하게는 0.05 ㎛ 형성하고, 그 위에 평활한 결정의 니켈 도금층을 20.0 ㎛ 이상 80.0 ㎛ 이하, 바람직하게는 30.0 ㎛ 형성하고, 그 위에 팔라듐 도금층을 0.005 ㎛ 이상 1.5 ㎛ 이하, 바람직하게는 0.05 ㎛ 형성하고, 그 위에 바늘형의 돌기군을 표면에 갖는 조화 은 도금층을 0.2 ㎛ 이상 3.0 ㎛ 이하, 바람직하게는 0.5 ㎛ 형성하는 것이 좋다.
그리고, 상기 모든 예의 순서로 적층된 금속을 포함하는 도금층에 의해 형성되는, 기둥형 단자부에 있어서의, 바늘형의 돌기군을 표면에 갖는, 결정 방위 <001>, <111>, <101>의 각각의 비율 중 결정 방위 <101>의 비율이 가장 높은 결정 구조를 갖는, 조화 은 도금층의 표면적비(여기서는, 평활한 면의 표면적에 대한 조화 은 도금층의 표면적의 비율)는 1.30 이상 6.00 이하, 바람직하게는 3.00인 것이 좋다.
또한, 본 발명의 반도체 소자 탑재용 기판에 있어서의, 결정 방위 <001>, <111>, <101>의 각각의 비율 중 결정 방위 <101>의 비율이 가장 높은 결정 구조를 갖는, 바늘형의 돌기군을 갖는 조화 은 도금층은, 메탄술폰산계 은 도금액을 포함하는, 은 농도 1.0 g/L 이상 10 g/L 이하의 은 도금욕을 이용하여, 온도 55℃ 이상 65℃ 이하, 전류 밀도 3 A/dm2 이상 20 A/dm2 이하로 5∼60초간 도금을 행함으로써 얻을 수 있다.
따라서, 본 발명에 따르면, 금속판의 한쪽의 면에 은 도금이 최외측 표층의 도금으로서 실시된, 도금층만을 포함하는 기둥형 단자부를 구비한 반도체 소자 탑재용 기판에 있어서, 표면의 조화면을 형성하기 위한 비용이나 작업 시간을 저감하여, 생산성을 향상시키면서, 은 도금층을 포함하는 도금층 전체의 두께를 얇게 억제하고, 또한, 밀봉 수지와의 밀착성을 각별히 높게 하는 것이 가능한 반도체 소자 탑재용 기판이 얻어진다.
이하에, 본 발명을 적용한 반도체 소자 탑재용 기판 및 그 제조 방법에 대해서 설명한다. 또한, 본 발명은, 특별히 한정이 없는 한, 이하의 상세한 설명에 한정되는 것이 아니다.
제1 실시형태
도 1은 본 발명의 제1 실시형태에 따른 반도체 소자 탑재용 기판의 일례를 나타내는 도면이며, (a)는 평면도, (b)는 (a)의 A-A 단면을 모식적으로 나타낸 설명도이다. 도 2는 본 발명의 제1 실시형태에 따른 다열 배열된 반도체 소자 탑재용 기판의 일례를 나타내는 평면도이다. 도 3은 본 발명의 제1 실시형태에 따른 반도체 소자 탑재용 기판의 제조 순서의 일례를 나타내는 설명도이다. 도 4는 본 발명의 제1 실시형태에 따른 반도체 소자 탑재용 기판을 이용한 반도체 패키지의 제조 순서의 일례를 나타내는 설명도이다.
본 실시형태의 반도체 소자 탑재용 기판(1)은, 도 1의 (a)에 나타내는 바와 같이, 구리계 재료를 포함하는 금속판(10)의 한쪽의 면에, 반도체 소자가 탑재되는 영역을 향하여 사방으로부터 신장한 복수의 기둥형 단자부(12-1)를 구비하고 있다.
기둥형 단자부(12-1)는, 상이한 금속의 도금층만을 포함하고, 도 1의 (b)에 나타내는 바와 같이, 바늘형의 돌기군을 갖는 조화 은 도금층(11)을 최외측 표층의 도금층으로서 구비하고 있다.
조화 은 도금층(11)은, 1.30 이상 6.00 이하의 표면적비(여기서는, 평활한 면의 표면적에 대한 조화 은 도금층의 표면적의 비율)가 되는 바늘형의 돌기군을 가지고 있다.
또한, 조화 은 도금층(11)은, 결정 방위 <001>, <111>, <101>의 각각의 비율 중 결정 방위 <101>의 비율이 가장 높은 결정 구조를 가지고 있다.
조화 은 도금층(11)의 평균 결정립경은, 0.28 ㎛보다 작은 크기를 가지고 있다.
그리고, 기둥형 단자부(12-1)는, 도 1의 (b)에 나타내는 바와 같이, 한쪽의 면이, 반도체 패키지에 있어서의 반도체 소자와 접속하는 내부 접속용 단자부(12a)를 이루며, 다른쪽의 면이 외부 기판과 접속하는 외부 접속용 단자부(12b)를 이루고 있다.
또한, 기둥형 단자부(12-1)는, 금속판(10)에 접하고 있는 도금층이, 금 도금층으로 구성되어 있다.
또한, 기둥형 단자부(12-1)는, 조화 은 도금층(11)의 하지의 도금층을, 필요에 따라 금, 팔라듐, 니켈 등 및 이들 합금에 의한 도금을 선택하여, 순차 적층하여 형성할 수 있다.
예컨대, 기둥형 단자부(12-1)를, 금/니켈/은의 순서로 적층된 금속을 포함하는 도금층에 의해 구성할 수 있다. 그 경우는, 금속판(10)의 한쪽의 면측의 기둥형 단자부(12-1)에 대응하는 부위의 표면에, 금 도금층을 0.005 ㎛ 이상 0.5 ㎛ 이하, 바람직하게는 0.05 ㎛ 형성하고, 그 위에 평활한 결정의 니켈 도금층을 5.0 ㎛ 이상 80.0 ㎛ 이하, 바람직하게는 30.0 ㎛ 형성하고, 그 위에 바늘형의 돌기군을 표면에 갖는 조화 은 도금층(11)을 0.2 ㎛ 이상 3.0 ㎛ 이하, 바람직하게는 0.5 ㎛ 형성하는 것이 좋다.
또한, 예컨대, 기둥형 단자부(12-1)를, 금/팔라듐/니켈/은의 순서로 적층된 금속을 포함하는 도금층에 의해 구성할 수 있다. 그 경우는, 금속판(10)의 한쪽의 면측의 기둥형 단자부(12-1)에 대응하는 부위의 표면에, 금 도금층을 0.005 ㎛ 이상 0.5 ㎛ 이하, 바람직하게는 0.05 ㎛ 형성하고, 그 위에 팔라듐 도금층을 0.005 ㎛ 이상 0.5 ㎛ 이하, 바람직하게는 0.05 ㎛ 형성하고, 그 위에 평활한 결정의 니켈 도금층을 5.0 ㎛ 이상 80.0 ㎛ 이하, 바람직하게는 30.0 ㎛ 형성하고, 그 위에 바늘형의 돌기군을 표면에 갖는 조화 은 도금층(11)을 0.2 ㎛ 이상 3.0 ㎛ 이하, 바람직하게는 0.5 ㎛ 형성하는 것이 좋다.
또한, 예컨대, 기둥형 단자부(12-1)를, 금/팔라듐/니켈/팔라듐/은의 순서로 적층된 금속을 포함하는 도금층에 의해 구성할 수 있다. 그 경우는, 금속판(10)의 한쪽의 면측의 기둥형 단자부(12-1)에 대응하는 부위의 표면에, 금 도금층을 0.005 ㎛ 이상 0.5 ㎛ 이하, 바람직하게는 0.05 ㎛ 형성하고, 그 위에 팔라듐 도금층을 0.005 ㎛ 이상 0.5 ㎛ 이하, 바람직하게는 0.05 ㎛ 형성하고, 그 위에 평활한 결정의 니켈 도금층을 5.0 ㎛ 이상 80.0 ㎛ 이하, 바람직하게는 30.0 ㎛ 형성하고, 그 위에 팔라듐 도금층을 0.005 ㎛ 이상 1.5 ㎛ 이하, 바람직하게는 0.05 ㎛ 형성하고, 그 위에 바늘형의 돌기군을 표면에 갖는 조화 은 도금층(11)을 0.2 ㎛ 이상 3.0 ㎛ 이하, 바람직하게는 0.5 ㎛ 형성하는 것이 좋다.
또한, 예컨대, 기둥형 단자부(12-1)를, 금/니켈/팔라듐/은의 순서로 적층된 금속을 포함하는 도금층에 의해 구성할 수 있다. 그 경우는, 금속판(10)의 한쪽의 면측의 기둥형 단자부(12-1)에 대응하는 부위의 표면에, 금 도금층을 0.005 ㎛ 이상 0.5 ㎛ 이하, 바람직하게는 0.05 ㎛ 형성하고, 그 위에 평활한 결정의 니켈 도금층을 5.0 ㎛ 이상 80.0 ㎛ 이하, 바람직하게는 30.0 ㎛ 형성하고, 그 위에 팔라듐 도금층을 0.005 ㎛ 이상 1.5 ㎛ 이하, 바람직하게는 0.05 ㎛ 형성하고, 그 위에 바늘형의 돌기군을 표면에 갖는 조화 은 도금층(11)을 0.2 ㎛ 이상 3.0 ㎛ 이하, 바람직하게는 0.5 ㎛ 형성하는 것이 좋다.
또한, 예컨대, 기둥형 단자부(12-1)를, 금/니켈/팔라듐/금/은의 순서로 적층된 금속을 포함하는 도금층에 의해 구성할 수 있다. 그 경우는, 금속판(10)의 한쪽의 면측의 기둥형 단자부(12-1)에 대응하는 부위의 표면에, 금 도금층을 0.005 ㎛ 이상 0.5 ㎛ 이하, 바람직하게는 0.05 ㎛ 형성하고, 그 위에 평활한 결정의 니켈 도금층을 5.0 ㎛ 이상 80.0 ㎛ 이하, 바람직하게는 30.0 ㎛ 형성하고, 그 위에 팔라듐 도금층을 0.005 ㎛ 이상 1.5 ㎛ 이하, 바람직하게는 0.05 ㎛ 형성하고, 그 위에 금 도금층을 0.0005 ㎛ 이상 0.5 ㎛ 이하, 바람직하게는 0.005 ㎛ 형성하고, 그 위에 바늘형의 돌기군을 표면에 갖는 조화 은 도금층(11)을 0.2 ㎛ 이상 3.0 ㎛ 이하, 바람직하게는 0.5 ㎛ 형성하는 것이 좋다.
또한, 예컨대, 기둥형 단자부(12-1)를, 금/팔라듐/니켈/팔라듐/금/은의 순서로 적층된 금속을 포함하는 도금층에 의해 구성할 수 있다. 그 경우는, 금속판(10)의 한쪽의 면측의 기둥형 단자부(12-1)에 대응하는 부위의 표면에, 금 도금층을 0.005 ㎛ 이상 0.5 ㎛ 이하, 바람직하게는 0.05 ㎛ 형성하고, 그 위에 팔라듐 도금층을 0.005 ㎛ 이상 0.5 ㎛ 이하, 바람직하게는 0.05 ㎛ 형성하고, 그 위에 평활한 결정의 니켈 도금층을 5.0 ㎛ 이상 80.0 ㎛ 이하, 바람직하게는 30.0 ㎛ 형성하고, 그 위에 팔라듐 도금층을 0.005 ㎛ 이상 1.5 ㎛ 이하, 바람직하게는 0.05 ㎛ 형성하고, 그 위에 금 도금층을 0.0005 ㎛ 이상 0.5 ㎛ 이하, 바람직하게는 0.005 ㎛ 형성하고, 그 위에 바늘형의 돌기군을 표면에 갖는 조화 은 도금층(11)을 0.2 ㎛ 이상 3.0 ㎛ 이하, 바람직하게는 0.5 ㎛ 형성하는 것이 좋다.
또한, 반도체 소자 탑재용 기판(1)의 기재를 이루는 금속판(10)의 재질은, 구리 합금 등의 구리계 재료 외에, 스테인레스계 합금도 적용 가능하다.
금속판(10)의 재질이 스테인레스계 합금인 경우는, 기둥형 단자부(12-1)를, 금/니켈/팔라듐/은의 순서로 적층된 금속을 포함하는 도금층에 의해 구성한다. 그 경우는, 금속판(10)의 한쪽의 면측의 기둥형 단자부(12-1)에 대응하는 부위의 표면에, 금 도금층을 0.005 ㎛ 이상 0.5 ㎛ 이하, 바람직하게는 0.05 ㎛ 형성하고, 그 위에 평활한 결정의 니켈 도금층을 20.0 ㎛ 이상 80.0 ㎛ 이하, 바람직하게는 30.0 ㎛ 형성하고, 그 위에 팔라듐 도금층을 0.005 ㎛ 이상 1.5 ㎛ 이하, 바람직하게는 0.05 ㎛ 형성하고, 그 위에 바늘형의 돌기군을 표면에 갖는 조화 은 도금층을 0.2 ㎛ 이상 3.0 ㎛ 이하, 바람직하게는 0.5 ㎛ 형성하는 것이 좋다.
그리고, 상기 모든 예의 순서로 적층된 금속을 포함하는 도금층에 의해 형성되는, 기둥형 단자부(12-1)에 있어서의, 바늘형의 돌기군을 표면에 갖는, 결정 방위 <001>, <111>, <101>의 각각의 비율 중 결정 방위 <101>의 비율이 가장 높은 결정 구조를 갖는, 조화 은 도금층(11)의 표면적비(여기서는, 평활한 면의 표면적에 대한 조화 은 도금층의 표면적의 비율)는 1.30 이상 6.00 이하이다. 바람직하게는 3.00인 것이 좋다.
또한, 본 실시형태의 반도체 소자 탑재용 기판(1)은, 도 2에 나타내는 바와 같이 개개의 반도체 소자 탑재용 기판(1)이 다열 배열되어 있다.
다음에, 본 실시형태의 반도체 소자 탑재용 기판(1)의 제조 공정의 일례를, 도 3을 이용하여 설명한다.
먼저, 반도체 소자 탑재용 기판의 기재로서, 구리계 재료를 포함하는 금속판(10)을 준비한다[도 3의 (a) 참조].
다음에, 금속판(10)의 양면에 레지스트층(R1)을 형성한다[도 3의 (b) 참조].
다음에, 금속판(10)의 상면측의 레지스트층(R1)을 기둥형 단자부(12-1)에 대응한 정해진 형상이 형성된 마스크를 이용하여 노광·현상하며, 금속판(10)의 하면측의 레지스트층(R1)의 전체 영역을 노광·현상하여, 금속판(10)의 상면측의 기둥형 단자부(12-1)에 대응한 부위가 개구되고, 금속판(10)의 하면측의 전체 영역을 덮는 도금용 레지스트 마스크(31)를 형성한다[도 3의 (c) 참조].
다음에, 도금용 레지스트 마스크(31)를 이용하여, 금속판(10)의 상면에 있어서의 기둥형 단자부(12-1)에 대응한 부위에, 바늘형의 돌기군을 갖는 조화 은 도금층(11)을 최외측 표층의 도금층으로서 형성한다[도 3의 (d) 참조].
다음에, 도금용 레지스트 마스크(31)를 제거한다[도 3의 (e) 참조].
이에 의해, 본 실시형태의 반도체 소자 탑재용 기판(1)이 완성된다.
또한, 바늘형의 돌기군을 갖는 조화 은 도금층(11)을 최외측 표층의 도금층으로 하는, 기둥형 단자부(12-1)의 형성 순서는, 예컨대, 기둥형 단자부(12-1)를, 금/니켈/은의 순서로 적층된 금속을 포함하는 도금층에 의해 구성하는 경우에는, 반도체 소자 탑재용 기판의 기재를 이루는 금속판(10)의 한쪽의 면측의 기둥형 단자부(12-1)에 대응하는 부위의 표면에, 금 도금층을 0.005 ㎛ 이상 0.5 ㎛ 이하, 바람직하게는 0.05 ㎛ 형성하고, 그 위에 평활한 결정의 니켈 도금층을 5.0 ㎛ 이상 80.0 ㎛ 이하, 바람직하게는 30.0 ㎛ 형성하고, 그 위에 바늘형의 돌기군을 표면에 갖는 조화 은 도금층(11)을 0.2 ㎛ 이상 3.0 ㎛ 이하, 바람직하게는 0.5 ㎛ 형성하는 것이 좋다.
또한, 예컨대, 기둥형 단자부(12-1)를, 금/팔라듐/니켈/은의 순서로 적층된 금속을 포함하는 도금층에 의해 구성하는 경우에는, 금속판(10)의 한쪽의 면측의 기둥형 단자부(12-1)에 대응하는 부위의 표면에, 금 도금층을 0.005 ㎛ 이상 0.5 ㎛ 이하, 바람직하게는 0.05 ㎛ 형성하고, 그 위에 팔라듐 도금층을 0.005 ㎛ 이상 0.5 ㎛ 이하, 바람직하게는 0.05 ㎛ 형성하고, 그 위에 평활한 결정의 니켈 도금층을 5.0 ㎛ 이상 80.0 ㎛ 이하, 바람직하게는 30.0 ㎛ 형성하고, 그 위에 바늘형의 돌기군을 표면에 갖는 조화 은 도금층(11)을 0.2 ㎛ 이상 3.0 ㎛ 이하, 바람직하게는 0.5 ㎛ 형성하는 것이 좋다.
또한, 예컨대, 기둥형 단자부(12-1)를, 금/팔라듐/니켈/팔라듐/은의 순서로 적층된 금속을 포함하는 도금층에 의해 구성하는 경우에는, 금속판(10)의 한쪽의 면측의 기둥형 단자부(12-1)에 대응하는 부위의 표면에, 금 도금층을 0.005 ㎛ 이상 0.5 ㎛ 이하, 바람직하게는 0.05 ㎛ 형성하고, 그 위에 팔라듐 도금층을 0.005 ㎛ 이상 0.5 ㎛ 이하, 바람직하게는 0.05 ㎛ 형성하고, 그 위에 평활한 결정의 니켈 도금층을 5.0 ㎛ 이상 80.0 ㎛ 이하, 바람직하게는 30.0 ㎛ 형성하고, 그 위에 팔라듐 도금층을 0.005 ㎛ 이상 1.5 ㎛ 이하, 바람직하게는 0.05 ㎛ 형성하고, 그 위에 바늘형의 돌기군을 표면에 갖는 조화 은 도금층(11)을 0.2 ㎛ 이상 3.0 ㎛ 이하, 바람직하게는 0.5 ㎛ 형성하는 것이 좋다.
또한, 예컨대, 기둥형 단자부(12-1)를, 금/니켈/팔라듐/은의 순서로 적층된 금속을 포함하는 도금층에 의해 구성하는 경우에는, 금속판(10)의 한쪽의 면측의 기둥형 단자부(12-1)에 대응하는 부위의 표면에, 금 도금층을 0.005 ㎛ 이상 0.5 ㎛ 이하, 바람직하게는 0.05 ㎛ 형성하고, 그 위에 평활한 결정의 니켈 도금층을 5.0 ㎛ 이상 80.0 ㎛ 이하, 바람직하게는 30.0 ㎛ 형성하고, 그 위에 팔라듐 도금층을 0.005 ㎛ 이상 1.5 ㎛ 이하, 바람직하게는 0.05 ㎛ 형성하고, 그 위에 바늘형의 돌기군을 표면에 갖는 조화 은 도금층(11)을 0.2 ㎛ 이상 3.0 ㎛ 이하, 바람직하게는 0.5 ㎛ 형성하는 것이 좋다.
또한, 예컨대, 기둥형 단자부(12-1)를, 금/니켈/팔라듐/금/은의 순서로 적층된 금속을 포함하는 도금층에 의해 구성하는 경우에는, 금속판(10)의 한쪽의 면측의 기둥형 단자부(12-1)에 대응하는 부위의 표면에, 금 도금층을 0.005 ㎛ 이상 0.5 ㎛ 이하, 바람직하게는 0.05 ㎛ 형성하고, 그 위에 평활한 결정의 니켈 도금층을 5.0 ㎛ 이상 80.0 ㎛ 이하, 바람직하게는 30.0 ㎛ 형성하고, 그 위에 팔라듐 도금층을 0.005 ㎛ 이상 1.5 ㎛ 이하, 바람직하게는 0.05 ㎛ 형성하고, 그 위에 금 도금층을 0.0005 ㎛ 이상 0.5 ㎛ 이하, 바람직하게는 0.005 ㎛ 형성하고, 그 위에 바늘형의 돌기군을 표면에 갖는 조화 은 도금층(11)을 0.2 ㎛ 이상 3.0 ㎛ 이하, 바람직하게는 0.5 ㎛ 형성하는 것이 좋다.
또한, 예컨대, 기둥형 단자부(12-1)를, 금/팔라듐/니켈/팔라듐/금/은의 순서로 적층된 금속을 포함하는 도금층에 의해 구성하는 경우에는, 금속판(10)의 한쪽의 면측의 기둥형 단자부(12-1)에 대응하는 부위의 표면에, 금 도금층을 0.005 ㎛ 이상 0.5 ㎛ 이하, 바람직하게는 0.05 ㎛ 형성하고, 그 위에 팔라듐 도금층을 0.005 ㎛ 이상 0.5 ㎛ 이하, 바람직하게는 0.05 ㎛ 형성하고, 그 위에 평활한 결정의 니켈 도금층을 5.0 ㎛ 이상 80.0 ㎛ 이하, 바람직하게는 30.0 ㎛ 형성하고, 그 위에 팔라듐 도금층을 0.005 ㎛ 이상 1.5 ㎛ 이하, 바람직하게는 0.05 ㎛ 형성하고, 그 위에 금 도금층을 0.0005 ㎛ 이상 0.5 ㎛ 이하, 바람직하게는 0.005 ㎛ 형성하고, 그 위에 바늘형의 돌기군을 표면에 갖는 조화 은 도금층(11)을 0.2 ㎛ 이상 3.0 ㎛ 이하, 바람직하게는 0.5 ㎛ 형성하는 것이 좋다.
또한, 반도체 소자 탑재용 기판(1)의 기재를 이루는 금속판(10)의 재질은, 스테인레스계 합금이어도 좋다. 그 경우는, 기둥형 단자부(12-1)를, 금/니켈/팔라듐/은의 순서로 적층된 금속을 포함하는 도금층에 의해 구성한다. 그 경우는, 금속판(10)의 한쪽의 면측의 기둥형 단자부(12-1)에 대응하는 부위의 표면에, 금 도금층을 0.005 ㎛ 이상 0.5 ㎛ 이하, 바람직하게는 0.05 ㎛ 형성하고, 그 위에 평활한 결정의 니켈 도금층을 20.0 ㎛ 이상 80.0 ㎛ 이하, 바람직하게는 30.0 ㎛ 형성하고, 그 위에 팔라듐 도금층을 0.005 ㎛ 이상 1.5 ㎛ 이하, 바람직하게는 0.05 ㎛ 형성하고, 그 위에 바늘형의 돌기군을 표면에 갖는 조화 은 도금층을 0.2 ㎛ 이상 3.0 ㎛ 이하, 바람직하게는 0.5 ㎛ 형성하는 것이 좋다.
이때, 결정 방위 <001>, <111>, <101>의 각각의 비율 중 결정 방위 <101>의 비율이 가장 높은 결정 구조를 갖는, 표면적비(여기서는, 평활한 면의 표면적에 대한 조화 은 도금층의 표면적의 비율)가 1.30 이상 6.00 이하가 되는 바늘형의 돌기군을 갖는, 조화 은 도금층(11)을 형성하기 위해, 메탄술폰산계 은 도금액을 포함하는 은 도금욕 중의 은 농도를 1.0 g/L 이상 10 g/L 이하의 범위로 한다. 특히, 은 농도를 1.5 g/L 이상 5.0 g/L 이하의 범위로 하는 것이 보다 바람직하다.
은 농도가 1.0 g/L 미만이면, 충분한 조화 은 도금 피막을 형성할 수 없기 때문에 바람직하지 못하다. 은 농도가 10 g/L보다 높으면, 형성되는 조화 은 도금 피막이 평활 표면이 되어 버려, 은의 바늘형 결정을 얻을 수 없기 때문에 바람직하지 못하다.
다음에, 본 실시형태의 반도체 소자 탑재용 기판(1)을 이용한 반도체 패키지의 제조 공정의 일례를, 도 4를 이용하여 설명한다.
먼저, 도 3에 나타낸 제조 순서에 따라 제조된, 본 실시형태의 반도체 소자 탑재용 기판(1)을 준비한다[도 4의 (a) 참조].
다음에, 반도체 소자 탑재용 기판(1)의 기둥형 단자부(12-1) 상면의 내부 접속용 단자부(12a)에 있어서의 반도체 소자 탑재 영역 위에, 땜납(14)을 인쇄하고, 그 위에 반도체 소자(20)를 탑재하여, 고정함으로써, 반도체 소자(20)의 전극과 반도체 소자 탑재용 기판(1)의 내부 접속용 단자부(12a)를 전기적으로 접속한다[도 4의 (b) 참조].
다음에, 몰드 금형을 이용하여, 반도체 소자 탑재용 기판(1)의 상면측의 공간 영역을 밀봉 수지(15)로 밀봉한다[도 4의 (c) 참조].
다음에, 반도체 소자 탑재용 기판(1)의 기재를 이루는 금속판(10)을, 금속판(10)이 구리계 재료를 포함하는 경우는 에칭에 의해 제거하고, 금속판(10)이 스테인레스계 재료를 포함하는 경우는 잡아뗌으로써 제거한다[도 4의 (d) 참조].
마지막으로, 다열 배열된 반도체 패키지를, 다이싱이나 프레스 등으로 개편화한다[도 4의 (e) 참조].
이에 의해, 본 실시형태의 반도체 소자 탑재용 기판(1)을 이용한 반도체 패키지(2)가 얻어진다[도 4의 (f) 참조].
제2 실시형태
도 5는 본 발명의 제2 실시형태에 따른 반도체 소자 탑재용 기판의 일례를 나타내는 도면이며, (a)는 상면도, (b)는 (a)의 B-B 단면을 모식적으로 나타낸 설명도이다. 도 6은 본 발명의 제2 실시형태에 따른 다열 배열된 반도체 소자 탑재용 기판의 일례의 평면도이다. 도 7은 본 발명의 제2 실시형태에 따른 반도체 소자 탑재용 기판의 제조 순서의 일례를 나타내는 설명도이다. 도 8은 본 발명의 제2 실시형태에 따른 반도체 소자 탑재용 기판을 이용한 반도체 패키지의 제조 순서의 일례를 나타내는 설명도이다.
본 실시형태의 반도체 소자 탑재용 기판(1')은, 도 5의 (a)에 나타내는 바와 같이, 중앙 위치에 배치된, 큰 면적을 갖는 기둥형 단자부(12-2)와, 기둥형 단자부(12-2)의 4방향 주변에 배열된, 작은 면적을 갖는 복수의 기둥형 단자부(12-1)를 구비하고 있다. 기둥형 단자부(12-2)는, 상면에 반도체 소자가 탑재되는 패드부(12c)로서 구성되고, 기둥형 단자부(12-1)는, 상면에 본딩 와이어를 통해 반도체 소자와 전기적으로 접속하는 내부 접속용 단자부(12a)로서 구성되어 있다.
기둥형 단자부(12-1, 12-2)는, 상이한 금속의 도금층만을 포함하고, 도 5의 (b)에 나타내는 바와 같이, 바늘형의 돌기군을 갖는 조화 은 도금층(11)을 최외측 표층의 도금층으로서 구비하고 있다.
그 외의 구성은, 제1 실시형태의 반도체 소자 탑재용 기판(1)과 대략 동일하다.
또한, 본 실시형태의 반도체 소자 탑재용 기판(1')은, 도 6에 나타내는 바와 같이 개개의 반도체 소자 탑재용 기판(1')이 다열 배열되어 있다.
다음에, 본 실시형태의 반도체 소자 탑재용 기판(1')의 제조 공정의 일례를, 도 7을 이용하여 설명한다.
본 실시형태의 반도체 소자 탑재용 기판(1')의 제조 공정은, 도 3에 나타낸 제1 실시형태의 반도체 소자 탑재용 기판(1)의 제조 공정과 대략 동일하고, 최외측 표층의 도금층으로서 바늘형의 돌기군을 갖는 조화 은 도금층(11)의 형성 순서도 제1 실시형태의 반도체 소자 탑재용 기판(1)에 있어서의 것과 대략 동일하다[도 7의 (a)∼도 7의 (e) 참조].
다음에, 본 실시형태의 반도체 소자 탑재용 기판(1')을 이용한 반도체 패키지의 제조 공정의 일례를, 도 8을 이용하여 설명한다.
먼저, 도 7에 나타낸 제조 순서에 따라 제조된, 본 실시형태의 반도체 소자 탑재용 기판(1')을 준비한다[도 8의 (a) 참조].
다음에, 반도체 소자 탑재용 기판(1')의 상면의 기둥형 단자부(12-2)에 있어서의 패드부(12c) 위에, 다이 본드(16)를 통해 반도체 소자(20)를 탑재하여, 고정하며, 반도체 소자(20)의 전극과 기둥형 단자부(12-1)에 있어서의 내부 접속용 단자부(12a)를 본딩 와이어(17)를 통해 전기적으로 접속한다[도 8의 (b) 참조].
다음에, 몰드 금형을 이용하여, 반도체 소자 탑재용 기판(1')의 상면측의 공간 영역을 밀봉 수지(15)로 밀봉한다[도 8의 (c) 참조].
다음에, 반도체 소자 탑재용 기판(1')의 기재를 이루는 금속판(10)을, 금속판(10)이 구리계 재료를 포함하는 경우는 에칭에 의해 제거하고, 금속판(10)이 스테인레스계 재료를 포함하는 경우는 잡아뗌으로써 제거한다[도 8의 (d) 참조].
마지막으로, 다열 배열된 반도체 패키지를, 다이싱이나 프레스 등으로 개편화한다[도 8의 (e) 참조].
이에 의해, 본 실시형태의 반도체 소자 탑재용 기판(1')을 이용한 반도체 패키지(2')가 얻어진다[도 8의 (f) 참조].
[실시예]
(실시예 1)
반도체 소자 탑재용 기판의 기재(10)로서 두께 0.15 ㎜, 폭 180 ㎜의 띠형 구리재(C194 구리 합금)를 준비하고[도 3의 (a) 참조], 이 구리재의 양면에, 두께 50 ㎛의 필름 레지스트를 라미네이트하여, 레지스트층(R1)을 형성하였다[도 3의 (b) 참조].
라미네이트 조건은, 롤 온도 105℃, 롤 압력 0.5 ㎫, 이송 속도 2.5 m/min로 행하였다. 또한, 라미네이트한 필름 레지스트에는, 네거티브형 레지스트로서, 자외선에 의한 노광이 가능한 레지스트를 이용하였다.
다음에, 상면측의 레지스트층(R1) 위에, 기둥형 단자부(12-1)에 대응하는 정해진 패턴이 형성된 마스크를 이용하고, 광원에 자외선의 수은 램프를 이용하여 노광·현상하며, 금속판(10)의 하면측의 레지스트층(R1)의 전체 영역을 노광·현상하여, 금속판(10)의 상면측의 기둥형 단자부(12-1)에 대응한 부위가 개구되고, 금속판(10)의 하면측의 전체 영역을 덮는 도금용 레지스트 마스크(31)를 형성하였다[도 3의 (c) 참조].
다음에, 도금용 레지스트 마스크(31)를 이용하여, 금속판(10)의 상면에 있어서의 내부 접속용 단자부(12a)에 대응한 부위에 대하여, 알칼리 및 산에 의해 전처리(표면 산화 피막의 제거, 표면의 활성화 처리)를 실시한 후, 다음과 같이 전기 도금 처리를 실시하였다.
자세하게는, 먼저, 금 도금층을 0.05 ㎛ 형성하고, 그 위에, 설파민산니켈과 염화니켈, 붕산을 포함하는 니켈 도금욕을 이용하여, 전류 밀도 2 A/dm2로 90분간 도금을 행하여, 평활한 결정의 니켈 도금층을 31.0 ㎛ 형성하였다.
다음에, 메탄술폰산계 은 도금액을 포함하는, 은 농도 3.5 g/L의 은 도금욕을 이용하여, 온도 60℃, 전류 밀도 5 A/dm2로 15초간 도금을 행하여, 바늘형의 돌기군을 가지며, 표면적비(여기서는, 평활한 면의 표면적에 대한 조화 은 도금층의 표면적의 비율), 결정 방위 <001>, <111>, <101>의 비율, 결정립경(평균값)이 표 1에 나타내는 값이 되는, 두께가 0.5 ㎛인 조화 은 도금층(11)을 형성하여, 기둥형 단자부(12-1)를 완성시켰다[도 3의 (d) 참조].
다음에, 알칼리 용액에 의해 도금용 레지스트 마스크(31)를 제거함[도 3의 (e) 참조]으로써, 실시예 1의 반도체 소자 탑재용 기판(1)을 얻었다.
(실시예 2)
반도체 소자 탑재용 기판용 기재(10)로서 두께 0.15 ㎜, 폭 180 ㎜의 띠형 스테인레스재(SUS430)를 준비하고[도 3의 (a) 참조], 이 스테인레스재의 상면측에 두께 38 ㎛의 필름 레지스트를 2장, 하면측에는 동일한 필름 레지스트를 1장 라미네이트함으로써, 레지스트층(R1)을 형성하였다[도 3의 (b) 참조].
라미네이트 조건은, 롤 온도 105℃, 롤 압력 0.5 ㎫, 이송 속도 2.5 m/min으로 행하였다.
다음에, 실시예 1과 마찬가지로, 상면측의 레지스트층(R1) 위에, 기둥형 단자부(12-1)에 대응하는 정해진 패턴이 형성된 마스크를 이용하고, 광원에 자외선의 수은 램프를 이용하여 노광·현상하며, 금속판(10)의 하면측의 레지스트층(R1)의 전체 영역을 노광·현상하여, 금속판(10)의 상면측의 기둥형 단자부(12-1)에 대응한 부위가 개구되고, 금속판(10)의 하면측의 전체 영역을 덮는 도금용 레지스트 마스크(31)를 형성하였다[도 3의 (c) 참조].
다음에, 도금용 레지스트 마스크(31)를 이용하여, 금속판(10)의 상면에 있어서의 내부 접속용 단자부(12a)에 대응한 부위에 대하여, 알칼리 및 산에 의해 전처리(표면 산화 피막의 제거, 표면의 활성화 처리)를 실시한 후, 다음과 같이 전기 도금 처리를 실시하였다.
자세하게는, 먼저, 금 도금층을 0.05 ㎛ 형성하고, 그 위에, 설파민산니켈과 염화니켈, 붕산을 포함하는 니켈 도금욕을 이용하여, 전류 밀도 2 A/dm2로 90분간 도금을 행하여, 평활한 결정의 니켈 도금층을 31.0 ㎛ 형성하고, 그 위에 팔라듐 도금층을 0.06 ㎛ 형성하였다.
다음에, 메탄술폰산계 은 도금액을 포함하는, 은 농도 3.5 g/L의 은 도금욕을 이용하여, 온도 60℃, 전류 밀도 5 A/dm2로 15초간 도금을 행하여, 바늘형의 돌기군을 가지며, 표면적비(여기서는, 평활한 면의 표면적에 대한 조화 은 도금층의 표면적의 비율), 결정 방위 <001>, <111>, <101>의 비율, 결정립경(평균값)이 표 1에 나타내는 값이 되는, 두께가 0.5 ㎛인 조화 은 도금층(11)을 형성하여, 기둥형 단자부(12-1)를 완성시켰다[도 3의 (d) 참조].
다음에, 알칼리 용액에 의해 도금용 레지스트 마스크(31)를 제거함[도 3의 (e) 참조]으로써, 실시예 2의 반도체 소자 탑재용 기판(1)을 얻었다.
(실시예 3)
실시예 3에서는, 도금용 레지스트 마스크(31)의 형성[도 3의 (c) 참조], 전기 도금의 전처리까지는 실시예 1과 대략 동일하게 행하였다. 그 후의 전기 도금 처리에 있어서, 금 도금층을 0.05 ㎛ 형성하고, 그 위에 팔라듐 도금층을 0.05 ㎛ 형성하고, 그 위에, 설파민산니켈과 염화니켈, 붕산을 포함하는 니켈 도금욕을 이용하여, 전류 밀도 2 A/dm2로 90분간 도금을 행하여, 평활한 결정의 니켈 도금층을 30.0 ㎛ 형성하였다.
다음에, 메탄술폰산계 은 도금액을 포함하는, 은 농도 3.5 g/L의 은 도금욕을 이용하여, 온도 60℃, 전류 밀도 5 A/dm2로 15초간 도금을 행하여, 바늘형의 돌기군을 가지며, 표면적비(여기서는, 평활한 면의 표면적에 대한 조화 은 도금층의 표면적의 비율), 결정 방위 <001>, <111>, <101>의 비율, 결정립경(평균값)이 표 1에 나타내는 값이 되는, 두께가 0.5 ㎛인 조화 은 도금층(11)을 형성하여, 기둥형 단자부(12-1)를 완성시켰다[도 3의 (d) 참조].
다음에, 알칼리 용액에 의해 도금용 레지스트 마스크(31)를 제거함[도 3의 (e) 참조]으로써, 실시예 3의 반도체 소자 탑재용 기판(1)을 얻었다.
(실시예 4)
실시예 4에서는, 도금용 레지스트 마스크(31)의 형성[도 3의 (c) 참조], 전기 도금의 전처리까지는 실시예 1과 대략 동일하게 행하였다. 그 후의 전기 도금 처리에 있어서, 금 도금층을 0.06 ㎛ 형성하고, 그 위에 팔라듐 도금층을 0.04 ㎛ 형성하고, 그 위에, 설파민산니켈과 염화니켈, 붕산을 포함하는 니켈 도금욕을 이용하여, 전류 밀도 2 A/dm2로 90분간 도금을 행하여, 평활한 결정의 니켈 도금층을 32.0 ㎛ 형성하고, 그 위에 팔라듐 도금층을 0.05 ㎛ 형성하였다.
다음에, 메탄술폰산계 은 도금액을 포함하는, 은 농도 3.5 g/L의 은 도금욕을 이용하여, 온도 60℃, 전류 밀도 5 A/dm2로 15초간 도금을 행하여, 바늘형의 돌기군을 가지며, 표면적비(여기서는, 평활한 면의 표면적에 대한 조화 은 도금층의 표면적의 비율), 결정 방위 <001>, <111>, <101>의 비율, 결정립경(평균값)이 표 1에 나타내는 값이 되는, 두께가 0.5 ㎛인 조화 은 도금층(11)을 형성하여, 기둥형 단자부(12-1)를 완성시켰다[도 3의 (d) 참조].
다음에, 알칼리 용액에 의해 도금용 레지스트 마스크(31)를 제거함[도 3의 (e) 참조]으로써, 실시예 4의 반도체 소자 탑재용 기판(1)을 얻었다.
(실시예 5)
실시예 5에서는, 도금용 레지스트 마스크(31)의 형성[도 3의 (c) 참조], 전기 도금의 전처리까지는, 실시예 1과 대략 동일하게 행하였다. 그 후의 전기 도금 처리에 있어서, 금 도금층을 0.05 ㎛ 형성하고, 그 위에, 설파민산니켈과 염화니켈, 붕산을 포함하는 니켈 도금욕을 이용하여, 전류 밀도 2 A/dm2로 90분간 도금을 행하여, 평활한 결정의 니켈 도금층을 30.0 ㎛ 형성하고, 그 위에 팔라듐 도금층을 0.05 ㎛ 형성하였다.
다음에, 메탄술폰산계 은 도금액을 포함하는, 은 농도 3.5 g/L의 은 도금욕을 이용하여, 온도 60℃, 전류 밀도 5 A/dm2로 15초간 도금을 행하여, 바늘형의 돌기군을 가지며, 표면적비(여기서는, 평활한 면의 표면적에 대한 조화 은 도금층의 표면적의 비율), 결정 방위 <001>, <111>, <101>의 비율, 결정립경(평균값)이 표 1에 나타내는 값이 되는, 두께가 0.5 ㎛인 조화 은 도금층(11)을 형성하여, 기둥형 단자부(12-1)를 완성시켰다[도 3의 (d) 참조].
다음에, 알칼리 용액에 의해 도금용 레지스트 마스크(31)를 제거함[도 3의 (e) 참조]으로써, 실시예 5의 반도체 소자 탑재용 기판(1)을 얻었다.
(실시예 6)
실시예 6에서는, 도금용 레지스트 마스크(31)의 형성[도 3의 (c) 참조], 전기 도금의 전처리까지는 실시예 1과 대략 동일하게 행하였다. 그 후의 전기 도금 처리에 있어서, 금 도금층을 0.06 ㎛ 형성하고, 그 위에, 설파민산니켈과 염화니켈, 붕산을 포함하는 니켈 도금욕을 이용하여, 전류 밀도 2 A/dm2로 90분간 도금을 행하여, 평활한 결정의 니켈 도금층을 32.0 ㎛ 형성하고, 그 위에 팔라듐 도금층을 0.04 ㎛ 형성하고, 그 위에 금 도금층을 0.006 ㎛ 형성하였다.
다음에, 메탄술폰산계 은 도금액을 포함하는, 은 농도 3.5 g/L의 은 도금욕을 이용하여, 온도 60℃, 전류 밀도 5 A/dm2로 15초간 도금을 행하여, 바늘형의 돌기군을 가지며, 표면적비(여기서는, 평활한 면의 표면적에 대한 조화 은 도금층의 표면적의 비율), 결정 방위 <001>, <111>, <101>의 비율, 결정립경(평균값)이 표 1에 나타내는 값이 되는, 두께가 0.5 ㎛인 조화 은 도금층(11)을 형성하여, 기둥형 단자부(12-1)를 완성시켰다[도 3의 (d) 참조].
다음에, 알칼리 용액에 의해 도금용 레지스트 마스크(31)를 제거함[도 3의 (e) 참조]으로써, 실시예 6의 반도체 소자 탑재용 기판(1)을 얻었다.
(실시예 7)
실시예 7에서는, 도금용 레지스트 마스크(31)의 형성[도 3의 (c) 참조], 전기 도금의 전처리까지는 실시예 1과 대략 동일하게 행하였다. 그 후의 전기 도금 처리에 있어서, 금 도금층을 0.06 ㎛ 형성하고, 그 위에 팔라듐 도금층을 0.05 ㎛ 형성하고, 그 위에, 설파민산니켈과 염화니켈, 붕산을 포함하는 니켈 도금욕을 이용하여, 전류 밀도 2 A/dm2로 90분간 도금을 행하여, 평활한 결정의 니켈 도금층을 31.0 ㎛ 형성하고, 그 위에 팔라듐 도금층을 0.04 ㎛ 형성하고, 그 위에 금 도금층을 0.006 ㎛ 형성하였다.
다음에, 메탄술폰산계 은 도금액을 포함하는, 은 농도 3.5 g/L의 은 도금욕을 이용하여, 온도 60℃, 전류 밀도 5 A/dm2로 15초간 도금을 행하여, 바늘형의 돌기군을 가지며, 표면적비(여기서는, 평활한 면의 표면적에 대한 조화 은 도금층의 표면적의 비율), 결정 방위 <001>, <111>, <101>의 비율, 결정립경(평균값)이 표 1에 나타내는 값이 되는, 두께가 0.5 ㎛인 조화 은 도금층(11)을 형성하여, 기둥형 단자부(12-1)를 완성시켰다[도 3의 (d) 참조].
다음에, 알칼리 용액에 의해 도금용 레지스트 마스크(31)를 제거함[도 3의 (e) 참조]으로써, 실시예 7의 반도체 소자 탑재용 기판(1)을 얻었다.
(비교예 1)
비교예 1에서는, 전기 도금 처리에 있어서의 금 도금층의 형성까지는, 실시예 1과 대략 동일하게 행하였다. 다음에, 금 도금층 위에, 설파민산니켈과 염화니켈, 붕산을 포함하는 니켈 도금욕을 이용하여, 전류 밀도 2 A/dm2로 90분간 도금을 행하여, 니켈 도금층을 30.0 ㎛ 형성하였다. 다음에, 시안계 은 도금액을 포함하는, 은 농도 65 g/L의 은 도금욕을 이용하여, 전류 밀도 3 A/dm2로 1분 30초간 도금을 행하여, 평활면을 갖는, 두께가 약 1.5 ㎛인 은 도금층을 형성하여, 기둥형 단자부를 완성시켰다. 다음에, 알칼리 용액에 의해 도금용 레지스트 마스크를 제거함으로써, 비교예 1의 반도체 소자 탑재용 기판을 얻었다.
(비교예 2)
비교예 2의 반도체 소자 탑재용 기판은, 표면적비(여기서는, 평활한 면의 표면적에 대한 은 도금층의 표면적의 비율)가 1.30 미만인 요철에 의한 조화면을 갖는 은 도금층을 최외측 표면의 도금층으로서 기둥형 단자부를 구성한 반도체 소자 탑재용 기판의 일례이다.
비교예 2에서는, 전기 도금 처리에 있어서의 니켈 도금층의 형성까지는, 실시예 1과 대략 동일하게 행하였다. 다음에, 시안계 은 도금액을 포함하는, 은 농도 65 g/L의 은 도금욕을 이용하여, 전류 밀도 3 A/dm2로 5분간 도금을 행하여, 평활한 면을 갖는, 두께가 약 4.0 ㎛인 은 도금층을 형성하였다. 다음에, 은 도금 박리액을 이용하여, 은 도금층의 표면을, 2분간 마이크로 에칭 처리를 실시함으로써, 은 도금층의 표면에 요철을 갖는 조화면을 형성하여, 기둥형 단자부를 완성시켰다. 이때, 표면에 요철을 갖는 조화면이 형성된 은 도금층의 두께는 1.7 ㎛가 되었다. 다음에, 알칼리 용액에 의해 도금용 레지스트 마스크를 제거함으로써, 비교예 2의 반도체 소자 탑재용 기판을 얻었다.
(비교예 3)
비교예 3의 반도체 소자 탑재용 기판은, 표면에 조화면을 갖는 하지 도금층을 형성하고, 그 위에 은 도금층을 형성함으로써, 기둥형 단자부를 구성한 반도체 소자 탑재용 기판의 일례이다.
비교예 3에서는, 전기 도금 처리에 있어서의 금 도금층의 형성까지는, 실시예 1과 대략 동일하게 행하였다. 그 후의 전기 도금 처리에 있어서, 먼저, 설파민산니켈과 염화니켈, 붕산을 포함하는 니켈 도금욕을 이용하여, 전류 밀도 2 A/dm2로 97분 30초간 도금을 행하여, 평활한 면을 갖는, 두께가 약 34.5 ㎛인 니켈 도금층을 형성하였다. 다음에, 니켈 도금 박리액을 이용하여, 니켈 도금층의 표면을, 2분간 마이크로 에칭 처리를 실시함으로써, 니켈 도금층의 표면에 요철을 갖는 조화면을 형성하였다. 이때, 표면에 요철을 갖는 조화면이 형성된 니켈 도금층의 두께는 32.0 ㎛가 되었다. 다음에, 시안계 은 도금액을 포함하는, 은 농도 65 g/L의 은 도금욕을 이용하여, 전류 밀도 3 A/dm2로 1분 30초간 도금을 행하여, 니켈 도금층의 조화면의 형상을 추종한, 표면적비(여기서는, 평활한 면의 표면적에 대한 은 도금층의 표면적의 비율), 결정 방위 <001>, <111>, <101>의 비율, 결정립경(평균값)이 표 1에 나타내는 값이 되는, 두께가 약 1.6 ㎛인, 요철을 갖는 조화면을 갖는 은 도금층을 형성하여, 기둥형 단자부를 완성시켰다. 다음에, 알칼리 용액에 의해 도금용 레지스트 마스크를 제거함으로써, 비교예 3의 반도체 소자 탑재용 기판을 얻었다.
실시예 1∼7, 비교예 1∼3의 각각의 반도체 소자 탑재용 기판에 있어서의 도금 구성 요건(반도체 소자 탑재용 기판의 기재의 재질, 도금층의 종류 및 두께, 표면적비(여기서는, 평활한 면의 표면적에 대한 (조화 또는 평활)은 도금층의 표면적의 비율), 조화 은 도금층의 결정 방위 비율, 결정립경(평균값))을 표 1에 나타낸다.
또한, 결정 방위 비율은, 주사형 전자 현미경(SEM: Scanning Electron Microscope)을 이용하여, 10,000배로 관찰한 시야에 대해서 전자선 후방 산란 회절 해석 장치(ESBD: Electron Backscatter Diffraction)에 의해 해석을 행하고, <001>, <111>, <101>의 각 방위에 대한 허용 각도를 15°로 하여 산출하였다. 또한, 결정립경은, 방위차 15°이상을 입계로 하여 구한 결정립의 면적 원상당 직경으로 하였다.
또한, 은 도금층의 도금 두께는, 형광 X선 분석 장치(SII 제조 SFT3300)를 이용하여 측정하고, 니켈, 팔라듐, 금 도금을 이용한 도금층의 도금 두께는, 형광 X선 분석 장치(SII 제조 SFT3300)를 이용하여 측정하였다.
또한, 표면적비는, 3D 레이저 현미경(OLYMPUS 제조 OLS4100)을 이용하여 측정하였다.
Figure pat00001
수지 밀착성의 평가
완성된 실시예 1∼7, 비교예 1∼3의 각각의 반도체 소자 탑재용 기판의 조화 은 도금층(비교예 1에서는 평활한 은 도금층) 위에, 평가용의 Φ2 ㎜의 원통형의 수지 몰드를 형성하였다. 이 수지에 대하여, 본드 테스터로서 Dage Series 4000(Dage사 제조)을 이용하여 쉐어 강도를 측정함으로써 수지 밀착성의 평가를 행하였다.
실시예 1∼7, 비교예 1∼3의 각각의 수지 밀착성의 평가 결과를 표 2에 나타낸다.
Figure pat00002
비교예 1의 반도체 소자 탑재용 기판은, 쉐어 강도가 10 ㎫이며, 실용에 있어서 충분한 수지 밀착성을 가지고 있다고는 말하기 어려운 것이 인정되었다.
이에 대하여, 실시예 1∼7의 반도체 소자 탑재용 기판은, 표 2에 나타내는 바와 같이, 모두, 비교예 1의 반도체 소자 탑재용 기판에 있어서의 쉐어 강도의 1.5배의 쉐어 강도를 가지며, 수지 밀착성이 각별히 향상한 것이 인정되었다.
한편, 비교예 2, 3의 반도체 소자 탑재용 기판은, 비교예 1의 반도체 소자 탑재용 기판에 있어서의 쉐어 강도에 비하면, 쉐어 강도가 높아, 수지 밀착성이 향상하였지만, 비교예 1의 반도체 소자 탑재용 기판에 있어서의 쉐어 강도와 비교하여, 1.2배의 쉐어 강도에 머물러, 실시예 1∼7의 반도체 소자 탑재용 기판과 같은 각별한 수지 밀착성 향상 효과는 얻어지지 않는 것이 인정되었다.
생산성의 평가
실시예 1∼7, 비교예 2, 3의 각각의 반도체 소자 탑재용 기판에 있어서의 최외측 표층의 도금층의 표면 형태를, 조화면을 갖는 형태로 형성하기에 요한 가공 시간 및 은 도금량을 비교하여, 생산성을 평가하였다. 생산성의 평가에 있어서는, 최외측 표층의 도금층으로서 평활한 은 도금층이 형성된, 비교예 1의 반도체 소자 탑재용 기판에 있어서의 그 가공 시간, 은 도금의 사용량을 각각 100으로 하였을 때의 상대적인 수치를 평가값으로서 이용하였다. 또한, 리드 프레임의 도금 가공은 라인 반송되고 있는 상태에서 행하기 때문에, 그 가공 시간의 평가값은, 각 실시예, 비교예의 리드 프레임의 도금 가공에 있어서, 최장의 도금 시간이 필요한 금속 도금층의 형성에 요한 시간에 기초하여 산출하였다(실시예 1∼7, 비교예 2, 3: 평활 니켈 도금).
실시예 1∼7, 비교예 2, 3의 각각의 생산성(최외측 표층의 도금층의 표면 형태를, 조화면을 갖는 형태로 형성하기에 요한 가공 시간 및 은 도금량)의 평가 결과를 표 2에 나타낸다.
비교예 2의 반도체 소자 탑재용 기판은, 평활한 면을 갖는, 두께가 약 4.0 ㎛인 은 도금층을 형성한 후에, 은 도금 박리액을 이용하여, 마이크로 에칭 처리를 실시함으로써, 은 도금층의 표면에 요철을 갖는 조화면을 형성한 예이지만, 표면에 요철을 갖는 조화면이 형성된 은 도금층의 두께는 1.5 ㎛로, 평활면을 갖는 은 도금층의 약 절반 정도의 두께가 되었고, 표 2에 나타내는 바와 같이, 가공 시간이 100, 은 사용량이 270이 되어, 원가가 비싼 은의 비용이 대폭 증대하여, 생산성이 악화하는 것이 인정되었다.
비교예 3의 반도체 소자 탑재용 기판은, 평활한 면을 갖는, 두께가 약 34.5 ㎛인 니켈 도금층을 형성한 후에, 니켈 도금 박리액을 이용하여, 마이크로 에칭 처리를 실시함으로써, 은 도금층의 표면에 요철을 갖는 조화면을 형성한 예이지만, 표면에 요철을 갖는 조화면이 형성된 니켈 도금층의 두께는 32.0 ㎛의 두께가 되었고, 표 2에 나타내는 바와 같이, 가공 시간이 108, 은 사용량이 100이 되어, 가공 시간이 증대하여, 생산성이 악화하는 것이 인정되었다.
이에 대하여, 실시예 1∼7의 반도체 소자 탑재용 기판은, 표 2에 나타내는 바와 같이, 모두, 가공 시간이 100, 은 사용량이 30이 되어, 비교예 2의 반도체 소자 탑재용 기판에 비해서, 가공 시간이 같은 정도이기는 하지만, 은 사용량이 89％ 저감하여, 생산비용이 각별히 저감한 것이 인정되었다. 또한, 비교예 3의 반도체 소자 탑재용 기판에 비해서, 가공 시간이 8％, 은 사용량이 70％ 저감하여, 생산성이 각별히 향상한 것이 인정되었다.
이상, 본 발명의 바람직한 실시형태 및 실시예에 대해서 상세하게 설명하였지만, 본 발명은, 전술한 실시형태 및 실시예에 제한되는 일없이, 본 발명의 범위를 일탈하는 일없이, 전술한 실시형태 및 실시예에 여러 가지의 변형 및 치환을 가할 수 있다.
또한, 본 발명의 반도체 소자 탑재용 기판에 있어서는, 반도체 소자 탑재용 기판의 기재의 재질을 구리 합금 등의 구리계 재료나 스테인레스계 합금으로 하였지만, 반도체 소자 탑재용 기판의 기재의 재질을 니켈계 합금으로 한 것도 적용 가능하다.
또한, 바늘형의 돌기군을 갖는 조화면의 표면적비 및 결정 구조를 손상시키지 않는 정해진 두께이면, 본 발명의 반도체 소자 탑재용 기판에 있어서, 최외측 표층의 도금층으로서 구비하는 바늘형의 돌기군을 갖는 조화 은 도금층 위에, 커버용의 도금층으로서, 예컨대, 은 도금층이나, 니켈, 팔라듐, 금을 조합시킨 도금층을 더 적층하는 것도 가능하다.
본 발명의 반도체 소자 탑재용 기판은, 도금층만으로 단자 등이 구성되는 타입의 반도체 패키지의 제조가 요구되는 분야에 유용하다.
1, 1' 반도체 소자 탑재용 기판
2, 2' 반도체 패키지
10 반도체 소자 탑재용 기판의 기재(금속판)
11 조화 은 도금층
12-1, 12-2 기둥형 단자부
12a 내부 접속용 단자부
12b 외부 접속용 단자부
12c 패드부
13 외부 접속용 도금층
14 땜납
15 밀봉 수지
16 다이 본드
17 본딩 와이어
20 반도체 소자
31 도금용 레지스트 마스크
R1 레지스트층

Claims (4)

  1. 금속판의 한쪽의 면에, 도금층만을 포함하는 기둥형 단자부를 구비한 반도체 소자 탑재용 기판에 있어서,
    상기 기둥형 단자부는, 바늘형의 돌기군을 갖는 조화(粗化) 은 도금층을 최외측 표층의 도금층으로서 구비하고, 상기 조화 은 도금층은, 결정 방위 <001>, <111>, <101>의 각각의 비율 중 결정 방위 <101>의 비율이 가장 높은 결정 구조를 갖는 것을 특징으로 하는 반도체 소자 탑재용 기판.
  2. 제1항에 있어서, 상기 조화 은 도금층의 평균 결정립경은 0.28 ㎛보다 작은 것을 특징으로 하는 반도체 소자 탑재용 기판.
  3. 제1항 또는 제2항에 있어서, 상기 기둥형 단자부에 있어서 상기 금속판에 접하고 있는 도금층이 금 도금층인 것을 특징으로 하는 반도체 소자 탑재용 기판.
  4. 제1항 또는 제2항에 있어서, 상기 기둥형 단자부는, 상기 금속판측으로부터 다음 (1)∼(6) 중 어느 하나의 순서로 적층된 금속을 포함하는 도금층에 의해 형성되는 것을 특징으로 하는 반도체 소자 탑재용 기판.
    (1) 금/니켈/은
    (2) 금/팔라듐/니켈/은
    (3) 금/팔라듐/니켈/팔라듐/은
    (4) 금/니켈/팔라듐/은
    (5) 금/니켈/팔라듐/금/은
    (6) 금/팔라듐/니켈/팔라듐/금/은
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