CN111739864A - 半导体元件搭载用基板 - Google Patents

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CN111739864A
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CN
China
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plating layer
silver
semiconductor element
gold
terminal portion
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English (en)
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菱木薰
大泷启一
佐佐木英彦
留冈浩太郎
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Chang Wah Technology Co Ltd
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Oguchi Electric Materials Co ltd
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Abstract

本发明提供一种半导体元件搭载用基板，为在对金属板的一个面实施银镀层作为最表层的镀层的、具备仅由镀层构成的柱状端子部的半导体元件搭载用基板，能够减少成本、操作时间、提高生产率，同时将包含银镀层的成为端子等的镀层整体的厚度抑制为较薄而且使得与密封树脂的密合性显著提高。一种半导体元件搭载用基板(1)，在金属板(10)的一个面上具备仅由镀层构成的柱状端子部(12‑1)，柱状端子部具备具有针状的突起组的粗糙化银镀层(11)作为最表层镀层，粗糙化银镀层具有在晶体取向<001>、<111>、<101>各比率中晶体取向<101>的比率最高的晶体结构。

Description

半导体元件搭载用基板
技术领域
本发明涉及一种半导体元件搭载用基板，其中，对金属板的一个面实施银镀敷作为最表层镀敷，具备仅由镀层构成的柱状端子部，并且在制造半导体封装时金属板被除去。
背景技术
已知，在具有导电性的基材的一个面上形成实施规定的图案化的抗蚀剂掩模，使导电性金属在从抗蚀剂掩模露出的基材上电沉积，形成用于使半导体元件搭载用的金属层与外部基板连接的电极层，将该抗蚀剂掩模除去，从而形成半导体元件搭载用基板，在形成的半导体元件搭载用基板上搭载半导体元件并进行引线接合，或者在将半导体元件进行倒装芯片搭载后进行树脂密封，将基材除去，得到使电沉积的导电性金属的另一面侧露出的半导体封装。
专利文献1中记载了：使导电性金属电沉积超过所形成的抗蚀剂掩模，从而得到在半导体元件搭载用的金属层和用于与外部连接的电极层的上端部周缘具有伸出部的半导体元件搭载用基板，树脂密封时金属层与电极层的伸出部呈陷入树脂的形态，切实地留在树脂侧。
专利文献2中记载了：形成抗蚀剂掩模时使用散射紫外光使抗蚀剂掩模形成梯形，从而使金属层或电极层形成倒梯形的形状。
专利文献3中记载了：通过在金属层的表面赋予粗糙化面来增加与密封树脂的接触面积，提高金属层与树脂密封的密合力，使金属层的伸出部切实地留在树脂侧。
现有技术文献
专利文献
专利文献1：日本特许第3626075号公报
专利文献2：日本特许第4508064号公报
专利文献3：日本特许第5151438号公报
发明内容
发明所要解决的课题
专利文献1所示的使导电性金属电沉积超过抗蚀剂掩模的方法是使该抗蚀剂掩模过剩而形成镀层，但存在下述问题：难以控制其过剩量，形成的镀层不能全部为相同的延出长度；如果伸出部增大则会与相邻的镀层相连。此外，如果镀层变薄则伸出部的宽度和厚度均会变小，因而还存在与树脂的密合性下降的问题。进一步，过剩的镀层的上表面由于镀层的纵向和横向的生长比率的关系而呈球状，因此也是使接合的可靠性降低的要因。
此外，专利文献2所示的使用散射紫外光使抗蚀剂层的开口部的截面形状形成梯形的方法中，在使用的抗蚀剂层的厚度为50μm左右的情况下，紫外光被抗蚀剂吸收，越是接近基材方向，光越难衰减，因而开口部的截面形状中梯形的角度接近90度(即长方形)、进一步变得更大，形成上边短的普通梯形形状，金属层或电极层的形状不再是倒梯形，因此金属层或电极层与树脂的密合性降低。
此外，像专利文献3所示那样，通过对半导体元件安装面侧的连接端子面的表面进行粗糙化来获得一定程度的形成无引线封装后的密封树脂与引线端子的密合力，但是需要在粗糙面化的基底镀层上层叠形成半导体元件连接用的贵金属镀层，存在基底镀层的粗糙面化的面被贵金属镀层包埋而导致粗糙面化状态不足的担忧，结果，存在发生端子脱出不良的担忧。
进一步，作为专利文献1、2、3共同的课题，用于对基底镀层进行粗糙化的镀敷条件通常为低速镀敷，因而半导体元件搭载用基板制造工序中的生产率降低所造成的高成本成为尚未解决的事项。此外，贵金属镀层也是成本高的一大要因。另一方面，进一步强化与密封树脂的结合性也是一个重要课题。
为了更加提高电极层与树脂的密合性，有必要对电极层的最表面进行粗糙面化。为了提高与密封树脂的密合性，为了与专利文献3记载的粗糙面化状态相比进一步增大密合面积，增加电极层的厚度、进一步形成具有陷入于树脂那样的倒梯形截面形状的电极是有效的，但有必要研究增加低速镀敷的厚度所造成的生产率风险的恶化和贵金属镀层的成本高的问题，选定与密封树脂的结合性高的贵金属镀层。
然而，本案发明人反复进行试验，结果明确了，与上述各专利文献中公开的技术相比，还存在可以将镀层整体的厚度抑制为较薄而且使得与密封树脂的密合性显著提高的余地。
本发明是鉴于这样的课题做出的，以之为目的，提供一种半导体元件搭载用基板，其为对金属板的一个面实施银镀层作为最表层的镀层的、具备仅由镀层构成的柱状端子部的半导体元件搭载用基板，能够减少成本、操作时间、提高生产率，同时将包含银镀层的镀层整体的厚度抑制为较薄而且使得与密封树脂的密合性显著提高。
用于解决课题的方法
为了解决上述课题，本发明的半导体元件搭载用基板的特征在于，其为在金属板的一个面上具备仅由镀层构成的柱状端子部的半导体元件搭载用基板，前述柱状端子部具备具有针状的突起组的粗糙化银镀层作为最表层镀层，该粗糙化银镀层具有在晶体取向<001>、<111>、<101>各比率中晶体取向<101>的比率最高的晶体结构。
此外，本发明的半导体元件搭载用基板中，优选前述粗糙化银镀层的平均晶体粒径小于0.28μm。
此外，本发明的半导体元件搭载用基板中，优选前述柱状端子部中与前述金属板相接的镀层为金镀层。
此外，本发明的半导体元件搭载用基板中，前述柱状端子部优选采用由从前述金属板侧开始按下面的(1)～(6)中任一种顺序层叠的金属构成的镀层来形成。
(1)金/镍/银
(2)金/钯/镍/银
(3)金/钯/镍/钯/银
(4)金/镍/钯/银
(5)金/镍/钯/金/银
(6)金/钯/镍/钯/金/银
发明的效果
根据本发明，可得到一种半导体元件搭载用基板，其为对金属板的一个面实施银镀层作为最表层的镀层的、具备仅由镀层构成的柱状端子部的半导体元件搭载用基板，能够减少成本、操作时间、提高生产率，同时将包含银镀层的镀层整体的厚度抑制为较薄而且使得与密封树脂的密合性显著提高。
附图说明
图1为显示本发明第1实施方式涉及的半导体元件搭载用基板的一例的图，(a)为顶视图、(b)为示意性显示(a)的A-A截面的说明图。
图2为本发明第1实施方式涉及的排列成多列的半导体元件搭载用基板的一例的平面图。
图3为显示本发明第1实施方式涉及的半导体元件搭载用基板的制造步骤的一例的说明图。
图4为显示使用本发明第1实施方式涉及的半导体元件搭载用基板的半导体封装的制造步骤的一例的说明图。
图5为显示本发明第2实施方式涉及的半导体元件搭载用基板的一例的图，(a)为顶视图、(b)为示意性显示(a)的B-B截面的说明图。
图6为本发明第2实施方式涉及的排列成多列的半导体元件搭载用基板的一例的平面图。
图7为显示本发明第2实施方式涉及的半导体元件搭载用基板的制造步骤的一例的说明图。
图8为显示使用本发明第2实施方式涉及的半导体元件搭载用基板的半导体封装的制造步骤的一例的说明图。
符号说明
1、1’-半导体元件搭载用基板；2、2’-半导体封装；10-半导体元件搭载用基板的基材(金属板)；11-粗糙化银镀层；12-1、12-2-柱状端子部；12a-内部连接用端子部；12b-外部连接用端子部；12c-衬垫部；13-外部连接用镀层；14-焊料；15-密封树脂；16-芯片粘合膏(Die Bond)；17-接合线；20-半导体元件；31-镀敷用抗蚀剂掩模；R1-抗蚀剂层。
具体实施方式
在说明实施方式之前，先对导出本发明的经过和本发明的作用效果进行说明。
作为提高作为半导体封装的端子等使用的、仅由镀层构成的柱状端子部与树脂的密合性的策略，本案发明人对于以表面成为粗糙化面的方式形成柱状端子部的上表面的基底镀层，在其上以追随粗糙化面的形状的方式层叠贵金属镀层进行了研究。但为了将基底镀层表面的粗糙化面形成为具有即使层叠了贵金属镀层也能够提高与树脂的密合性的凹凸形状的面，有必要较厚地形成基底镀层，而且，用于使基底镀层成为粗糙化面的镀敷速度慢，因此操作时间增加、成本高，生产率会下降。
此外，作为用于提高与树脂的密合性的另一策略，本案发明人研究了对于由平滑的贵金属镀层形成柱状端子部的上表面后再对贵金属镀层的表面进行粗糙化。但为了将贵金属镀层的表面形成为具有能够提高与树脂的密合性的凹凸形状的粗糙化面，有必要将形成粗糙化面之前的平滑的贵金属镀层较厚地形成，因此贵金属镀层的成本会增加，生产率会下降。
接下来，本案发明人考虑到，为了减少用于形成表面的粗糙化面的成本、操作时间、提高生产率，同时，提高与密封树脂的密合性而且减小镀层整体的厚度，关于金属板所具备的柱状端子部的构成，有必要平滑地层叠基底镀层，不以对平滑的银镀层表面进行粗糙化的方式在其上形成表面粗糙化的银镀层。
而且，本案发明人在进行反复试验的过程中导出了一种半导体元件搭载用基板，作为半导体元件搭载用基板所具备的仅由镀层构成的柱状端子部的构成，在基底镀层的上表面，作为表面粗糙化的银镀层，在不对平滑的银镀层表面进行粗糙化的情况下具备具有针状的突起组的粗糙化银镀层作为最表层镀层。
需说明的是，本申请中，粗糙化银镀层所具有的针状的突起组是指表面积比(这里为粗糙化银镀层的表面积相对于平滑面的表面积的比率)为1.30以上6.00以下的多个针状突起的集合体。
明确了如果以具有成为这样的表面积比的针状的突起组的方式形成粗糙化银镀层，则密封树脂容易流入各个针状突起的基部，在密封树脂固化时发挥由接触面积的增加、凹凸形状带来的物理锚定效果，与现有技术相比，能够获得良好的密合性。
进一步，本案发明人反复进行试验，结果明确了，具有针状的突起组的粗糙化银镀层是通过增大规定的晶体取向的比率的晶体结构的生长而形成，该晶体结构不同于以往的平滑的银镀层的晶体结构、不同于通过对平滑的银镀层表面进行粗糙化而形成了粗糙化面的粗糙化银镀层的晶体结构；并且，通过该晶体结构大幅生长而形成的具有针状的突起组的粗糙化面与通过以往技术形成的粗糙化面相比，具有使得与密封树脂的密合性显著提高的效果，从而导出了本发明。
本发明的半导体元件搭载用基板是在金属板的一个面上具备仅由镀层构成的柱状端子部的半导体元件搭载用基板，柱状端子部具备具有针状的突起组的粗糙化银镀层作为最表层镀层，粗糙化银镀层具有在晶体取向<001>、<111>、<101>各比率中晶体取向<101>的比率最高的晶体结构。
如果像本发明的半导体元件搭载用基板那样、粗糙化银镀层具有表面积比(这里为粗糙化银镀层的表面积相对于平滑面的表面积的比率)为1.30以上6.00以下的针状的突起组，则密封树脂容易流入至各个针状突起的基部。因此，能够在密封树脂固化时发挥由接触面积的增加、凹凸形状带来的物理锚定效果，获得良好的密合性。需说明的是，针状的突起组中各个针状突起的伸展方向是不一样的，当然包括上方、斜向，还包括弯曲的针的形状。如果是针状的突起组中各个针状突起呈放射线状随机伸展的方式，则能够进一步提高对密封树脂的锚定效果。
而且，如果是像本发明的半导体元件搭载用基板那样、使得在柱状端子部中的基底镀层的上表面具备的作为最表层镀层的具有针状的突起组的粗糙化银镀层具有在晶体取向<001>、<111>、<101>各比率中晶体取向<101>的比率最高的晶体结构的构成，则例如与具有表面积比(这里为银镀层的表面积相对于平滑面的表面积的比率)小于1.30的凹凸所构成的粗糙化面的银镀层相比、与具有与在晶体取向<001>、<111>、<101>各比率中晶体取向<101>的比率最高的晶体结构不同的以往的晶体结构的、通过对平滑的银镀层的表面进行粗糙化而形成了粗糙化面的粗糙化银镀层相比，密封树脂进一步容易进行深部，与密封树脂的密合性进一步提高。
此外，如果设为像本发明的半导体元件搭载用基板那样，则在柱状端子部的上表面侧中搭载半导体元件的半导体元件搭载部、直接或通过线与半导体元件进行电连接的内部连接用端子部，能够利用粗糙化银镀层的针状的突起组增加与焊料、焊膏等连接构件的接触面积，从而防止水分的浸入，同时，热膨胀导致的形变受到抑制，连接构件与镀敷被膜间的层间剥离受到抑制。
此外，如果设为像本发明的半导体元件搭载用基板那样，则能够利用具有在晶体取向<001>、<111>、<101>的比率中晶体取向<101>的比率最高的晶体结构的、具有针状的突起组的粗糙化银镀层，使得与密封树脂的密合性显著提高，结果，只要较薄且平滑地形成柱状端子部中的基底镀层就足够了，不需要形成表面粗糙化的基底镀层。
此外，具有在晶体取向<001>、<111>、<101>各比率中晶体取向<101>的比率最高的晶体结构的、具有针状的突起组的粗糙化银镀层可以通过后述条件下的银镀敷、在不对平滑的银镀层表面进行粗糙化的情况下形成。
因此，如果像本发明的半导体元件搭载用基板那样，则能够使用于提高与树脂的密合性的粗糙化面的形成成本最小化，而且能够使镀层整体的厚度最小化。
此外，本发明的半导体元件搭载用基板中，优选粗糙化银镀层的平均晶体粒径小于0.28μm。
如果粗糙化银镀层的平均晶体粒径为0.28μm以上则银镀敷的晶体在高度方向生长时晶体彼此的间隔变宽，无法获得1.30以上6.00以下的表面积比(这里为粗糙化银镀层的表面积相对于平滑面的表面积的比率)。
如果粗糙化银镀层的平均晶体粒径小于0.28μm则银镀敷的晶体在高度方向生长时晶体彼此的间隔变窄，可得到1.30以上6.00以下的表面积比(这里为粗糙化银镀层的表面积相对于平滑面的表面积的比率)。需说明的是，更优选粗糙化银镀层的平均晶体粒径为0.15μm以上0.25μm以下为好。
此外，本发明的半导体元件搭载用基板中，优选以柱状端子部中与金属板相接的镀层为金镀层的方式构成。
此外，本发明的半导体元件搭载用基板中，优选柱状端子部设为采用由从金属板侧开始按下面的(1)～(6)中任一种顺序层叠的金属构成的镀层来形成的构成。
(1)金/镍/银
(2)金/钯/镍/银
(3)金/钯/镍/钯/银
(4)金/镍/钯/银
(5)金/镍/钯/金/银
(6)金/钯/镍/钯/金/银
例如，采用由按金/镍/银的顺序层叠而成的金属构成的镀层来构成柱状端子部的情况下，可以：在金属板一个面侧的对应于柱状端子部的部位的表面形成0.005μm以上0.5μm以下的金镀层，优选形成0.05μm；在其上形成5.0μm以上80.0μm以下的平滑的晶体镍镀层，优选形成30.0μm；在其上形成0.2μm以上3.0μm以下的在表面具有针状的突起组的粗糙化银镀层，优选形成0.5μm。
此外，例如，采用由按金/钯/镍/银的顺序层叠而成的金属构成的镀层来构成柱状端子部的情况下，可以：在金属板一个面侧的对应于柱状端子部的部位的表面形成0.005μm以上0.5μm以下的金镀层，优选形成0.05μm；在其上形成0.005μm以上0.5μm以下的钯镀层，优选形成0.05μm；在其上形成5.0μm以上80.0μm以下的平滑的晶体镍镀层，优选形成30.0μm；在其上形成0.2μm以上3.0μm以下的在表面具有针状的突起组的粗糙化银镀层，优选形成0.5μm。
此外，例如，采用由按金/钯/镍/钯/银的顺序层叠而成的金属构成的镀层来构成柱状端子部的情况下，可以：在金属板一个面侧的对应于柱状端子部的部位的表面形成0.005μm以上0.5μm以下的金镀层，优选形成0.05μm；在其上形成0.005μm以上0.5μm以下的钯镀层，优选形成0.05μm；在其上形成5.0μm以上80.0μm以下的平滑的晶体镍镀层，优选形成30.0μm；在其上形成0.005μm以上1.5μm以下的钯镀层，优选形成0.05μm；在其上形成0.2μm以上3.0μm以下的在表面具有针状的突起组的粗糙化银镀层，优选形成0.5μm。
此外，例如，采用由按金/镍/钯/银的顺序层叠而成的金属构成的镀层来构成柱状端子部的情况下，作为一例，可以：在金属板一个面侧的对应于柱状端子部的部位的表面形成0.005μm以上0.5μm以下的金镀层，优选形成0.05μm；在其上形成5.0μm以上80.0μm以下的平滑的晶体镍镀层，优选形成30.0μm；在其上形成0.005μm以上1.5μm以下的钯镀层，优选形成0.05μm；在其上形成0.2μm以上3.0μm以下的在表面具有针状的突起组的粗糙化银镀层，优选形成0.5μm。
此外，例如，采用由按金/镍/钯/金/银的顺序层叠而成的金属构成的镀层来构成柱状端子部的情况下，可以：在金属板一个面侧的对应于柱状端子部的部位的表面形成0.005μm以上0.5μm以下的金镀层，优选形成0.05μm；在其上形成5.0μm以上80.0μm以下的平滑的晶体镍镀层，优选形成30.0μm；在其上形成0.005μm以上1.5μm以下的钯镀层，优选形成0.05μm；在其上形成0.0005μm以上0.5μm以下的金镀层，优选形成0.005μm；在其上形成0.2μm以上3.0μm以下的在表面具有针状的突起组的粗糙化银镀层，优选形成0.5μm。
此外，例如，采用由按金/钯/镍/钯/金/银的顺序层叠而成的金属构成的镀层来构成柱状端子部的情况下，可以：在金属板一个面侧的对应于柱状端子部的部位的表面形成0.005μm以上0.5μm以下的金镀层，优选形成0.05μm；在其上形成0.005μm以上0.5μm以下的钯镀层，优选形成0.05μm；在其上形成5.0μm以上80.0μm以下的平滑的晶体镍镀层，优选形成30.0μm；在其上形成0.005μm以上1.5μm以下的钯镀层，优选形成0.05μm；在其上形成0.0005μm以上0.5μm以下的金镀层，优选形成0.005μm；在其上形成0.2μm以上3.0μm以下的在表面具有针状的突起组的粗糙化银镀层，优选形成0.5μm。
此外，本发明的半导体元件搭载用基板中，成为半导体元件搭载用基板的基材的金属板的材质除了应用铜合金等铜系材料以外还可以应用不锈钢系合金。
本发明的半导体元件搭载用基板中成为半导体元件搭载用基板的基材的金属板的材质为不锈钢系合金的情况下，采用由按金/镍/钯/银的顺序层叠而成的金属构成的镀层来构成柱状端子部。这种情况下，可以：在金属板一个面侧的对应于柱状端子部的部位的表面形成0.005μm以上0.5μm以下的金镀层，优选形成0.05μm；在其上形成20.0μm以上80.0μm以下的平滑的晶体镍镀层，优选形成30.0μm；在其上形成0.005μm以上1.5μm以下的钯镀层，优选形成0.05μm；在其上形成0.2μm以上3.0μm以下的在表面具有针状的突起组的粗糙化银镀层，优选形成0.5μm。
而且，上述全部例子的采用由按顺序层叠而成的金属构成的镀层来形成的柱状端子部中的、在表面具有针状的突起组、具有在晶体取向<001>、<111>、<101>各比率中晶体取向<101>的比率最高的晶体结构的粗糙化银镀层的表面积比(这里为粗糙化银镀层的表面积相对于平滑面的表面积的比率)可以为1.30以上6.00以下，优选为3.00。
需说明的是，本发明的半导体元件搭载用基板中的、具有在晶体取向<001>、<111>、<101>各比率中晶体取向<101>的比率最高的晶体结构的、具有针状的突起组的粗糙化银镀层可以使用由甲烷磺酸系银镀液构成的、银浓度1.0g/L以上10g/L以下的银镀浴，在温度55℃以上65℃以下、电流密度3A/dm2以上20A/dm2以下进行5～60秒镀敷从而获得。
因此，根据本发明，可获得一种半导体元件搭载用基板，其为对金属板的一个面实施银镀敷作为最表层镀敷的、具备仅由镀层构成的柱状端子部的半导体元件搭载用基板，能够减少用于形成表面的粗糙化面的成本、操作时间、提高生产率，同时，将包含银镀层的镀层整体的厚度抑制为较薄而且使得与密封树脂的密合性显著提高。
以下，对应用本发明的半导体元件搭载用基板及其制造方法进行说明。需说明的是，除非有特殊限定，否则，本发明是不受以下的详细说明的限定的。
第1实施方式
图1为显示本发明第1实施方式涉及的半导体元件搭载用基板的一例的图，(a)为平面图、(b)为示意性显示(a)的A-A截面的说明图。图2为显示本发明第1实施方式涉及的排列成多列的半导体元件搭载用基板的一例的平面图。图3为显示本发明第1实施方式涉及的半导体元件搭载用基板的制造步骤的一例的说明图。图4为显示使用本发明第1实施方式涉及的半导体元件搭载用基板的半导体封装的制造步骤的一例的说明图。
如图1的(a)所示，本实施方式的半导体元件搭载用基板1中，在由铜系材料构成的金属板10的一个面上，具备从四个方向伸向搭载半导体元件的区域的多个柱状端子部12-1。
柱状端子部12-1仅由不同金属的镀层构成，并且如图1的(b)所示，具备具有针状的突起组的粗糙化银镀层11作为最表层镀层。
粗糙化银镀层11具有表面积比(这里为粗糙化银镀层的表面积相对于平滑面的表面积的比率)为1.30以上6.00以下的针状的突起组。
此外，粗糙化银镀层11具有在晶体取向<001>、<111>、<101>各比率中晶体取向<101>的比率最高的晶体结构。
粗糙化银镀层11的平均晶体粒径具有小于0.28μm的大小。
而且，如图1的(b)所示，柱状端子部12-1的一个面构成半导体封装中与半导体元件连接的内部连接用端子部12a，同时，另一面构成与外部基板连接的外部连接用端子部12b。
此外，柱状端子部12-1中，与金属板10相接的镀层由金镀层构成。
需说明的是，关于柱状端子部12-1，可以根据需要选择采用金、钯、镍等和它们的合金的镀敷，依次层叠而形成粗糙化银镀层11的基底镀层。
例如，可以采用由按金/镍/银的顺序层叠而成的金属构成的镀层来构成柱状端子部12-1。这种情况下，可以：在金属板10的一面侧的对应于柱状端子部12-1的部位的表面形成0.005μm以上0.5μm以下的金镀层，优选形成0.05μm；在其上形成5.0μm以上80.0μm以下的平滑的晶体镍镀层，优选形成30.0μm；在其上形成0.2μm以上3.0μm以下的在表面具有针状的突起组的粗糙化银镀层11，优选形成0.5μm。
此外，例如，可以采用由金/钯/镍/银的顺序层叠而成的金属构成的镀层来构成柱状端子部12-1。这种情况下，可以：在金属板10的一面侧的对应于柱状端子部12-1的部位的表面形成0.005μm以上0.5μm以下的金镀层，优选形成0.05μm；在其上形成0.005μm以上0.5μm以下的钯镀层，优选形成0.05μm；在其上形成5.0μm以上80.0μm以下的平滑的晶体镍镀层，优选形成30.0μm；在其上形成0.2μm以上3.0μm以下的在表面具有针状的突起组的粗糙化银镀层11，优选形成0.5μm。
此外，例如，可以采用由按金/钯/镍/钯/银的顺序层叠而成的金属构成的镀层来构成柱状端子部12-1。这种情况下，可以：在金属板10的一面侧的对应于柱状端子部12-1的部位的表面形成0.005μm以上0.5μm以下的金镀层，优选形成0.05μm；在其上形成0.005μm以上0.5μm以下的钯镀层，优选形成0.05μm；在其上形成5.0μm以上80.0μm以下的平滑的晶体镍镀层，优选形成30.0μm；在其上形成0.005μm以上1.5μm以下的钯镀层，优选形成0.05μm；在其上形成0.2μm以上3.0μm以下的在表面具有针状的突起组的粗糙化银镀层11，优选形成0.5μm。
此外，例如，可以采用由按金/镍/钯/银的顺序层叠而成的金属构成的镀层来构成柱状端子部12-1。这种情况下，可以：在金属板10的一面侧的对应于柱状端子部12-1的部位的表面形成0.005μm以上0.5μm以下的金镀层，优选形成0.05μm；在其上形成5.0μm以上80.0μm以下的平滑的晶体镍镀层，优选形成30.0μm；在其上形成0.005μm以上1.5μm以下的钯镀层，优选形成0.05μm；在其上形成0.2μm以上3.0μm以下的在表面具有针状的突起组的粗糙化银镀层11，优选形成0.5μm。
此外，例如，可以采用由按金/镍/钯/金/银的顺序层叠而成的金属构成的镀层来构成柱状端子部12-1。这种情况下，可以：在金属板10的一面侧的对应于柱状端子部12-1的部位的表面形成0.005μm以上0.5μm以下的金镀层，优选形成0.05μm；在其上形成5.0μm以上80.0μm以下的平滑的晶体镍镀层，优选形成30.0μm；在其上形成0.005μm以上1.5μm以下的钯镀层，优选形成0.05μm；在其上形成0.0005μm以上0.5μm以下的金镀层，优选形成0.005μm；在其上形成0.2μm以上3.0μm以下的在表面具有针状的突起组的粗糙化银镀层11，优选形成0.5μm。
此外，例如，可以采用由按金/钯/镍/钯/金/银的顺序层叠而成的金属构成的镀层来构成柱状端子部12-1。这种情况下，可以：在金属板10的一面侧的对应于柱状端子部12-1的部位的表面形成0.005μm以上0.5μm以下的金镀层，优选形成0.05μm；在其上形成0.005μm以上0.5μm以下的钯镀层，优选形成0.05μm；在其上形成5.0μm以上80.0μm以下的平滑的晶体镍镀层，优选形成30.0μm；在其上形成0.005μm以上1.5μm以下的钯镀层，优选形成0.05μm；在其上形成0.0005μm以上0.5μm以下的金镀层，优选形成0.005μm；在其上形成0.2μm以上3.0μm以下的在表面具有针状的突起组的粗糙化银镀层11，优选形成0.5μm。
此外，构成半导体元件搭载用基板1的基材的金属板10的材质除了应用铜合金等铜系材料以外还可以应用不锈钢系合金。
金属板10的材质为不锈钢系合金的情况下，采用由按金/镍/钯/银的顺序层叠而成的金属构成的镀层来构成柱状端子部12-1。这种情况下，可以：在金属板10的一面侧的对应于柱状端子部12-1的部位的表面形成0.005μm以上0.5μm以下的金镀层，优选形成0.05μm；在其上形成20.0μm以上80.0μm以下的平滑的晶体镍镀层，优选形成30.0μm；在其上形成0.005μm以上1.5μm以下的钯镀层，优选形成0.05μm；在其上形成0.2μm以上3.0μm以下的在表面具有针状的突起组的粗糙化银镀层，优选形成0.5μm。
而且，上述全部例子的采用由按顺序层叠而成的金属构成的镀层来形成的柱状端子部12-1中的、在表面具有针状的突起组、具有在晶体取向<001>、<111>、<101>各比率中晶体取向<101>的比率最高的晶体结构的粗糙化银镀层11的表面积比(这里为粗糙化银镀层的表面积相对于平滑面的表面积的比率)为1.30以上6.00以下。优选为3.00为好。
此外，如图2所示，本实施方式的半导体元件搭载用基板1中，各个半导体元件搭载用基板1排列成多列。
接下来，使用图3对本实施方式的半导体元件搭载用基板1的制造工序的一例进行说明。
首先，准备由铜系材料构成的金属板10作为半导体元件搭载用基板的基材(参照图3的(a))。
接下来，在金属板10的两面形成抗蚀剂层R1(参照图3的(b))。
接下来，使用形成为对应于柱状端子部12-1的规定形状的掩模对金属板10的上表面侧的抗蚀剂层R1进行曝光、显影，同时，对金属板10的下表面侧的抗蚀剂层R1的整个区域进行曝光、显影，形成在金属板10的上表面侧的对应于柱状端子部12-1的部位开口、并且覆盖金属板10的下表面侧的整个区域的镀敷用抗蚀剂掩模31(参照图3的(c))。
接下来，使用镀敷用抗蚀剂掩模31，在金属板10的上表面中对应于柱状端子部12-1的部位形成具有针状的突起组的粗糙化银镀层11作为最表层镀层(参照图3的(d))。
接下来，将镀敷用抗蚀剂掩模31除去(参照图3的(e))。
由此，本实施方式的半导体元件搭载用基板1完成。
需说明的是，关于以具有针状的突起组的粗糙化银镀层11作为最表层镀层的柱状端子部12-1的形成步骤，例如，采用由按金/镍/银的顺序层叠而成的金属构成的镀层来构成柱状端子部12-1的情况下，可以：在成为半导体元件搭载用基板的基材的金属板10的一面侧的对应于柱状端子部12-1的部位的表面形成0.005μm以上0.5μm以下的金镀层，优选形成0.05μm；在其上形成5.0μm以上80.0μm以下的平滑的晶体镍镀层，优选形成30.0μm；在其上形成0.2μm以上3.0μm以下的在表面具有针状的突起组的粗糙化银镀层11，优选形成0.5μm。
此外，例如，采用由按金/钯/镍/银的顺序层叠而成的金属构成的镀层来构成柱状端子部12-1的情况下，可以：在金属板10的一面侧的对应于柱状端子部12-1的部位的表面形成0.005μm以上0.5μm以下的金镀层，优选形成0.05μm；在其上形成0.005μm以上0.5μm以下的钯镀层，优选形成0.05μm；在其上形成5.0μm以上80.0μm以下的平滑的晶体镍镀层，优选形成30.0μm；在其上形成0.2μm以上3.0μm以下的在表面具有针状的突起组的粗糙化银镀层11，优选形成0.5μm。
此外，例如，采用由按金/钯/镍/钯/银的顺序层叠而成的金属构成的镀层来构成柱状端子部12-1的情况下，可以：在金属板10的一面侧的对应于柱状端子部12-1的部位的表面形成0.005μm以上0.5μm以下的金镀层，优选形成0.05μm；在其上形成0.005μm以上0.5μm以下的钯镀层，优选形成0.05μm；在其上形成5.0μm以上80.0μm以下的平滑的晶体镍镀层，优选形成30.0μm；在其上形成0.005μm以上1.5μm以下的钯镀层，优选形成0.05μm；在其上形成0.2μm以上3.0μm以下的在表面具有针状的突起组的粗糙化银镀层11，优选形成0.5μm。
此外，例如，采用由按金/镍/钯/银的顺序层叠而成的金属构成的镀层来构成柱状端子部12-1的情况下，可以：在金属板10的一面侧的对应于柱状端子部12-1的部位的表面形成0.005μm以上0.5μm以下的金镀层，优选形成0.05μm；在其上形成5.0μm以上80.0μm以下的平滑的晶体镍镀层，优选形成30.0μm；在其上形成0.005μm以上1.5μm以下的钯镀层，优选形成0.05μm；在其上形成0.2μm以上3.0μm以下的在表面具有针状的突起组的粗糙化银镀层11，优选形成0.5μm。
此外，例如，采用由按金/镍/钯/金/银的顺序层叠而成的金属构成的镀层来构成柱状端子部12-1的情况下，可以：在金属板10的一面侧的对应于柱状端子部12-1的部位的表面形成0.005μm以上0.5μm以下的金镀层，优选形成0.05μm；在其上形成5.0μm以上80.0μm以下的平滑的晶体镍镀层，优选形成30.0μm；在其上形成0.005μm以上1.5μm以下的钯镀层，优选形成0.05μm；在其上形成0.0005μm以上0.5μm以下的金镀层，优选形成0.005μm；在其上形成0.2μm以上3.0μm以下的在表面具有针状的突起组的粗糙化银镀层11，优选形成0.5μm。
此外，例如，采用由按金/钯/镍/钯/金/银的顺序层叠而成的金属构成的镀层来构成柱状端子部12-1的情况下，可以：在金属板10的一面侧的对应于柱状端子部12-1的部位的表面形成0.005μm以上0.5μm以下的金镀层，优选形成0.05μm；在其上形成0.005μm以上0.5μm以下的钯镀层，优选形成0.05μm；在其上形成5.0μm以上80.0μm以下的平滑的晶体镍镀层，优选形成30.0μm；在其上形成0.005μm以上1.5μm以下的钯镀层，优选形成0.05μm；在其上形成0.0005μm以上0.5μm以下的金镀层，优选形成0.005μm；在其上形成0.2μm以上3.0μm以下的在表面具有针状的突起组的粗糙化银镀层11，优选形成0.5μm。
需说明的是，构成半导体元件搭载用基板1的基材的金属板10的材质也可以为不锈钢系合金。这种情况下，采用由按金/镍/钯/银的顺序层叠而成的金属构成的镀层来构成柱状端子部12-1。这种情况下，可以：在金属板10的一面侧的对应于柱状端子部12-1的部位的表面形成0.005μm以上0.5μm以下的金镀层，优选形成0.05μm；在其上形成20.0μm以上80.0μm以下的平滑的晶体镍镀层，优选形成30.0μm；在其上形成0.005μm以上1.5μm以下的钯镀层，优选形成0.05μm；在其上形成0.2μm以上3.0μm以下的在表面具有针状的突起组的粗糙化银镀层，优选形成0.5μm。
此时，为了形成具有在晶体取向<001>、<111>、<101>各比率中晶体取向<101>的比率最高的晶体结构的、具有表面积比(这里为粗糙化银镀层的表面积相对于平滑面的表面积的比率)为1.30以上6.00以下的针状的突起组的粗糙化银镀层11，将由甲烷磺酸系银镀液构成的银镀浴中的银浓度设为1.0g/L以上10g/L以下的范围。特别是，更优选将银浓度设为1.5g/L以上5.0g/L以下的范围。
如果银浓度小于1.0g/L则无法形成充分的粗糙化银镀敷被膜，因而是不优选的。如果银浓度高于10g/L，则形成的粗糙化银镀敷被膜会成为平滑的表面，无法获得银的针状晶体，因而是不优选的。
接下来，使用图4对使用本实施方式的半导体元件搭载用基板1的半导体封装的制造工序的一例进行说明。
首先，准备通过图3所示制造步骤制造的、本实施方式的半导体元件搭载用基板1(参照图4的(a))。
接下来，在半导体元件搭载用基板1的柱状端子部12-1的上表面的内部连接用端子部12a中的半导体元件搭载区域上印刷焊料14，在其上搭载半导体元件20并进行固定，从而使半导体元件20的电极与半导体元件搭载用基板1的内部连接用端子部12a电连接(参照图4的(b))。
接下来，使用成型模具，将半导体元件搭载用基板1的上表面侧的空间区域用密封树脂15密封(参照图4的(c))。
接下来，对于成为半导体元件搭载用基板1的基材的金属板10，在金属板10由铜系材料构成的情况下，通过蚀刻将金属板10除去，在金属板10由不锈钢系材料构成的情况下，通过撕拉将金属板10除去(参照图4的(d))。
最后，通过切割、冲压等对排列成多列的半导体封装进行单片化(参照图4的(e))。
由此，得到使用本实施方式的半导体元件搭载用基板1的半导体封装2(参照图4的(f))。
第2实施方式
图5为显示本发明第2实施方式涉及的半导体元件搭载用基板的一例的图，(a)为顶视图、(b)为示意性显示(a)的B-B截面的说明图。图6为本发明第2实施方式涉及的排列成多列的半导体元件搭载用基板的一例的平面图。图7为显示本发明第2实施方式涉及的半导体元件搭载用基板的制造步骤的一例的说明图。图8为显示使用本发明第2实施方式涉及的半导体元件搭载用基板的半导体封装的制造步骤的一例的说明图。
如图5的(a)所示，本实施方式的半导体元件搭载用基板1’具备配置于中央位置的具有大的面积的柱状端子部12-2、以及排列在柱状端子部12-2的四个方向周边的具有小的面积的多个柱状端子部12-1。柱状端子部12-2构成在上表面搭载有半导体元件的衬垫部12c，柱状端子部12-1构成在上表面通过接合线与半导体元件电连接的内部连接用端子部12a。
柱状端子部12-1、12-2仅由不同金属的镀层构成，并且如图5的(b)所示，具备具有针状的突起组的粗糙化银镀层11作为最表层镀层。
其他构成与第1实施方式的半导体元件搭载用基板1是大体同样的。
此外，如图6所示，本实施方式的半导体元件搭载用基板1’中，各个半导体元件搭载用基板1’排列成多列。
接下来，使用图7对本实施方式的半导体元件搭载用基板1’的制造工序的一例进行说明。
本实施方式的半导体元件搭载用基板1’的制造工序与图3所示第1实施方式的半导体元件搭载用基板1的制造工序是大体同样的，作为最表层镀层的具有针状的突起组的粗糙化银镀层11的形成步骤也与第1实施方式的半导体元件搭载用基板1中大体同样(参照图7的(a)～图7的(e))。
接下来，使用图8对使用本实施方式的半导体元件搭载用基板1’的半导体封装的制造工序的一例进行说明。
首先，准备通过图7所示制造步骤制造的本实施方式的半导体元件搭载用基板1’(参照图8的(a))。
接下来，在半导体元件搭载用基板1’的上表面的柱状端子部12-2中的衬垫部12c上，通过芯片粘合膏(Die Bond)16搭载、固定半导体元件20，同时，通过接合线17将半导体元件20的电极与柱状端子部12-1的内部连接用端子部12a电连接(参照图8的(b))。
接下来，使用成型模具，将半导体元件搭载用基板1’的上表面侧的空间区域用密封树脂15密封(参照图8的(c))。
接下来，对于成为半导体元件搭载用基板1’的基材的金属板10，在金属板10由铜系材料构成的情况下，通过蚀刻将金属板10除去，在金属板10由不锈钢系材料构成的情况下，通过撕拉将金属板10除去(参照图8的(d))。
最后，通过切割、冲压等对排列成多列的半导体封进行单片化(参照图8的(e))。
由此得到使用本实施方式的半导体元件搭载用基板1’的半导体封装2’(参照图8的(f))。
实施例
(实施例1)
准备厚度0.15mm、宽度180mm的带状铜材(C194铜合金)作为半导体元件搭载用基板的基材10(参照图3的(a))，在该铜材的两面层压厚度50μm的薄膜抗蚀剂，形成抗蚀剂层R1(参照图3的(b))。
层压条件是，在辊温度105℃、辊压0.5MPa、送料速度2.5m/min下进行。需说明的是，层压的薄膜抗蚀剂使用作为负型抗蚀剂的、能够因紫外线而曝光的抗蚀剂。
接下来，在上表面侧的抗蚀剂层R1上，使用形成有对应于柱状端子部12-1的规定图形的掩模、并且光源使用紫外线水银灯进行曝光、显影，同时，对金属板10的下表面侧的抗蚀剂层R1的整个区域进行曝光、显影，形成在金属板10的上表面侧的对应于柱状端子部12-1的部位开口、并且覆盖金属板10的下表面侧的整个区域的镀敷用抗蚀剂掩模31(参照图3的(c))。
接下来，使用镀敷用抗蚀剂掩模31，利用碱和酸对金属板10的上表面中对应于内部连接用端子部12a的部位实施预处理(表面氧化被膜的除去、表面的活性化处理)后，如下实施电镀处理。
详细地，首先形成0.05μm金镀层，在其上，使用由氨基磺酸镍和氯化镍、硼酸构成的镍镀浴，以电流密度2A/dm2进行90分钟镀敷，形成31.0μm的平滑的晶体镍镀层。
接下来，使用由甲烷磺酸系银镀液构成的、银浓度3.5g/L的银镀浴，以温度60℃、电流密度5A/dm2进行15秒镀敷，形成具有针状的突起组的、表面积比(这里为粗糙化银镀层的表面积相对于平滑面的表面积的比率)、晶体取向<001>、<111>、<101>的比率、晶体粒径(平均值)为表1所示值的、厚度为0.5μm的粗糙化银镀层11，完成柱状端子部12-1(参照图3的(d))。
接下来，利用碱溶液将镀敷用抗蚀剂掩模31除去(参照图3的(e))，从而得到实施例1的半导体元件搭载用基板1。
(实施例2)
准备厚度0.15mm、宽度180mm的带状不锈钢材(SUS430)作为半导体元件搭载用基板用基材10(参照图3的(a))，在该不锈钢材的上表面侧层压2片厚度38μm的薄膜抗蚀剂、在下面侧层压1片相同的薄膜抗蚀剂，从而形成抗蚀剂层R1(参照图3的(b))。
层压条件是，在辊温度105℃、辊压0.5MPa、送料速度2.5m/min下进行。
接下来，与实施例1同样地，在上表面侧的抗蚀剂层R1上，使用形成有对应于柱状端子部12-1的规定图形的掩模、光源使用紫外线水银灯进行曝光、显影，同时，对金属板10的下表面侧的抗蚀剂层R1的整个区域进行曝光、显影，形成在金属板10的上表面侧的对应于柱状端子部12-1的部位开口、并且覆盖金属板10的下表面侧的整个区域的镀敷用抗蚀剂掩模31(参照图3的(c))。
接下来，使用镀敷用抗蚀剂掩模31，利用碱和酸对金属板10的上表面中对应于内部连接用端子部12a的部位实施预处理(表面氧化被膜的除去、表面的活性化处理)后，如下实施电镀处理。
详细地，首先形成0.05μm金镀层，在其上，使用由氨基磺酸镍和氯化镍、硼酸构成的镍镀浴，以电流密度2A/dm2进行90分钟镀敷，形成31.0μm的平滑的晶体镍镀层，在其上形成0.06μm钯镀层。
接下来，使用由甲烷磺酸系银镀液构成的、银浓度3.5g/L的银镀浴，以温度60℃、电流密度5A/dm2进行15秒镀敷，形成具有针状的突起组的、表面积比(这里为粗糙化银镀层的表面积相对于平滑面的表面积的比率)、晶体取向<001>、<111>、<101>的比率、晶体粒径(平均值)为表1所示值的、厚度为0.5μm的粗糙化银镀层11，完成柱状端子部12-1(参照图3的(d))。
接下来，利用碱溶液将镀敷用抗蚀剂掩模31除去(参照图3的(e))，从而得到实施例2的半导体元件搭载用基板1。
(实施例3)
实施例3中，直至镀敷用抗蚀剂掩模31的形成(参照图3的(c))、电镀预处理为止，与实施例1大体同样地进行。其后的电镀处理时，形成0.05μm金镀层，在其上形成0.05μm钯镀层，在其上，使用由氨基磺酸镍和氯化镍、硼酸构成的镍镀浴，以电流密度2A/dm2进行90分钟镀敷，形成30.0μm平滑的晶体镍镀层。
接下来，使用由甲烷磺酸系银镀液构成的、银浓度3.5g/L的银镀浴，以温度60℃、电流密度5A/dm2进行15秒镀敷，形成具有针状的突起组的、表面积比(这里为粗糙化银镀层的表面积相对于平滑面的表面积的比率)、晶体取向<001>、<111>、<101>的比率、晶体粒径(平均值)为表1所示值的、厚度为0.5μm的粗糙化银镀层11，完成柱状端子部12-1(参照图3的(d))。
接下来，利用碱溶液将镀敷用抗蚀剂掩模31除去(参照图3的(e))，从而得到实施例3的半导体元件搭载用基板1。
(实施例4)
实施例4中，直至镀敷用抗蚀剂掩模31的形成(参照图3的(c))、电镀预处理为止，与实施例1大体同样地进行。其后的电镀处理时，形成0.06μm金镀层，在其上形成0.04μm钯镀层，在其上，使用由氨基磺酸镍和氯化镍、硼酸构成的镍镀浴，以电流密度2A/dm2进行90分钟镀敷，形成32.0μm的平滑的晶体镍镀层，在其上形成0.05μm钯镀层。
接下来，使用由甲烷磺酸系银镀液构成的、银浓度3.5g/L的银镀浴，以温度60℃、电流密度5A/dm2进行15秒镀敷，形成具有针状的突起组的、表面积比(这里为粗糙化银镀层的表面积相对于平滑面的表面积的比率)、晶体取向<001>、<111>、<101>的比率、晶体粒径(平均值)为表1所示值的、厚度为0.5μm的粗糙化银镀层11，完成柱状端子部12-1(参照图3的(d))。
接下来，利用碱溶液将镀敷用抗蚀剂掩模31除去(参照图3的(e))，从而得到实施例4的半导体元件搭载用基板1。
(实施例5)
实施例5中，直至镀敷用抗蚀剂掩模31的形成(参照图3的(c))、电镀预处理为止，与实施例1大体同样地进行。其后的电镀处理时，形成0.05μm金镀层，在其上，使用由氨基磺酸镍和氯化镍、硼酸构成的镍镀浴，以电流密度2A/dm2进行90分钟镀敷，形成30.0μm的平滑的晶体镍镀层，在其上形成0.05μm钯镀层。
接下来，使用由甲烷磺酸系银镀液构成的、银浓度3.5g/L的银镀浴，以温度60℃、电流密度5A/dm2进行15秒镀敷，形成具有针状的突起组的、表面积比(这里为粗糙化银镀层的表面积相对于平滑面的表面积的比率)、晶体取向<001>、<111>、<101>的比率、晶体粒径(平均值)为表1所示值的、厚度为0.5μm的粗糙化银镀层11，完成柱状端子部12-1(参照图3的(d))。
接下来，利用碱溶液将镀敷用抗蚀剂掩模31除去(参照图3的(e))，从而得到实施例5的半导体元件搭载用基板1。
(实施例6)
实施例6中，直至镀敷用抗蚀剂掩模31的形成(参照图3的(c))、电镀预处理为止，与实施例1大体同样地进行。其后的电镀处理时，形成0.06μm金镀层，在其上，使用由氨基磺酸镍和氯化镍、硼酸构成的镍镀浴，以电流密度2A/dm2进行90分钟镀敷，形成32.0μm的平滑的晶体镍镀层，在其上形成0.04μm钯镀层，在其上形成0.006μm金镀层。
接下来，使用由甲烷磺酸系银镀液构成的、银浓度3.5g/L的银镀浴，以温度60℃、电流密度5A/dm2进行15秒镀敷，形成具有针状的突起组的、表面积比(这里为粗糙化银镀层的表面积相对于平滑面的表面积的比率)、晶体取向<001>、<111>、<101>的比率、晶体粒径(平均值)为表1所示值的、厚度为0.5μm的粗糙化银镀层11，完成柱状端子部12-1(参照图3的(d))。
接下来，利用碱溶液将镀敷用抗蚀剂掩模31除去(参照图3的(e))，从而得到实施例6的半导体元件搭载用基板1。
(实施例7)
实施例7中，直至镀敷用抗蚀剂掩模31的形成(参照图3的(c))、电镀预处理为止，与实施例1大体同样地进行。其后的电镀处理时，形成0.06μm金镀层，在其上形成0.05μm钯镀层，在其上，使用由氨基磺酸镍和氯化镍、硼酸构成的镍镀浴，以电流密度2A/dm2进行90分钟镀敷，形成31.0μm的平滑的晶体镍镀层，在其上形成0.04μm钯镀层，在其上形成0.006μm金镀层。
接下来，使用由甲烷磺酸系银镀液构成的、银浓度3.5g/L的银镀浴，以温度60℃、电流密度5A/dm2进行15秒镀敷，形成具有针状的突起组的、表面积比(这里为粗糙化银镀层的表面积相对于平滑面的表面积的比率)、晶体取向<001>、<111>、<101>的比率、晶体粒径(平均值)为表1所示值的、厚度为0.5μm的粗糙化银镀层11，完成柱状端子部12-1(参照图3的(d))。
接下来，利用碱溶液将镀敷用抗蚀剂掩模31除去(参照图3的(e))，从而得到实施例7的半导体元件搭载用基板1。
(比较例1)
比较例1中，直至电镀处理中金镀层的形成为止，与实施例1大体同样地进行。接下来，在金镀层上，使用由氨基磺酸镍和氯化镍、硼酸构成的镍镀浴，以电流密度2A/dm2进行90分钟镀敷，形成30.0μm镍镀层。接下来，使用由氰系银镀液构成的、银浓度65g/L的银镀浴，以电流密度3A/dm2进行1分30秒镀敷，形成具有平滑面的、厚度约1.5μm的银镀层，完成柱状端子部。接下来，利用碱溶液将镀敷用抗蚀剂掩模除去，从而得到比较例1的半导体元件搭载用基板。
(比较例2)
比较例2的半导体元件搭载用基板是以具有表面积比(这里为银镀层的表面积相对于平滑面的表面积的比率)小于1.30的凹凸所构成的粗糙化面的银镀层作为最表面镀层来构成柱状端子部的半导体元件搭载用基板的一例。
比较例2中，直至电镀处理中的镍镀层的形成为止，与实施例1大体同样地进行。接下来，使用由氰系银镀液构成的、银浓度65g/L的银镀浴，以电流密度3A/dm2进行5分钟镀敷，形成具有平滑面的、厚度约4.0μm的银镀层。接下来，使用银镀剥离液对银镀层表面实施2分钟微蚀刻处理，从而形成在银镀层的表面具有凹凸的粗糙化面，完成柱状端子部。此时，形成了在表面具有凹凸的粗糙化面的银镀层的厚度为1.7μm。接下来，利用碱溶液将镀敷用抗蚀剂掩模除去，从而得到比较例2的半导体元件搭载用基板。
(比较例3)
比较例3的半导体元件搭载用基板是通过形成在表面具有粗糙化面的基底镀层、在其上形成银镀层来构成柱状端子部的半导体元件搭载用基板的一例。
比较例3中，直至电镀处理中金镀层的形成为止，与实施例1大体同样地进行。其后的电镀处理时，首先使用由氨基磺酸镍和氯化镍、硼酸构成的镍镀浴，以电流密度2A/dm2进行97分30秒镀敷，形成具有平滑面的、厚度约34.5μm的镍镀层。接下来，使用镍镀剥离液对镍镀层表面实施2分钟微蚀刻处理，从而形成在镍镀层的表面具有凹凸的粗糙化面。此时，形成了在表面具有凹凸的粗糙化面的镍镀层的厚度为32.0μm。接下来，使用由氰系银镀液构成的、银浓度65g/L的银镀浴，以电流密度3A/dm2进行1分30秒镀敷，形成追随镍镀层的粗糙化面的形状的、表面积比(这里为银镀层的表面积相对于平滑面的表面积的比率)、晶体取向<001>、<111>、<101>的比率、晶体粒径(平均值)为表1所示值的、厚度约1.6μm的、具有带凹凸的粗糙化面的银镀层，完成柱状端子部。接下来，利用碱溶液将镀敷用抗蚀剂掩模除去，从而得到比较例3的半导体元件搭载用基板。
将实施例1～7、比较例1～3的各半导体元件搭载用基板中的镀层构成要件(半导体元件搭载用基板的基材的材质、镀层的种类和厚度、表面积比(这里为(粗糙化或平滑)银镀层的表面积相对于平滑面的表面积的比率)、粗糙化银镀层的晶体取向比率、晶体粒径(平均值))示于表1。
需说明的是，晶体取向比率是，对于使用扫描型电子显微镜(SEM:ScanningElectron Microscope)以10,000倍观察到的视野，利用电子背散射衍射分析装置(ESBD:Electron Backscatter Diffraction)进行解析，将对<001>、<111>、<101>各方位的容许角度设为15°而算出的。此外，晶体粒径设为以方位差15°以上为粒界求出的晶粒的面积圆当量直径。
此外，银镀层的镀敷厚度使用荧光X射线分析装置(SII制SFT3300)测定，使用镍、钯、金镀的镀敷的镀敷厚度使用荧光X射线分析装置(SII制SFT3300)测定。
此外，表面积比使用3D激光显微镜(OLYMPUS制OLS4100)测定。
[表1]
Figure BDA0002403711060000231
树脂密合性的评价
在完成的实施例1～7、比较例1～3的各半导体元件搭载用基板的粗糙化银镀层(比较例1中为平滑的银镀层)上，形成评价用的Φ2mm的圆筒形树脂模。对于该树脂，使用Dage系列4000(Dage公司制)作为接合测试仪测定剪切强度，从而进行树脂密合性的评价。
将实施例1～7、比较例1～3的各树脂密合性的评价结果示于表2。
[表2]
Figure BDA0002403711060000241
确认到比较例1的半导体元件搭载用基板的剪切强度为10MPa，不能说具有实际使用时充分的树脂密合性。
而实施例1～7的半导体元件搭载用基板如表2所示均具有比较例1的半导体元件搭载用基板的剪切强度1.5倍的剪切强度，确认到树脂密合性显著提高。
另一方面，确认到比较例2、3的半导体元件搭载用基板与比较例1的半导体元件搭载用基板的剪切强度相比，虽然剪切强度高、树脂密合性提高，但与比较例1的半导体元件搭载用基板的剪切强度相比，仅为1.2倍的剪切强度，无法获得实施例1～7的半导体元件搭载用基板那样的显著的树脂密合性提高效果。
生产率的评价
对实施例1～7、比较例2、3的各半导体元件搭载用基板中为了将最表层镀层的表面形态形成为具有粗糙化面的形态所需的加工时间和银镀敷量进行比较，对生产率进行评价。生产率的评价中，使用将形成有平滑的银镀层作为最表层镀层的比较例1的半导体元件搭载用基板中该加工时间、银镀敷的使用量分别设为100时的相对数值作为评价值。需说明的是，引线框的镀敷加工是以在生产线上输送的状态下进行的，因此该加工时间的评价值是基于各实施例、比较例的引线框的镀敷加工中需要最长的镀敷时间的金属镀层的形成所需的时间算出的(实施例1～7、比较例2、3：平滑镍镀层)。
将实施例1～7、比较例2、3各自的生产率(为了将最表层镀层的表面形态形成为具有粗糙化面的形态所需的加工时间和银镀敷量)的评价结果示于表2。
比较例2的半导体元件搭载用基板是在形成具有平滑面的、厚度约4.0μm的银镀层后，使用银镀剥离液实施微蚀刻处理，从而形成在银镀层的表面具有凹凸的粗糙化面的例子，形成了在表面具有凹凸的粗糙化面的银镀层的厚度为1.5μm，厚度约为具有平滑面的银镀层的一半左右，如表2所示，加工时间为100、银使用量为270，确认到原价昂贵的银的成本大幅增加，生产率恶化。
比较例3的半导体元件搭载用基板是在形成具有平滑面的、厚度约34.5μm的镍镀层后，使用镍镀剥离液实施微蚀刻处理，从而形成在银镀层的表面具有凹凸的粗糙化面的例子，形成了在表面具有凹凸的粗糙化面的镍镀层的厚度为32.0μm的厚度，如表2所示，加工时间为108、银使用量为100，确认到加工时间增加，生产率恶化。
而实施例1～7的半导体元件搭载用基板如表2所示均为加工时间为100、银使用量为30，与比较例2的半导体元件搭载用基板相比，虽然加工时间为同等程度，但银使用量降低89％，确认到生产成本显著降低。此外，与比较例3的半导体元件搭载用基板相比，加工时间降低8％、银使用量降低70％，确认到生产率显著提高。
以上对本发明的优选实施方式和实施例进行了详细说明，但本发明不受上述实施方式和实施例的限制，可以在不脱离本发明的范围的情况下对上述实施方式和实施例进行各种变形和替换。
此外，本发明的半导体元件搭载用基板中，虽然将半导体元件搭载用基板的基材的材质设为铜合金等铜系材料、不锈钢系合金，但将半导体元件搭载用基板的基材的材质设为镍系合金也是能够适用的。
此外，只要是不对具有针状的突起组的粗糙化面的表面积比和晶体结构造成损害的规定厚度，本发明的半导体元件搭载用基板中，也可以在作为最表层镀层而具备的具有针状的突起组的粗糙化银镀层上进一步层叠例如银镀层、组合了镍、钯、金的镀层作为覆盖用的镀层。
产业可利用性
本发明的半导体元件搭载用基板在要求仅由镀层构成端子等的类型的半导体封装的制造领域是有用的。

Claims (4)

1.一种半导体元件搭载用基板，其特征在于，
为在金属板的一个面上具备仅由镀层构成的柱状端子部的半导体元件搭载用基板，
所述柱状端子部具备具有针状的突起组的粗糙化银镀层作为最表层镀层，该粗糙化银镀层具有在晶体取向<001>、<111>、<101>各比率中晶体取向<101>的比率最高的晶体结构。
2.根据权利要求1所述的半导体元件搭载用基板，其特征在于，所述粗糙化银镀层的平均晶体粒径小于0.28μm。
3.根据权利要求1或2所述的半导体元件搭载用基板，其特征在于，所述柱状端子部中与所述金属板相接的镀层为金镀层。
4.根据权利要求1或2所述的半导体元件搭载用基板，其特征在于，所述柱状端子部采用由从所述金属板侧开始按下面的(1)～(6)中任一种顺序层叠的金属构成的镀层来形成，
(1)金/镍/银
(2)金/钯/镍/银
(3)金/钯/镍/钯/银
(4)金/镍/钯/银
(5)金/镍/钯/金/银
(6)金/钯/镍/钯/金/银。
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