JP4094574B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、半導体ウェハに形成されている配線パターンに外部電極端子を接合する半導体装置及びその製造方法に関するものである。
近年、半導体装置の高機能化・小型化に伴い、半導体装置は高密度化が要求される傾向にある。この要求を満たすため、チップサイズパッケージ構造（ＣＳＰ構造）を用い、半導体チップの素子形成面側にエリアアレイ状に外部電極端子を配列することで、同一サイズのクワッドフラットパッケージ構造（ＱＦＰ構造）に対して前記外部電極端子数の増加を可能にしている。よって、上記配列を備えたＣＳＰ構造は、高密度表面実装型半導体装置の主たる構造となっている。
従来、ＣＳＰ構造の半導体装置を製造する過程において、一般的に外部電極端子には半田（はんだ）ボールが用いられてきた。これは、半田めっきなどによるバンプの形成と比較して、工程数が削減できること、設備投資が抑制できること、工程管理が容易であることなどを挙げることができ、また半田ペーストの印刷によるバンプの形成と比較すると、外部電極端子を任意の寸法に作りやすいことなどが挙げられる。
半田ボールの搭載は一度フラックスを用いて所定の位置に半田ボールを搭載した後、リフロー工程により半田ボールを一旦溶融せしめ冷却することによってこれを半導体チップの素子形成面上に設けた接合範囲（ランド）に接合させるものである。
但し、前記ボール搭載工程及びリフロー工程においては、半田ボールとランドとの間には位置関係にズレが生じてしまい、互いに隣り合う各半田ボール間での半田ブリッジなどの発生が問題となる。
そこで、従来は、溶融した半田ボールが所定の接合範囲から位置ずれしないようにランド周辺を樹脂製のソルダーレジストで覆ったりすることが必要であった。
前記ランド周辺を樹脂製のソルダーレジストで覆うことによる位置ずれを防止する搭載方法（特許文献１）を図１０及び図１１により説明する。
図１０に示す半導体装置は、ランド１７及び配線パターン５を設けたプリント配線板１６と、配線パターン５に半田ボールを接合するためにランド１７の一部を露出させる半田ボール接合用の接合用穴１９を形成したソルダーレジスト層１５とを有する。
次に、図１１（ａ）及び図１１（ｂ）について説明する。図１１（ａ）は、図１０に示す楕円形状のランド１７のある直径方向（短径方向）２０ｂにそって切断したプリント配線板１６の断面を示す、図１０のＡ−Ａ線矢視断面図である。図１１（ｂ）は、図１０に示すランドのある直径方向（長径方向）２０ａにそって切断したプリント配線板１６の図１０のＢ−Ｂ線矢視断面図である。
前記ランド１７のある直径方向２０ｂにおいては、ランド１７の両端部は、接合用穴１９との間に間隙部１８を有している。そのため、半田ボール７はランド１７のある直径方向２０ｂの全体に渡って接合する。そのため、半田ボール７の一部に応力が集中することはなく接合強度が高い。
また、上記ランド１７のある直径方向２０ｂと直交する他の直径方向２０ａにおいては、ランド１７の両端部はソルダーレジスト層１５により覆われている。
よって、半田ボール７をランド１７上に溶融、接合する際に、溶融した半田ボール７は、上記直交する方向２０ａにおいてはランド１７の上面に形成されている接合用穴１９の壁面によりせき止められる。そのため、半田ボール７をランド１７の中央に接合でき、半田ボール７の位置ずれを防止することができる。
その上、配線パターン５はソルダーレジスト層１５により覆われているランド１７の端部において接続している。このため、半田ボール７は接合用穴１９により位置決めされて、ソルダーレジスト層１５により覆われた配線パターン５の方に位置ずれをおこすことは防止される。
しかしながら、前記ソルダーレジスト層１５に用いられるエポキシ系ソルダーレジストは一般に吸水率が高く、高温、高湿環境下では膨れや剥がれ、クラックが発生するなどの問題を有している。
また、エポキシ系樹脂に比べ耐熱性、耐湿性及び密着性に優れるポリイミド系樹脂については、ポリイミドの前躯体であるポリアミド酸の形態で現像工程を行った後、加熱閉環するため、通常３００℃以上の高温硬化が必要である。
一方、ソルダーレジスト層１５は外部電極端子としての半田ボール７の形成後も半導体装置を構成しプリント配線板などに実装されることになるが、この際半導体装置とプリント配線板との実装信頼性を向上する目的でプリント基板実装後に、半導体装置表面の保護膜層とプリント基板との間にアンダーフィル材を注入し接合することが一般的である。
このとき、配線層・保護膜層／ソルダーレジスト層／アンダーフィル層といった異なる材料から成る界面が複数存在することになるが、一般的には異種の材料の組み合わせにより複数の層を積層すると、その界面は応力や吸湿などにより信頼性が低下することが知られている。
特開平９−２３２７３６号公報（公開日：１９９７年９月５日） 特開２００１−１４４２２３号公報（公開日：２００１年５月２５日）
特許文献２では、銅の再配線の一端に外部電極端子を形成しているチップサイズパッケージが開示されている。ここでは、メッキによる外部電極端子の形成の為、銅の再配線を形成後、銅再配線を保護するため、保護膜(ポリイミド)を塗布形成している。その後、外部電極端子を接続する領域の保護膜を除去して、外部電極端子を形成している。
メッキで形成する場合は、上記に示したように(半田ボールを搭載して形成する方法は、半田メッキなどによるバンプの形成と比較して、工程数が削減できること、設備投資が抑制できること、工程管理が容易であること)欠点がある。
また、ポリイミドと銅との間でのマイグレーションの問題もあるので、銅再配線の上に、障壁金属層(ＮｉまたはＣｒ)の形成が必要である。メッキ法でなく、半田ボールを搭載して、リフローにより、外部電極端子を形成する場合において、保護膜(ポリイミド)を形成しないで、半田ボールを搭載して、リフローすることは、半田ボールが銅再配線上を濡れ拡がることになる。シリコン酸化膜などの無機物の絶縁膜を保護膜とすれば、この問題はないが、絶縁膜の形成のコストが掛かる。
本発明は、従来ＣＳＰ構造の半導体装置の外部電極端子を形成する場合、前記のごとく溶融した半田ボールが所定の接合範囲から位置ずれしないように、配線の任意の範囲に溶融した外部電極端子の濡れ広がりを阻害する酸化膜を熱処理又は薬液処理により形成することで、ランド周辺を樹脂製のソルダーレジスト層で覆うことを省くことができ、よって、ソルダーレジスト層の膨れ、剥がれ、クラックは本質的に発生し得ずソルダーレジスト層を硬化させるための高温工程も必要とせず、更にプリント基板実装後の応力や吸湿によりソルダーレジスト層及びソルダーレジスト層との前記界面での信頼性の低下を防止できる半導体装置及びその製造方法を提供するものである。また、ソルダーレジスト工程を削減することにより従来と比較して製造コストを低減した半導体装置及びその製造方法を提供するものである。
本発明に係る半導体装置は、上記課題を解決するために、基板の素子形成面に形成されている電気回路に電気的に接続されている電極パッドと、前記電極パッドに電気的に接続されている再配線された配線パターンとを有し、前記配線パターン上に外部電極端子が形成される半導体装置において、前記配線パターン上における、前記外部電極端子が形成される形成領域以外の領域に、前記配線パターンを酸化して形成された、前記外部電極端子を前記形成領域に形成するための酸化膜が形成され、前記酸化膜と前記外部電極端子とは、濡れ性が悪く、前記酸化膜は、前記形成領域と前記形成領域以外の領域とに段差を設けることを特徴としている。
上記構成によれば、配線パターン表面に酸化膜を形成することにより、例えば、配線パターン上に半田による外部電極端子を形成するとき、上記外部電極端子の形成時に半田が溶融しても、溶融した半田が配線パターン上を濡れ広がることを溶融半田との濡れ性が悪い前記酸化膜により防止できて、上記外部電極端子における配線パターン上での形成を確実化できる。
その上、上記構成では、酸化膜を配線パターンの酸化により形成するので、新たな絶縁膜の形成といった別工程を省けて製造コストも軽減できる。
上記半導体装置では、前記配線パターンは、銅を主成分とするものであることが好ましい。上記構成によれば、銅が主成分とするものから配線パターンを形成することで、酸化膜の形成を容易化できると共に、酸化膜の除去も簡素化できるから、半田による外部電極端子の形成をより確実化することが可能となる。
上記半導体装置においては、前記配線パターン上に、外部電極端子が形成されていることが望ましい。上記半導体装置では、前記外部電極端子は、半田を略球状に形成した、半田ボールであってもよい。上記半導体装置においては、前記外部電極端子は、酸化膜との濡れ性が悪いものであることが好ましい。上記半導体装置では、前記酸化膜は、前記配線パターン上における、前記外部電極端子の非形成領域に設けられていることが望ましい。
上記半導体装置においては、前記外部電極端子は、略球状の樹脂とこれを覆うように形成された半田、又は略球状の金属とこれを覆うように形成された半田よりなっていてもよい。上記半導体装置では、前記略球状の金属は、銅もしくは銅を含む合金からなっていてもよい。上記半導体装置においては、前記酸化膜は、前記配線パターンにおける、外部電極端子の形成領域に隣り合う領域に設けられていてもよい。
本発明に係る半導体装置の製造方法は、前記課題を解決するために、基板の素子形成面に形成されている電気回路に電気的に接続されている電極パッドと、前記電極パッドに電気的に接続されている再配線された配線パターンとを有し、前記配線パターン上に外部電極端子が形成される半導体装置の製造方法であって、前記配線パターン上における、前記外部電極端子が形成される形成領域以外の領域に、前記配線パターンを酸化して形成する、前記形成領域と前記形成領域以外の領域とに段差を設けるとともに、前記外部電極端子との濡れ性が悪く前記外部電極端子を前記形成領域に形成するための酸化膜を形成する工程を含むことを特徴としている。
上記方法によれば、外部電極端子の非形成領域上に酸化膜を配線パターン上に形成しているので、例えば、配線パターン上に半田による外部電極端子を形成するとき、上記外部電極端子の形成時に半田が溶融しても、溶融した半田が配線パターン上を濡れ広がることを溶融半田との濡れ性が悪い前記酸化膜により防止できて、上記外部電極端子における配線パターン上での形成を確実化できる。
その上、上記方法では、酸化膜を配線パターンの酸化により形成するので、新たな絶縁膜の形成といった別工程を省けて製造コストも軽減できる。
上記製造方法では、前記酸化膜を形成する工程は、配線パターンの全表面を酸化して全面酸化膜を形成する工程と、前記配線パターンにおける、外部電極端子を形成する領域に対応する全面酸化膜部分を除去する工程とを含んでいてもよい。上記製造方法においては、前記除去する工程では、希硫酸を用いてもよい。上記製造方法では、前記除去する工程は、全面酸化膜部分をドライエッチングにより除去するものであってもよい。
上記製造方法においては、前記酸化膜を形成する工程は、前記配線パターンにおける外部電極端子を形成する領域表面に、マスク層を形成する工程と、前記マスク層を有する配線パターンの表面を酸化して酸化膜を形成する工程とを含んでいてもよい。
上記製造方法では、前記全面酸化膜を形成する工程は、前記配線パターンを加熱によって酸化して形成してもよい。上記製造方法においては、前記全面酸化膜を形成する工程では、前記配線パターンを薬液によって酸化して形成してもよい。上記製造方法では、前記薬液が過酸化水素水であってもよい。
本発明に係る半導体装置は、以上のように、電気回路に電気的に接続されている電極パッドに電気的に接続されている再配線された配線パターンの表面に、前記配線パターンを酸化して形成された酸化膜を備えている構成である。
それゆえ、上記構成は、配線パターン表面に酸化膜を備えていることにより、例えば、配線パターン上に半田による外部電極端子を形成するとき、上記外部電極端子の形成時に半田が溶融しても、溶融した半田が配線パターン上を濡れ広がることを溶融半田との濡れ性が悪い前記酸化膜により防止できて、上記外部電極端子における配線パターン上での形成を確実化できるという効果を奏する。
その上、上記構成では、酸化膜を配線パターンの酸化により形成するので、新たな絶縁膜の形成といった別工程を省けて製造コストも軽減できるという効果も奏する。
本発明に係る半導体装置の製造方法は、以上のように、半導体装置用ウェハの素子形成面上に電極パッドと外部電極端子とを電気的に接続するための配線パターンにおける、外部電極端子の非形成領域上に、配線パターンを酸化した酸化膜を形成する工程を有する方法である。
上記方法によれば、外部電極端子の非形成領域上に酸化膜を配線パターン上に形成しているので、例えば、配線パターン上に半田による外部電極端子を形成するとき、上記外部電極端子の形成時に半田が溶融しても、溶融した半田が配線パターン上を濡れ広がることを溶融半田との濡れ性が悪い前記酸化膜により防止できて、上記外部電極端子における配線パターン上での形成を確実化できるという効果を奏する。
その上、上記方法では、酸化膜を配線パターンの酸化により形成するので、新たな絶縁膜の形成といった別工程を省けて製造コストも軽減できるという効果も奏する。
本発明の半導体装置及びその製造方法に係る実施の各形態について図１乃至図９に基づいて説明すると以下の通りである。
（実施の第一形態）
図１（ａ）乃至図２（ｅ）は本発明の製造方法に係る実施の第一形態における各工程を示すものであり、シリコンウェハ（基板）４上に形成されている複数の半導体チップ（半導体装置）のうち、１チップの部分のみの各工程断面を図示している。以下、図１（ａ）乃至図２（ｅ）を用いて製造方法の実施の第一形態について説明する。
図１（ａ）に示すシリコンウェハ４では、集積回路等の電気回路や、その電気回路と外部との電気的な接続のための電極パッドが図示しない電気回路形成工程によって形成されており、更に図示しない保護膜形成工程により任意の電極パッド２上に開口部をもつ保護膜３が形成されている。
その上、上記シリコンウェハ４においては、図示しない配線形成工程により電極パッド２上から電気的に接続された配線パターン５が銅再配線として形成されている。ここで、配線形成工程により電極パッド２上から電気的に接続された配線パターン５である銅再配線が形成されているが、これに限定されるものではなく、例えばニッケルを用いた再配線であってもよく、その他の金属であっても銅を主成分とする合金やニッケルを主成分とする合金であってもよい。上記主成分とは、５０モル％を超えて含有するものをいう。
図１（ｂ）は、前記シリコンウェハ４の素子形成面側に形成された再配線である配線パターン５の表面に酸化膜１０を形成する酸化膜形成工程を示す。前記シリコンウェハ４を２００℃に設定されたオーブンにて２時間加熱することにより銅再配線である配線パターン５の表面に熱酸化による酸化膜１０を厚さ５０ｎｍ〜７０ｎｍにて形成する。
ここで、２００℃に設定されたオーブンにて２時間加熱することにより配線パターン５表面は熱酸化による酸化膜１０を形成しているが、これに限定されるものではなく、例えば設定温度は２００℃未満であっても、２００℃を超えてもよく、数段階に温度を変化させてもよい。また、加熱時間は２時間に限定されるものではなく、２時間未満であっても、２時間を超えてもよい。更には、酸化膜１０は、加熱による熱酸化膜に限定されるものではなく、例えば過酸化水素等の薬品（薬液）を用いて形成させたものでもよく、亜酸化銅皮膜いわゆる黒化膜を形成する黒化処理を施して形成したものでもよい。
図１（ｃ）は前記シリコンウェハ４の素子形成面側に感光性樹脂１１を塗布する感光性樹脂塗布工程を示す。前記シリコンウェハ４上に必要充分量の液状のポジ型感光性樹脂液を滴下し、図示しない回転塗布機によりシリコンウェハ４上にポジ型感光性樹脂液の均一な液膜を形成し、１２０℃に設定された加熱装置にて上記液膜を１０分間加熱することにより、膜状の、膜厚１０μｍの感光性樹脂１１を形成する。
ここで、前記シリコンウェハ４上に液状のポジ型感光性樹脂液を滴下し、回転塗布機によりウェハ上に感光性樹脂液膜の均一な液膜を形成し、１２０℃に設定された加熱装置にて１０分間加熱することにより、膜厚１０μｍの感光性樹脂１１を形成しているが、これに限定されるものではなく、例えば感光性樹脂１１の素材はネガ型であってもよく、加熱温度は１２０℃未満であっても１２０℃を超えてもよく、加熱時間は１０分未満であっても１０分を超えてもよく、加熱処理が無くとも、所望の性能が期待できればよい。また感光性樹脂１１の原料は液状でなくてもよく、例えばフィルム状のいわゆるドライフィルムであってもよい。更に、感光性樹脂１１の代りに印刷用版を用いて樹脂を任意の形状に塗布してもよい。
図１（ｄ）は前記シリコンウェハ４の素子形成面上に形成された感光性樹脂１１を任意の形状に加工する露光工程を示す。前記シリコンウェハ４に対し図示しない露光装置により感光性樹脂１１を感光させた後、図示しない現像装置にて現像処理を行なうことにより、後述する半田ボールを搭載しようとする任意の位置に、感光性樹脂１１の開口部１１ａを形成し、その開口部１１ａ内にて前記酸化膜１０を発露（露出）させる。
開口部１１ａの形成の結果、酸化膜１０と配線パターン５との形状は図３の（ｂ）乃至図３（ｅ）に示すように、配線パターン５における半田ボールの搭載領域と配線パターン５の形成領域（非搭載領域）との間を遮断、つまり上記搭載領域と形成領域との間に介在するように酸化膜１０を形成する各例が考えられるが、これらに限定されるものではなく、後記する半田ボール７が溶融したときに所望する範囲を越えて流動しない形状であればよい。
図３（ｂ）に記載の形状では、酸化膜１０は、半田ボールの非搭載領域上と、配線パターン５における半田ボールの円形の搭載領域の周辺部を囲むように形成されたリング状領域上とに、上記非搭載領域とリング状領域とを連結して形成されている。
図３（ｃ）に記載の形状においては、酸化膜１０は、上記リング状領域にのみ形成されている。図３（ｄ）に記載の形状では、酸化膜１０は、上記非搭載領域上のみに形成され、上記搭載領域上には形成されていない。図３（ｅ）に記載の形状においては、酸化膜１０は、上記配線パターン５における、搭載領域に面した位置の非搭載領域上に配線パターン５を横断するように形成されている。
図２（ａ）は前記シリコンウェハ４上の感光性樹脂１１における開口部１１ａ内の酸化膜１０を除去する酸化膜除去工程を示す。図示しない濃度１０％の希硫酸に前記シリコンウェハ４を１０分間浸漬して、発露させた領域のみの酸化膜１０を除去する。
ここで、図示しない濃度１０％の希硫酸に前記シリコンウェハ４を１０分間浸漬して酸化膜１０を除去しているが、これに限定されるものではなく、酸化膜除去のために浸漬する希硫酸の濃度は１０％でなくともよく、例えば５％以上であればよい。また浸漬時間も１０分でなくともよく、例えば１０分未満であっても１０分を超えるものであってもよく、酸化膜除去のために浸漬する液体は希硫酸でなくともよく、例えば硝酸や塩酸の水溶液であってもよい。更には、酸化膜除去は液体によるエッチングに限定されることなく例えばプラズマ等の気相反応によるドライエッチングであってもよい。
図２（ｂ）は前記シリコンウェハ４上に形成してある感光性樹脂１１を剥離する剥離工程を示す。図示しない有機溶剤と界面活性剤から成るいわゆる剥離液を７０℃に保ち、前記剥離液中に前記シリコンウェハを８分間浸漬して感光性樹脂１１を剥離して除去し、純水で１０分間洗浄した後、プラズマアッシング装置にてアルゴン雰囲気中で５００Ｗ、１分間のアッシングを行ない、前記開口部に相当する部分に剥離液浸漬及び純水洗浄中に生成した酸化膜１０を除去する。
ここで、有機溶剤と界面活性剤から成るいわゆる剥離液を７０℃に保ち、前記剥離液中に８分間浸漬して感光性樹脂１１を剥離し、純水で１０分間洗浄した後、プラズマアッシング装置にてアルゴン雰囲気中で５００Ｗ、１分間のアッシングを行ない、前記開口部に相当する部分に剥離液浸漬及び純水洗浄中に生成した酸化膜１０を除去しているが、これに限定されるものではなく、剥離液は有機溶剤と界面活性剤でなくともよく、例えば前記感光性樹脂１１を剥離可能なものであればアルカリ等であってもよい。また剥離液の温度は７０℃でなくともよく、例えば常温から剥離液の沸点未満であればよく、浸漬時間も８分でなくともよく、剥離が完了できる範囲内であればよい。更に、洗浄後のプラズマアッシングは後で示すリフロー工程において半田ボール７が配線パターン５に接合するのであれば必ずしも必要でなく、雰囲気もアルゴンでなくともよく、例えば水素等を用いた還元反応条件下であってもよい。
図２（ｃ）はフラックス９が転写された半田ボール７を準備する半田ボール準備工程を、図２（ｄ）はフラックス９が転写された半田ボール７を図示しない半田ボール搭載装置により前記シリコンウェハ４の前記配線パターン５上における酸化膜１０が除去された任意の範囲に配置する半田ボール配置工程を示す。まず、図示しない半田ボール搭載装置により任意の量のフラックス９を転写した半田ボール７を準備する。前記半田ボール搭載装置により、前記配線パターン５上の酸化膜１０が除去された任意の範囲に半田ボール７を、フラックス９のタック（粘着）性を利用して配置する。つまり、フラックス９を発露した配線パターン５に密着するように塑性変形させた密着フラックス９ａにより半田ボール７を前記搭載領域に装着する。
ここで、図示しない半田ボール搭載装置により任意の量のフラックス９を転写した半田ボール７を準備し、前記半田ボール搭載装置により、前記配線パターン５上の酸化膜１０が除去された任意の範囲に半田ボール７をフラックス９のタック性を利用して配置しているが、これに限定されるものではなく、フラックス９は予め半田ボール７に転写されていなくともよく、例えば半田ボール搭載装置に具備されたフラックス転写用のピン等で、前記配線パターン５上の酸化膜１０が除去された任意の範囲（搭載領域）に転写しておき、前記フラックスの転写された任意の範囲に半田ボール７を配置して、装着してもよい。
図２（ｅ）は前記半田ボール７が配置された前記シリコンウェハ４をリフロー炉により加熱、冷却せしめて半田ボール７と前記配線パターン５とを接合する接合工程を示す。前記シリコンウェハ４を２６０℃に設定したリフロー炉に投入し半田ボール７を溶解、その後冷却することで半田ボール７を凝固させ配線パターン５と接合させる。
ここで、前記シリコンウェハ４を２６０℃に設定したリフロー炉に投入し半田ボール７を溶解、その後冷却することで半田ボール７を凝固させ配線パターン５と接合させているがこれに限定されるものではなく、設定温度は２６０℃でなくともよく、例えば半田ボール７を溶融、流動させるのに充分な温度であればよい。
以上のようにして得られた複数のＣＳＰ構造の半導体チップを備えたシリコンウェハ４を、ダイシング装置により個々の半導体チップ１に分割し、図４（ａ）に示すように、リフロー炉を用いて基板１２に半田ボール７を介して接合する。この時、基板１２側の配線パターン５の保護と接合強度の向上を目的に、半導体チップ１と基板１２との間にアンダーフィル材１３を注入してもよい。
また、前記接合工程の後、前記半導体チップ表面の半田ボール７以外における任意の１個所又は複数箇所に液状の封止樹脂材を適当量滴下し、図示しない回転塗布又は封止樹脂の流動性により自然に均一な膜厚として広げ、加熱硬化等適当な方法で硬化させて封止樹脂６とした後、得られた複数のＣＳＰ構造の半導体チップから成る図示しないウェハを、ダイシング装置により個々の半導体チップ１に分割してもよい。このことにより、図４（ｂ）に示すように、保護膜３や酸化膜１０の各発露領域を上記封止樹脂６にて覆い、上記封止樹脂６の表面上から各半田ボール７の先端側の一部を露出させたＣＳＰ構造の半導体チップ１が得られる。
更に、図４（ｃ）は前記シリコンウェハ４を従来技術（特開平９−２１３８３０号公報（公開日：１９９７年８月１５日））に適用した例であり、前記接合工程の後、前記シリコンウェハ４の配線パターン形成面側を半田ボール７の全部又は一部が埋没するように封止樹脂６により封止し、硬化した封止樹脂６を埋没している半田ボール７の一部まで発露するように研磨することにより、封止樹脂６の研磨面と半田ボール７の研磨面が同一平面をなす。
半田ボール７より低融点の新たな半田ボール１４を準備し、図示しない半田ボール搭載装置により図示しない任意の量のフラックスを転写し、前記半田ボール搭載装置により、前記研磨された半田ボール７の研磨面に準備した前記低融点半田ボール１４をフラックスのタック性を利用して配置する。
ここで、図示しない半田ボール搭載装置により図示しない任意の量のフラックス９を転写した低融点の新たな半田ボール１４を準備し、前記半田ボール搭載装置により、前記研磨された半田ボール７の研磨面に準備した前記低融点半田ボール１４をフラックスのタック性を利用して配置しているが、これに限定されるものではなく、フラックスは予め低融点の新たな半田ボール１４に転写されていなくともよく、例えば図示しない半田ボール搭載装置に具備されたフラックス転写用のピン等で、前記研磨された半田ボール７の研磨面に転写しておき、前記フラックスの転写された任意の範囲に前記低融点半田ボール１４を配置してもよい。
続いて、前記シリコンウェハ４を２４５℃に設定したリフロー炉に投入し低融点半田ボール１４を溶解、その後冷却することで半田ボール１４を凝固させ前記研磨された半田ボール７と接合させ外部電極端子とする。ここで、前記シリコンウェハ４を２４５℃に設定したリフロー炉に投入し低融点半田ボール１４のみを溶解、その後冷却することで低融点半田ボール１４を凝固させ前記研磨された前記半田ボール７と接合させているがこれに限定されるものではなく、設定温度は２４５℃でなくともよく、例えば低融点半田ボール１４を溶融、流動させるのに充分でありかつ、前記研磨された半田ボール７が溶融しない温度であればよい。
（実施の第二形態）
図５（ａ）乃至図６（ｅ）は本発明の半導体装置及びその製造方法の実施の第二形態を示したものであり、シリコンウェハ４上に形成されている複数の半導体チップのうち、１チップの部分のみの各工程での断面を図示している。以下、図５（ａ）乃至図６（ｅ）を用いて製造方法の実施の第二形態について説明する。
図５（ａ）に示すシリコンウェハ４では、集積回路素子等の電気回路や、その電気回路と外部との電気的な接続のための電極パッドが図示しない電気回路形成工程によって形成されており、更に図示しない保護膜形成工程により任意の電極パッド２上に開口部をもつ保護膜３が形成されている。その上、上記シリコンウェハ４においては、図示しない配線形成工程により電極パッド２上から電気的に接続された銅再配線としての配線パターン５が素子（電気回路）形成面からその裏面側に至って形成されている。ここで、配線形成工程により電極パッド２上から電気的に接続された銅配線が配線パターン５として形成されているが、これに限定されるものではなく、例えばニッケルを用いた配線であってもよく、その他の金属であっても合金であってもよい。
図５（ｂ）は、前記シリコンウェハ４の素子形成面の裏面側に形成された配線パターン５の表面に酸化膜１０を形成する酸化膜形成工程を示す。前記シリコンウェハ４を２００℃に設定されたオーブンにて２時間加熱することにより銅配線である配線パターン５における発露した表面に対し熱酸化による酸化膜１０を形成する。ここで、２００℃に設定されたオーブンにて２時間加熱することにより銅配線表面は熱酸化による酸化膜１０を形成しているが、これに限定されるものではなく、例えば設定温度は２００℃未満であっても、２００℃を超えてもよく、数段階に温度を変化させてもよい。また、加熱時間は２時間に限定されるものではなく、２時間未満であっても、２時間を超えてもよい。更には、酸化膜１０は、加熱による熱酸化膜に限定されるものではなく、例えば過酸化水素等の薬品を用いて形成されたものでもよく、亜酸化銅皮膜いわゆる黒化膜を形成する黒化処理を施したものであってもよい。
図５（ｃ）は前記シリコンウェハ４の素子形成面側とは反対面である裏面側上に感光性樹脂１１を膜状に塗布する感光性樹脂塗布工程を示す。前記シリコンウェハ４上に必要充分量の液状ポジ型の感光性樹脂液を滴下し、図示しない回転塗布機によりシリコンウェハ４の裏面側上に感光性樹脂液の均一な液膜を形成し、１２０℃に設定された加熱装置にて１０分間加熱することにより、膜厚１０μｍの感光性樹脂１１を形成する。
ここで、前記シリコンウェハ４上に液状ポジ型の感光性樹脂液を滴下し、回転塗布機によりウェハ上に感光性樹脂液の均一な液膜を形成し、１２０℃に設定された加熱装置にて１０分間加熱することにより、膜厚１０μｍの感光性樹脂１１を形成しているが、これに限定されるものではなく、例えば感光性樹脂１１の原料はネガ型であってもよく、加熱温度は１２０℃未満であっても１２０℃を超えてもよく、加熱時間は１０分未満であっても１０分を超えてもよく、加熱処理が無くとも、所望の性能が期待できればよい。また感光性樹脂１１の原料は液状でなくてもよく、例えばフィルム状のいわゆるドライフィルムであってもよい。更に、感光性樹脂の代りに印刷用版を用いて樹脂を任意の形状に塗布してもよい。
図５（ｄ）は前記シリコンウェハ４の裏面上に形成された感光性樹脂１１を任意の形状に加工する露光工程を示す。前記シリコンウェハ４に図示しない露光装置により感光性樹脂１１を感光させた後、図示しない現像装置にて現像処理を行なう事により、後述する半田ボールを搭載しようとする任意の位置の感光性樹脂１１に開口部１１ａを形成し、前記酸化膜１０を開口部１１ａ内にて発露（露出）させる。開口部１１ａの形成の結果、酸化膜１０と配線パターン５との形状は前述の図３（ｂ）乃至図３（ｅ）に示すような例が考えられるが、これに限定されるものではなく、後記する半田ボール７が溶融したときに所望する範囲を越えて流動しない形状であればよい。
図６（ａ）は前記シリコンウェハ４上における感光性樹脂１１の開口部１１ａ内の酸化膜１０のみを除去する酸化膜除去工程を示す。図示しない濃度１０％の希硫酸に前記シリコンウェハ４を１０分間浸漬して、上記開口部１１ａ内にて発露した領域の酸化膜１０を除去して、酸化膜開口部１０ａを除去された酸化膜１０に対応した領域の配線パターン５を露出するように形成する。
ここで、図示しない濃度１０％の希硫酸に前記シリコンウェハ４を１０分間浸漬して酸化膜１０を除去しているが、これに限定されるものではなく、酸化膜除去のために浸漬する希硫酸の濃度は１０％でなくともよく例えば５％以上であればよい。また浸漬時間も１０分でなくともよく例えば１０分未満であっても１０分を超えるものであってもよく、酸化膜除去のために浸漬する液体は希硫酸でなくともよく例えば硝酸や塩酸の水溶液であってもよい。更には、酸化膜除去は液体によるエッチングに限定されることなく例えばプラズマ等の気相反応によるドライエッチングであってもよい。
図６（ｂ）は前記シリコンウェハ４上に形成してある感光性樹脂１１を剥離する剥離工程を示す。図示しない有機溶剤と界面活性剤から成るいわゆる剥離液を７０℃に保ち、前記剥離液中に８分間浸漬して感光性樹脂１１を剥離し、純水で１０分間洗浄した後、プラズマアッシング装置にてアルゴン雰囲気中で５００Ｗ、１分間のアッシングを行ない、前記開口部１１ａに相当する部分に剥離液浸漬及び純水洗浄中に生成した酸化膜１０を除去する。
ここで、有機溶剤と界面活性剤から成るいわゆる剥離液を７０℃に保ち、前記剥離液中に８分間浸漬して感光性樹脂１１を剥離し、純水で１０分間洗浄した後、プラズマアッシング装置にてアルゴン雰囲気中で５００Ｗ、１分間のアッシングを行ない、前記開口部に相当する部分に剥離液浸漬及び純水洗浄中に生成した酸化膜１０を除去しているが、これに限定されるものではなく、剥離液は有機溶剤と界面活性剤でなくともよく例えば前記感光性樹脂１１を剥離可能なものであればアルカリ等であってもよい。また剥離液の温度は７０℃でなくともよく例えば常温から剥離液の沸点未満であればよく、浸漬時間も８分でなくともよく剥離が完了できる範囲内であればよい。更に、洗浄後のプラズマアッシングは後で示すリフロー工程において半田ボール７が配線パターン５に接合するのであれば必ずしも必要でなく、雰囲気もアルゴンでなくともよく例えば水素等を用いてもよい。
図６（ｃ）はフラックス９が転写された半田ボール７を準備する半田ボール準備工程を、図６（ｄ）はフラックス９が転写された半田ボール７を図示しない半田ボール搭載装置により前記シリコンウェハ４の前記配線パターン５上の酸化膜１０が除去された任意の範囲に配置する半田ボール配置工程を示す。まず、図示しない半田ボール搭載装置により任意の量のフラックス９を転写した半田ボール７を準備する。前記半田ボール搭載装置により、前記配線パターン５上の酸化膜１０が除去された任意の範囲に半田ボール７を、前述したようにフラックス９のタック性を利用して配置する。
ここで、図示しない半田ボール搭載装置により任意の量のフラックス９を転写した半田ボール７を準備し、前記半田ボール搭載装置により、前記配線パターン５上の酸化膜１０が除去された任意の範囲に半田ボール７をフラックス９のタック性を利用して配置しているが、これに限定されるものではなく、フラックス９は予め半田ボール７に転写されていなくともよく例えば半田ボール搭載装置に具備されたフラックス転写用のピン等で、前記配線パターン５上の酸化膜１０が除去された任意の範囲に転写しておき、前記フラックスの転写された任意の範囲に半田ボール７を配置してもよい。
図６（ｅ）は前記半田ボール７が配置された前記シリコンウェハ４をリフロー炉により加熱、冷却せしめて半田ボール７と前記配線パターン５とを接合する接合工程を示す。前記シリコンウェハ４を２６０℃に設定したリフロー炉に投入し半田ボール７を溶解、その後冷却することで半田ボール７を凝固させ配線パターン５と接合させることによりＣＳＰ構造の半導体チップ１を得る。
ここで、前記シリコンウェハ４を２６０℃に設定したリフロー炉に投入し半田ボール７を溶解、その後冷却することで半田ボール７を凝固させ配線パターン５と接合させているがこれに限定されるものではなく、設定温度は２６０℃でなくともよく例えば半田ボール７を溶融、流動させるのに充分な温度であればよい。
（実施の第三形態）
図７（ａ）乃至図８（ｄ）は本発明に係る半導体装置及びその製造方法の実施の第三形態を示したものであり、シリコンウェハ４上に形成されている複数の半導体チップ１のうち、１チップの部分のみの断面を図示している。以下、図７（ａ）乃至図８（ｄ）を用いて製造方法の実施の第三形態について説明する。
図７（ａ）に示すシリコンウェハ４では、集積回路等の電気回路や、その電気回路と外部との電気的な接続のための電極パッドが図示しない電気回路形成工程によって形成されており、更に図示しない保護膜形成工程により任意の電極パッド２上に開口部をもつ保護膜３が形成されている。その上、上記シリコンウェハ４においては、図示しない配線形成工程により電極パッド２上と、保護膜３上とに、上記電極パッド２上から電気的に接続された銅配線である配線パターン５が形成されている。ここで、配線形成工程により電極パッド２上から電気的に接続された配線パターン５である銅配線が形成されているが、これに限定されるものではなく、例えばニッケルを用いた配線であってもよく、その他の金属であっても合金であってもよい。
図７（ｂ）は前記シリコンウェハ４の素子形成面側に形成された配線パターン５の表面に感光性樹脂１１を形成する感光性樹脂塗布工程を示す。前記シリコンウェハ４上に必要充分量の液状ポジ型の感光性樹脂液を滴下し、図示しない回転塗布機によりシリコンウェハ４上に感光性樹脂液の均一な液膜を形成し、１２０℃に設定された加熱装置にて１０分間加熱することにより、膜厚１０μｍの感光性樹脂１１を皮膜状に形成する。
ここで、前記シリコンウェハ４上に液状ポジ型の感光性樹脂液を滴下し、回転塗布機によりウェハ上に感光性樹脂液の均一な液膜を形成し、１２０℃に設定された加熱装置にて１０分間加熱することにより、膜厚１０μｍの感光性樹脂１１を形成しているが、これに限定されるものではなく、例えば感光性樹脂１１の原料はネガ型であってもよく、加熱温度は１２０℃未満であっても１２０℃を超えてもよく、加熱時間は１０分未満であっても１０分を超えるものであってもよく、加熱処理が無くとも、所望の性能が期待できればよい。また感光性樹脂１１の原料は液状でなくてもよく、例えばフィルム状のいわゆるドライフィルムであってもよい。更に、感光性樹脂１１の代りに印刷用版を用いて樹脂を任意の形状に塗布したものであってもよい。
図７（ｃ）は前記シリコンウェハ４の素子形成面上に形成された感光性樹脂１１を任意の形状に加工する露光工程を示す。前記シリコンウェハ４に図示しない露光装置により感光性樹脂１１を感光させた後、図示しない現像装置にて現像処理を行なう事により、半田ボール７を搭載しようとする任意の位置以外の領域（前記非搭載領域）における、感光性樹脂１１を開口つまり除去することで前記配線パターン５を発露させる。
図７（ｄ）は、前記シリコンウェハ４の素子形成面側に形成された、発露された配線パターン５表面に酸化膜１０を形成する酸化膜形成工程を示す。前記シリコンウェハ４を２００℃に設定されたオーブンにて２時間加熱することにより銅配線である配線パターン５の表面に熱酸化による酸化膜１０を形成する。
ここで、２００℃に設定されたオーブンにて２時間加熱することにより上記配線パターン５の表面に熱酸化による酸化膜１０を形成しているが、これに限定されるものではなく、例えば設定温度は２００℃未満であっても、２００℃を超えるものであってもよく、数段階に温度を変化させてもよい。また、加熱時間は２時間に限定されるものではなく、２時間未満であっても、２時間を超えるものであってもよい。更には、酸化膜１０は、加熱による熱酸化膜に限定されるものではなく、例えば過酸化水素等の薬品を用いて酸化膜を形成したものでもよく、亜酸化銅皮膜いわゆる黒化膜を形成する黒化処理を施して形成したものでもよい。
図８（ａ）は前記シリコンウェハ４上に形成してある感光性樹脂１１を剥離する剥離工程を示す。図示しない有機溶剤と界面活性剤から成るいわゆる剥離液を７０℃に保ち、前記剥離液中に８分間浸漬して感光性樹脂１１を剥離して除去し、純水で１０分間洗浄した後、プラズマアッシング装置にてアルゴン雰囲気中で５００Ｗ、１分間のアッシングを行ない、前記半田ボール７を搭載しようとする任意の位置に残存する感光性樹脂１１を除去する。
ここで、有機溶剤と界面活性剤から成るいわゆる剥離液を７０℃に保ち、前記剥離液中に８分間浸漬して感光性樹脂１１を剥離し、純水で１０分間洗浄した後、プラズマアッシング装置にてアルゴン雰囲気中で５００Ｗ、１分間のアッシングを行ない、前記半田ボール７を搭載しようとする任意の位置に残存する感光性樹脂１１を除去しているが、これに限定されるものではなく、剥離液は有機溶剤と界面活性剤でなくともよく例えば前記感光性樹脂１１を剥離可能なものであればアルカリ等であってもよい。また剥離液の温度は７０℃でなくともよく例えば常温から剥離液の沸点未満であればよく、浸漬時間も８分でなくともよく剥離が完了できる範囲内であればよい。
更に、洗浄後のプラズマアッシングは後で示すリフロー工程において半田ボール７が配線パターン５に接合するのであれば必ずしも必要でなく、雰囲気もアルゴンでなくともよく例えば水素等を用いてもよい。剥離の結果、酸化膜１０と配線パターン５との形状は、前述した図３（ｂ）乃至図３（ｅ）に示すような各例が考えられるが、これらに限定されるものではなく、後記する半田ボール７が溶融したときに所望する範囲を越えて流動しない形状であればよい。
図８（ｂ）はフラックス９が転写された半田ボール７を準備する半田ボール準備工程を、図８（ｃ）はフラックス９が転写された半田ボール７を図示しない半田ボール搭載装置により前記シリコンウェハ４の前記配線パターン５上の酸化膜１０が除去された任意の範囲に配置する半田ボール配置工程を示す。図示しない半田ボール搭載装置により任意の量のフラックス９を転写した半田ボール７を準備する。前記半田ボール搭載装置により、前記配線パターン５上の酸化膜１０が除去された任意の範囲に半田ボール７をフラックス９のタック性を利用した前述した密着フラックス９ａにより配置する。
ここで、図示しない半田ボール搭載装置により任意の量のフラックス９を転写した半田ボール７を準備し、前記半田ボール搭載装置により、前記配線パターン５上の酸化膜１０が除去された任意の範囲に半田ボール７をフラックス９のタック性を利用して配置しているが、これに限定されるものではなく、フラックス９は予め半田ボール７に転写されていなくともよく例えば半田ボール搭載装置に具備されたフラックス転写用のピン等で、前記配線パターン５上の酸化膜１０が除去された任意の範囲に転写しておき、前記フラックスの転写された任意の範囲に半田ボール７を配置してもよい。
図８（ｄ）は前記半田ボール７が配置された前記シリコンウェハ４をリフロー炉により加熱、冷却せしめて半田ボール７と前記配線パターン５とを接合する接合工程を示す。前記シリコンウェハ４を２６０℃に設定したリフロー炉に投入し半田ボール７を溶解、その後冷却することで半田ボール７を凝固させ配線パターン５と接合させる。
ここで、前記シリコンウェハ４を２６０℃に設定したリフロー炉に投入し半田ボール７を溶解、その後、冷却することで半田ボール７を凝固させ配線パターン５と接合させているが、これに限定されるものではなく、設定温度は２６０℃でなくともよく例えば半田ボール７を溶融、流動させるのに充分な温度であればよい。
以上のようにして得られた複数のＣＳＰ構造の半導体チップ１から成るシリコンウェハ４を、ダイシング装置により個々の半導体チップ１に分割し、リフロー炉を用いて基板１２に半田ボール７を介して接合する。この時、基板１２側の配線パターン５の保護と接合強度の向上を目的に図４（ａ）に示すように半導体チップ１と基板１２との間にアンダーフィル材１３を注入してもよい。
また、前記接合工程の後、前記半導体チップ１の表面の半田ボール７以外の任意の１個所又は複数箇所に液状の封止樹脂材を適当量滴下し、図示しない回転塗布又は封止樹脂材の流動性により自然に均一な膜厚として広げ、加熱硬化等適当な方法で硬化させて封止樹脂６を形成した後、得られた複数のＣＳＰ構造の半導体チップから成る図示しないウェハを、ダイシング装置により個々の半導体チップ１に分割することにより図４（ｂ）に示すＣＳＰ構造の半導体チップ１を得てもよい。
更に、図４（ｃ）は前記シリコンウェハ４を従来技術（特開平９−２１３８３０号公報）に適用した例であり、前記接合工程の後、前記シリコンウェハ４の配線パターン形成面側を半田ボール７の全部又は一部が埋没するように封止樹脂６により封止し、硬化した封止樹脂６を埋没している半田ボール７の一部まで研磨することで封止樹脂６の研磨面と半田ボール７の研磨面とが互いに同一平面をなすようにしたものである。
半田ボール７より低融点の新たな半田ボール１４を準備し、図示しない半田ボール搭載装置により図示しない任意の量のフラックスを転写し、前記半田ボール搭載装置により、前記研磨された半田ボール７の研磨面に準備した前記低融点半田ボール１４をフラックスのタック性を利用して配置する。
ここで、図示しない半田ボール搭載装置により図示しない任意の量のフラックス９を転写した低融点の新たな半田ボール１４を準備し、前記半田ボール搭載装置により、前記研磨された半田ボール７の研磨面に準備した前記低融点半田ボール１４をフラックスのタック性を利用して配置しているがこれに限定されるものではなく、フラックスは予め低融点の新たな半田ボール１４に転写されていなくともよく例えば図示しない半田ボール搭載装置に具備されたフラックス転写用のピン等で、前記研磨された半田ボール７の研磨面に転写しておき、前記フラックスの転写された任意の範囲に前記低融点半田ボール１４を配置してもよい。
前記シリコンウェハ４を２４５℃に設定したリフロー炉に投入し低融点半田ボール１４を溶解、その後冷却することで低融点半田ボール１４を凝固させ前記研磨された半田ボール７と接合させ外部電極端子とする。ここで、前記シリコンウェハ４を２４５℃に設定したリフロー炉に投入し低融点半田ボール１４を溶解、その後冷却することで低融点半田ボール１４を凝固させ前記研磨された半田ボール７と接合させているが、これに限定されるものではなく、設定温度は２４５℃でなくともよく例えば低融点半田ボール１４を溶融、流動させるのに充分でありかつ、前記研磨された半田ボール７が溶融しない温度であればよい。
（実施の第四形態）
図９（ａ）乃至図９（ｃ）は本発明の半導体チップ（半導体装置）１及びその製造方法に係る実施の第四形態を示したものであり、シリコンウェハ４上に形成されている複数の半導体チップ１のうち、１チップの部分のみの断面を図示している。以下、図９（ａ）乃至図９（ｃ）を用いて、上記半導体チップ１及びその製造方法に係る実施の第四形態について説明する。
本実施の第四形態では、前記実施の第一乃至第三の各形態と相違する点は、半田ボール７に代えて、図９（ａ）乃至図９（ｃ）に示すように、略球状のボール本体３７ａと、その外周表面上を覆う外皮状の半田膜３７ｂとを備えた半田ボール３７が用いられていることである。
上記ボール本体３７ａの素材としては、半田膜３７ｂの融点程度の温度に耐える耐熱性を有する樹脂であってもよく、又は、銅又は銅合金であってもよく、又は導電体である金属であってもよい。
上記樹脂を用いた場合は、軽量化でき、かつ軽量化により半田ボール３７におけるタック性による装着性を向上できて外部電極端子の形成を確実化できる。一方、ボール本体３７ａの素材としては、銅又は銅合金を用いた場合、電気伝導性に優れた外部電極端子を得ることが可能となる。
上記ボール本体３７ａの素材として銅又は銅合金を用いた場合の接合工程では、前記シリコンウェハ４をウェハ表面温度が最高２６０℃となるように設定し窒素導入したリフロー炉に投入し半田ボール３７を溶解、その後冷却することで半田ボール３７を凝固させ配線パターン５と接合させることが好ましい。ここで、前記シリコンウェハ４をウェハ表面温度が最高２６０℃となるように設定し窒素導入したリフロー炉に投入し、半田ボール３７を溶解、その後冷却することで半田ボール３７を凝固させ配線パターン５と接合させているがこれに限定されるものではなく、設定温度は２６０℃でなくともよく例えば半田ボール３７を溶融、流動させるのに充分な温度であればよい。
本発明の半導体装置及びその製造方法は、保護膜形成工程により電極パッド２上に開口部をもつ保護膜３が形成され、配線形成工程により電極パッド２上から電気的に接続された銅配線である配線パターン５が形成されているシリコンウェハ４について、前記シリコンウェハ４の素子形成面側に形成された配線パターン５の表面に酸化膜１０を形成する酸化膜形成工程と、前記シリコンウェハ４の素子形成面側に感光性樹脂１１を塗布する感光性樹脂塗布工程と、前記シリコンウェハ４の素子形成面上に形成された感光性樹脂１１を任意の形状に加工する露光工程と、前記シリコンウェハ４上の感光性樹脂開口部の酸化膜１０を除去する酸化膜除去工程と、前記シリコンウェハ４上に形成してある感光性樹脂１１を剥離する剥離工程とフラックス９が転写された半田ボール７を準備する半田ボール準備工程と、フラックス９が転写された半田ボール７を半田ボール搭載装置により前記シリコンウェハ４の前記配線パターン５上の酸化膜１０が除去された任意の範囲に配置する半田ボール配置工程と、前記半田ボール７が配置された前記シリコンウェハ４をリフロー炉により加熱、冷却せしめて半田ボール７と前記配線パターン５とを接合する接合工程とを有する方法及び上記方法により得られる構成であってもよい。
上記方法によれば、上記各工程を経ることで、半田ボール７と接合する配線パターン５における任意の範囲以外の配線パターン５において、溶融した外部電極端子の濡れ広がりを阻害することができる。
または、本発明の半導体装置及びその製造方法は、保護膜形成工程により電極パッド２上に開口部をもつ保護膜３が形成され、配線形成工程により電極パッド２上から電気的に接続された銅配線である配線パターン５が形成されているシリコンウェハ４について、前記シリコンウェハ４の素子形成面側に形成された配線パターン５の表面に感光性樹脂１１を形成する感光性樹脂塗布工程と、前記シリコンウェハ４の素子形成面上に形成された感光性樹脂１１を任意の形状に加工する露光工程と、前記シリコンウェハ４の素子形成面側に形成された配線パターン５表面に酸化膜１０を形成する酸化膜形成工程と、前記シリコンウェハ４上に形成してある感光性樹脂１１を剥離する剥離工程と、フラックス９が転写された半田ボール７を準備する半田ボール準備工程と、フラックス９が転写された半田ボール７を図示しない半田ボール搭載装置により前記シリコンウェハ４の前記配線パターン５上の酸化膜１０が除去された任意の範囲に配置する半田ボール配置工程と、前記半田ボール７が配置された前記シリコンウェハ４をリフロー炉により加熱、冷却せしめて半田ボール７と前記配線パターン５とを接合する接合工程を有する方法及び上記方法により得られる構成であってもよい。
上記方法によれば、上記各工程を経ることでも、半田ボール７と接合する配線パターン５における任意の範囲以外の配線パターン５において、溶融した外部電極端子の濡れ広がりを阻害することができる。
これらの結果、溶融半田と酸化膜１０との濡れ性が悪いことにより、溶融し流動性を増した半田は、ソルダーレジスト等を形成しなくとも配線パターン５の所望する範囲以外に流動することが防止され、従って半田ブリッジも発生することも回避されるＣＳＰ構造の半導体装置を製造することが可能となる。よって、本発明では、ソルダーレジストの膨れ、剥がれ、クラックは本質的に発生し得ずソルダーレジストを硬化させるための高温工程も必要とせず、更にプリント基板実装後の応力や吸湿によりソルダーレジスト及びソルダーレジストとの前記界面での信頼性の低下を防止できる半導体装置及びその製造方法を提供することが可能となる。また、ソルダーレジスト工程を削減することにより従来と比較して製造コストを低減した半導体装置及びその製造方法を提供できる。
次に、半田と酸化膜１０との濡れ性について説明する。濡れ性の定義としては、接触角による方法が簡便であるが、より「濡れ性」そのものを比較するには「広がり試験（JIS Z 3197）」や「メニスコグラフ試験(JIS C 0053)」が挙げられる。
「広がり試験」は、溶融前（Ｄ）と溶融後（Ｈ）との半田の高さを測定し、その差（Ｄ−Ｈ）をＤで除して（割って）算出した数値に１００を乗じて（掛けて）得られた数値を広がり率（％）として表す。
「メニスコグラフ試験」は、溶融半田で満たされた槽に試験片（この場合は銅及び表面が酸化した銅）を垂直に浸漬し、そのときの試験片に作用する力を測定するものである。すなわち、半田に対し濡れ性の悪い試験片と半田との組み合わせでは、試験片に対して上向きの力（押し戻そうとする）が働き、濡れ性の良い組み合わせでは、直ちに下向きの力（試験片に這い上がった溶融半田が、表面張力により表面積を小さくするため、結果として試験片を引き込む）が働く。通常は、溶融半田の種類と試験片の種類の組み合わせにより、上向きの力が下向きの力に変化してゆく。このとき、時間をＸ軸に、力をＹ軸にプロットすると試験片が溶融半田に「濡れてゆく」過程が、数値的に確認できる。浸漬後、上向きから下向きに変わる（力が０（Ｎ））点までを、「濡れ時間(Wetting time)」、下向きに働く力を「濡れ力(Wetting force)」と呼ぶ。
実際の半田接合には、表面酸化膜除去や生成防止のために種々のフラックスが使われるので、一概には言えないが、一般に、「広がり試験」では、Ｃｕの酸化前後の広がり率の差は「数％」である。一方、「メニスコグラフ試験」では酸化膜が表面に存在しない場合、濡れ時間は「１秒未満」であり、酸化膜が存在する場合は、フラックスの種類により異なるが、フラックスにより酸化膜が除去されるまでの間、例えば酸化膜の厚さ１０ｎｍでは約１（秒）かかるという報告例がある。
通常、配線パターン５である銅表面の自然酸化による酸化膜層は数ｎｍであるが、前記実施の各形態では、２００℃、２時間の加熱処理を行っており、１５０℃、２時間の加熱処理で５０ｎｍの酸化膜が生成することが知られていることから、上記の場合５０ｎｍ以上の酸化膜１０が形成されていると想定される。よって、酸化膜１０の形成処理を行わなかった部分と行った部分での「濡れ時間」の差は５倍以上である。
また、酸化膜１０の厚さとしては、本来、濡れ性の「差」が持続されなければならない時間により規定される。よって、上記規定は、「リフロー炉での接合工程における、半田溶融状態が持続する時間」＜「フラックスにより酸化膜が除去される時間」であればよいことが分かる。
現実には、フラックスの種類、半田の種類、リフロー温度設定条件によって様々な組み合わせが考えられ、酸化膜１０の厚さは、「リフロー炉での接合工程における、半田溶融状態が持続する時間にフラックスの作用により除去される酸化膜の厚みより十分厚いように設定されている。
例えば、前述の報告例の数値を参考とした場合、仮に酸化膜１０の厚さが５０ｎｍとすると、５０ｎｍ／１０ｎｍ／秒であり、リフロー炉の設定として「半田溶融温度以上の時間が５秒未満であること」となることにより、酸化膜１０の厚さは、「半田溶融温度以上に維持される時間（秒）×１０（ｎｍ／秒）」以上が好ましいことが分かる。更に、安全率（例えば、少なくとも１０ｎｍの、好ましくは１０ｎｍ〜２０ｎｍ程度の膜厚の酸化膜１０が最終的に残存するように）を掛けてもよい。
本発明に係る半導体装置及びその製造方法は、酸化膜、特に銅の酸化膜を用いることで、低コスト化できる半田ボールを用いた外部接続端子の形成を確実化できるので、ＣＳＰ構造といった半導体装置の信頼性を向上できると共に、新たな絶縁膜の形成工程を省いて製造コストを低減できることにより、携帯電話などの通信機や、液晶表示装置などの表示装置といった電子機器に使用される半導体装置の分野に好適に利用できる。
図１（ａ）乃至図１（ｄ）は、本発明の半導体装置の製造方法に係る実施の第一形態の各工程の一部を示す概略断面図である。 図２（ａ）乃至図２（ｅ）は、上記半導体装置の製造方法の各工程の他の部分を示す概略断面図である。 図３（ａ）は、説明のために再度記載した上記図２（ｂ）であり、図３（ｂ）乃至図３（ｅ）は、上記半導体装置に形成された酸化膜の形状を示す各例をそれぞれ示す平面図である。 図４（ａ）乃至図４（ｃ）は、上記半導体装置の用途をそれぞれ示す各例の概略断面図である。 図５（ａ）乃至図５（ｄ）は、本発明の半導体装置の製造方法に係る実施の第二形態の各工程の一部を示す概略断面図である。 図６（ａ）乃至図６（ｅ）は、上記半導体装置の製造方法の各工程の他の部分を示す概略断面図である。 図７（ａ）乃至図７（ｄ）は、本発明の半導体装置の製造方法に係る実施の第三形態の各工程の一部を示す概略断面図である。 図８（ａ）乃至図８（ｅ）は、上記半導体装置の製造方法の各工程の他の部分を示す概略断面図である。 図９（ａ）乃至図９（ｃ）は、本発明の半導体装置の製造方法に係る実施の第四形態の各工程の一部を示す概略断面図である。 従来技術における半導体装置の一例の断面図である。 従来技術における半導体装置の製造方法を示す一例の断面図である。
符号の説明
１：半導体チップ（半導体装置）
２：電極パッド
３：保護膜
４：シリコンウェハ（基板）
５：配線パターン
６：封止樹脂
７：半田ボール
９：フラックス
１０：酸化膜
１１：感光性樹脂
１２：基板
１３：アンダーフィル材
１４：低融点半田ボール
１５：ソルダーレジスト層
１６：プリント配線板
１７：ランド
１８：間隙部
１９：接合用穴
２０：直径方向

Claims (13)

  1. 基板の素子形成面に形成されている電気回路に電気的に接続されている電極パッドと、前記電極パッドに電気的に接続されている再配線された配線パターンとを有し、前記配線パターン上に外部電極端子が形成される半導体装置において、
    前記配線パターン上の前記外部電極端子が形成される形成領域以外の領域に、前記配線パターンを酸化して形成された、前記外部電極端子を前記形成領域に形成するための酸化膜が形成され、
    前記酸化膜と前記外部電極端子とは、濡れ性が悪く、
    前記酸化膜は、前記形成領域と前記形成領域以外の領域とに段差を設けることを特徴とする半導体装置。
  2. 前記配線パターンは、銅を主成分とするものであることを特徴とする請求項１記載の半導体装置。
  3. 前記外部電極端子は、半田を略球状に形成した、半田ボールであることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記外部電極端子は、略球状の樹脂とこれを覆うように形成された半田、又は略球状の金属とこれを覆うように形成された半田よりなることを特徴とする請求項１または２に記載の半導体装置。
  5. 前記略球状の金属は、銅もしくは銅を含む合金からなることを特徴とする請求項４に記載の半導体装置。
  6. 前記酸化膜が形成される領域は、前記形成領域に隣り合う領域に相当することを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
  7. 基板の素子形成面に形成されている電気回路に電気的に接続されている電極パッドと、前記電極パッドに電気的に接続されている再配線された配線パターンとを有し、前記配線パターン上に外部電極端子が形成される半導体装置の製造方法であって、
    前記配線パターン上の前記外部電極端子が形成される形成領域以外の領域に、前記配線パターンを酸化して形成する、前記形成領域と前記形成領域以外の領域とに段差を設けるとともに、前記外部電極端子との濡れ性が悪く前記外部電極端子を前記形成領域に形成するための酸化膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
  8. 請求項７に記載の半導体装置の製造方法において、
    前記酸化膜を形成する工程は、
    前記配線パターンの全表面を酸化して全面酸化膜を形成する工程と、
    前記配線パターンにおける前記形成領域に対応する全面酸化膜部分を除去する工程とを含むことを特徴とする半導体装置の製造方法。
  9. 請求項８に記載の半導体装置の製造方法において、
    前記除去する工程では、希硫酸を用いることを特徴とする半導体装置の製造方法。
  10. 請求項８に記載の半導体装置の製造方法において、
    前記除去する工程では、全面酸化膜部分をドライエッチングにより除去することを特徴とする半導体装置の製造方法。
  11. 請求項８〜１０のいずれか１項に記載の半導体装置の製造方法において、
    前記全面酸化膜を形成する工程では、前記配線パターンを加熱によって酸化して形成することを特徴とする半導体装置の製造方法。
  12. 請求項８〜１０のいずれか１項に記載の半導体装置の製造方法において、
    前記全面酸化膜を形成する工程では、前記配線パターンを薬液によって処理して形成することを特徴とする半導体装置の製造方法。
  13. 請求項１２に記載の半導体装置の製造方法において、
    前記薬液が過酸化水素水であることを特徴とする半導体装置の製造方法。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102006033870B4 (de) * 2006-07-21 2009-02-26 Infineon Technologies Ag Elektronisches Bauteil mit mehreren Substraten sowie ein Verfahren zur Herstellung desselben
JP4219951B2 (ja) * 2006-10-25 2009-02-04 新光電気工業株式会社 はんだボール搭載方法及びはんだボール搭載基板の製造方法
JP5396750B2 (ja) * 2008-06-16 2014-01-22 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2010040599A (ja) * 2008-07-31 2010-02-18 Sanyo Electric Co Ltd 半導体モジュールおよび半導体装置
JP4737466B2 (ja) * 2009-02-09 2011-08-03 セイコーエプソン株式会社 半導体装置及びその製造方法
US8712571B2 (en) * 2009-08-07 2014-04-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for wireless transmission of diagnostic information
JP2012160500A (ja) * 2011-01-31 2012-08-23 Sony Corp 回路基板、半導体部品、半導体装置、回路基板の製造方法、半導体部品の製造方法及び半導体装置の製造方法
JP6571446B2 (ja) * 2015-08-11 2019-09-04 ローム株式会社 半導体装置
KR102621743B1 (ko) * 2020-04-03 2024-01-05 주식회사 네패스 반도체 패키지 및 그 제조방법
KR102635846B1 (ko) * 2020-04-03 2024-02-13 주식회사 네패스 반도체 패키지 및 그 제조방법
TWI771974B (zh) 2020-04-03 2022-07-21 韓商Ｎｅｐｅｓ股份有限公司 半導體封裝件
CN112702848B (zh) * 2021-03-24 2021-05-28 成都市克莱微波科技有限公司 一种高频柔性微波印制电路板的清洗方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5472913A (en) * 1994-08-05 1995-12-05 Texas Instruments Incorporated Method of fabricating porous dielectric material with a passivation layer for electronics applications
DE19643609B4 (de) * 1996-10-14 2007-07-19 Pirelli Cavi E Sistemi S.P.A. Fertigungseinrichtung zum Aufbringen einer Oxidschicht auf die einzelnen Drähte eines vieldrähtigen Kupferleiters
US6903451B1 (en) * 1998-08-28 2005-06-07 Samsung Electronics Co., Ltd. Chip scale packages manufactured at wafer level
KR100269540B1 (ko) * 1998-08-28 2000-10-16 윤종용 웨이퍼 상태에서의 칩 스케일 패키지 제조 방법
JP3137087B2 (ja) * 1998-08-31 2001-02-19 日本電気株式会社 半導体装置の製造方法
US6504241B1 (en) * 1998-10-15 2003-01-07 Sony Corporation Stackable semiconductor device and method for manufacturing the same
KR100313706B1 (ko) * 1999-09-29 2001-11-26 윤종용 재배치 웨이퍼 레벨 칩 사이즈 패키지 및 그 제조방법
KR100306842B1 (ko) * 1999-09-30 2001-11-02 윤종용 범프 패드에 오목 패턴이 형성된 재배치 웨이퍼 레벨 칩 사이즈 패키지 및 그 제조방법
KR100550505B1 (ko) * 2001-03-01 2006-02-13 가부시끼가이샤 도시바 반도체 장치 및 반도체 장치의 제조 방법
US6541303B2 (en) * 2001-06-20 2003-04-01 Micron Technology, Inc. Method for conducting heat in a flip-chip assembly
JP3829325B2 (ja) * 2002-02-07 2006-10-04 日本電気株式会社 半導体素子およびその製造方法並びに半導体装置の製造方法

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