TWI274531B - Semiconductor device and manufacturing method for the same - Google Patents

Semiconductor device and manufacturing method for the same Download PDF

Info

Publication number
TWI274531B
TWI274531B TW094106818A TW94106818A TWI274531B TW I274531 B TWI274531 B TW I274531B TW 094106818 A TW094106818 A TW 094106818A TW 94106818 A TW94106818 A TW 94106818A TW I274531 B TWI274531 B TW I274531B
Authority
TW
Taiwan
Prior art keywords
wiring pattern
semiconductor device
oxide film
solder
solder ball
Prior art date
Application number
TW094106818A
Other languages
English (en)
Other versions
TW200601918A (en
Inventor
Yoshihide Iwazaki
Shinji Suminoe
Katsunobu Mori
Original Assignee
Sharp Kk
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Kk filed Critical Sharp Kk
Publication of TW200601918A publication Critical patent/TW200601918A/zh
Application granted granted Critical
Publication of TWI274531B publication Critical patent/TWI274531B/zh

Links

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B19/00—Layered products comprising a layer of natural mineral fibres or particles, e.g. asbestos, mica
    • B32B19/04—Layered products comprising a layer of natural mineral fibres or particles, e.g. asbestos, mica next to another layer of the same or of a different material
    • B32B19/045—Layered products comprising a layer of natural mineral fibres or particles, e.g. asbestos, mica next to another layer of the same or of a different material of synthetic resin
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3452—Solder masks
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B37/00—Methods or apparatus for laminating, e.g. by curing or by ultrasonic bonding
    • B32B37/12—Methods or apparatus for laminating, e.g. by curing or by ultrasonic bonding characterised by using adhesives
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02377—Fan-in arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/11334—Manufacturing methods by local deposition of the material of the bump connector in solid form using preformed bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H01L2224/1148—Permanent masks, i.e. masks left in the finished device, e.g. passivation layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/1357—Single coating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00013—Fully indexed content
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01018—Argon [Ar]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/20—Details of printed circuits not provided for in H05K2201/01 - H05K2201/10
    • H05K2201/2081—Compound repelling a metal, e.g. solder
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/03—Metal processing
    • H05K2203/0315—Oxidising metal

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

1274531 九、發明說明： 【發明所屬之技術領域】 a本發明係以曰本專利申請（特願2004_063997)為基礎之申 請，且係引用上述日本專利申請之揭示者。 “本發明係關於一種半導體裝置及其製造方法，其將外部 電極蝠子連接於半導體晶圓上所形成之佈線圖案。 【先前技術】 近年來，伴隨半導體裝置之高機能化、小型化，業者對 > 1半導體褒置之高密度化提出更高要求。為滿^該要求， '曰片尺寸封裝構造（CSP構造），於半導體晶片之元件 形成面側以區域陣列狀之方式排列外部電極端+，藉此與 5尺寸之方塊平面封裝構造（QFp構造）相對比，可增加 上，：部電極端子數。因此，具備上述排列之以戰成 為尚密度表面安裝型半導體裝置之主要構造。 先刖，於製造CSP構造之半導體裝置之過程中，一般於 夕卜部電極端子使用焊錫（solder)球。作為使用上述焊錫球 之優點，與藉由焊料電艘等形成之凸塊相比，可列舉如可 咸/ V驟數，可減少設備投資，以及步驟管理較為容易 等。又，作為使用上述焊錫球之其他優點，與藉由焊錫膏 之印刷而形成之凸塊相比，可列舉容易將外部電極端子做 成任意尺寸等。 =焊锡球之裝載方法中，使用助焊劑—次搭载焊錫球於 特定位置之後，藉由軟溶步驟一次使谭錫球炼融並且加以 冷部，藉此使上述焊錫球連接於半導體晶片之元件形成面 100043.doc 1274531 上設置之連接範圍（焊盤）。 及軟熔步驟中，會存在 ，並且於相鄰之各焊錫 然而，於上述焊錫球搭载步驟以 於焊錫球與焊盤之間產生位置偏浐 球之間產生錫橋等問題。 因此，先則為防止熔融之焊 .^ ^ ^ , 坪踢球自特定之連接範圍產生 位置偏移，需要藉由樹脂製 ^ t <阻烊劑覆盍焊盤周圍。 猎由圖10以及圖11，钫μ、+、—， 般3円# ^ ，尤上述错由樹脂製之阻焊劑覆蓋焊 ▲周圍，猎此防止位置偏移 明。 又拾載方法（專利文獻1)加以說 如圖10所示之半導體裝置， 有"又置有知盤17以及佈線 圖案5之印刷電路板16 ’以及阻焊劑層15，其形成有使上 述焊盤17之—部分露㈣焊錫球連接狀連接孔19，用以 連接焊錫球於上述佈線圖案5。 繼而’藉由圖η⑷以及圖11〇3)就上述搭載方法加以說 明。圖11(a)為自圖1〇之Α·Α線箭頭方向觀察之剖面圖，其
表示於圖10所示之楕圓形焊盤17上，沿某一直徑方向（短 徑方向）2〇b切斷後之印刷電路板16之剖面。圖11(1?)為°自= 10之B-B線箭頭方向觀察之剖面圖，其表示於圖1〇所示之 焊盤上沿另一直徑方向（長徑方向）2〇a切斷後之印刷電路板 16 ° 於上述焊盤17之某一直徑方向20b，焊盤17之兩端部與 連接孔19的内壁之間含有間隙部18。因此，焊錫球了連接 於焊盤17某直徑方向20b之整體。故而，應力未集中於焊 錫球7之一部分，連接強度較高。 100043.doc 1274531 _又，於與上述焊盤17之某—直徑方向鳥正交之另―直 徑方向2Ga ’焊盤17之兩端部由阻焊劑層15覆蓋。 因此，焊錫球7熔融後連接於焊盤17 錫球7於上述正交方向⑽，藉由於焊盤17上面所形;;= 接孔19的壁面而堵塞。藉此，可連接焊錫球？於焊盤^之 中央，並且可防止焊錫球7之位置偏移。 並且’佈線圖案5連接於藉由阻焊劑層15覆蓋之焊盤P 之前端部。因此，焊錫球7藉由連接孔19決定位置，並且 可防止產生向藉由阻焊制15所覆蓋之佈線圖案5方向位 置偏移之情形。 然而，因於上述先前技術中，於上述阻焊劑層Μ使用有 環氧系阻焊劑’而上述環氧系阻焊劑一般吸水率較高，於 高溫、高濕環境下產生膨脹或剝落、裂痕，故而存在不能 良好地實現上述防止位置偏移等問題。 又，業者亦提出於上述阻焊劑層15使用於耐熱性、耐濕 性以及密著性方面優於環氧系樹脂之聚醯亞胺樹脂。於使 用上述聚醯亞胺樹脂作為上述阻焊劑層15時，以作為聚醯 亞胺之前軀體之聚醯胺酸的形態，藉由顯影步驟形成配置 圖之後，為將上述圖形之聚醯胺酸實行加熱閉環製成上述 聚醯亞胺樹脂，通常需要實行3〇〇〇c以上之高溫硬化。 另一方面，上述阻焊劑層丨5於作為外部電極端子之焊錫 球7之形成後，構成半導體裝置並且安裝於印刷電路板 4。此時，為提兩半導體裝置與印刷電路板之安裝可靠 性，一般於印刷基板安裝後，注入填充劑材料於半導體裝 100043.doc 1274531 置表面之保護膜層與印刷基板之間加以連接。 此時，存在複數個含有配線層•保護膜層/阻焊劑層/填 充劑層等不同材料之界面。眾所周知，藉由不同材料：組 合將複數個層相互疊層加以連接時，m常其界面會因應力 或吸濕專原因而降低連接可靠性。 (專利文獻1)日本專利：特開平9_232736號公報（公開 曰：1997年9月5曰）
(專利文獻2)日本專利：特開2〇〇1_144223號公報（公開 曰：2001年5月25曰） 於專利文獻2中，揭示有_種晶片尺寸封裝，其於銅之 再配線之-端形成有外部電極端子。於此，因藉由電艘形 成有外部電極端子，故而於形成銅之再配線之後，為保護 銅之再配線’以於銅之再配線上塗布保護膜（聚醯亞胺）之 方式而形成。其後，去除連接外部電極端子之區域之保護 \並且於去除後之位置之鋼再配線上形成外部電極端 子。 、=述藉由焊料電錢等形成凸塊之情形，如上所述，與搭 载1錫球而形成之方法相比，存在步驟數增加，設備投資 額增大，以及步驟管理較難等缺點。 與^於專利文獻2所揭示之方法中，因亦存在聚醯亞胺 與銅之間之遷移問題，故而需要於鋼再配線之上形成阻障 金=層（Ni或Cr)，因此存在成本增加之問題。 又^除上述電鍍法以外，於搭載焊錫球並且藉由軟熔形 、 電極端子之情形時，以未形成保護膜（聚醯亞胺）之 100043.doc 1274531 方式搭載焊錫並且實行軟熔，則焊錫球於銅再配線上沾錫 擴放k而產i 4錫球之形成$ &之問題。偏若將石夕氧化 膜等無機物之絕緣膜作為保護膜，則雖然可以避免上述問 題’但是會導致增加形成絕緣膜之成本。 【發明内容】
本發明之目的在於提供一種可防止可靠性降低之半導體 虞置及其製造方法’又，其提供一種藉由減少阻焊劑步驟 而與先前相&可降低製造成本之半導體裝置及其製造方 法。即本發明於形成先前CSP構造之半導體裝置的外部電 極端子之情形時’以未產生如上述般熔融之焊錫球自特定 之連接範圍位置偏移之方式，於配線之任意範圍内，藉由 熱處理或藥液處理形成阻礙熔融之外部電極端子沾錫擴散 的氧化膜。藉此，本發明可省略藉由樹脂製之阻焊劑層覆 蓋焊盤周圍之步驟，從而，從本質上不會發生阻焊劑層之 膨脹、剝落以及裂痕’亦無須實行用以使阻焊劑層硬化之 高溫步驟’進而可防止因印刷基板安裝後之應力或吸㈣ 引起的於阻焊劑層以及與阻焊劑層之上述界面之可靠性之 =低。又’本發明藉由減少阻焊劑步驟，可提供一種與先 前相比製造成本有所降低之半導體裝置及其製造方法。 為實現上述目的’本發明之半導體裝置：特徵在於其含 有.基板，於上述基板之元件形成面所形成之電路，電性 連接於上述電路之電極塾片，電性接續於上述電極墊片並 再配線之佈線圖案，以及於上述佈線圖案表面氧化上述佈 線圖案所形成之氧化膜。 100043.doc -10 - 1274531 根據上述構成’因於電性連接於上述電極墊片並且得以 再配線之佈線圖案表面形成有氧化膜，故而，例如於佈線 圖案上形成藉由焊料形成外部電極端子之時，即使於上述 外π電極端子之形成時上述焊料㈣，亦可藉由與炫融焊 料之沾錫ί·生不良之上述氧化膜，防止炫融之焊料於佈線圖 錫擴政。因此，上述構造可使上述佈線圖案上之上 述外部電極端子確實形成。 並且’於上述構成中’因藉由佈線圖案之氧化而形成氧 化膜，故而可省略形成新絕緣膜之其他步驟，從而亦可降 低製造成本。 仙為貫現上述目的，本發明之半導體裝置之製造方法的特 铽在於含有：於半導體裝置用晶圓之元件形成面上，形成 用以電性連接電極墊片與外部電極端子之佈線圖案之步 驟，於上述佈線圖案上之外部電極端子之非形成區域上，
:化上述佈線圖案形成氧化膜之步驟；以及於上述佈線圖 案上形成上述外部電極端子之步驟。 根據上述方法，因於成為外部電極端子之非形成區域上 之佈線圖案上形成有氧化膜，故而例如當於佈《宰上_ 由桿料形成外部電極端子時，即使於形成上述外部電極端 子時焊料溶融，亦可藉由與熔融焊料之沾錫性不良之上述 氧化膜，防止溶融之焊料於佈線圖案上沾錫擴散。因此， 上述方法可使於上述外部電極端子之佈線圖案確實形成。 、並且：於上述方法中’因藉由上述佈線圖案之氧化而形 成上述氧化膜’故而可劣略开彡# J噌略幵y成新絕緣臈之其他步驟，從 100043.doc Ϊ274531 而亦可降低製造成本。 本發明之進而其他目的、特徵以及優點，藉由以下之揭 示可充分暸解。又，本發明之優 說明可有所瞭解。 错由參考附圖之下速 【實施方式】 以下，根據圖1至圖9就本發明之丰邕 知月芡牛導體裝置及其製造方 法之各實施形態加以說明。於以 M下之各實施形態中，藉由 上述半導體裝置之製造方法， 就本务明之半導體裝置加以 說明。 (第一實施形態） 处圖1(a)至圖2⑷係、表示本發明之製造方法之第—實施形 態的各步驟者，分別表示於石夕晶圓（基板）4上所形成之複數 個半導體晶片(半導體裝置)之中’單個晶片部分之各步驟 之剖面。以下，藉由圖！⑷至圖2⑷就製造方法之第一實 施形態加以說明。 於圖1⑷所示之♦晶圓4中，藉由未圖示之電路形成步 驟’形成用以電性連接積體電路等電路、或上述電路愈外 部之電極墊片，進而藉由未圖示之保護膜形成步驟，於任 意之電極墊片2上形成具有開口部之保護臈3。 並且，於上述矽晶圓4中，藉由未圖示之配線形成步 驟，自電極墊片2上形成電性連接之佈線圖案5作為銅再配 線。於此，係藉由配線形成步驟，形成有自電極墊片2上 電性連接之佈線圖案5即銅再配線，但並非限定於此者， 例如亦可為使用鎳之再配線，或者其他金屬，或者以鋼作 100043.doc •12- 1274531 為主要成分之合金或以鎳作為主要成入八 成分係指含量大於5。莫耳%者。 …上述主要 表示於上述♦晶圓4之元件形成面側所形成之再 Γ 線圖案5的表面’形成氧化膜10之氧化膜形成步 ::使用設定為猶之洪箱將上切晶圓4加熱2小時， :戶銅再配線之佈線圖案5之表面’藉由熱氧化形 成尽度為50 nm〜70 nmi氧化膜1〇。
係使収定為2_之烘箱加熱2小時，藉此於佈 線圖案5表面藉由熱氧化形成氧化膜1〇，然而並非限定於 此者’例如設定溫度既可低於·t，亦可高於細。c，並 且亦可於數階段變化溫度。χ，加熱時間並非為限定於2 小時者、，既可不到2小時，亦可超過2小時。進而，氧化膜 10並非為限定於藉由加熱所形成之熱氧化膜者，例如可為 使用過氧化氫等藥品（藥液）所形成之物質，亦可為實施形 成亞氧化銅薄膜即所謂黑化膜之黑化處理所形成之物質。 匕圖1(c)表示於上述矽晶圓4之元件形成面側塗布感光性樹 脂11之感光性樹脂塗布步驟。滴下所需足夠量之液狀正型 感光性樹脂液於上述石夕晶圓4上，藉由未圖示之旋轉塗布 機，於矽晶圓4上形成正型感光性樹脂液之均一液膜，繼 而以設定為120。(：之加熱裝置對上述液膜加熱1〇分鐘，藉 此形成膜厚為10 μιη之膜狀感光性樹脂i J。 於此係滴下液狀之正型感光性樹脂液於上述；5夕晶圓4 上，藉由旋轉塗布機於晶圓上形成感光性樹脂液膜之均一 液膜，繼而以設定為12〇1之加熱裝置加熱1〇分鐘，藉此 100043.doc -13- 1274531 形成膜厚1〇㈣之感光性樹㈣，但並非僅限定於此，例 如感光性樹月旨11之材料亦可為負型，加熱溫度既可低於 UGC亦可高M12〇t，加熱時間既可不到w分鐘亦可超過 ⑽鐘，倘若能獲得所期望之性能，亦可省略加熱處理。 又，感光性樹脂η之原料並非限定於液狀，例如亦可為薄 膜狀之所謂乾式薄膜。進而，亦可取代感光性樹脂^，使 用印刷用版將樹脂塗布為任意形狀。 圖1(d)表示將於上述矽晶圓4之元件形成面上所形成的 響《光性樹脂U加工為任意形狀之曝光步驟。對上述石夕晶圓 4精由未圖示之曝光裝置使感光性樹脂η感光之後，藉由 未圖不之顯影裝置實行顯影處理，藉此於後述之欲搭載焊 錫球之任意位置，形成感光性樹脂η之開口部iu，並且 於上述開口部lla内使上述氧化膜1〇露出。 開口部lla之形成之結果，氧化膜1〇與佈線圖案5之形狀 如圖3(b)至圖3⑷所示，會形成介在於上述搭載區域鱼形 鲁成區域之間的氧化膜1〇，將佈線圖案5中焊錫球之搭載區 域’與佈線圖案5之形成區域（非搭載區域）之間遮斷，作並 非為限定於此，只要於後述之焊錫球7熔融時，不會流出 所期望之範圍（未流出）的形狀即可。 於圖3(b)所揭示之形狀中’氧化膜1〇於焊錫球之非搭載 區域上，以及以圍繞於佈線圖案5中焊錫球之圓形㈣ 域周邊部之方式所形成之環狀區域上’以連接上述非搭
區域與環狀區域之方式而形成。 W 於圖3⑷所揭示之形狀中，氧化膜1〇僅形成於上述環狀 100043.doc 14 1274531 區域内。於圖3(d)所揭示之形狀中，氧化賴僅形成於上 述非搭載區域上，而未形成於上述搭載區域上。於圖⑽ 。斤揭不之形狀中，氧化膜丨〇於上述佈線圖案$中面對搭載 區域之位置的非搭載區域±，以才黃斷佈線圖案5之方式而 形成。 圖2⑷表示去除於上述石夕晶圓4上之感光性樹脂^之開口 部Ha内的氧化膜10之氧化膜去除步驟。浸潰上述矽晶圓々 於未圖示之濃度1〇%之稀硫酸中1〇分鐘，去除僅露出區域 之氧化膜10。 於此，係浸潰上述矽晶圓4於未圖示之濃度1〇%之稀硫 酸中10分鐘，去除氧化膜1〇,但並非僅限定於此，用以去 除氧化膜之浸潰用之稀硫酸的濃度並非限定於1〇%，例如 只要係5〇/〇以上便可。又，浸潰時間亦非限定於1〇分鐘， 例如既可為不到10分鐘亦可超過1〇分鐘，用以去除氧化膜 之π >貝液體並非限定於稀硫酸，例如亦可為硝酸或鹽酸之 水熔液。進而，氧化膜之去除並非限定於藉由液體之蝕 刻，例如亦可為藉由電漿等之氣相反應之乾式蝕刻。 圖2(b)表示使上述矽晶圓4上所形成之感光性樹脂〗1剝離 之剝離步驟。將未圖示之由有機溶劑以及界面活性劑所成 之所謂剝離液保持於70t：，浸潰上述矽晶圓於上述剝離液 中8刀鉍剝離感光性樹脂丨丨加以去除，藉由純水清洗1 〇分 鐘之後’藉由電漿灰化裝置於氬氣環境中實行5〇〇 w、1分 鐘之灰化，去除於剝離液浸潰以及純水洗淨過程中，於與 上述開口部相對應之部分所生成之氧化膜丨〇。 100043.doc -15- 1274531 、於此，係將由有機溶劑以及界面活性劑所成之所謂剝離 疒保持於70 C於上述剝離液中浸潰8分鐘剝離感光性樹 脂U ’繼而以純水清洗10分鐘後藉由電漿灰化裝置於氬氣 環境中實行5G0WM分鐘之灰化，從而去除於剝離液浸潰 以及純水洗淨過程中，於與上述開口部相對應之部分所生 成之氧化膜1〇 ’然而並非限定於此，剝離液並非限定於由 有機溶劑以及界面活性劑所成者，例如亦可為驗等可剝離 上述感光性樹脂11之物質。X，剝離液之溫度並非限定於 7〇 C例如亦可為介於常溫至剝離液之沸點以下之溫度， 浸潰時間亦非限定於8分鐘，於可完成剝離之範圍二 可。進而，於之後所示之軟溶步驟中，只要焊锡球7連接 ^:圖案5便可，無須實行清洗後之電漿灰化，環境氣 =並非限定於氯氣，亦可為例如使用有氣等之還原反應 條件。 圖2⑷表示準備轉印有助焊劑9之焊錫球了的谭錫球準備 步驟’圖2⑷表示焊錫球配置步驟，其藉由未圖示 二搭载裝置，將轉印有助焊劑9之焊錫球7配置於上述石夕晶 之上述佈線圖案5上已除去氧化㈣之任意範圍内。首 任2焊錫球7’其藉由未圖示之焊錫球搭載裝置轉印 〜'里之助焊劑9。藉由上述焊錫球搭载裝置，利用助 L之黏（黏著）性，配置焊錫球7於上述佈線圖案$ 除氧化膜10之任意範圍内。即以密著肋 佈線圖案5之方式，藉由使其塑性變形之;5著有;;㈣9之 安裝焊錫球7於上述搭載區域。 ^#l9a， 100043.doc -16 - 1274531 ，尔平備焊錫球7，1蕤 置轉印有任咅旦 、曰未圖不之焊錫球搭载裝 置’利用助焊劑9之雜著)性 述知錫球搭载裝 圖案5上已去陝董 配置桿錫球7於上述佈線 于虱化膜10之任意範圍内Μ日並非I?〜# 此，助焊劑9亦可夫褚在仁並非限疋於 κ 轉P至焊錫球7，例如可藉由焊錫 =置所具備之助蟬劑轉印用插腳 ：： 述佈線圖案5上已去除氧化膜 轉=上 繼而配置並安果焊錕心 w乾圍（搭载£域）内， 内。 彳㈣球7㈣印有上述助焊劑之任意範圍 圓，進ί)力表Γ猎由軟炫爐將配置有上述浮錫球7之上述石夕晶 之連接二、、冷卻，從而連接焊錫球7與上述佈線圖案5 爐锡:上r夕晶圓4投入至設定為戰之㈣ 叫線圖::連:後一 中=锡::將…晶圓4投入至設定為-一 W錫球’之後加以冷卻，藉此使焊錫球7凝固並且 =線圖案5相連接，但並非為限定於此者，又，設定溫 度並非限定於2 6 〇 °γ，μ , ‘ 流動之溫度。 ”如亦可為可使焊錫球7充分炫融、 將以上述方式所獲得之具有複數個CSP構造之半導體晶 片1的石夕晶圓4’藉由切割裝置分割為各個半導體晶片1， 圖⑷所不，使用軟溶爐介以焊錫球7連接於基板以上。 寺為保5蒦基板12侧之佈線圖案5以及提昇連接強度， 亦可於半導體晶片1與基板12之間注人填充劑材料13。 100043.doc 1274531 又，上述連接步驟之後，亦可於上述半導體晶片表面之 焊錫球7以外之任意一處或複數處，滴下適量液狀封止樹 脂材料，藉由未圖示之旋轉塗布或封止樹脂之流動性，自 然擴散為均一膜厚，採用加熱硬化等適當之方法使其硬 化，形成封止樹脂6之後，將所獲得之含有複數個csp構造 之半導體晶片的未圖示之晶圓，#由切割裝置分割為各個 半導體晶片1。藉此’如圖4(b)所示，藉由上述封止樹脂6
覆蓋保護膜3或氧化賴之各個露出區域，從而獲得使各 焊錫球7之前端側之—部分自上述封止樹脂6之表面上露出 的CSP構造之半導體晶片1。 〜/ S日闼4艰用π无爾枝術（日 本專利特開平9-213830號公報（公開日：1997年8月15日）） 之不例。日本專利特開平9如83〇號公報係以優先權主張 編號592_之美國中請為基礎之日本專利申請。 於上述先前技術中，卜、+、、& 、 文竹干上述連接步驟之後，以焊錫球7之 全部或一部分被埋沒$古斗、μ 方式，稭由封止樹脂6封止上述矽 圖㈣成㈣卜並且透過研磨使埋沒有經硬 ::止樹脂6之焊錫球7的部分露出， 之研磨面與焊锡球7之研磨面構成同一平面。 準備炫點低於捏雜+ 錫破與#駐罢_ 、；之新焊錫球14，藉由未圖示之焊 錫紅载4置，轉印未圖示之 上述焊錫球搭載裳置 U並且猎由 述低溶點焊錫球14配置^助㈣之黏性，將已準備之上 面。 —置於上述被研磨之焊錫球7的研磨 100043.doc Ϊ274531 於此，係準備低熔點之新焊錫球14，其藉由未圖示之焊 錫球搭載裝置轉印有纟圖示之任意量的助焊劑9，並且藉 由上述焊錫球搭載裝置，利用助焊劑之黏性，⑩已準備之 述低熔點焊錫球14配置於上述被研磨之焊錫球7的研磨 1 ’然而並非為限定於此者，助焊劑亦可未預先轉印至低 炫點之新*干錫球14，例如可藉由未圖示之焊錫球搭載裝置 7具備之助㈣轉印用插料，預先轉印至上述被研磨之 Ή球7之研磨面上’ 而於轉印有上述助焊劑之任意範 圍内配置上述低熔點焊錫球丨4。 龜而’將上述石夕晶圓4投入至設定為245<t之軟溶爐中， 溶化低㈣焊料14，且於其後加以冷卻，藉此使焊錫球 14凝固’並使其與上述被研磨之焊錫球7相連接，作為外 部電極端子。於此’係將上述石夕晶圓4投入至設定為245t 之軟溶爐’贿化低熔點焊錫球14，且於其後加以冷卻， 精此使焊料14凝固，並且與上料研磨之上述焊錫球7 相連接，然而並非為限中 非為限疋於此者，設定溫度並非限定於 C，例如亦可為可使低溶點焊錫球14充分溶融、流 動並且未使上述被研磨焊錫球7溶融之溫度。 (第二實施形態） 圖6(e)係表示本發明之製造方法之第二實施形 於石夕晶圓4上所形成之複數個半導體晶片 早日日片σΡ分之各步驟之剖面。以下藉由圖5〇)至® 6⑷就本發明之製造方法之第二實施形態加以說明。 於圖5(a)所示切晶圓4中，藉由未圖示之電路形成步 100043.doc -19- 1274531 驟，形成有用以電性連接積體電路等電路、或上述電路與 外部之電極塾片’進而藉由未圖示之保護膜形成步驟，： 任意之電極墊片2上形成有具有開口部之保護膜3。並且， 於上述矽晶圓4中，藉由未圖示之配線形成步驟，自元件 (電路）形成面至其内面側，形成有自電極墊片2上所電性連 接之作為銅再配線之佈線圖案5。於此，係藉由配線形成 步驟，形成有自電極塾片2上電性連接之作為佈線圖案5之 鋼再配線。但並非僅㈣此，例如既可為使用有錄之配 線’亦可為其他金屬或合金。 圖5(b)表示於形成於上述矽晶圓4之元件形成面之内面 側的佈線圖案5之表面，形成氧化膜1〇之氧化膜形成步 驟。以設定為200。(：之烘箱對上述矽晶圓4加熱2小時，藉 此對作為銅配線之佈線圖案5所露出之表面實行熱氧化， 從而形錢化膜1〇。於此，係以設定為2〇代之棋箱加熱2 小時，藉此於銅配線表面形成有藉由熱氧化所形成之氧化 膜10，但並非僅限於此，例如設定溫度既可低於2〇〇亡， 亦可高於200〇C ’並且亦可於多個階段變化溫度。又，加 熱時間並非限定於2小時，既可不到2小時，亦可超過2小 寺進而，氧化膜1〇並非為限定於藉由加熱所形成之熱氧 化膜丄例如既可為使用過氧化氫等藥品所形成之物質，亦 可為貫施有形成亞氧化銅薄膜即所謂黑化膜的黑化處理而 形成之物質。 圖5(c)表示於作為與上述石夕晶圓4之元件形成面側為相反 面之内面側上’膜狀塗布感光性樹和之感光性樹脂塗布 100043.doc -20- 1274531 :驟。滴下所需足夠量之液狀正型感光性樹脂液於上述石夕 曰圓4上，藉由未圖示之旋轉塗布機，於矽晶圓4之内面側 上形成感光性樹脂液之均一液膜，並且以設定為12〇1之 加熱裝置加熱1G分鐘’藉此形成膜厚1G _之感光性樹 脂11 〇
於此係滴下液狀之正型感光性樹脂液於上述矽晶圓4 上，藉由旋轉塗布機於晶圓上形成感光性樹脂液膜之均一 液臈，並且以設定為120。(：之加熱裝置加熱10分鐘，藉此 了成膜厚1 ο μΓη之感光性樹脂丨丨，但並非僅限於此，例如 感絲樹脂u之材料亦可為負㉟，加熱溫度既可低於12代 °门於120 C，加熱時間既可不到丨〇分鐘亦可超過1 〇分 鐘’倘若能獲得所期望之性能，亦可省略加熱處理。又， 感光=樹脂U之原料亦非限定於液狀，例如亦可為薄膜狀 之所謂乾式薄膜。it而’亦可使用印刷用版將樹脂塗布為 任意形狀以代替感光性樹脂。 士圖5⑷表示將於上述㈣圓4之内面上所形成的感光性 加工為任思形狀之曝光步驟。對上述矽晶圓4藉由 未圖示之曝光裝置使感光性樹脂u感光之後，肖由未圖示 =顯影裝置實行㈣處理，藉此讀述欲搭載焊錫球之任 忍位置，形成感光性樹脂！！之開口部Ua，並且於上述開 口P Ua内使上述氧化膜1〇露出。開口部之形成結果， 氧化膜10與佈線圖案5之形狀可設想為如圖3(b)至圖叫所 不之例’但並非僅限於此’只要是於後述之焊錫球7溶融 時，流動不超出所期望之範圍之形狀便可。 100043.doc -21 - 1274531
圖:⑷表示僅去除上述石夕晶圓4上感光性樹mi之開口部 la内的氧化mo之氧㈣切步驟1潰上㈣晶圓4於 所=之浪度10%之稀硫酸中10分鐘，去除於開口部山内 :出之區域之氧化膜10 ’從而形成氧化膜開口部…， 以路出與被去除之氧化膜10相對應之區域的佈線圖案5。 2此，係浸潰上述石夕晶圓4於未圖示之濃度㈣之稀硫 二中H)分鐘’去除氧化膜1G，但並非僅限於此，用以去除 乳化膜之浸潰用之稀硫酸的濃度並非限定於ig%，例如亦 可為5%以上。又浸潰時間亦非限定於10分鐘，例如既可 為不_分鐘亦可超過1()分鐘，用以去除氧化膜之浸潰液 體並非限定於稀硫酸，例如亦可為硝酸或鹽酸之水溶液。 進而’氧化膜之去除並非限定於藉由液體之蝕刻，例如亦 可為藉由電漿等之氣相反應之乾式蝕刻。 圖6(1))表不將形成於上述石夕晶圓4上之感光性樹脂^剝離 之剝離步驟。將未圖示之由有機溶劑以及界面活性劑所成 之所謂剝離液保持於7(TC，將感光性樹脂u浸潰於上述剝 離液中8分鐘後剝離，藉由純水清洗1〇分鐘之後，藉由電 浆灰化裝置於氩氣環境中實行50〇 W、1分鐘之灰化，去☆ 於剝離液浸潰以及純水洗淨過程中，於對應於上述開口部 11 a之部分所生成之氧化膜丨〇。 於此，係將由有機溶劑以及界面活性劑所成之所謂剝離 液保持於70°C，將感光性樹脂π浸潰於上述剝離液中8分 鐘後剝離，繼而以純水清洗丨〇分鐘後，藉由電漿灰化裳置 於氮氣環境中實行500 W、1分鐘之灰化，從而去除於剝離 100043.doc -22- 1274531 液浸潰以及純水洗淨過程中，於對應於上述開口部之部分 所生成之氧化膜ίο，但並非僅限於此，剝離液並非限定於 有機溶劑以及界面活性劑，例如亦可為鹼等可剝離上述感 光性樹脂Η之物質。又，剝離液之溫度並非限定於7〇t， 例如亦可為介於常溫至不到剝離液之濟點之間的溫度，浸 潰時間亦非限定於8分鐘，於可完成剝離之範圍内即可。 進而，於之後所示之軟熔步驟中，倘若焊錫球7連接於佈 線圖案5，則亦可無須實行洗淨後之電漿灰化’環境氣體 亦並非限定於氬氣，例如亦可使用氫等。 圖6⑷表示準備轉印有助焊劑9之焊錫球了之焊錫球準備 步驟，圖6⑷表示谭錫球配置步驟，其藉由未圖示之焊錫 球私载裝置’將轉印有助焊劑9之焊錫球7配置於上述石夕晶 =4之上述佈線圖案5的氧化膜1G被去除之任意範圍内。首 ’ ^焊錫球7’其藉由未圖示之焊錫球搭載裝置轉印 2思量之助谭劑9。藉由上述焊錫球搭载裝置，於上述 2圖案5上之氧化膜10被去除之任意範圍内，以上述方 用助¥劑9之黏性配置焊錫球7。 =此’係:準傷有藉由未圖示之焊錫球搭載襄置轉印有任 ^ ^ 9之^錫球7 ’並且藉由上述焊錫球搭載裝 内，利用Γ、Γ線圖案5上之氧化膜10被去除之任意範圍 助焊南Μ 19之黏性配置焊錫球7，但並非僅限於此， J亦可未預先轉印至焊錫球7 載裝置所具備例女了精由知錫球格 線圖案5上之U 插腳等，預先轉印至上述佈 乳化臈1〇被去除之任意範圍内，繼而於轉印 100043.doc -23 - 1274531 有上述助誶劑之任意範圍内配置焊錫球7。 。圖—6⑷表示藉由軟_對配置有上述焊錫球7之上述石夕晶 圓4貝灯加熱、冷卻’從而連接焊錫球7與上述佈線圖案5 之連接步驟。藉由將上述石夕晶圓4投入至設定為鳩。c之軟 熔爐中’溶化焊錫球7,隨後加以冷卻，使焊錫球7凝固且 與佈線圖案5相連接，藉此獲得csp構造之半導體晶片卜 ;此處係藉由將上述矽晶圓4投入至設定為260°C之軟 熔爐中熔化烊錫球7，隨後加以冷卻，使焊錫球7凝固且與 佈線圖案5相連接，但並非僅限於此，設定溫度並 於260°C，例如介π & π J 士亦可為可使焊錫球7充分熔融、流動之 度。 (第三實施形態） 、圖:⑷至圖8⑷係表示本發明之半導體裝置及其製造方 第一實苑形恶者，其表示於矽晶圓4上所形成之複數 個半導體晶片1之中，僅單個晶片之部分剖面。以下藉由 圖7(a)至圖8(d)就上述製造方法 ^衣k万忐之弟二實施形態加以說 ⑷所示之梦晶圓4中，藉由未圖示之電路形成步 驟’形成有用以電性連接積體電路等電路、或上述電路盘 外:之電極墊片’進而藉由未圖示之保護卿成步驟，於 任思之電極墊片2上形成有具有開口部之保護膜3。並且， :上述石夕晶圓4中，藉由未圖示之配線形成步驟，於電極 =片2上以及保護膜3上，形成有自電極塾片2上所電性連 妾之作為銅再配線之佈線圖案5。於此，係藉由配線形成 100043.doc -24- 1274531 步驟，形成自電極墊片2上電性連接之作為佈線圖案5之鋼 再配線。但並非僅限於此，例如既可為使用有鎳之配線， 亦可為其他金屬或合金。 圖7(b)表示於形成於上述矽晶圓4之元件形成面側之佈 線圖案5的表面，形成感光性樹脂u之感光性樹脂塗布步 驟。滴下所需足夠量之液狀正型感光性樹脂液於上述矽晶 圓4上，藉由未圖示之旋轉塗布機，於矽晶圓4上形成感光 性樹脂液之均一液膜，並且以設定為12〇它之加熱裝置加 熱1〇分鐘，藉此以形成膜厚10 μηι之薄膜狀感光性樹脂 11 〇 於此，係滴下液狀正型之感光性樹脂液於上述矽晶圓4 上’藉由旋轉塗布機於晶圓上形成感光性樹脂液膜之均一 液膜，並且以設定為120之加熱裝置加熱1〇分鐘，藉此 形成膜厚10 μιη之感光性樹脂u，但並非僅限於此，例如 感光〖生树脂11之材料亦可為負型，加熱溫度既可低於12〇艺 亦可鬲於120°C，加熱時間既可不到10分鐘亦可超過1〇分 鉍，倘若能獲得所期望之性能，亦可省略加熱處理。又， 感光树脂11之原料亦非限定於液狀，例如亦可為薄膜狀 之所謂乾式薄膜。進而，亦可使用印刷用版將樹脂塗布為 任思开）狀以代替感光性樹脂11。 圖7(c)表示將於上述矽晶圓4之元件形成面上所形成的感 光性樹脂11加工為任意形狀之曝光步驟。對上述矽晶圓4 藉由未圖示之曝光裝置使感光性樹脂丨丨感光之後，藉由未 圖不之顯影裝置實行顯影處理，藉此於欲搭載焊錫球之任 100043.doc -25- 1274531 意位置以外之區域（上述非搭载區域），使感光性樹脂_ 口最終加以去除，藉此使上述佈線圖案5露出。 圖7(d)表示於形成於上述矽晶圓4之元件形成面之得以 露出的佈線圖案5之表面’形成氧化媒1〇之氧化膜形成步 驟。以設定為20(TC之烘箱對上述石夕曰曰曰圓4加熱2小時，藉 此於作為銅I線之佈線圖案5之表面，藉由熱氧化形成氧 化臈1 0。 於此，係以設定為20(TC之烘箱加熱2小時，藉此於上述 佈線圖案5之表面熱氧化形成氧化膜10，但並非僅限於 此’例如設定溫度既可低於20(rc，亦可高於·。c，並且 亦可於多個階段變化溫度…加熱時間並非為限定於2 小時者，既可不到2小時’亦可超過2小時。進而，氧化膜 並非為限定於藉由加熱所形成之熱氧化膜者，例如既可 ^使用過減虱等藥品所形成之氧化膜，亦可為實施形成 亞乳化銅薄臈即所謂黑化膜之黑化處理而形成之物質。 圖8⑷表示將上述石夕晶圓4上所形成之感光性樹㈣剝離 之剝離步驟。鸦：车m ^ ^ 將未圖不之由有機込劑以及界面活性劑所 =剝離液保持於㈣，於上述剝離液中浸潰8分鐘， 之：純樹脂U且加以去除，冑而藉由純水清洗㈣鐘 4 ^由電漿灰化裝置於氬氣環境中實行5〇〇 w^分鐘 去除於欲搭載上述焊錫球7之任意位置所殘留之 找;Π。該剝離之結果，上述氧化膜1。之 =線圖案5之露出表面成為同-平面狀，即成為同、一 100043.doc -26- 1274531 於此’係將由有機溶劑以及界面活性劑所成之所謂制離 ,保持於7(TC，於上述剝離液中浸潰8分鐘，剝離感光性 樹脂11 ’ Μ而以純水清洗1G分鐘後，藉由電漿灰化裝置於 氬氣環境中實行_ W、丨分鐘之灰化，從而去除於欲搭载 上述焊錫球7之任意位置所殘留之感光性樹脂u，但並非 僅限於此，剝離液並非限定於有機溶劑以及界面活性劑， 例如亦可為驗等可剝離上述感光性樹脂u之物質。又，剝
離液之溫度並非限定於⑽，例如亦可介於常溫至低於剝 離液之沸點之間，浸潰時間亦非限定於8分鐘，於可完成 剝離之範圍内即可。 進而，於之後所示之軟熔步驟中，倘若焊錫球7連接於 佈線圖案5 ’則並非一定需要實施洗淨後之電漿灰化，環 境氣體亦並非限定於氬氣，例如亦可使用氫等。 剝離之結果，氧化膜10與佈線圖案5之形狀， 如上述圖3之_叫)所示之各例，但並非僅限^為 只要是於後述之焊錫球7熔融時之流動不會超出所期望之 範圍的形狀即可。 圖8(b)表不準備轉印有助焊劑9之焊錫球7之焊錫球準備 步驟，圖8⑷表示焊錫球配置步驟，其藉由未圖示之焊錫 球搭載裝置’將轉印有助焊劑9之焊錫球7配置於上述石夕晶 圓4中上述佈線圖案5的氧化膜1〇被去除之任意範圍内。準 備焊錫球7 ’纟藉由未圖示之焊錫球搭載裝置轉印有任意 量之助焊劑9。藉由上述焊錫球搭載裝置，於上述佈線圖 案5上之氧化膜1〇被去除之任意範圍内，藉由利用助焊劑9 100043.doc -27- 1274531 之黏性之密著助焊劑9a配置焊錫球7。 於此係準備焊錫球7，其藉由未圖示之焊錫球搭載裝 置轉印有任意量之助焊劑9,並且藉由上述焊錫球搭载裝 置’於上述佈線圖案5上之氧化膜10被去除之任意範圍 内，利用助焊劑9之黏性配置焊錫球7,但並非僅限於此， 助焊劑9亦可未預先轉印至焊錫球7,例如可藉由焊錫球搭 載裝置所具備之助焊劑轉㈣插腳等，預先轉印至上述佈 線圖案5上之氧化膜1〇被去除之任意範圍内，繼而配置谭 錫球7於轉印有上述助焊劑之任意範圍内。 曰® 8⑷表示藉由㈣爐將配置有上述焊錫球7之上述石夕 晶® 4進彳丁加熱、冷卻’從而連接焊錫球7與上述佈線圖案 5之連接步驟。將上述石夕晶圓4投入至設定為細。c之軟炫 爐中，溶化焊錫球7，且於其後加以冷卻，藉此使焊錫球7 凝固且與佈線圖案5相連接。 此處係將上述矽晶圓4投入至設定為260°C之軟熔爐 中焓化丈干錫球7，隨後加以冷卻，藉此使焊錫球7凝固且 與佈線圖案5相連接、然而並非為限定於此者，設定溫度 並非限定於26〇t，例如亦可為可使焊錫球7充分㈣、流 動之溫度。 將以上述方式所獲得之含有複數個CSP構造的半導體晶 片1之石夕晶圓4,藉由切割裝置分割為各個半導體晶片1， 並且使用軟溶爐介以焊錫球7連接於基板12上。此時，為 保護基板12側之佈線圖案5以及提昇連接強度，亦可如圖 4(&)所不’於半導體晶片1與基板12之間注入填充劑材料 100043.doc -28- 1274531 13 ° 面=上述連接步驟之後，亦可於上述半導體晶片1之表 封止二錫球7料之任意—處或複數處，滴下適量液狀之 —材料’藉由未圖示之旋轉塗布或封止樹脂材料之 ^ ‘生，L均一膜厚擴散，且以加熱硬化等適當之方 =吏其硬化從而形成封止樹脂6之後，將所獲得之含有複 數個CSP構造之丰導，曰 牛導體曰曰片的未圖示之晶圓，藉由切割裝
刀口1J為各個半導體晶片1，#此’ S得如圖4(b)所示之 csp構造之半導體晶片i。 進而’圖4(e)係表示將上述發晶圓4適用於先前技術（日 本專利特開平9_2138观公報）之示例，上述連接步驟之 f以知錫球7之全部或一部分被埋沒之方式，藉由封止 :脂6封止上述碎晶圓4之佈線圖案形成面侧，並且對於埋 π有經硬化之封止樹脂6的焊錫球7之一部分加以研磨，藉 此使封止樹脂6之研磨面與焊錫球7之研磨面相互構成同二 平面。 準備熔點低於焊錫球7之新焊錫球14，藉由未圖示之焊 錫球格載裝置，轉印未圖示之任意量之助焊劑，並且藉由 上述焊錫球搭載裝置，利用助焊劑之黏性，將已準備之上 述低熔點之焊錫球14配置於上述被研磨的焊錫球7之研磨面。 於此處，係準備有藉由未圖示之焊錫球搭載裝置轉印有 未圖示之任意量的助焊劑9之低熔點之新焊錫球14，並且 藉由上述焊錫球搭載裝置，利用助焊劑之黏性，將已準備 之上述低熔點之焊錫球14配置於上述被研磨的焊錫球7之 100043.doc -29- 1274531 研磨面，然而並非限定於此，助焊劑亦可未預先轉印至低 熔點之新焊錫球〗4，例如亦可藉由未圖示之焊錫球搭載裝 置所具備的助燁劑轉印用插腳等，預先轉印至上述被研磨 之知錫球7之研磨面，繼而於轉印有上述助焊劑之任意範 圍内，配置上述低熔點之焊錫球〗4。 將上述矽晶圓4投入至設定為245t：之軟熔爐中，熔化低 熔點焊錫球14，隨後加以冷卻，藉此使焊錫球14凝固，且 與上述被研磨之焊錫球7相連接，作為外部電極端子。於 此處，係將上述矽晶圓4投入至設定為245t：之軟熔爐中， 炫化低熔點焊錫球14，隨後加以冷卻’藉此使焊錫球^凝 固，且與上述被研磨之上述焊錫球7相連接，但並非僅限 於此，設定溫度並非限定於245它，例如亦可為可使低熔 點谭錫球14充分炫融、流動，並且未使上述被研磨焊錫球 7熔融之溫度。 (第四實施形態） 圖9(a)至圖9(c)係表示本發明之半導體晶片（半導體裝 置)1及其製造方法之第四實施形態者，其表示於矽晶圓4 上所形成之複數個半導體晶片！之中，僅單個晶片之部分 之剖面。以下藉由圖9⑷至圖9⑷就上述半導體晶片丨及其 製造方法之第四實施形態加以說明。 於第四實施形態中’與上述第一至第三之各實施形態之 不同點在於’如圖9⑷至圖9⑷所示，係使用焊錫球叫 替焊錫球7，該焊錫球37含有呈大致球狀之球本體，以 及覆蓋本體外圍表面上之外皮狀之焊料膜37b。 100043.doc -30- 1274531 乂右為上述球本體37a之材料，可為可耐焊料膜3之熔點 =、度的具有耐熱性之樹脂，或者亦可為銅或銅合 孟，或者亦可為作為導電體之金屬。 _ j使用有上述樹脂之情形時，可實現輕量化，並且藉由 輕f化可提昇於谭錫球37之藉由黏性之安裝性，從而可使 、、、電極端子確實形成。另一方面，作為球本體37a之材 料§使用銅或銅合金時，可獲得電傳導性優良之外部電 極端子。 當使用銅或鋼合金作為上述球本體37a之材料時，於連 =驟中，。較好是將上述石夕晶圓4投人至以晶圓表面溫度 最:為260 C之方式加以設定且導入有氮之軟溶爐中，熔 >錫球37，蚧後加以冷卻，藉此使焊錫球凝固且與佈 線圖案5相連接。於此’係將上述石夕晶圓4投入至以晶圓表 面溫度最高為戰之方式加以設定且導入有氮之軟熔爐 中’溶化焊錫球37,其後加以冷卻，藉此使焊錫㈣凝固 且與佈線圖案5相連接’然而並非限定於此，設定溫度並 非限定於26(TC ’例如亦可為可使蛘錫球37充分炫融、流 動之溫度。 本發明之半導时置及其製造方法，關於藉由保護膜形 成步驟於電極墊片2上形成具有開口部之保護膜3，並且夢 由配㈣成步㈣成有自電極塾片2上所電性連接之料 銅配線之佈線圖案5时晶圓4，亦可為藉由含有以下步驟 之方法以及上述方法所獲得之構成，即於上述石夕晶圓4之 元件形成面側所形成的佈線圖案5之表面形成氧化膜心 100043.doc 31 1274531 \ 、形成乂驟，於上述矽晶圓4之元件形成面側塗布感 光/•生树脂11之感光性樹腊塗布步驟，將於上述石夕晶圓4之 元件形成面上所形成之感光性樹脂η加工為任意形狀的曝 光V驟纟除上述石夕晶圓4上之感光性樹脂開口部之氧化 膜10的氧化膜去除步驟，使於上述石夕晶圓4上所形成之感 光性樹脂11剝離之剥離步驟，準備轉印有助焊劑9之焊錫 球7之知錫球準備步驟，藉由焊錫球搭載裝置將轉印有助 焊劑9之焊錫球7,配置於上述石夕晶SU之上述佈線圖案5上 之乳化膜10被去除的任意範圍内之焊錫球配置步驟，以及 精由軟熔爐使配置有上述焊錫球7之上述石夕晶圓4加熱、冷 部，從而將焊錫球7與上述佈線圖案5相連接之連接步驟。 根據上述方法，藉由每/ 、 只订上述各步驟，可防止於與焊錫 球7相連接之佈線圖案5之任意範圍以外的佈線圖案5,受 溶融之外部電極端子沾錫擴散。 ^者’本發明之半導體裝置及其製造方法，關於藉由保 護膜形成步驟’於電極墊片2上形成具有開口部之保護膜 3 ’並且藉由配線形成步驟形成有自電極墊片2上所電性連 接之作為銅配線之佈線圖案5时晶圓4，亦可為藉由 :下步驟之方法以及上述方法所獲得之構成，即於上述矽 晶5Μ之兀件形成面側所形成之佈線圖案5的表面， 光性樹脂U之感光性樹脂塗布步驟，將於上述石夕晶圓k 疋件形成面上所形成之感光性樹脂u加工為任意形狀的曝 =步驟，於上述石夕晶圓4之元件形成面側所形成之佈線圖 案5表面形成氧化膜10的氧化膜形成步驟，使於上述石” 100043.doc -32· 1274531 圓4上所形成之感光性樹脂^剝離之剝離步驟，準備轉印 有助焊劑9之焊錫球7之焊錫球準備步驟，藉由焊錫球搭载 裝置，將轉印有助焊劑9之焊錫球7配置於上述矽晶圓4之 上述佈線圖案5上的氧化膜1〇被去除之任意範圍内之焊錫 求配置父π驟卩及藉由軟熔爐使配置有上述焊錫球7之上 述石夕晶圓4加熱、冷卻，從而將焊錫球7與上述佈線圖案5 相連接之連接步驟。 根據上述方法，藉由實行上述各步驟，可防止於與焊錫 球7相連接之佈線圖案5之任意範圍以外的佈線圖案5,受 炼融之外部電極端子沾錫擴散。 ，結果，由於熔融焊料與氧化膜1〇之沾錫性不良，即使未 形成阻知劑等，亦可防止熔融且流動性增加之焊料流動至 =圖案5之所期望的範圍以外，從而可製造能防止錫橋 生之CSP構造之半導體裝置。因此，於本發明中，本質 二 =阻焊劑之膨脹、剝落以及裂痕，從而亦可無須 二:用以使阻焊劑硬化之高温步驟，進而可提供—種半導 體裝置及JL釗洪古、土 *^ ^ 、恳 ^ /，，、糟由印刷基板安裝後之應力或吸 ^可防讀阻焊劑以及與阻焊劑之上述界面的可靠性降 -又，可提供一種半導體裝置及其製造 少阻谭劑步驟可較先前降低製造成本。 ，、错由減 性=義，性加以說明。作為沾錫 ’知用接觸角之方法較為簡便，然而與”沾錫性” 口以比較’可列舉”擴散試驗（JIS Z 3197)"或"沾錫n 驗（JIS c 0053)”。 ）及沾錫忒 100043.doc -33- 1274531 ”擴散試驗丨’，传淛中 度，將Μω 2 (D)與炼融後⑻之焊料之高 表-i )除以D所算出之數值乘100所獲 表不擴散率（％)。 侵侍之數值 二：4驗"’係將試驗片(該情形下為銅以及表面氧化之 ，—直地浸潰於充滿熔融焊料之槽中，繼 作用於試驗片之力*… 而測定於此時 試驗片-焊若為對於焊料之沾錫性不良之 ^. 一 4的&，則向上之力（欲推回原處）對試驗# 發揮作用，而倘若兔、上姐以， 处驗片 倘右為沾錫性較好之組合，則立即向 ;試驗片上之熔融焊料藉 θ 十错由表面張力使表面積縮小，故 果疋將試驗片拉入槽中）發揮作用。通常，藉由溶 蛐知料種類與試驗片種 q碟蝴又殂分，向上之力趨於向向下之 ♦變化。此時’倘若以設定時間為χ軸、力為γ軸之方式 :圖’則試驗片對熔融焊料"沾錫，，之過程，可數值地加以 二將m爰至自向上變化為向下（力為o(N))點為止稱 "沾錫時間(Wetting time)，’ ’並且將向下作用之力稱為 ’沾錫力（Wetting force)”。 、於實際之焊料連接中，由於為去除表面氧化膜或防止生 成使用有各種助知劑，雖不能一概而論，然而一般地， 於”擴散試驗”中，Cu氧化前後之擴散率之差為，，數％，，。另 一方面，於”沾錫試驗”中，於表面未存在氧化膜之情形 時，沾錫時間為”不到i秒”，於存在有氧化膜之情形時， 雖然根據助焊劑之種類而異，然而有報告例稱例如氧化膜 之厚度為10 nm時，藉由助焊劑去除氧化膜之時間，大約 花費1(秒）。 100043.doc -34- 1274531 通常’於作為佈線圖案5之銅表面之藉由自然氧化所形 成的氧化膜層為數nm，然而於上述各實施形態中，實行有 Ολα 、2小時之加熱處理，眾所周知的是藉由15〇〇c、2小 寺之加熱處理可生成50 nm之氧化膜，故而可認為於上述 ^月形形成有50 nm以上之氧化膜1〇。因此，於未實行氧化 膜10之形成處理之部分，與實行有該處理之部分的"沾錫 時間”相差5倍以上。
又，作為氧化膜10之厚度，本來係藉由沾錫性之"差，，丹 必須持續之時間而規定。因此，可知上述規定只要，，於箱 由，熔爐之連接步驟中，焊料熔融狀態所持續之時間％ 藉由助焊劑去除氧化膜之時間”即可。 二，實中，根據助焊劑之種類、焊料之種類以及軟熔溫 度:疋條件，可考慮各種之組合，並且氧化膜10之厚度， 2遠厚於"於藉由軟熔爐之連接步财，焊料熔融狀^所 _之時間内’可藉由助焊劑之作用所去除之氧化膜的厚 度π之方式而設定。 =如，以上述報告例之數值作為參考時，假設氧化膜lc 度為50 nm，則為50 η—，作為軟熔爐之設 "為”焊料溶融溫度以上之時間為不到5秒"，藉此可 知乳化臈10之厚度較好是"得以維持 竹於绊枓熔融溫度以上 之時間（秒）xH)(nm/秒），，以上。進而，亦可乘q全 例如最終得以殘留至少為10 nm，較妊Η，λ ^ ^ 野疋10 nm〜20 nm左 右之膜厚之氧化膜1〇之方式）。 [產業上之可利用性] 100043.doc -35- !274531 本發明《半導體裝置及其製造方&，因藉由使用氧化 联、特別是銅之氧化膜，可確實形成使用低成本化之焊錫 球的^部連接端子’故而可提昇稱為CSP構造之半導體裝 ^ =可靠性，並且可省略新絕緣膜之形成步驟從而可降低 /造成本，因此，適宜用於稱為行動電話等通信機、或者 液晶顯示裝置等顯示裝置之電子機器所使用的半導體 之領域。 直 ，發明之半導體裝置’為解決上述問題，其係—種半導 =置’含有電極墊片，其電性連接於基板元件形成面上 形成之電路，以及再配線之佈線圖案，其電性連接 電極塾片，其特徵在於，於上述佈線圖案表面，形成有氧 化上述佈線圖案所形成之氧化膜。 根據上述構成，藉由於佈線圖案表面形成氧化膜，例如 於佈線圖案上形成藉由焊料所形成之外部電極端子時 使於上述外部電極端子之形成時焊料 融嬋料之沾錫性不良之上兀了猎由與熔 “ ^不良之上述乳化膑，防止所熔融之焊料於 A圖案上沾錫擴散，並且可使於上述外部電極 形成於佈線圖案上。 貫 膜並二於上述構造中’因藉由佈線圖案之氧化形成氧化 故而可省略形成所謂新絕緣膜之其他步驟，從而亦可 降低製造成本。 述丰導體褒置中，上述佈線圖案較好是以銅作為主 要成勿。根據上述構成，由以銅作為 佈線圖案，藉此可f紙刀之物1形成 猎此了使氧化膜之形成容易化，並且亦可使氧 100043.doc -36- 1274531 化膜之去除簡單化，故而可更加 之外部電極端子。 實形成猎由焊料所形成 於上述半導體裝置中，較好 有外部雷杯嫂工 ；上述佈線圖案上形成 ，外邙電極端子。於上述半導 少敗 子亦可+ 體^置中，上述外部電極端 疋了為以大致球狀之方式 導體裝置中，較好β上、卜斗洋錫球。於上述半 性不，之二 電極端子為與氧化膜之㈣ 陡不良之物質。於上述半導體裂置中 設置於f-、+、/士 Μ η + 疋上*述氧化膜 =述佈線圖案中上述外部電極端子之非形成區域。 ;上述半導體褒置甲，上 致球狀过卜#電極端子亦可為藉由大 双球狀之樹脂以及以將其覆 方式所形成的焊料、或大 :球：之金屬以及以將其覆蓋之方式所形成的痒料而構 成。於上述半導體裝置中’上述大致球狀之金屬亦可含有 :或者含有銅之合金。於上述半導體裝置中，上述氧化膜 ^可设置於上述佈線圖案中與外部電極端子之形成區 鄢之區域。 本發明之半導體裝置之製造方法，為解決上述問題，其 特徵在於含有：於半導體裝置以圓之it件形成面上，形 成用以電性連接電極墊片與外部電極端子之佈線圖案之步 驟與於上述佈、線圖案之外部電極端子之非形成區域上， 形成將佈線圖案氧化之氧化膜之步驟，以及於佈線圖案上 化成上述外部電極端子之步驟。 根據上述方法，因於外部電極端子之非形成區域上，形 成有氧化膜於佈線圖案上，故而例如於佈線圖案上形成藉 由烊料所形成之外部電極端子時，即使於上述外部電極端 l〇〇〇43.doc -37- 1274531 子之形成時焊㈣融’亦可藉由與熔料 之上述氧㈣，防止㈣融之㈣於佈線性不良 散，並且可使上述外部電極端子確 =沾锡擴 並且，於上述構成中，因藉由佈線圖=圖索上。 膑，故而可省略形成所謂新絕 形成虱化 降低製造成本。 從而亦可 於上述製造方法中’形成上述 以氧化佈線圖案之整個表面的方式形成全面氧::含有 :域二上述佈線圖案十去除對應於形成外部電極端 &域之全面氧化膣邱八 丨上响于之 ®乳化膜口|J刀的步騾。於上述 於上述去除步驟中使用稀硫酸。於上述製造方法中亦可 去:步驟亦可為藉由乾式_去除全面氧二二述 、上述製造方法中，形成上述氧化膜之步驟，亦可入 於上述佈線圖案之形成外部電極端子之區域表 = =步驟，以及以氧化含有上述遮罩層之佈線圖宰表面： 方式形成氧化叙H _表面的 面，從而π佑綠 ，亦可猎由加熱氧化上述佈線圖案表 2 -而於佈線圖案表面形成氧化膜。於 中，亦可藉由藥液處理上述佈線 方法 案表面形成氧彳㈣W 而於佈線圖 過氧化氣水。於上述製造方法中，上述藥液亦可為 [發明之效果] 電路之二之半導體裝置之構造，如上所述，於電性連接於 “極墊片所電性連接之再配線的佈線圖案之表面， 100043.doc •38- 1274531 具有以氧化上述佈線圖案之方式所形成之氧化膜。 故而，上述構造藉由於佈線圖案表面具有氧化 現例如於佈線圖案上藉由焊料形成外部電極端子時你 於上述外部電極端子之形成時焊料熔融，亦可藉由虚熔4 焊料之沾錫性不良之上述氧化膜，防止㈣融之焊料^ 線圖案上沾錫擴散’並且可使上述外部電極端子 於佈線圖案上。 /成 並且’於上述構造中，因藉由佈線圖案之氧化形成氧化 膜’故而可實現可省略形成所謂新絕緣膜之其他步 而亦可降低製造成本之效果。 本發明之半導體裝置之製造方法，如上所述，含有於佈 線圖案中外部電極端子之非形成區域上，形成氧化佈線圖 案之氧化膜之步驟，上述佈線圖案係用以於半導體裝置用 晶圓之7C件形成面上電性連接電極墊片與外部電極端子。 根據上述方法，因於外部電極端子之非形成區域上，於 佈線圖案上形成有氧化膜，故而可實現例如於佈線圖案上 藉由焊料形成外部電極端子時，即使於上述外部電極端子 之形成時焊料熔融，亦可藉由與熔融焊料之沾錫性不良之 上述氧化膜，防止所熔融之焊料於佈線圖案上沾錫擴散， 並且可使於上述外部電極端子確實形成於佈線圖案上。 並且，於上述方法中，因藉由佈線圖案之氧化形成氧化 膜，故而可省略形成所謂新絕緣膜之其他步驟，從而亦可 降低製造成本。 於發明之詳細說明項中，具體之實施態樣或實施例係使 100043.doc -39- 1274531 本發明之技術内容明確者，並非狹義地解釋為僅限定於上 述具體例者，可於本發明之精神以及以下所揭示之專利申 請範圍内，實行各種變更而加以實施。 【圖式簡單說明】 圖1(a)至圖1(d)係表示本發明之半導體裝置之製造方法 的第一貫施形恶之各步驟之一部分的概略剖面圖。 圖2(a)至圖2(e)係表示上述半導體裝置之製造方法之各 步驟的其他部分之概略剖面圖。
圖3(a)係用以說明之再次揭示之上述圖2(b)。 p圖3(b)至圖3⑷係分別表示於上述半導體裝置所形成之 氧化膜之形狀的各例之平面圖。 圖4⑷至圖4⑷係分別表示上述半導體裝置之用途之各 例的概略剖面圖。 圖 的第 圖 步驟 5(a)至圖5(d)係、表示本發明之半導體|置之製造方法 二實施形態之各步驟之一部分的概略剖面圖。彳 6⑷至圖6(e)係表示上述半導體裝置之製造方法之各 的其他部分之概略剖面圖。 圖7⑷至圖7⑷係表示本發明之半導體 的第三實施形態之各步驟之-部分的概略剖面圖 圖8⑷至圖8⑷係、表示上述半導體裝置 步驟的其他部分之概略剖面圖。 方法之各 圖9⑷至圖9(e)係表示本發明之半導體裳 造 的第四實施形態之各步驟之_ 1坆方法 回/ _ V驟之部分的概略剖面圖。 圖1 〇係表不先前技術之半導 頫凌置之一例的平面圖。 100043.doc 1274531 圖11(a)係表示自於上述圖10所示之半導體裝置之A-A線 箭頭方向觀察之剖面圖。 圖11(b)係表示自於上述圖10所示之半導體裝置之B-B線 箭頭方向觀察之剖面圖。 【主要元件符號說明】 1 半導體晶片（半導體裝置） 2 電極墊片 3 保護膜 4 秒晶圓（基板） 5 佈線圖案 6 封止樹脂 7 焊錫球 9 助焊劑 10 氧化膜 11 感光性樹脂 12 基板 13 填充劑材料 14 低熔點焊錫球 15 阻焊劑層 16 印刷電路板 17 焊盤 18 間隙部 19 連接孔 20 直徑方向 100043.doc -41 -

Claims (1)

  1. J274531 十、申請專利範圍： h —種半導體裝置，其特徵在於含有： 基板， 於上述基板之元件形成面上所形成之電路 電性連接於上述電路之電極墊片， 2. 電性連接於上述電極墊片於上述佈線圖案之表面， 氣化膜。 之再配線之佈線圖案，以及 氧化上述佈線圖案而形成之 如睛求項1之半導體裝置， 為主要成分者。 其中上述佈線圖案係以銅作 3· 如請求項1之半導體裝置 成有外部電極端子。 其中於上述佈線圖案上，形 4. 如請求項3之半導體裝置，其中上述 焊料形成為大致球狀之焊錫球。 外部電極端子係使 5. 請求項3之半導體裝置，其中上述外部電極端子係與 氣化膜之沾錫性不良者。 6.
    如請求項3之半導體裝置，其中上述氧化膜設置於上述 佈線圖案中上述外部電極端子之非形成區域。 如請求項3之半導體裝置’其中上述外部電極端子包含 大致球狀之樹脂以及以將其覆蓋之方式所形成的焊料、 或大致球狀之金屬以及以將其覆蓋之方式所形成的焊料 而構造。 8·如請求項7之半導體裝置 由鋼或含有鋼之合金所成 其中上述大致球狀之金屬係 100043.doc 1274531 .:”求項3之半導體裝置’其中上述氧化膜設置於上述 佈線圖案中與外部電極端子之形成區域相鄰的區域。 从一種半導體裝置之製造方法，其特徵在於包含： 於半導體4置用晶圓之元件形成面上，形成用以電性 連接電極塾片與外部電極端子之佈線圖案的步驟， 於上述佈線圖案中上述外部電極端子之非形成區域 上’使上述佈_案氧切成氧化膜的步驟，以及 於上述佈線圖案上形成上述外部電極端子之步驟。 U =求項1〇之半導體裝置之製造方法，其中形成上述氧 1匕=步驟包含：氧化上述佈線圖案之整個表面而形成 王面氧化膜之步驟，以及 去除於上述佈線圖案中與形成 成述外部電極端子之區 或相對應之上述全面氧化膜部分的步驟。 12. ΓΓ!項11之半導體裝置之製造方法，其中於上述去除 步驟中使用稀硫酸。 ’、 13. ΓΓΓη之半導體裝置之製造方法，其中於上述去除 步驟中，藉由乾式姓刻去除上述全面氧化膜部分。〃 14. 如請求項10之半導體裝置之製造方 化膜之步驟包含： 中形成上述氧 於上述佈線圖案之形成上述外 形成遮罩層的步驟，以及 ^子之Q域表面 氧化含有上述遮罩層之佈線圖宰 氧化膜之步驟。 ㈣之表面’而形成上述 I5·如請求項10之半導體裝置之製造 / ’其中藉由加熱氧 100043.doc 1274531 化上述佈線圖案表面 氧化膜。 而於上述佈線圖 案表面形成上述 16·如請求項1〇之半導體裝置之製造方法，其中藉由藥液處 理上述佈線圖案表面，而於上述佈線圖案表面形成上述 氧化膜。 口.如請求項16之半導體裝置之製造方法，其中上述藥液為 過氧化氫水溶液。
    100043.doc
TW094106818A 2004-03-08 2005-03-07 Semiconductor device and manufacturing method for the same TWI274531B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004063997A JP4094574B2 (ja) 2004-03-08 2004-03-08 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
TW200601918A TW200601918A (en) 2006-01-01
TWI274531B true TWI274531B (en) 2007-02-21

Family

ID=34909335

Family Applications (1)

Application Number Title Priority Date Filing Date
TW094106818A TWI274531B (en) 2004-03-08 2005-03-07 Semiconductor device and manufacturing method for the same

Country Status (5)

Country Link
US (1) US20050194686A1 (zh)
JP (1) JP4094574B2 (zh)
KR (1) KR100686677B1 (zh)
CN (1) CN100372110C (zh)
TW (1) TWI274531B (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102006033870B4 (de) * 2006-07-21 2009-02-26 Infineon Technologies Ag Elektronisches Bauteil mit mehreren Substraten sowie ein Verfahren zur Herstellung desselben
JP4219951B2 (ja) * 2006-10-25 2009-02-04 新光電気工業株式会社 はんだボール搭載方法及びはんだボール搭載基板の製造方法
JP5396750B2 (ja) * 2008-06-16 2014-01-22 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2010040599A (ja) * 2008-07-31 2010-02-18 Sanyo Electric Co Ltd 半導体モジュールおよび半導体装置
JP4737466B2 (ja) * 2009-02-09 2011-08-03 セイコーエプソン株式会社 半導体装置及びその製造方法
US8712571B2 (en) * 2009-08-07 2014-04-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for wireless transmission of diagnostic information
JP2012160500A (ja) * 2011-01-31 2012-08-23 Sony Corp 回路基板、半導体部品、半導体装置、回路基板の製造方法、半導体部品の製造方法及び半導体装置の製造方法
JP6571446B2 (ja) * 2015-08-11 2019-09-04 ローム株式会社 半導体装置
TWI771974B (zh) 2020-04-03 2022-07-21 韓商Ｎｅｐｅｓ股份有限公司 半導體封裝件
KR102635846B1 (ko) * 2020-04-03 2024-02-13 주식회사 네패스 반도체 패키지 및 그 제조방법
KR102621743B1 (ko) * 2020-04-03 2024-01-05 주식회사 네패스 반도체 패키지 및 그 제조방법
CN112702848B (zh) * 2021-03-24 2021-05-28 成都市克莱微波科技有限公司 一种高频柔性微波印制电路板的清洗方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5472913A (en) * 1994-08-05 1995-12-05 Texas Instruments Incorporated Method of fabricating porous dielectric material with a passivation layer for electronics applications
DE19643609B4 (de) * 1996-10-14 2007-07-19 Pirelli Cavi E Sistemi S.P.A. Fertigungseinrichtung zum Aufbringen einer Oxidschicht auf die einzelnen Drähte eines vieldrähtigen Kupferleiters
US6903451B1 (en) * 1998-08-28 2005-06-07 Samsung Electronics Co., Ltd. Chip scale packages manufactured at wafer level
KR100269540B1 (ko) * 1998-08-28 2000-10-16 윤종용 웨이퍼 상태에서의 칩 스케일 패키지 제조 방법
JP3137087B2 (ja) * 1998-08-31 2001-02-19 日本電気株式会社 半導体装置の製造方法
KR20000029054A (ko) * 1998-10-15 2000-05-25 이데이 노부유끼 반도체 장치 및 그 제조 방법
KR100313706B1 (ko) * 1999-09-29 2001-11-26 윤종용 재배치 웨이퍼 레벨 칩 사이즈 패키지 및 그 제조방법
KR100306842B1 (ko) * 1999-09-30 2001-11-02 윤종용 범프 패드에 오목 패턴이 형성된 재배치 웨이퍼 레벨 칩 사이즈 패키지 및 그 제조방법
US6727593B2 (en) * 2001-03-01 2004-04-27 Kabushiki Kaisha Toshiba Semiconductor device with improved bonding
US6541303B2 (en) * 2001-06-20 2003-04-01 Micron Technology, Inc. Method for conducting heat in a flip-chip assembly
JP3829325B2 (ja) * 2002-02-07 2006-10-04 日本電気株式会社 半導体素子およびその製造方法並びに半導体装置の製造方法

Also Published As

Publication number Publication date
CN1677657A (zh) 2005-10-05
JP2005252162A (ja) 2005-09-15
KR20060043439A (ko) 2006-05-15
TW200601918A (en) 2006-01-01
KR100686677B1 (ko) 2007-02-27
JP4094574B2 (ja) 2008-06-04
CN100372110C (zh) 2008-02-27
US20050194686A1 (en) 2005-09-08

Similar Documents

Publication Publication Date Title
TWI274531B (en) Semiconductor device and manufacturing method for the same
JP3387083B2 (ja) 半導体装置及びその製造方法
JP3004959B2 (ja) 半導体装置のフリップチップ実装型ソルダーバンプの製造方法及びこれにより製造されるソルダーバンプ
KR100313706B1 (ko) 재배치 웨이퍼 레벨 칩 사이즈 패키지 및 그 제조방법
TWI225899B (en) Etching solution and method for manufacturing conductive bump using the etching solution to selectively remove barrier layer
US9070671B2 (en) Microelectronic flip chip packages with solder wetting pads and associated methods of manufacturing
TWI356460B (en) Semiconductor device including electrically conduc
TWI582930B (zh) 積體電路裝置及封裝組件
TWI337765B (en) Semiconductor device and manufacturing method of the same
US6998713B2 (en) Wiring board and method for producing same
US7863741B2 (en) Semiconductor chip and manufacturing method thereof
KR100393363B1 (ko) 반도체 장치 및 그 제조 방법
JPH05507174A (ja) はんだ相互接続及びこれを形成する方法
JP2002050716A (ja) 半導体装置及びその作製方法
JP3721175B2 (ja) 半導体装置の製造方法
JPH09205096A (ja) 半導体素子およびその製造方法および半導体装置およびその製造方法
JP2001007135A (ja) 半導体装置の製造方法
JP2007258629A (ja) チップサイズパッケージの製造方法
JP4440494B2 (ja) 半導体装置の製造方法
JP3296344B2 (ja) 半導体装置およびその製造方法
JP3373752B2 (ja) 半導体装置
JP3297717B2 (ja) 半導体装置の電極形成方法
JP2002222898A (ja) 半導体装置及びその製造方法
JP2002334897A (ja) 半導体装置のバンプ構造及びその製造方法
JP4154797B2 (ja) はんだバンプ形成方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees