JP3004959B2 - 半導体装置のフリップチップ実装型ソルダーバンプの製造方法及びこれにより製造されるソルダーバンプ - Google Patents

半導体装置のフリップチップ実装型ソルダーバンプの製造方法及びこれにより製造されるソルダーバンプ

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置のフリッ
プチップ実装型ソルダーバンプの製造方法、これにより
製造されるソルダーバンプ、及びその分析方法に関し、
特に、銀と錫を個別鍍金後、所定の比率で混合させた銀
と錫の合金をソルダーバンプに利用して環境問題に積極
的に対応した半導体装置のフリップチップ実装型ソルダ
ーバンプの製造方法、これにより製造されるソルダーバ
ンプ、及びその分析方法に関する。
【０００２】
【従来の技術】電子製品の小型化、薄型化、大容量化、
高機能化等の趨勢で、電子製品の核心部品である回路基
板の面積の縮小等が電子製品の競争力と直結されてい
る。従って、半導体装置が回路基板上に実装される実装
面積を縮小させるための研究及び開発が進んでいる。
【０００３】従来、前記回路基板等に半導体装置を実装
させるためにパッケージ形態を利用していたが、このよ
うなパッケージ形態は半導体装置をモールディングさせ
る等の理由で実装面積の縮小には限界があった。
【０００４】従って、前記半導体装置の実装面積を縮小
させるために半導体装置をベアチップ形態で直接実装さ
せる方法を最近利用しており、このような前記ベアチッ
プ実装の一つとしてフリップチップ実装を主に利用して
いる。
【０００５】前記フリップチップ実装は、一般的に利用
されているパッケージ形態の実装で使われているワイヤ
ーボンディングの代わりにソルダーバンプを中間接合媒
体として利用して回路基板等に実装させる方法である。
【０００６】フリップチップ実装は半導体装置と回路基
板等の電極間を直接接続させることで高周波信号の伝送
に有利で、半導体装置の全面に接続端子であるソルダー
バンプを形成させることができるので、高密度実装が可
能であり、またその生産性が高いという利点がある。
【０００７】このため、フリップチップ実装の中間接合
媒体であるソルダーバンプの開発が活発に進み、このよ
うな多様なソルダーバンプの中で鉛と他の金属との合金
を利用するC4（Controlled Collapse Chip Connectio
n）技術が多く利用されている。このような鉛を含む合
金の中でも鉛が95%程度含まれた鉛と錫の合金が広く利
用されている。
【０００８】しかし、環境に対する規制が日々強化され
ている最近の実情では、鉛を含む合金の使用は適当では
ない。
【０００９】そこで鉛を排除させるため、最近では銀と
錫の合金が開発されているが、銀と錫の合金は回路基板
上の微小パッド上に実装されるソルダーバンプの材料と
しては適切ではない。即ち、ソルダーボールの形成やス
クリーンを利用したペーストの形成は可能であるが、回
路基板上の微小パッド上に実装させるためのソルダーバ
ンプの材料としての鍍金液が開発されていないためであ
る。
【００１０】従って、前記フリップチップ実装のための
ソルダーバンプの材料として利用されていた鉛を含む合
金は環境に悪影響を及ぼすという問題があるが、また一
方で、銀と錫の合金はその鍍金液が開発されてなく、フ
リップチップ実装型ソルダーバンプの材料として利用す
ることができないという問題があった。
【００１１】
【発明が解決しようとする課題】本発明の目的は、銀と
錫の合金をフリップチップ実装型ソルダーバンプに利用
するための半導体装置のフリップチップ実装型ソルダー
バンプの製造方法、これにより製造されるソルダーバン
プ、及びその分析方法を提供することにある。
【００１２】本発明の他の目的は、銀と錫の合金を利用
することで環境問題に積極的に対応するための半導体装
置のフリップチップ実装型ソルダーバンプの製造方法、
これにより製造されるソルダーバンプ、及びその分析方
法を提供することにある。
【００１３】
【発明を解決するための手段】前記目的を達成するため
の本発明による半導体装置のフリップチップ実装型ソル
ダーバンプの製造方法は、素子の特性によってパターン
が既に形成された回路基板等に実装させるための半導体
装置のフリップチップ実装型ソルダーバンプの製造方法
において、（1）前記半導体基板上に境界膜を形成させ
る境界膜形成段階；（2）フォトリソグラフィーにより
前記（1）の段階で形成された境界膜上の所定の領域の
フォトレジストを除去させるフォト工程段階；（3）前
記（2）のフォト工程でフォトレジストが除去された領
域に銀及び錫を順次鍍金させる鍍金段階；（4）前記
（2）のフォト工程で前記半導体基板上に残留したフォ
トレジストを完全に除去させるフォトレジスト除去段
階；（5）前記（4）のフォトレジストの除去で露出され
た境界膜をエッチングするエッチング段階；及び（6）
リフロー工程を行い前記（3）の鍍金段階で順次形成さ
れた銀及び錫を所定の比率で混合された合金にする合金
形成段階を備えてなることを特徴とする。
【００１４】前記（5）のエッチング段階と前記（6）の
合金形成段階の間に前記半導体基板上にフラックスをコ
ーティングさせるフラックスコーティング段階及び前記
（6）の合金形成段階後、前記フラックスを除去させる
フラックス除去段階をさらに備えてなることが望まし
い。
【００１５】前記（1）の境界膜はチタン及び銅、チタ
ン及びニッケル、クロム及び銅、クロム及びニッケル、
タングステン化チタン及び銅又はタングステン化チタン
及びニッケルを順次形成させることが望ましい。
【００１６】そして、前記チタンを800Åないし1200Å
程度の厚さに、前記銅を4000Åないし6000Å程度の厚さ
に順次形成させることが望ましい。
【００１７】前記（1）の境界膜はスパッタリングを利
用して形成させることが望ましい。前記（2）のフォト
工程段階のフォトレジストは18μmないし20μm程度の厚
さで塗布されることが望ましい。
【００１８】前記（3）の鍍金段階の銀は電気鍍金を利
用して鍍金させることが望ましく、前記銀の電気鍍金は
15℃ないし30℃程度の温度雰囲気、10mA/cm2ないし14mA
/cm2程度の電流密度、及び13分ないし17分程度の工程時
間で工程を行うことが望ましい。
【００１９】前記（3）の鍍金段階の錫は電気鍍金を利
用して鍍金させることが望ましく、前記錫の電気鍍金は
15℃ないし30℃程度の温度雰囲気、18mA/cm2ないし22mA
/cm2程度の電流密度、及び35分ないし45分程度の工程時
間で工程を行うことが望ましい。
【００２０】前記（3）の鍍金段階の銀は9μmないし11
μm程度の厚さに、錫は38μmないし42μm程度の厚さに
鍍金させることが望ましく、前記錫はきのこ形状に鍍
金、形成させるのが効率的である。
【００２１】前記（4）のフォトレジスト除去段階はア
セトンを利用した第1除去、イソプロピルアルコールを
利用した第2除去及びクイックドロップリンスでなる第3
除去を順次行うことが望ましい。
【００２２】前記第1除去はそれぞれ270秒ないし330秒
程度の時間で2回ないし3回にわたって工程を行い、 前
記第2除去は270秒ないし330秒程度の時間で工程を行
い、前記第3除去は8回ないし12回にわたって14分ないし
16分程度の時間で工程を行うことが望ましい。
【００２３】前記（4）のフォトレジスト除去段階は15
℃ないし30℃程度の温度雰囲気で工程を行うことが望ま
しい。
【００２４】前記（5）のエッチング段階は硫酸、過酸
化水素水及び脱イオン水が所定の比率で混合された第1
混合液を利用した第1エッチング、及び弗化水素及び脱
イオン水が所定の比率で混合された第2混合液を利用し
た第2エッチングを順次行うことが望ましい。
【００２５】前記第1混合液は硫酸：過酸化水素水：脱
イオン水が1.5ないし1.6：5.0ないし6.0：90.0ないし9
5.0程度の比率で混合された混合液で、前記第2混合液は
弗化水素：脱イオン水が1：290ないし310程度の比率で
混合された混合液であることが望ましい。
【００２６】前記第1エッチングは35秒ないし45秒程度
の時間で、15℃ないし30℃程度の温度雰囲気で工程を行
うことが望ましく、前記第2エッチングは110秒ないし13
0秒程度の時間で15℃ないし30℃程度の温度雰囲気で工
程を行うことが望ましい。
【００２７】前記（6）の合金形成段階で形成される前
記合金は銀：錫が2.5ないし4.5：95.5ないし97.5程度の
比率で混合されることが望ましい。
【００２８】前記（6）の合金形成段階のリフロー工程
は240℃ないし260℃程度の温度雰囲気で240秒ないし330
秒程度の時間で工程を行うことが望ましい。
【００２９】本発明による半導体装置のフリップチップ
実装型ソルダーバンプは、素子の特性によってパターン
が既に形成された回路基板等に実装させるための半導体
装置のフリップチップ実装型ソルダーバンプにおいて、
前記半導体基板上の境界膜上に形成される前記ソルダー
バンプは前記銀及び錫が所定の比率で混合された合金で
なることを特徴とする。
【００３０】前記境界膜はチタン膜及び銅膜が順次形成
された複合膜、チタン膜及びニッケル膜が順次形成され
た複合膜、クロム膜及び銅膜が順次形成された複合膜、
クロム膜及びニッケル膜が順次形成された複合膜、タン
グステン化チタン膜及び銅膜が順次形成された複合膜又
はタングステン化チタン膜及びニッケル膜が順次形成さ
れた複合膜であるのが望ましい。
【００３１】前記境界膜中、前記チタン膜が800Åない
し1200Å程度の厚さで、前記銅膜が4000Åないし6000Å
程度の厚さであることが望ましい。
【００３２】前記境界膜上に形成させる銀は電気鍍金を
利用して形成させる鍍金膜であることが望ましく、ま
た、前記銀の上部に順次形成させる錫は電気鍍金を利用
して形成させる鍍金膜であることが望ましい。
【００３３】前記境界膜上に形成させる錫は9μmないし
11μm程度の厚さで、前記銀の上部に形成させる錫は38
μmないし42μm程度の厚さであることが望ましい。
【００３４】前記ソルダーバンプは銀：錫が2.5ないし
4.5：95.5ないし97.5程度の比率で混合される合金であ
ることが望ましい。
【００３５】本発明による半導体装置のフリップチップ
実装型ソルダーバンプの分析方法は、素子の特性によっ
てパターンが既に形成された回路基板等に実装させるた
めの半導体装置のフリップチップ実装型ソルダーバンプ
の分析方法において、（1）前記半導体基板上に境界膜
を形成させる境界膜形成段階；（2）前記境界膜上に銀
及び錫を順次鍍金させた後、リフロー工程を行い前記銀
及び錫を所定の比率で混合させた合金にする合金形成段
階；（3）前記（1）及び（2）の段階で形成されたソル
ダーバンプを所定の大きさに切断させる切断段階；
（4）前記（3）の切断段階で切断されたソルダーバンプ
をエポキシ樹脂にマウントさせポリシングを行った後、
エッチングさせる試料製作段階；及び（5）前記（4）の
試料製作段階の遂行で形成された試料を分析する分析段
階を備えてなることを特徴とする。
【００３６】前記（4）の試料製作段階で行われるエッ
チングは塩酸、硝酸及びメタノールが所定の比率で混合
された混合液を利用することが望ましい。
【００３７】前記（5）の分析段階は電子プローブ微量
分析機を利用して定量分析を行うか、走査電子顕微鏡を
利用して微細構造分析を行うことが望ましく、前記微細
構造分析は5分ないし40分程度の時間で行うことが効率
的である。
【００３８】また、本発明の他の半導体装置のフリップ
チップ実装型ソルダーバンプの分析方法は、素子の特性
によってパターンが既に形成された回路基板等に実装さ
せるための半導体装置のフリップチップ実装型ソルダー
バンプの分析方法において、（1）前記半導体基板上に
境界膜を形成させる境界膜形成段階；（2）前記（1）の
境界膜形成段階で形成される境界膜上に4.3μmないし4.
7μm程度の厚さで銀を鍍金させた後、その上部に錫を鍍
金させ第1試料を製作する第1試料製作段階；（3）前記
（1）の境界膜形成段階で形成される境界膜上に9.5μm
ないし10.5μm程度の厚さで銀を鍍金させた後、その上
部に錫を鍍金させ第2試料を製作する第2試料製作段階；
及び（4） 前記（1）、（2）及び（3）の試料製作段階
で形成される第1試料及び第2試料をリフロー工程を行っ
て、前記第1試料及び第2試料上のそれぞれの銀及び錫が
所定の比率で混合される過程を比較、分析する分析段階
を備えてなることを特徴とする。
【００３９】前記（4）の分析段階は剪断力測定器を利
用して前記第1試料は前記第1試料上の境界膜を基準に4.
9μmないし5.1μm程度の高さで測定を行い、前記第2試
料は前記第2試料の境界膜を基準に12.3μmないし12.7μ
m程度の高さで測定を行うことが望ましい。
【００４０】前記（4）の分析段階のリフロー工程は6回
ないし10回程度で行うことが望ましい。
【００４１】前記（3）の第2試料製作段階の遂行で製作
された第2試料を利用して所定の温度雰囲気下で所定の
期間の間、厚さの変化及び剪断力を測定することが望ま
しく、前記所定の温度雰囲気は140℃ないし160℃程度
で、前記所定の期間は9日程度の期間であることが望ま
しい。
【００４２】
【発明の実施の形態】以下、本発明の具体的な実施例を
添付した図面を参照に詳しく説明する。
【００４３】図1ないし図10は半導体装置のフリップチ
ップ実装型ソルダーバンプの製造方法の一実施例を示す
断面図、図11及び図12は本発明による半導体装置のフリ
ップチップ実装型ソルダーバンプの分析方法を示す工程
図、そして図13及び図14は、図12の比較、分析の一実施
例を示す図である。
【００４４】まず、図1は半導体基板10上に素子の特性
によるパターン、即ち配線及び半導体基板10の保護のた
めのパターンが形成されていて、その上部に境界膜（UB
M Film；Under Bump Metallurgy Film）14が形成されて
いる状態である。
【００４５】ここで、本発明の前記境界膜14はチタン及
び銅、チタン及びニッケル、クロム及び銅、クロム及び
ニッケル、タングステン化チタン（TiW）及び銅又はタ
ングステン化チタン及びニッケル等を所定の厚さで順次
形成させることができ、本実施例ではチタン及び銅を利
用してチタン膜11及び銅膜12を順次形成させる。
【００４６】本発明では800Åないし1200Å程度の厚さ
にチタン膜11を、その上部に4000Åないし6000Å程度の
厚さで銅膜12を順次形成させることができるが、本実施
例ではチタン膜11を1000Åの厚さ、銅膜12を5000Åの厚
さで形成させる。
【００４７】また、前記境界膜14はスパッタリングを利
用して順次形成させる。
【００４８】前記境界膜14は前記半導体基板10との接着
力及び後続する工程の遂行において損傷することがない
という点などを考慮して選択される。
【００４９】図2及び図3は前記境界膜14が形成された上
部にフォト工程を行い、所定の領域のフォトレジスト16
を除去させた状態である。本発明では前記フォト工程で
フォトレジスト16を18μmないし20μm程度に塗布させら
れるが、本実施例では前記フォトレジスト16を19μm塗
布する。
【００５０】前記所定の領域とは後続工程時、ソルダー
バンプが形成される領域である。
【００５１】続いて、図4及び図5は前記フォトレジスト
16が除去された領域に銀18を所定の厚さで鍍金させた
後、その上部に錫20を所定の厚さで鍍金させた状態であ
る。ここで、前記銀18及び錫20は個別に鍍金され、鍍金
液は一般的な材料を利用する。
【００５２】このような一般的な鍍金液を利用した本発
明の鍍金はまず、銀18の鍍金において電気鍍金を利用し
て、15℃ないし30℃程度の温度雰囲気、10mA/cm2ないし
14mA/cm2程度の電流密度で、13分ないし17分程度の時間
の間の工程条件下で工程を行うが、本実施例では、前記
工程条件を25℃の温度雰囲気で12mA/cm2の電流密度で15
分間工程を行い銀18を鍍金させる。
【００５３】また、本発明は前記銀18を9μmないし11μ
m程度の厚さに鍍金させるが、本実施例では10μmの厚さ
に銀18を鍍金させる。
【００５４】そして、本発明では前記銀18の上部に鍍金
させる錫20も電気鍍金を利用し、15℃ないし30℃程度の
温度雰囲気、18mA/cm2ないし22mA/cm2程度の電流密度
で、35分ないし45分程度の時間の間の工程条件下で工程
を行うが、本実施例では、前記工程条件を25℃の温度雰
囲気で20mA/cm2の電流密度で40分間工程を行い錫20を鍍
金させる。
【００５５】また本発明は前記錫20を38μmないし42μm
程度の厚さで鍍金させられるが、本実施例では40μmの
厚さで錫20を鍍金させ、その形態はきのこ形状に形成さ
れる。
【００５６】図6は前記フォト工程の遂行時、半導体基
板10上の境界膜14上に塗布されていたフォトレジスト16
を完全に除去した状態である。
【００５７】本発明の前記フォトレジスト16の除去は下
部膜である境界膜14に損傷を与えないためにアセトンを
利用した第1除去、イソプロピルアルコールを利用した
第2除去及びクイックドロップリンス（QDR）からなる第
3除去を順次行って除去させる。
【００５８】ここで、本発明の前記第1除去はそれぞれ2
70秒ないし330秒程度の時間で2回ないし3回程度を行
い、前記第2除去は270秒ないし330秒程度の時間の間行
い、前記第3除去は8回ないし12回にわたり行われその所
要時間は14分ないし16分である。そして、本発明のフォ
トレジスト16の除去は15℃ないし30℃程度の温度雰囲気
で工程を行う。
【００５９】前記フォトレジスト16を除去させる本発明
の実施例では25℃の温度雰囲気で前記アセトンを利用し
た第1除去をそれぞれ300秒の時間で2回にわたり行い、
イソプロピルアルコールを利用した前記第2除去を300秒
の間行い、クイックドロップリンスでなる第3除去を15
分間10回にわたって行う。
【００６０】続いて、図7は前記フォトレジスト16の除
去により露出された境界膜14を順次エッチングさせた状
態である。
【００６１】本発明の前記境界膜14の順次的な除去はま
ず、硫酸、過酸化水素水及び脱イオン水が所定の比率で
混合された第1エッチング液を利用する第1エッチング及
び弗化水素及び脱イオン水が所定の比率で混合された第
2エッチング液を利用した第2エッチングを順次行ってな
る。
【００６２】ここで、本発明の第1エッチングは硫酸：
過酸化水素水：脱イオン水が1.5ないし1.6：5.0ないし
6.0：90.0ないし95.0程度の比率で混合された第1エッチ
ング液を利用して15℃ないし30℃程度の温度雰囲気で35
秒ないし45秒程度の時間で工程を行い、前記第2エッチ
ングは弗化水素及び脱イオン水が1：290ないし310程度
の比率で混合された第2エッチング液を利用して15℃な
いし30℃程度の温度雰囲気で110秒ないし130秒程度の時
間で工程を行う。
【００６３】前記境界膜14をエッチングさせる本発明の
実施例ではまず、前記第1エッチング液の前記混合比率
を基準にして硫酸を15ml、過酸化水素水を55ml及び脱イ
オン水を930mlに混合した第1エッチング液を利用して25
℃の温度雰囲気で40秒の間第1エッチング液を行い、硫
酸及び脱イオン水が1：300の比率で混合された第2エッ
チング液を利用して25℃の温度雰囲気で120秒の間第2エ
ッチングを行う。
【００６４】即ち、前記境界膜14が複合膜よりなるの
で、第1エッチング及び第2エッチングを行い前記境界膜
14をエッチングさせるのである。
【００６５】そして、図8は前記エッチング工程の遂行
で銀及び錫が順次鍍金された領域を含む半導体基板上に
フラックス22がコーティングされた状態である。
【００６６】続いて、図9はリフロー工程を行い、前記
個別鍍金を行い順次形成されている銀18及び錫20が所定
の比率で混合される合金、即ちソルダーバンプ24を形成
させる状態である。本発明では前記錫20の表面張力を利
用して前記ソルダーバンプ24が球形に形成されるように
する。
【００６７】本発明のリフロー工程は240℃ないし260℃
程度の温度雰囲気で240秒ないし330秒程度の時間で行う
ことができるが、本実施例では250℃の温度雰囲気で300
秒の時間で工程を行う。
【００６８】また、本発明のソルダーバンプ24を銀：錫
が2.5ないし4.5：95.5ないし97.5程度の比率で混合され
る合金で形成でき、本実施例では銀：錫が3.5：96.5の
比率で混合された合金で形成させる。
【００６９】ここで、前記リフロー工程は個別鍍金の遂
行で順次形成された銀18及び錫20の融点を利用してソル
ダーバンプ24を形成する合金を製造するものである。即
ち、融点を利用して接触界面で起きる物質移動を利用す
るもので、本発明は固体状と液体状の物質移動として二
つの物質が一定の濃度状を有するものである。つまり、
二つの物質である銀18と錫20が固体状と液体状で存在で
きる最低の温度である221℃以上の温度雰囲気で工程を
行うと固体状で存在する錫20が液体状に変わり、前記液
体状の錫20に接している前記銀18は界面を通じて前記銀
18の拡散による物質伝達として合金に形成される。
【００７０】ここで、前記温度及び時間等を変化させ特
定組成を有する液体状から冷却されて固体状になったも
のは、前記液体状そのままの組成を有することを利用す
る。本発明は個別鍍金後、二つの物質の界面で起きる物
質伝達を利用して所定の混合比率を有する合金に形成さ
せる。
【００７１】そして、図10はリフロー工程を行ってソル
ダーバンプ24を形成させた後、前記フラックス22を除去
させた状態で、フリップチップ実装型ソルダーバンプの
製造が完了された構造を示す。
【００７２】このような構成で行われる本発明の製造方
法で形成されるソルダーバンプは、図11の工程図の工程
順序でその定量分析及び表面の微細構造分析が行われ
る。図11において、まず、パターンが既に形成された半
導体基板状にチタン膜及び銅膜を順次形成することによ
り境界膜が形成される。
【００７３】次に前記境界膜状に前記本発明のフリップ
チップ実装型ソルダーバンプの製造方法を利用してソル
ダーバンプ、即ち、銀と錫の合金を形成させる。
【００７４】続いて、前記ソルダーバンプを所定の大き
さに切断して、エポキシ樹脂にマウントさせた後、ポリ
シング及びエッチングを順次行って試料を製作する。
【００７５】本発明の分析のための前記エッチングは塩
酸、硝酸及びメタノールが所定の比率で混合されたエッ
チング液を利用する。
【００７６】そして、前記工程の遂行で製作された試料
を利用して分析を行う。まず、電子プローブ微量分析
（Electron Probe Microanalysis）を利用して定量分析
を行い、走査電子顕微鏡（SEM）を利用して5分ないし40
分程度の時間で微細構造分析を行う。
【００７７】ここで前記電子プローブ微量分析機を利用
した定量分析ではリフロー工程の時間に関係なく前記合
金で銀の混合比率がほとんど変化なく表れ、前記走査電
子顕微鏡を利用した微細構造分析ではリフロー工程の時
間の流れによって表面組織の構造の変化が表れるが、混
合比率の変化とは関係がないものである。
【００７８】また、図12の工程図により、本発明の製造
方法で形成されるソルダーバンプの厚さの変化及び剪断
力等を分析するための工程順序が示される。まず、パタ
ーンが既に形成された半導体基板状に前記本発明のソル
ダーバンプの製造方法を利用してチタン膜及び銅膜を順
次形成させ境界膜を形成させる。
【００７９】そして、前記境界膜上に4.3μmないし4.7
μm程度の厚さで銀を鍍金させた後、その上部に錫を鍍
金させて第1試料を製作し、また、前記境界膜上に9.5μ
mないし10.5μm程度の厚さで銀を鍍金させた後、その上
部に錫を鍍金させて第2試料を製作する。ここで本実施
例では前記第1試料の銀を4.5μmに鍍金させ、前記第2試
料の銀は10μmに鍍金させる。
【００８０】続いて前記第1試料及び第2試料にリフロー
工程を行い、前記第1試料及び第2試料の銀及び錫が所定
の比率で混合される過程を比較、分析する。ここで、前
記リフロー工程は6回ないし10回程度にわたり行う。
【００８１】そして、本発明の前記剪断力の測定は図13
及び図14のように剪断力測定機（Ball Shear Tester）4
4を利用して前記第1試料40は前記第1試料40上の境界膜
を基準として4.9μmないし5.1μm程度の高さで測定を行
い、前記第2試料42は前記第2試料42の境界膜を基準に1
2.3μmないし12.7μm程度の高さで測定を行うが、本実
施例では第1試料40の測定の高さを5.0μm、第2試料42の
測定高さを12.5μmにする。
【００８２】前記比較、分析の結果、前記第1試料40は
約5分後以降から波断面でチタン又は銅が表れ、前記第2
試料42は約40分後以降から波断面でチタン又は銅が表れ
た。
【００８３】このような前記比較、分析の結果から本発
明の銀は10μmに鍍金され、リフロー工程は5分程度行わ
れる。
【００８４】そして、本発明は前記銀の厚さの変化及び
剪断力を分析するために前記第2試料42を利用して140℃
ないし160℃程度の温度雰囲気で約9日程度の期間の間分
析を行うことができ、本実施例では前記第2試料42を150
℃温度雰囲気で9日間分析を行う。
【００８５】前記分析の結果、その厚さの変化は観測さ
れず、またその波断面の測定結果でも変化は観測されな
かった。即ち、前記分析の結果として前記第2試料42は1
50℃の温度雰囲気で長時間放置しても安定した構造を有
するので、本発明のソルダーバンプが安定した構造を有
することを確認することができる。
【００８６】前述した前記本発明の具体的な実施例の作
用及び効果に関して以下に詳細に説明する。
【００８７】まず、本発明においてはパターンが既に形
成された半導体基板10上に境界膜14であるチタン膜11及
び銅膜12を順次形成させる。前記チタン膜11及び銅膜12
でなる境界膜14はスパッタリングで形成させ、前記チタ
ン膜11を1000Åの厚さで、前記銅膜12を5000Åの厚さで
形成する。
【００８８】ここで前記境界膜14は、半導体基板上のパ
ターン、一般的には保護膜及び金属配線等との強い接着
力を有していなければならない。また、継続的な後続工
程において、その損傷を最少にしなければならず、さら
に前記境界膜14はソルダーバンプ24の形成時、伝導層の
役割も果たさなければならない。
【００８９】そして、前記境界膜14上に19μmの厚さに
フォトレジスト16を塗布させ、フォト工程を行い所定の
領域のフォトレジスト16を除去させる。ここで前記所定
の領域はソルダーバンプ24が形成される領域で、半導体
装置の実装時、実装されるパッドの間隔などを考慮して
その位置及び大きさ等を決定する。
【００９０】続いて、前記フォト工程の遂行でフォトレ
ジスト16が除去された領域に銀18を鍍金させた後、その
上部に錫20を鍍金させる。ここで前記銀18は電気鍍金で
形成され、一般的な鍍金液を利用して25℃の温度雰囲気
で12mA/cm2の電流密度で15分間行い、10μmの厚さで形
成される。前記銀18の上部に鍍金される前記錫20も電気
鍍金で形成され、一般的な鍍金液を利用して25℃の温度
雰囲気で20mA/cm2の電流密度で40分の間行い40μmの厚
さで形成される。
【００９１】本発明においては前記銀18及び錫20の鍍金
は個別に行なわれる。
【００９２】続いて、フォト工程の遂行で前記境界膜14
上に残留したフォトレジスト16を除去させる。ここで前
記フォトレジスト16の除去は高温の雰囲気で行う既存の
除去方式ではその下部膜である銅膜12の表面の特性を変
化させるので、本実施例では25℃の温度雰囲気で工程を
行う。
【００９３】前記25℃の温度雰囲気で行われる実施例の
フォトレジスト16の除去はまず、アセトンを利用してそ
れぞれ300秒の間2回にわたり行う。ここで前記アセトン
は前記フォトレジスト16と反応して安定に存在するが、
有機化合物との結合で前記半導体基板等に有機化合物を
残留させる。
【００９４】これによる前記有機化合物の残留を防止す
るためにイソプロピルアルコールを利用して300秒の
間、後処理をした後、クイックドロップリンスを15分間
10回にわたって行い前記フォトレジスト16を除去させ
る。
【００９５】そして前記フォトレジスト16の除去で露出
された前記境界膜14をエッチングする。本実施例では、
前記境界膜14を構成する上部膜である銅膜12をエッチン
グさせる第1エッチング及び前記境界膜14を構成する下
部膜であるチタン膜11をエッチングさせる第2エッチン
グに区分して順次エッチングを行う。
【００９６】まず、前記銅膜12のエッチングのための第
1エッチングは前記チタン膜11等に影響を与えないため
には硫酸を15ml、過酸化水素水を55ml、脱イオン水を93
0mlで混合した第1エッチング液を利用して25℃の温度雰
囲気で40秒間の遂行で銅膜12をエッチングさせる。
【００９７】続いて、前記銅膜12のエッチングで露出さ
れた前記チタン膜11のエッチングのための第2エッチン
グは弗化水素及び脱イオン水が1：300の比率で混合され
た第2エッチング液を利用して25℃の温度雰囲気で120秒
の間の遂行でチタン膜11をエッチングさせる。
【００９８】次に、前記銀18及び錫20が鍍金された領域
を含む半導体基板10上にフラックス22をコーティングさ
せる。このフラックス22のコーティングは、前記鍍金領
域で酸化が起こるのを防止するためのものである。
【００９９】続いて、前記個別鍍金で半導体基板10上に
形成されている銀18及び錫20を合金、即ちソルダーバン
プ24に形成させるために250℃の温度雰囲気で300秒の
間、リフロー工程を遂行する。
【０１００】前記リフロー工程の遂行で前記錫20は液体
状になり、その下部の銀18は固体状を維持しながら前記
銀18と錫20の接触界面で物質伝達が行われる。これによ
って前記銀18は一定の成分が前記錫20に移動して特性組
成、即ち、銀18と錫20の合金からなるソルダーバンプ24
が形成されるものである。ここで、前記ソルダーバンプ
24は銀18が3.5%、錫20が96.5%で混合された合金で形成
される。前記リフロー工程はその温度範囲が270℃であ
る窒素オーブンを利用して行う。
【０１０１】続いて、前記フラックス22を除去させフリ
ップチップ実装型ソルダーバンプの製造を完了する。
【０１０２】ここで前記銀18及び錫20の厚さ、そしてリ
フロー工程の温度雰囲気及び工程所要時間等の決定は前
述した分析結果によって決定される。
【０１０３】本発明によれば、銀18と錫20の合金をソル
ダーバンプ24として利用し、前記ソルダーバンプ24は前
記銀18及び錫20を個別鍍金させた後、接触界面での物質
伝達を利用して形成させる。これによって本発明はソル
ダーバンプ24の形成時、主に利用されていた鉛を排除さ
せ、銀18と錫20の合金を利用して環境問題に積極的に対
処できるだけでなく、狭小なパッドを有する回路基板等
に実装させることで実装面積を最少化できるフリップチ
ップ実装型ソルダーバンプを形成することができる。
【０１０４】
【発明の効果】本発明によれば、銀と錫の合金をソルダ
ーバンプに形成させることで環境問題に積極的に対処す
ることができ、実装面積が高密度化される等の効果があ
る。
【０１０５】以上、本発明は記載された具体例について
のみ詳細に説明されたが、本発明の技術思想範囲内で多
様な変形及び修正が可能であることは当業者において明
白なことであり、このような変形及び修正が添付された
特許請求の範囲に属することは当然なことである。
【図面の簡単な説明】
【図１】半導体装置のフリップチップ実装型ソルダーバ
ンプの製造方法の一実施例を示す断面図である。
【図２】半導体装置のフリップチップ実装型ソルダーバ
ンプの製造方法の一実施例を示す断面図である。
【図３】半導体装置のフリップチップ実装型ソルダーバ
ンプの製造方法の一実施例を示す断面図である。
【図４】半導体装置のフリップチップ実装型ソルダーバ
ンプの製造方法の一実施例を示す断面図である。
【図５】半導体装置のフリップチップ実装型ソルダーバ
ンプの製造方法の一実施例を示す断面図である。
【図６】半導体装置のフリップチップ実装型ソルダーバ
ンプの製造方法の一実施例を示す断面図である。
【図７】半導体装置のフリップチップ実装型ソルダーバ
ンプの製造方法の一実施例を示す断面図である。
【図８】半導体装置のフリップチップ実装型ソルダーバ
ンプの製造方法の一実施例を示す断面図である。
【図９】半導体装置のフリップチップ実装型ソルダーバ
ンプの製造方法の一実施例を示す断面図である。
【図１０】半導体装置のフリップチップ実装型ソルダー
バンプの製造方法の一実施例を示す断面図である。
【図１１】本発明による半導体装置のフリップチップ実
装型ソルダーバンプの分析方法を示す工程図である。
【図１２】本発明による半導体装置のフリップチップ実
装型ソルダーバンプの分析方法を示す工程図である。
【図１３】図１２の比較、分析の一実施例を示す図であ
る。
【図１４】図１２の比較、分析の一実施例を示す図であ
る。
【符号の説明】
10 半導体基板 11 チタン膜 12 銅膜 14 境界膜 16 フォトレジスト 18 銀 20 錫 22 フラックス 24 ソルダーバンプ 40、42 試料 44 剪断力測定器
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 21/92 ６０４Ｓ 23/12 Ｌ (56)参考文献 特開 平９−148331（ＪＰ，Ａ) 特開 昭54−159173（ＪＰ，Ａ) 特開 昭57−201052（ＪＰ，Ａ) 特開 平１−199439（ＪＰ，Ａ) 特開 平９−129647（ＪＰ，Ａ) 特開 平７−37935（ＪＰ，Ａ) 特開 平６−29300（ＪＰ，Ａ) 特開 平７−321114（ＪＰ，Ａ) 特開 昭57−64162（ＪＰ，Ａ) 特開 平６−238479（ＪＰ，Ａ) 特開 平８−110313（ＪＰ，Ａ) 特開 昭56−134060（ＪＰ，Ａ) 特開 昭55−146942（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/60 H01L 21/60 311 G01N 21/88

Claims (18)

    (57)【特許請求の範囲】
  1. 【請求項１】 印刷回路基板にベアーチップを直接実装
    させるためにベアーチップ上に形成される半導体装置の
    フリップチップ実装型ソルダバンプの製造方法におい
    て、 （１）前記印刷回路基板に形成された外部回路との電気
    的接続のためのパッド層が露出した半導体基板上に導電
    性の境界膜（ＵＢＭ：Under Bump Metallurgy）を形成
    させる段階と、 （２）前記境界膜上にフォトレジスト層を形成した後前
    記パッド層上のフォトレジストを除去して前記パッド層
    上の前記境界膜が露出されたフォトレジストパターンを
    形成する段階と、 （３）前記露出された境界膜上に所定高さの銀をメッキ
    させる段階と、 （４）前記メッキされた銀層上に錫をメッキさせる段階
    と、 （５）前記半導体基板上に残留するフォトレジストを除
    去させる段階と、 （６）前記パッド層と銀層との間に存在する部分以外の
    前記境界膜を食刻させる段階と、 （７）前記銀層上に銀−錫合金層を形成するためにリフ
    ロー工程を行う段階とを備え、 前記銀−錫合金は銀：錫の組成比が２．５乃至４．５：
    ９７．５乃至９５．５になるように形成されることを特
    徴とする半導体装置のフリップチップ実装型ソルダバン
    プの製造方法。
  2. 【請求項２】 前記リフロー工程を行う前に前記銀層及
    び錫層をフラックスでコーティングする段階及び前記リ
    フロー工程を行ってから前記フラックスを除去する段階
    をさらに備えることを特徴とする請求項１に記載の半導
    体装置のフリップチップ実装型ソルダバンプの製造方
    法。
  3. 【請求項３】 前記（１）の境界膜はチタニウム、クロ
    ム、タングステン化チタニウムからなるグループ中から
    選ばれた何れか一つと、銅、ニッケルからなるグループ
    中から選択された何れか一つを順次形成させてなること
    を特徴とする請求項１に記載の半導体装置のフリップチ
    ップ実装型ソルダバンプの製造方法。
  4. 【請求項４】 前記（１）の境界膜はチタニウムと銅が
    順次形成されたことを特徴とする請求項３に記載の半導
    体装置のフリップチップ実装型ソルダバンプの製造方
    法。
  5. 【請求項５】 前記銀のメッキ段階は、１５℃乃至３０
    ℃の温度、１０ｍＡ／ｃｍ２乃至１４ｍＡ／ｃｍ２の電
    流密度、１３分乃至１７分間電気メッキにより行なわれ
    ることを特徴とする請求項１に記載の半導体装置のフリ
    ップチップ実装型ソルダバンプの製造方法。
  6. 【請求項６】 前記錫のメッキ段階は、１５℃乃至３０
    ℃の温度、１８ｍＡ／ｃｍ２乃至２２ｍＡ／ｃｍ２の電
    流密度、３５分乃至４５分間電気メッキにより行なわれ
    ることを特徴とする請求項１に記載の半導体装置のフリ
    ップチップ実装型ソルダバンプの製造方法。
  7. 【請求項７】 前記銀層は９μｍ乃至１１μｍ、錫層は
    ３８μｍ乃至４２μｍの厚さで形成されることを特徴と
    する請求項１に記載の半導体装置のフリップチップ実装
    型ソルダバンプの製造方法。
  8. 【請求項８】 前記（５）のフォトレジスト除去段階は
    １５℃乃至３０℃程の温度で行われ、アセトンを用いた
    第１除去、イソプロフィルアルコールを用いた第２除去
    及びクイックドロップリンスでなされる第３除去を順次
    に行うことを特徴とする請求項３に記載の半導体装置の
    フリップチップ実装型ソルダバンプの製造方法。
  9. 【請求項９】 前記境界膜の銅の食刻段階は硫酸、過酸
    化水素水及び脱イオン水が所定の割合で混合された第１
    食刻液を利用して１５℃乃至３０℃の温度雰囲気で行わ
    れ、前記チタニウムの食刻段階は弗化水素及び脱イオン
    水が所定の割合で混合された第２食刻液を利用して１５
    ℃乃至３０℃の温度雰囲気で行われることを特徴とする
    請求項３に記載の半導体装置のフリップチップ実装型ソ
    ルダバンプの製造方法。
  10. 【請求項１０】 前記リフロー工程は２４０℃乃至２６
    ０℃の温度範囲内で、２４０秒乃至３３０秒間行うこと
    を特徴とする請求項１に記載の半導体装置のフリップチ
    ップ実装型ソルダバンプの製造方法。
  11. 【請求項１１】 前記銀−錫合金層を含んだソルダバン
    プの断面を切断する段階と、前記切断されたソルダバン
    プをエポキシ樹脂にマウントさせ、ポリシングを行った
    後、食刻して試料を製作する段階と、 前記試料を分析する段階をさらに備えてなされることを
    特徴とする請求項１に記載の半導体装置のフリップチッ
    プ実装型ソルダバンプの製造方法。
  12. 【請求項１２】 前記試料を製作する段階で行われる食
    刻は塩酸、硝酸及びメタノールが所定の割合で混合され
    た食刻液を利用することを特徴とする請求項１１に記載
    の半導体装置のフリップチップ実装型ソルダバンプの製
    造方法。
  13. 【請求項１３】 前記分析段階は電子プローブ微細分析
    器（ＥＰＭ）を利用して定量分析を行うことを特徴とす
    る請求項１１に記載の半導体装置のフリップチップ実装
    型ソルダバンプの製造方法。
  14. 【請求項１４】 前記分析段階は、走査電子顕微鏡（Ｓ
    ＥＭ）を利用して微細構造分析を行うことを特徴とする
    請求項１１に記載の半導体装置のフリップチップ実装型
    ソルダバンプの製造方法。
  15. 【請求項１５】 前記境界膜上にメッキされる銀層の厚
    さを異にする複数個のソルダバンプを製作する段階と、 前記複数個のソルダバンプに対して時間を相違させなが
    ら複数回の前記リフロー工程を行う段階と、 前記各ソルダバンプに対してリフロー工程を行った後、
    前記銀層の厚さ変化、前記ソルダバンプの剪断力及び破
    断モードを測定する段階と、 前記測定された破断モードを観察して前記銀層の厚さ及
    びリフロー工程の時間を最適化する段階をさらに備えて
    なることを特徴とする請求項１に記載の半導体装置のフ
    リップチップ実装型ソルダバンプの製造方法。
  16. 【請求項１６】 前記各ソルダバンプについてリフロー
    工程を行った後１４０℃乃至１６０℃の温度範囲内で数
    日間エージングさせた後銀層の厚さ変化、前記ソルダバ
    ンプの剪断力及び破断モードを測定する段階をさらに備
    えることを特徴とする請求項１５に記載の半導体装置の
    フリップチップ実装型ソルダバンプの製造方法。
  17. 【請求項１７】 印刷回路基板にベアーチップを直接実
    装させるためにベアーチップ上に形成される半導体装置
    のフリップチップ実装型ソルダバンプにおいて、 前記印刷回路基板に形成された外部回路との電気的接続
    のために半導体基板上に形成されたパッド層上に形成さ
    れた導電性の境界膜と、 前記境界膜上に所定の高さを持って形成された銀層と、 前記銀層上に形成された銀−錫合金層とを備え、 前記境界膜はチタニウム膜及び銅膜が順次に形成された
    複合膜であり、前記銀−錫合金は銀：錫の組成比が２．
    ５乃至４．５：９７．５乃至９５．５であることを特徴
    とする半導体装置のフリップチップ実装型ソルダバン
    プ。
  18. 【請求項１８】 前記銀層の厚さは９μｍ乃至１１μ
    ｍ、錫層は３８μｍ乃至４２μｍの厚さで形成されるこ
    とを特徴とする請求項１７に記載の半導体装置のフリッ
    プチップ実装型ソルダバンプ。
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