KR19980085069A - 반도체장치의 플립 칩 실장형 솔더 범프의 제조방법, 이에 따라 제조되는 솔더범프 및 그 분석방법 - Google Patents

반도체장치의 플립 칩 실장형 솔더 범프의 제조방법, 이에 따라 제조되는 솔더범프 및 그 분석방법 Download PDF

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Abstract

본 발명은 반도체장치의 플립 칩 실장형 솔더 범프의 제조방법, 이에 따라 제조되는 솔더범프 및 그 분석방법에 관한 것이다.
본 발명은, 소자의 특성에 따라 패턴이 기 형성된 회로기판 등에 실장시키기 위한 반도체장치의 플립 칩 실장형 솔더 범프의 제조방법에 있어서, (1) 경계막을 형성시키는 경계막형성단계; (2) 사진공정단계; (3) 상기 (2)의 사진공정으로 포토레지스트가 제거된 영역에 은 및 주석을 순차적으로 도금시키는 도금단계; (4) 상기 포토레지스트를 완전히 제거시키는 제거단계; (5) 경계막을 식각시키는 식각단계; 및 (6) 리플로우공정을 수행하여 상기 (3)의 도금으로 순차적으로 형성된 은 및 주석이 소정의 비율로 혼합되는 합금으로 형성시키는 합금형성단계를 구비하여 이루어짐을 특징으로 한다.
따라서, 은과 주석의 합금을 솔더 범프로 형성시킴으로써 환경문제에 적극적으로 대처할 수 있고, 실장면적이 고밀도화 되는 효과가 있다.

Description

반도체장치의 플립 칩 실장형 솔더 범프의 제조방법, 이에 따라 제조되는 솔더범프 및 그 분석방법
본 발명은 반도체장치의 플립 칩 실장형 솔더 범프의 제조방법, 이에 따라 제조되는 솔더범프 및 그 분석방법에 관한 것으로서, 보다 상세하게는 은(Ag)과 주석(Sn)의 개별 도금 후, 소정의 비율로 혼합되는 은과 주석의 합금을 솔더 범프(Solder Bump)로 이용하여 환경문제에 적극적으로 대처하는 반도체장치의 플립 칩 실장형 솔더 범프의 제조방법, 이에 따라 제조되는 솔더범프 및 그 분석방법에 관한 것이다.
전자제품의 소형화, 박형화, 대용량화, 고기능화 등의 추세로 상기 전자제품의 핵심부품인 회로기판 등의 면적의 축소 또는 반도체장치의 실장면적의 향상 등이 상기 전자제품의 경쟁력과 직결되어가고 있다.
이에 따라 상기 회로기판 상에 실장되는 반도체장치의 실장부분 즉, 상기 반도체장치의 실장면적을 향상시키기 위한 연구와 개발이 진행되고 있다.
종래에는 상기 회로기판 등에 반도체장치를 실장시키기 위하여 패키지(Package) 형태로 이용하였으나, 이러한 패키지 형태는 반도체장치를 몰딩(Molding)시키는 등의 이유로 인하여 실장면적의 축소에는 한계가 있었다.
이에 따라 실장면적을 축소시키기 위하여 반도체장치를 베어 칩(Bare Chip) 형태로 직접 실장시키는 방법을 최근에 이용하고 있으며, 이러한 상기 베어 칩 실장의 하나로써 플립 칩(Flip Chip) 실장을 주로 이용하고 있다.
상기 플립 칩 실장은 일반적으로 이용되고 있는 패키지 형태의 실장에서 사용되고 있는 와어어 본딩(Wire Bonding) 대신 솔더 범프를 중간 접합매체를 이용하여 회로기판 등에 실장시키는 방법이다.
여기서 상기 플립 칩 실장은 반도체장치와 회로기판 등의 전극간을 직접 접속시킴으로써 고주파신호의 전송에 유리하고, 반도체장치의 전면에 접속단자인 솔더 범프를 형성시킬 수 있기 때문에 고밀도실장이 가능하며, 또한 그 생산성이 높은 등의 장점이 있다.
이에 따라 상기 플립 칩 실장의 중간 접합매체인 솔더 범프의 개발이 다양하게 진행되고 있으며, 이러한 다양한 솔더 범프 중에서 납(Pb)과 다른 금속과의 합금을 이용하는 C4(Controlled Collapse Chip Connection)기술이 많이 이용되고 있다.
이러한 상기 납을 포함하는 합금중에서 납이 95% 정도 함유된 납과 주석(Sn)의 합금을 널리 이용하고 있다.
그러나 환경에 대한 규제가 날로 강화되어 가고 있는 최근의 실정에서 상기 납을 포함하는 합금의 사용은 적합하지 않았다.
이에 따라 상기 납을 배제시키기 위해 최근에는 은과 주석의 합금을 개발하였으나, 상기 은과 주석의 합금은 회로기판 상의 미소 패드(Pad) 상에 실장되는 솔더 범프의 재료로써는 적합하지 않았다.
즉, 솔더 볼(Solder Ball)의 형성이나 스크린(Screen)을 이용한 페이스트(Paste)의 형성은 가능하였으나, 회로기판 상의 미소 패드 상에 실장시키기 위한 솔더 범프의 재료로서의 도금액이 개발되지 않았기 때문이었다.
따라서 상기 플립 칩 실장을 위한 솔더 범프의 재료로서 이용되던 납을 포함하는 합금은 환경에 영향을 끼치는 문제점이 있었고, 또한 은과 주석의 합금은 그 도금액이 개발되지 않아 플립 칩 실장형 솔더 범프의 재료로써 이용하지 못하는 문제점이 있었다.
본 발명의 목적은, 은과 주석의 합금을 플립 칩 실장형 솔더 범프로 이용하기 위한 반도체장치의 플립 칩 실장형 솔더 범프의 제조방법, 이에 따라 제조되는 솔더범프 및 그 분석방법을 제공하는 데 있다.
본 발명의 또 다른 목적은, 은과 주석의 합금을 이용함으로써 환경문제에 적극적으로 대처하기 위한 반도체장치의 플립 칩 실장형 솔더 범프의 제조방법, 이에 따라 제조되는 솔더 범프 및 그 분석방법을 제공하는 데 있다.
도1 내지 도10은 반도체장치의 플립 칩 실장형 솔더 범프의 제조방법의 일 실시예를 나타내는 단면도이다.
도11 및 도12는 본 발명에 따른 반도체장치의 플립 칩 실장형 솔더 범프의 분석방법을 나타내는 공정도이다.
도13 및 도14는 도12의 비교, 분석의 일 실시예를 나타내는 도면이다.
※도면의 주요부분에 대한 부호의 설명
10 : 반도체 기판 11 : 티타늄막
12 : 구리막 14 : 경계막
16 : 포토레지스트 18 : 은
20 : 주석 22 : 플럭스
24 : 솔더 범프 40, 42 : 시료
44 : 전단력측정기
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 플립 칩 실장형 솔더 범프의 제조방법은, 소자의 특성에 따라 패턴이 기 형성된 회로기판 등에 실장시키기 위한 반도체장치의 플립 칩 실장형 솔더 범프의 제조방법에 있어서, (1) 상기 반도체 기판 상에 경계막을 형성시키는 경계막형성단계; (2) 사진공정을 수행하여 상기 (1)의 수행으로 형성된 경계막 상의 소정의 영역의 포토레지스트를 제거시키는 사진공정단계; (3) 상기 (2)의 사진공정으로 포토레지스트가 제거된 영역에 은 및 주석을 순차적으로 도금시키는 도금단계; (4) 상기 (2)의 사진공정으로 상기 반도체 기판 상에 잔류하는 포토레지스트를 완전히 제거시키는 제거단계; (5) 상기 (4)의 포토레지스트의 제거로 노출되는 경계막을 식각시키는 식각단계; 및 (6) 리플로우공정을 수행하여 상기 (3)의 도금으로 순차적으로 형성된 은 및 주석이 소정의 비율로 혼합되는 합금으로 형성시키는 합금형성단계를 구비하여 이루어짐을 특징으로 한다.
상기 (5)의 식각단계와 상기 (6)의 합금형성단계 사이에 상기 반도체 기판 상에 플럭스를 코팅시키는 코팅단계 및 상기 (6)의 합금형성단계의 수행 후, 상기 플럭스를 제거시키는 플럭스제거단계를 더 구비하여 이루어지는 것이 바람직하다.
상기 (1)의 경계막은 티타늄 및 구리, 티타늄 및 니켈, 크롬 및 구리, 크롬 및 니켈, 텅스텐화티타늄 및 구리 또는 텅스텐화티타늄 및 니켈을 순차적으로 형성시키는 것이 바람직하다.
그리고 상기 티타늄을 800Å 내지 1,200Å 정도의 두께로, 상기 구리를 4,000Å 내지 6,000Å 정도의 두께로 순차적으로 형성시키는 것이 바람직하다.
상기 (1)의 경계막은 스퍼터링을 이용하여 형성시키는 것이 바람직하다.
상기 (2)의 사진공정단계의 포토레지스트는 18μm 내지 20μm 정도의 두께로 도포시키는 것이 바람직하다.
상기 (3)의 도금단계의 은은 전기도금을 이용하여 도금시키는 것이 바람직하고, 상기 은의 전기도금은 15℃ 내지 30℃ 정도의 온도분위기, 10mA/cm2내지 14mA/cm2정도의 전류밀도 및 13분 내지 17분 정도의 공정시간으로 공정을 수행하는 것이 바람직하다.
상기 (3)의 도금단계의 주석은 전기도금을 이용하여 도금시키는 것이 바람직하고, 상기 주석의 전기도금은 15℃ 내지 30℃ 정도의 온도분위기, 18mA/cm2내지 22mA/cm2정도의 전류밀도 및 35분 내지 45분 정도의 공정시간으로 공정을 수행하는 것이 바람직하다.
상기 (3)의 도금단계의 은은 9μm 내지 11μm 정도의 두께로, 주석은 38μm 내지 42μm 정도의 두께로 도금시키는 것이 바람직하고, 상기 주석은 버섯형상으로 도금, 형성시키는 것이 효율적이다.
상기 (4)의 제거단계는 아세톤을 이용한 제 1 제거, 이소프로필 알코올을 이용한 제 2 제거 및 퀵드롭린스로 이루어지는 제 3 제거를 순차적으로 수행하는 것이 바람직하다.
상기 제 1 제거는 각각 270초 내지 330초 정도의 시간으로 2회 내지 3회에 걸쳐 공정을 수행하고, 상기 제 2 제거는 270초 내지 330초 정도의 시간으로 공정을 수행하며, 상기 제 3 제거는 8회 내지 12회에 걸쳐 14분 내지 16분 정도의 시간으로 공정을 수행하는 것이 바람직하다.
상기 (4)의 제거단계는 15℃ 내지 30℃ 정도의 온도분위기로 공정을 수행하는 것이 바람직하다.
상기 (5)의 식각단계는 황산, 과산화수소수 및 탈이온수가 소정의 비율로 혼합된 제 1 혼합액을 이용한 제 1 식각 및 불화수소 및 탈이온수가 소정의 비율로 혼합된 제 2 혼합액을 이용한 제 2 식각을 순차적으로 수행하는 것이 바람직하다.
상기 제 1 혼합액은 황산 : 과산화수소수 : 탈이온수가 1.5 내지 1.6 : 5.0 내지 6.0 : 90.0 내지 95.0 정도의 비율로 혼합된 혼합액이고, 상기 제 2 혼합액은 불화수소 : 탈이온수가 1 : 290 내지 310 정도의 비율로 혼합된 혼합액인 것이 바람직하다.
상기 제 1 식각은 35초 내지 45초 정도의 시간으로, 15℃ 내지 30℃ 정도의 온도분위기로 공정을 수행하는 것이 바람직하고, 상기 제 2 식각은 110초 내지 130초 정도의 시간으로 15℃ 내지 30℃ 정도의 온도분위기로 공정을 수행하는 것이 바람직하다.
상기 (6)의 합금형성단계의 수행으로 형성되는 상기 합금은 은 : 주석이 2.5 내지 4.5 : 95.5 내지 97.5 정도의 비율로 혼합되는 것이 바람직하다.
상기 (6)의 합금형성단계의 리플로우공정은 240℃ 내지 260℃ 정도의 온도분위기로 240초 내지 330초 정도의 시간으로 공정을 수행하는 것이 바람직하다.
본 발명에 따른 반도체장치의 플립 칩 실장형 솔더 범프는, 소자의 특성에 따라 패턴이 기 형성된 회로기판 등에 실장시키기 위한 반도체장치의 플립 칩 실장형 솔더 범프에 있어서, 상기 반도체 기판 상의 경계막 상에 형성되는 상기 솔더 범프는 상기 은 및 주석이 소정의 비율로 혼합되는 합금으로 이루어짐을 특징으로 한다.
상기 경계막은 티타늄막 및 구리막이 순차적으로 형성된 복합막, 티타늄막 및 니켈막이 순차적으로 형성된 복합막, 크롬막 및 구리막이 순차적으로 형성된 복합막, 크롬막 및 니켈막이 순차적으로 형성된 복합막, 텅스텐화티타늄막 및 구리막이 순차적으로 형성된 복합막 또는 텅스텐화티타늄막 및 니켈막이 순차적으로 형성된 복합막인 것이 바람직하다.
상기 경계막 중에서 상기 티타늄막이 800Å 내지 1,200Å 정도의 두께이고, 상기 구리막이 4,000Å 내지 6,000Å 정도의 두께인 것이 바람직하다.
상기 경계막 상에 형성시키는 은은 전기도금을 이용하여 형성시키는 도금막인 것이 바람직하고, 또한 상기 은 상부에 순차적으로 형성시키는 주석은 전기도금을 이용하여 형성시키는 도금막인 것이 바람직하다.
상기 경계막 상에 형성시키는 은은 9μm 내지 11μm 정도의 두께로, 상기 은 상부에 형성시키는 주석은 38μm 내지 42μm 정도의 두께인 것이 바람직하다.
상기 솔더 범프는 은 : 주석이 2.5 내지 4.5 : 95.5 내지 97.5 정도의 비율로 혼합되는 합금인 것이 바람직하다.
본 발명에 따른 반도체장치의 플립 칩 실장형 솔더 범프의 분석방법은, 소자의 특성에 따라 패턴이 기 형성된 회로기판 등에 실장시키기 위한 반도체장치의 플립 칩 실장형 솔더범프의 분석방법에 있어서, (1) 상기 반도체 기판 상에 티타늄막 및 구리막으로 이루어지는 경계막을 순차적으로 형성시키는 경계막형성단계; (2) 상기 경계막 상에 은 및 주석을 순차적으로 도금시킨 후, 리플로우 공정을 수행하여 상기 은 및 주석이 소정의 비율로 혼합되는 합금으로 형성시키는 합금형성단계; (3) 상기 (1) 및 (2)의 수행으로 형성되는 솔더 범프를 소정의 크기로 절단시키는 절단단계; (4) 상기 (3)의 절단단계의 수행으로 절단된 솔더 범프를 에폭시수지에 마운트시켜 폴리싱을 수행한 후, 식각시키는 시료제작단계; 및 (5) 상기 (4)의 시료제작단계의 수행으로 형성된 시료를 분석하는 분석단계를 구비하여 이루어짐을 특징으로 한다.
상기 (4)의 시료제작단계에서 수행되는 식각은 염산, 질산 및 메탄올이 소정의 비율로 혼합된 혼합액을 이용하는 것이 바람직하다.
상기 (5)의 분석단계는 전자탐침미세분석기를 이용하여 정량분석을 수행하거나, 주사전자현미경을 이용하여 미세구조분석을 수행하는 것이 바람직하고, 상기 미세구조분석은 5분 내지 40분 정도의 시간으로 수행하는 것이 효율적이다.
본 발명에 또 다른 반도체장치의 플립 칩 실장형 솔더 범프이 분석방법은, 소자의 특성에 따라 패턴이 기 형성된 회로기판 등에 실장시키기 위한 반도체장치의 플립 칩 실장형 솔더범프의 분석방법에 있어서, (1) 상기 반도체 기판 상에 티타늄막 및 구리막으로 이루어지는 경계막을 순차적으로 형성시키는 경계막형성단계; (2) 상기 (1)의 경계막형성단계의 수행으로 형성되는 경계막 상에 4.3μm 내지 4.7μm 정도의 두께로 은을 도금시킨 후, 그 상부에 주석을 도금시켜 제 1 시료를 제작하는 제 1 시료제작단계; (3) 상기 (1)의 경계막형성단계의 수행으로 형성되는 경계막 상에 9.5μm 내지 10.5μm 정도의 두께로 은을 도금시킨 후, 그 상부에 주석을 도금시켜 제 2 시료를 제작하는 제 2 시료제작단계; 및 (4) 상기 (1), (2) 및 (3)의 시료제작단계의 수행으로 형성되는 제 1 시료 및 제 2 시료를 리플로우공정을 수행하여 상기 제 1 시료 및 제 2 시료 상의 각각의 은 및 주석이 소정의 비율로 혼합되는 과정을 비교, 분석하는 분석단계를 구비하여 이루어짐을 특징으로 한다.
상기 (4)의 분석단계는 전단력측정기를 이용하여 상기 제 1 시료는 상기 제 1 시료 상의 경계막을 기준으로 4.9μm 내지 5.1μm 정도의 높이에서 측정을 수행하고, 상기 제 2 시료는 상기 제 2 시료의 경계막을 기준으로 12.3μm 내지 12.7μm 정도의 높이에서 측정을 수행하는 것이 바람직하다.
상기 (4)의 분석단계의 리플로우공정은 6회 내지 10회 정도로 수행하는 것이 바람직하다.
상기 (3)의 제 2 시료제작단계의 수행으로 제작된 제 2 시료를 이용하여 소정의 온도분위기하에서 소정의 기간동안 두께의 변화 및 전단력을 측정하는 것이 바람직하고, 상기 소정의 온도분위기는 140℃ 내지 160℃ 정도이며, 상기 소정의 기간은 9일 정도의 기간인 것이 바람직하다.
이하, 본 발명의 구체적인 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
도1 내지 도10은 반도체장치의 플립 칩 실장형 솔더 범프의 제조방법의 일 실시예를 나타내는 단면도이고, 도11 및 도12는 본 발명에 따른 반도체장치의 플립 칩 실장형 솔더 범프의 분석방법을 나타내는 공정도이며, 도13 및 도14는 도12의 비교, 분석의 일 실시예를 나타내는 도면이다.
먼저, 도1은 반도체 기판(10) 상에 소자의 특성에 따라 패턴, 즉 배선 및 반도체 기판(10)의 보호를 위한 패턴(Pattern)이 형성되어 있고, 그 상부에 경계막(UBM Film ; Under Bump Metallurgy Film)(14)이 형성되어 있는 상태이다.
여기서 본 발명의 상기 경계막(14)은 티타늄(Ti) 및 구리(Cu), 티타늄 및 니켈(Ni), 크롬(Cr) 및 구리, 크롬 및 니켈, 텅스텐화티타늄(TiW) 및 구리 또는 텅스텐화티타늄 및 니켈 등을 소정의 두께로 순차적으로 형성시킬 수 있고, 실시예에서는 티타늄 및 구리를 이용하여 티타늄막(11) 및 구리막(12) 등을 순차적으로 형성시킨다.
그리고 본 발명은 800Å 내지 1,200Å 정도의 두께로 티타늄막(11)을, 그 상부에 4,000Å 내지 6,000Å 정도의 두께로 구리막(12)을 순차적으로 형성시킬 수 있고, 실시예에서는 티타늄막(11)을 1,000Å의 두께로, 구리막(12)을 5,000Å의 두께로 형성시킨다.
또한 상기 본 발명의 경계막(14)은 스퍼터링(Sputtering)을 이용하여 순차적으로 형성시킨다.
이러한 상기 경계막(14)은 상기 반도체 기판(10)과의 접착력 및 계속적인 공정수행에서도 손상이 되지 않아야 하는 등이 고려되어져야 한다.
그리고 도2 및 도3은 상기 경계막(14)이 형성된 상부에 사진공정을 수행하여 소정의 영역의 포토레지스트(Photo Resist)(16)를 제거시킨 상태이다.
본 발명은 상기 사진공정에서 포토레지스트(16)를 18μm 내지 20μm 정도로 도포시킬 수 있고, 실시예에서는 상기 포토레지스트(16)를 19μm로 도포시킨다.
그리고 상기 소정의 영역은 후속공정시 솔더 범프가 형성되는 영역이다.
계속해서 도4 및 도5는 상기 포토레지스트(16)가 제거된 영역에 은(18)을 소정의 두께로 도금시킨 후, 그 상부에 주석(20)을 소정의 두께로 도금시킨 상태이다.
여기서 상기 은(18) 및 주석(20)은 개별적으로 도금을 시키고, 상기 도금액은 일반적인 재원을 이용한다.
이러한 일반적인 도금액을 이용한 본 발명의 도금은 먼저, 은(18)의 도금에 있어서 전기도금을 이용하고, 15℃ 내지 30℃ 정도의 온도분위기에서 10mA/cm2내지 14mA/cm2정도의 전류밀도로 13분 내지 17분 정도의 시간동안의 공정조건하에서 공정을 수행한다.
그리고 실시예는 상기 공정조건을 25℃의 온도분위기에서 12mA/cm2의 전류밀도로 15분동안 공정을 수행하여 은(18)을 도금시킨다.
또한 본 발명은 상기 은(18)을 9μm 내지 11μm 정도의 두께로 도금시킬 수 있고, 실시예는 10μm의 두께로 은(18)을 도금시킨다.
그리고 본 발명은 상기 은(18)의 상부에 도금시키는 주석(20) 또한 전기도금을 이용하고, 15℃ 내지 30℃ 정도의 온도분위기에서 18mA/cm2내지 22mA/cm2정도의 전류밀도로 35분 내지 45분 정도의 시간동안의 공정조건하에서 공정을 수행한다.
여기서 실시예는 상기 공정조건을 25℃의 온도분위기에서 20mA/cm2의 전류밀도로 40분동안 공정을 수행하여 주석(20)을 도금시킨다.
또한 본 발명은 상기 주석(20)을 38μm 내지 42μm 정도의 두께로 도금시킬 수 있고, 실시예는 40μm의 두께로 주석(20)을 도금시키며, 그 형태를 버섯(Bushroom)형상을 형성시킨다.
그리고 도6은 상기 사진공정의 수행시 반도체 기판(10) 상의 경계막(14) 상에 도포되어 있는 포토레지스트(16)가 완전히 제거된 상태이다.
본 발명의 상기 포토레지스트(16)의 제거는 하부막인 경계막(14)에 손상을 가하지 않기 위하여 아세톤(Aceton)을 이용한 제 1 제거, 이소프로필 알코올(Isopropyl Alcohol)을 이용한 제 2 제거 및 퀵드롭린스(QDR : Quick Drop Rinse)로 이루어지는 제 3 제거를 순차적으로 수행하여 제거시킨다.
여기서 본 발명의 상기 제 1 제거는 각각 270초 내지 330초 정도의 시간으로 하여 2회 내지 3회 정도를 수행하고, 상기 제 2 제거는 270초 내지 330초 정도의 시간동안 수행하며, 상기 제 3 제거는 8회 내지 12회에 걸쳐 이루어지며 그 소요시간은 14분 내지 16분이다.
그리고 본 발명의 포토레지스트(16)의 제거는 15℃ 내지 30℃ 정도의 온도분위기로 공정을 수행한다.
상기 포토레지스트(16)를 제거시키는 본 발명에서의 실시예는 25℃의 온도분위기에서 상기 아세톤을 이용한 제 1 제거를 각각 300초의 시간으로 2회에 걸쳐 수행하고, 이소프로필 알코올을 이용한 상기 제 2 제거를 300초동안 수행하며, 퀵드롭린스로 이루어지는 제 3 제거를 15분 동안 10회에 걸쳐 수행한다.
계속해서 도7은 상기 포토레지스트(16)의 제거로 노출되는 경계막(14)을 순차적으로 식각시킨 상태이다.
본 발명의 상기 경계막(14)의 순차적인 제거는 먼저, 황산(H2SO4), 과산화수소수(H2O2) 및 탈이온수(H2O)가 소정의 비율로 혼합된 제 1 식각액을 이용하는 제 1 식각 및 불화수소(HF) 및 탈이온수가 소정의 비율로 혼합된 제 2 식각액을 이용한 제 2 식각을 순차적으로 수행하여 이루어진다.
여기서 본 발명의 제 1 식각은 황산 : 과산화수소수 : 탈이온수가 1.5 내지 1.6 : 5.0 내지 6.0 : 90.0 내지 95.0 정도의 비율로 혼합된 제 1 식각액을 이용하여 15℃ 내지 30℃ 정도의 온도분위기에서 35초 내지 45초 정도의 시간으로 공정을 수행하고, 상기 제 2 식각은 불화수소 및 탈이온수가 1 : 290 내지 310 정도의 비율로 혼합된 제 2 식각액을 이용하여 15℃ 내지 30℃ 정도의 온도분위기에서 110초 내지 130초 정도의 시간으로 공정을 수행한다.
상기 경계막(14)을 식각시키는 본 발명에서의 실시예는 먼저, 상기 제 1 식각액의 상기 혼합 비율을 기준으로 하여 황산을 15ml, 과산화수소수를 55ml 및 탈이온수를 930ml로 혼합한 제 1 식각액을 이용하여 25℃의 온도분위기에서 40초 동안 제 1 식각을 수행하고, 황산 및 탈이온수가 1 : 300의 비율로 혼합된 제 2 식각액을 이용하여 25℃의 온도분위기에서 120초 동안 제 2 식각을 수행한다.
즉, 상기 경계막(14)이 복합막으로 이루어지기 때문에 제 1 식각 및 제 2 식각을 수행하여 상기 경계막(14)을 식각시키는 것이다.
그리고 도8은 상기 식각공정의 수행으로 은 및 주석이 순차적으로 도금된 영역을 포함하는 반도체 기판 상에 플럭스(Flux)(22)가 코팅(Coating)된 상태이다.
게속해서 도9는 리플로우공정을 수행하여 상기 계별 도금을 수행하여 순차적으로 형성되어 있는 은(18) 및 주석(20)이 소정의 비율로 혼합되는 합금 즉, 솔더 범프(24)를 형성시키는 상태이다.
본 발명은 상기 주석(20)의 표면장력을 이용하여 상기 솔더 범프(24)가 구형으로 형성되도록 한다.
그리고 본 발명의 리플로우공정은 240℃ 내지 260℃ 정도의 온도분위기로 240초 내지 330초 정도의 시간으로 수행할 수 있고, 실시예는 250℃의 온도분위기로 300초의 시간으로 공정을 수행한다.
또한 본 발명의 솔더 범프(24)를 은 : 주석이 2.5 내지 4.5 : 95.5 내지 97.5 정도의 비율로 혼합되는 합금으로 형성시킬 수 있고, 실시예에서는 은 : 주석이 3.5 : 96.5의 비율로 혼합된 합금으로 형성시킨다.
여기서 상기 리플로우공정은 개별 도금의 수행으로 순차적으로 형성되어 있는 은(18) 및 주석(20)의 녹는점(Melting Point)을 이용하여 솔더 범프(24)로 형성되는 합금을 제조하는 것이다.
즉, 녹는점을 이용하여 접촉계면에서 일어나는 물질이동을 이용하는 것으로써, 본 발명은 고체상과 액체상의 물질이동으로써 두 물질이 일정한 농도상을 가지도록 하는 것이다.
다시 말해 두 물질인 은(18)과 주석(20)이 고체상과 액체상으로 존재할 수 있는 최저 온도인 221℃이상의 온도분위기에서 공정을 수행하면 고체상으로 존재하는 주석(20)이 액체상으로 변하게 되고 상기 액체상의 주석(20)에 접해있는 상기 은(18)은 계면을 통하여 상기 은(18)의 확산으로 인한 물질전달로써 합금으로 형성된다.
여기서 상기 온도 및 시간 등을 변화시켜 특정조성을 갖는 액체상으로 부터 냉각된 고체상은 상기 액체상 그대로의 조성을 갖는 것을 이용한다.
본 발명은 개별 도금 후, 두 물질의 계면에서 일어나는 물질전달을 이용하여 소정의 혼합 비율을 갖는 합금으로 형성시킨다.
그리고 도10은 리플로우공정을 수행하여 솔더 범프(24)를 형성시킨 후 상기 플럭스(22)를 제거시킨 상태로써, 플립 칩 실장형 솔더 범프의 제조가 완료된 구조를 나타낸다.
이러한 구성으로 이루어지는 본 발명의 제조방법으로 형성되는 솔더 범프는 그 정량분석 및 표면의 미세구조분석을 위하여 도11의 공정도의 공정순서로 수행하는 것으로써 먼저, 패턴이 기 형성된 반도체 기판 상에 티타늄막 및 구리막이 순차적으로 형성되는 경계막을 형성시킨다.
이어서 상기 경계막 상에 상기 본 발명의 플립 칩 실장형 솔더 범프의 제조방법을 이용하여 솔더 범프 즉, 은과 주석의 합금을 형성시킨다.
계속해서 상기 솔더 범프를 소정의 크기로 절단시켜 에폭시수지(Epoxy Resin)에 마운트(Mount)시킨 후, 폴리싱(Polishing) 및 식각을 순차적으로 수행하여 시료로 제작한다.
본 발명의 분석을 위한 상기 식각은 염산, 질산(HNO3) 및 메탄올(Methanol)이 소정의 비율로 혼합된 식각액을 이용한다.
그리고 상기 공정의 수행으로 제작된 시료를 이용하여 분석을 수행하는 것으로써 먼저, 전자탐침미세분석기(Electron Probe Microanalysis)를 이용하여 정량분석을 수행하고, 주사전자현미경(SEM)을 이용하여 5분 내지 40분 정도의 시간으로 미세구조분석을 수행한다.
여기서 상기 전자탐침미세분석기를 이용한 정량분석에서는 리플로우공정의 시간에 관계없이 상기 합금에서 은의 혼합 비율이 거의 변화없이 나타나고, 상기 주사전자현미경을 이용한 미세구조분석에서는 리플로우공정의 시간의 흐름에 따라 표면조직의 구조가 변화하는 모습이 나타나지만, 혼합 비율의 변화와는 관계가 없는 것으로 나타난다.
또한 본 발명의 제조방법으로 형성되는 솔더 범프의 두께의 변화 및 전단력 등을 분석하기 위해 도12의 공정도의 공정순서로 수행하는 것으로써 먼저, 패턴이 기 형성된 반도체 기판 상에 상기 본 발명의 솔더 범프의 제조방법을 이용하여 티타늄막 및 구리막을 순차적으로 형성시켜 경계막을 형성시킨다.
그리고 상기 경계막 상에 4.3μm 내지 4.7μm 정도의 두께로 은을 도금시킨 후, 그 상부에 주석을 도금시켜 제 1 시료를 제작하고, 또한 상기 경계막 상에 9.5μm 내지 10.5μm 정도의 두께로 은을 도금시킨 후, 그 상부에 주석을 도금시켜 제 2 시료를 제작한다.
여기서 본 발명의 실시예는 상기 제 1 시료의 은을 4.5μm로 도금시키고, 상기 제 2 시료의 은은 10μm로 도금시킨다.
계속해서 상기 제 1 시료 및 제 2 시료를 리플로우공정을 수행하여 상기 제 1 시료 및 제 2 시료의 은 및 주석이 소정의 비율로 혼합되는 과정을 비교, 분석한다.
여기서 상기 리플로우공정은 6회 내지 10회 정도에 걸쳐 수행한다.
그리고 본 발명의 상기 전단력의 측정은 도13 및 도14와 같이 전단력측정기(Ball Shear Tester)(44)를 이용하여 상기 제 1 시료(40)는 상기 제 1 시료(40) 상의 경계막을 기준으로 4.9μm 내지 5.1μm 정도의 높이에서 측정을 수행하고, 상기 제 2 시료(42)는 상기 제 2 시료(42)의 경계막을 기준으로 12.3μm 내지 12.7μm 정도의 높이에서 측정을 수행하고, 실시예는 제 1 시료(40)의 측정높이를 5.0μm로, 제 2 시료(42)의 측정높이를 12.5μm로 한다.
여기서 상기 비교, 분석의 결과 상기 제 1 시료(40)는 약 5 분 이후의 시간에서부터 파단면에서 티타늄 또는 구리가 나타났으며, 상기 제 2 시료(42)는 약 40 분 이후의 시간에서부터 파단면에서 티타늄 또는 구리가 나타났다.
이러한 상기 비교, 분석의 결과로 본 발명의 은을 10μm로 도금시키고, 리플로우공정을 5분 정도로 수행하는 것이다.
그리고 본 발명은 상기 은의 두께 변화 및 전단력을 분석하기 위하여 상기 제 2 시료(42)를 이용하여 140℃ 내지 160℃ 정도의 온도분위기에서 약 9일 정도의 기간동안 분석을 수행할 수 있고, 실시예는 상기 제 2 시료(42)를 150℃의 온도분위기에서 9일동안 분석을 수행한다.
상기 분석의 결과 그 두께의 변화는 관측되지 않았고, 또한 그 파단면의 측정결과에서도 그 변화가 관측되지 않았다.
즉, 상기 분석의 결과로서 상기 제 2 시료(42)는 150℃의 온도분위기에서 장시간 방치하여 안정된 구조를 가지기 때문에 본 발명의 솔더 범프는 안정된 구조를 가진다는 것을 확인할 수 있다.
전술한 상기 본 발명에 대한 구체적인 실시예의 작용 및 효과에 대하여 상세히 설명한다.
먼저, 본 발명은 패턴이 기 형성된 반도체 기판(10) 상에 경계막(14) 즉, 티타늄 및 구리를 이용하여 티타늄막(11) 및 구리막(12)을 순차적으로 형성시킨다.
상기 티타늄막(11) 및 구리막(12)으로 이루어지는 경계막(14)은 스퍼터링으로 형성시키기고, 상기 티타늄막(11)을 1,000Å의 두께로, 상기 구리막(12)을 5,000Å의 두께로 형성시킨다.
여기서 상기 경계막(14)은 반도체 기판 상의 패턴, 일반적으로 보호막 및 금속배선 등과의 강한 접착력을 가져야 하고, 계속적인 후속공정의 수행에서도 그 손상이 최소화되어야 하는 등이 요구되며, 또한 상기 경계막(14)은 솔더 범프(24)의 형성시 도전층의 역할도 수행하여야 한다.
그리고 상기 경계막(14) 상에 19μm의 두께로 포토레지스트(16)를 도포시키고, 사진공정을 수행하여 소정의 영역의 포토레지스트(16)를 제거시킨다.
여기서 상기 소정의 영역은 솔더 범프(24)가 형성되는 영역으로써, 반도체장치의 실장시 실장되는 패드의 간격 등을 고려하여 그 위치와 크기 등을 결정한다.
게속해서 상기 사진공정의 수행으로 포토레지스트(16)가 제거된 영역에 은(18)을 도금시킨 후, 그 상부에 주석(20)을 도금시킨다.
여기서 상기 은(18)은 전기도금으로 형성시키는 것으로써, 일반적인 도금액을 이용하여 25℃의 온도분위기에서 12mA/cm2의 전류밀도로 15분 동안 수행하여 10μm의 두께로 형성시킨다.
그리고 상기 은(18)의 상부에 도금되는 상기 주석(20) 또한 전기도금으로 형성시키는 것으로써, 일반적인 도금액을 이용하여 25℃의 온도분위기에서 20mA/cm2의 전류밀도로 40분 동안 수행하여 40μm의 두께로 형성시킨다.
본 발명에서 상기 은(18) 및 주석(20)의 도금은 개별적으로 도금을 시킨다.
이어서, 사진공정의 수행으로 상기 경계막(14) 상에 잔류하는 포토레지스트(16)를 제거시킨다.
여기서 상기 포토레지스트(16)의 제거는 고온의 분위기에서 수행하는 기존의 제거방식으로는 그 하부막인 구리막(12)의 표면의 특성을 변화시키기 때문에 실시예에서는 25℃의 온도분위기로 공정을 수행한다.
상기 25℃의 온도분위기에서 수행되는 실시예의 포토레지스트(16)의 제거는 먼저, 아세톤을 이용하여 각각 300초 동안 2회에 걸쳐 수행한다.
여기서 상기 아세톤은 상기 포토레지스트(16)와 반응하여 안정하게 존재하지만, 유기화합물과의 결합으로 상기 반도체 기판 등에 유기화합물을 잔류시킨다.
이에 따라 상기 유기화합물의 잔류를 방지하기 위하여 이소프로필 알코올을 이용하여 300초 동안 후처리를 수행한 후, 퀵드롭린스를 15분 동안 10회에 걸쳐 수행하여 상기 포토레지스트(16)를 제거시킨다.
그리고 상기 포토레지스트(16)의 제거로 노출되는 상기 경계막(14)을 식각시킨다.
여기서 실시예는 상기 경계막(14)을 구성하는 상부막인 구리막(12)을 식각시키는 제 1 식각 및 상기 경계막(14)을 구성하는 하부막인 티타늄막(11)을 식각시키는 제 2 식각으로 구분하여 순차적으로 수행한다.
먼저, 상기 구리막(12)의 식각을 위한 제 1 식각은 상기 티타늄막(11) 등에 영향을 끼치지 않기 위해서 황산을 15ml, 과산화수소수를 55ml, 탈이온수를 930ml로 혼합한 제 1 식각액을 이용하여 25℃의 온도분위기에서 40초 동안의 수행으로 구리막(12)을 식각시킨다.
계속해서 상기 구리막(12)의 식각으로 노출되는 상기 티타늄막(11)의 식각을 위한 제 2 식각은 불화수소 및 탈이온수가 1 : 300의 비율로 혼합된 제 2 식각액을 이용하여 25℃의 온도분위기에서 120초 동안의 수행으로 티타늄막(11)을 식각시킨다.
이어서, 상기 은(18) 및 주석(20)이 도금된 영역을 포함하는 반도체 기판(10) 상에 플럭스(22)를 코팅시킨다.
여기서 상기 플럭스(22)의 코팅은 상기 도금 영역에서 산화가 일어나는 것을 방지하기 위함이다.
계속해서 상기 계별 도금으로 반도체 기판(10) 상에 형성되어 있는 은(18) 및 주석(20)을 합금, 즉 솔더 범프(24)로 형성시키기 위하여 250℃의 온도분위기에서 300초 동안 리플로우공정을 수행한다.
상기 리플로우공정의 수행으로 상기 주석(20)은 액체상이 되고, 그 하부의 은(18)은 고체상을 유지하면서 상기 은(18)과 주석(20)의 접촉 계면에서 물질전달이 일어난다.
이에 따라 상기 은(18)의 일정 성분이 상기 주석(20)으로 이동하여 특성조성 즉, 은(18)과 주석(20)의 합금으로 이루어지는 솔더 범프(24)가 형성되는 것이다.
여기서 상기 솔더 범프(24)는 은(18)이 3.5%, 주석(20)이 96.5%로 혼합된 합금으로 형성된다.
그리고 상기 리플로우공정은 그 온도범위가 270℃인 질소오븐(N2Oven)을 이용하여 수행한다.
이어서 상기 플럭스(22)를 제거시켜 플립 칩 실장형 솔더 범프의 제조를 완료한다.
여기서 상기 은(18) 및 주석(20)의 두께, 그리고 리플로우공정의 온도분위기 및 공정소요시간 등의 결정은 전술한 분석결과에 따라 결정된다.
본 발명은 은(18)과 주석(20)의 합금을 솔더 범프(24)로 이용하는 것으로써, 상기 솔더 범프(24)는 상기 은(18) 및 주석(20)을 계별 도금시킨 후, 접촉 계면에서의 물질전달을 이용하여 형성시킨다.
이이에 따라 본 발명은 솔더 범프(24)의 형성시 주로 이용되던 납을 배제시키고, 은(18)과 주석(20)의 합금을 이용하여 환경문제에 적극적으로 대처할 뿐만 아니라 협소한 패드를 가지는 회로기판 등에 실장시킬 수 있어 실장면적을 최소화할 수 있는 플립 칩 실장형 솔더 범프를 형성시킬 수 있다.
따라서, 본 발명에 의하면 은과 주석의 합금을 솔더 범프로 형성시킴으로써 환경문제에 적극적으로 대처할 수 있고, 실장면적이 고밀도화되는 효과가 있다.
이상에서 본 발명은 기재된 구체예에 대해서만 상세히 설명되었지만 본 발명의 기술사상 범위 내에서 다양한 변형 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속함은 당연한 것이다.

Claims (56)

  1. 소자의 특성에 따라 패턴(Pattern)이 기 형성된 회로기판 등에 실장시키기 위한 반도체장치의 플립 칩 실장형 솔더 범프의 제조방법에 있어서,
    (1) 상기 반도체 기판 상에 경계막(UBM : Under Bump Metallurgy)을 형성시키는 경계막형성단계;
    (2) 사진공정을 수행하여 상기 (1)의 수행으로 형성된 경계막 상의 소정의 영역의 포토레지스트(Photo Resist)를 제거시키는 사진공정단계;
    (3) 상기 (2)의 사진공정으로 포토레지스트가 제거된 영역에 은(Ag) 및 주석(Sn)을 순차적으로 도금시키는 도금단계;
    (4) 상기 (2)의 사진공정으로 상기 반도체 기판 상에 잔류하는 포토레지스트를 완전히 제거시키는 제거단계;
    (5) 상기 (4)의 포토레지스트의 제거로 노출되는 경계막을 식각시키는 식각단계; 및
    (6) 리플로우(Reflow)공정을 수행하여 상기 (3)의 도금으로 순차적으로 형성된 은 및 주석이 소정의 비율로 혼합되는 합금으로 형성시키는 합금형성단계;
    를 구비하여 이루어짐을 특징으로 하는 반도체장치의 플립 칩 실장형 솔더 범프의 제조방법.
  2. 제 1 항에 있어서,
    상기 (5)의 식각단계와 상기 (6)의 합금형성단계 사이에 상기 반도체 기판 상에 플럭스(Flux)를 코팅(Coating)시키는 코팅단계 및 상기 (6)의 합금형성단계의 수행 후, 상기 플럭스를 제거시키는 플럭스제거단계를 더 구비하여 이루어짐을 특징으로 하는 상기 반도체장치의 플립 칩 실장형 솔더 범프의 제조방법.
  3. 제 1 항에 있어서,
    상기 (1)의 경계막은 티타늄(Ti), 크롬(Cr), 텅스텐화티타늄(TiW)으로 이루어지는 그룹 중에서 선택되는 어느 하나와 구리(Cu), 니켈(Ni)로 이루어지는 그룹 중에서 선택되는 어느 하나를 순차적으로 형성시킴을 특징으로 하는 상기 반도체장치의 플립 칩 실장형 솔더 범프의 제조방법.
  4. 제 2 항에 있어서,
    상기 경계막은 상기 티타늄을 800Å 내지 1,200Å 정도의 두께로, 상기 구리를 4,000Å 내지 6,000Å 정도의 두께로 순차적으로 형성시킴을 특징으로 하는 상기 반도체장치의 플립 칩 실장형 솔더 범프의 제조방법.
  5. 제 1 항에 있어서,
    상기 (1)의 경계막은 스퍼터링(Sputtering)을 이용하여 형성시킴을 특징으로 하는 상기 반도체장치의 플립 칩 실장형 솔더 범프의 제조방법.
  6. 제 1 항에 있어서,
    상기 (2)의 사진공정단계의 포토레지스트는 18μm 내지 20μm 정도의 두께로 도포시킴을 특징으로 하는 상기 반도체장치의 플립 칩 실장형 솔더 범프의 제조방법.
  7. 제 1 항에 있어서,
    상기 (3)의 도금단계의 은은 전기도금을 이용하여 도금시킴을 특징으로 하는 상기 반도체장치의 플립 칩 실장형 솔더 범프의 제조방법.
  8. 제 7 항에 있어서,
    상기 은의 전기도금은 15℃ 내지 30℃ 정도의 온도분위기로 공정을 수행함을 특징으로 하는 상기 반도체장치의 플립 칩 실장형 솔더 범프의 제조방법.
  9. 제 7 항에 있어서,
    상기 은의 전기도금은 10mA/cm2내지 14mA/cm2정도의 전류밀도로 공정을 수행함을 특징으로 하는 상기 반도체장치의 플립 칩 실장형 솔더 범프의 제조방법.
  10. 제 7 항에 있어서,
    상기 은의 전기도금은 13분 내지 17분 정도의 시간으로 공정을 수행함을 특징으로 하는 상기 반도체장치의 플립 칩 실장형 솔더 범프의 제조방법.
  11. 제 1 항에 있어서,
    상기 (3)의 도금단계의 주석은 전기도금을 이용하여 도금시킴을 특징으로 하는 상기 반도체장치의 플립 칩 실장형 솔더 범프의 제조방법.
  12. 제 11 항에 있어서,
    상기 주석의 전기도금은 15℃ 내지 30℃ 정도의 온도분위기로 공정을 수행함을 특징으로 하는 상기 반도체장치의 플립 칩 실장형 솔더 범프의 제조방법.
  13. 제 11 항에 있어서,
    상기 주석의 전기도금은 18mA/cm2내지 22mA/cm2정도의 전류밀도로 공정을 수행함을 특징으로 하는 상기 반도체장치의 플립 칩 실장형 솔더 범프의 제조방법.
  14. 제 11 항에 있어서,
    상기 주석의 전기도금은 35분 내지 45분 정도의 시간으로 공정을 수행함을 특징으로 하는 상기 반도체장치의 플립 칩 실장형 솔더 범프의 제조방법.
  15. 제 1 항에 있어서,
    상기 (3)의 도금단계의 은은 9μm 내지 11μm 정도의 두께로 도금시킴을 특징으로 하는 상기 반도체장치의 플립 칩 실장형 솔더 범프의 제조방법.
  16. 제 1 항에 있어서,
    상기 (3)의 도금단계의 주석은 38μm 내지 42μm 정도의 두께로 도금시킴을 특징으로 하는 상기 반도체장치의 플립 칩 실장형 솔더 범프의 제조방법.
  17. 제 1 항에 있어서,
    상기 (4)의 제거단계는 아세톤(Aceton)을 이용한 제 1 제거, 이소프로필 알코올(Isopropyl Alcohol)을 이용한 제 2 제거 및 퀵드롭린스(Quick Drop Rinse)로 이루어지는 제 3 제거를 순차적으로 수행함을 특징으로 하는 상기 반도체장치의 플립 칩 실장형 솔더 범프의 제조방법.
  18. 제 17 항에 있어서,
    상기 제 1 제거는 각각 270초 내지 330초 정도의 시간으로 2회 내지 3회에 걸쳐 공정을 수행함을 특징으로 하는 상기 반도체장치의 플립 칩 실장형 솔더 범프의 제조방법.
  19. 제 17 항에 있어서,
    상기 제 2 제거는 270초 내지 330초 정도의 시간으로 공정을 수행함을 특징으로 하는 상기 반도체장치의 플립 칩 실장형 솔더 범프의 제조방법.
  20. 제 17 항에 있어서,
    상기 제 3 제거는 8회 내지 12회에 걸쳐 공정을 수행함을 특징으로 하는 상기 반도체장치의 플립 칩 실장형 솔더 범프의 제조방법.
  21. 제 20 항에 있어서,
    상기 제 3 제거는 14분 내지 16분 정도의 시간으로 공정을 수행함을 특징으로 하는 상기 반도체장치의 플립 칩 실장형 솔더 범프의 제조방법.
  22. 제 1 항에 있어서,
    상기 (4)의 제거단계는 15℃ 내지 30℃ 정도의 온도분위기로 공정을 수행함을 특징으로 하는 상기 반도체장치의 플립 칩 실장형 솔더 범프가 제조방법.
  23. 제 1 항에 있어서,
    상기 (5)의 식각단계는 황산(H2SO4), 과산화수소수(H2O2) 및 탈이온수(H2O)가 소정의 비율로 혼합된 제 1 식각액을 이용한 제 1 식각 및 불화수소(HF) 및 탈이온수가 소정의 비율로 혼합된 제 2 식각액을 이용한 제 2 식각을 순차적으로 수행함을 특징으로 하는 상기 반도체장치의 플립 칩 실장형 솔더 범프의 제조방법.
  24. 제 23 항에 있어서,
    상기 제 1 식각액은 황산 : 과산화수소수 : 탈이온수가 1.5 내지 1.6 : 5.0 내지 6.0 : 90.0 내지 95.0 정도의 비율로 혼합된 식각액임을 특징으로 하는 상기 반도체장치의 플립 칩 실장형 솔더 범프의 제조방법.
  25. 제 23 항에 있어서,
    상기 제 2 식각액은 불화수소 : 탈이온수가 1 : 290 내지 310 정도의 비율로 혼합된 식각액임을 특징으로 하는 상기 반도체장치의 플립 칩 실장형 솔더 범프의 제조방법.
  26. 제 23 항에 있어서,
    상기 제 1 식각은 35초 내지 45초 정도의 시간으로 공정을 수행함을 특징으로 하는 상기 반도체장치의 플립 칩 실장형 솔더 범프의 제조방법.
  27. 제 23 항에 있어서,
    상기 제 1 식각은 15℃ 내지 30℃ 정도의 온도분위기로 공정을 수행함을 특징으로 하는 상기 반도체장치의 플립 칩 실장형 솔더 범프의 제조방법.
  28. 제 23 항에 있어서,
    상기 제 2 식각은 110초 내지 130초 정도의 시간으로 공정을 수행함을 특징으로 하는 상기 반도체장치의 플립 칩 실장형 솔더 범프의 제조방법.
  29. 제 23 항에 있어서,
    상기 제 2 식각은 15℃ 내지 30℃ 정도의 온도분위기로 공정을 수행함을 특징으로 하는 상기 반도체장치의 플립 칩 실장형 솔더 범프의 제조방법.
  30. 제 1 항에 있어서,
    상기 (6)의 합금형성단계의 수행으로 형성되는 상기 합금은 은 : 주석이 2.5 내지 4.5 : 95.5 내지 97.5 정도의 비율로 혼합됨을 특징으로 하는 상기 반도체장치의 플립 칩 실장형 솔더 범프의 제조방법.
  31. 제 1 항에 있어서,
    상기 (6)의 합금형성단계의 리플로우공정은 240℃ 내지 260℃ 정도의 온도분위기로 공정을 수행함을 특징으로 하는 상기 반도체장치의 플립 칩 실장형 솔더 범프의 제조방법.
  32. 제 1 항에 있어서,
    상기 (6)의 합금형성단계의 리플로우공정은 240초 내지 330초 정도의 시간으로 공정을 수행함을 특징으로 하는 상기 반도체장치의 플립 칩 실장형 솔더 범프의 제조방법.
  33. 소자의 특성에 따라 패턴이 기 형성된 회로기판 등에 실장시키기 위한 반도체장치의 플립 칩 실장형 솔더 범프에 있어서,
    상기 반도체 기판 상의 경계막 상에 형성되는 상기 솔더 범프(Solder Bump)는 상기 은 및 주석이 소정의 비율로 혼합되는 합금임을 특징으로 하는 반도체장치의 플립 칩 실장형 솔더 범프.
  34. 제 33 항에 있어서,
    상기 경계막은 티타늄막(Ti Film) 및 구리막(Cu Film)이 순차적으로 형성된 복합막임을 특징으로 하는 상기 반도체장치의 플립 칩 실장형 솔더 범프.
  35. 제 34 항에 있어서,
    상기 경계막은 상기 티타늄막이 800Å 내지 1,200Å 정도의 두께이고, 상기 구리막이 4,000Å 내지 6,000Å 정도의 두께임을 특징으로 하는 상기 반도체장치의 플립 칩 실장형 솔더 범프.
  36. 제 33 항에 있어서,
    상기 경계막은 티타늄막 및 니켈막(Ni Film)이 순차적으로 형성된 복합막임을 특징으로 하는 상기 반도체장치의 플립 칩 실장형 솔더 범프.
  37. 제 33 항에 있어서,
    상기 경계막은 크롬막(Cr Film) 및 구리막이 순차적으로 형성된 복합막임을 특징으로 하는 상기 반도체장치의 플립 칩 실장형 솔더 범프.
  38. 제 33 항에 있어서,
    상기 경계막은 크롬막 및 니켈막이 순차적으로 형성된 복합막임을 특징으로 하는 상기 반도체장치의 플립 칩 실장형 솔더 범프.
  39. 제 33 항에 있어서,
    상기 경계막은 텅스텐화티타늄막(TiW Film) 및 구리막이 순차적으로 형성된 복합막임을 특징으로 하는 상기 반도체장치의 플립 칩 실장형 솔더 범프.
  40. 제 33 항에 있어서,
    상기 경계막은 텅스텐화티타늄막 및 니켈막이 순차적으로 형성된 복합막임을 특징으로 하는 상기 반도체장치의 플립 칩 실장형 솔더 범프.
  41. 제 33 항에 있어서,
    상기 경계막 상에 형성시키는 은은 전기도금을 이용하여 형성시키는 도금막임을 특징으로 하는 상기 반도체장치의 플립 칩 실장형 솔더 범프.
  42. 제 33 항에 있어서,
    상기 은 상에 순차적으로 형성시키는 주석은 전기도금을 이용하여 형성시키는 도금막임을 특징으로 하는 상기 반도체장치의 플립 칩 실장형 솔더 범프.
  43. 제 33 항에 있어서,
    상기 경계막 상에 형성시키는 은은 9μm 내지 11μm 정도의 두께임을 특징으로 하는 상기 반도체장치의 플립 칩 실장형 솔더 범프.
  44. 제 33 항에 있어서,
    상기 은 상에 형성시키는 주석은 38μm 내지 42μm 정도의 두께임을 특징으로 하는 상기 반도체장치의 플립 칩 실장형 솔더 범프.
  45. 제 33 항에 있어서,
    상기 솔더 범프는 은 : 주석이 2.5 내지 4.5 : 95.5 내지 97.5 정도의 비율로 혼합되는 합금임을 특징으로 하는 상기 반도체장치의 플립 칩 실장형 솔더 범프.
  46. 소자의 특성에 따라 패턴이 기 형성된 회로기판 등에 실장시키기 위한 반도체장치의 플립 칩 실장형 솔더범프의 분석방법에 있어서,
    (1) 상기 반도체 기판 상에 티타늄막 및 구리막으로 이루어지는 경계막을 순차적으로 형성시키는 경계막형성단계;
    (2) 상기 경계막 상에 은 및 주석을 순차적으로 도금시킨 후, 리플로우 공정을 수행하여 상기 은 및 주석이 소정의 비율로 혼합되는 합금으로 형성시키는 합금형성단계;
    (3) 상기 (1) 및 (2)의 수행으로 형성되는 솔더 범프를 소정의 크기로 절단시키는 절단단계;
    (4) 상기 (3)의 절단단계의 수행으로 절단된 솔더 범프를 에폭시수지(Epoxy Resin)에 마운트(Mount)시켜 폴리싱(Pholishing)을 수행한 후, 식각시키는 시료제작단계; 및
    (5) 상기 (4)의 시료제작단계의 수행으로 형성된 시료를 분석하는 분석단계;
    를 구비하여 이루어짐을 특징으로 하는 반도체장치의 플립 칩 실장형 솔더 범프의 분석방법.
  47. 제 46 항에 있어서,
    상기 (4)의 시료제작단계에서 수행되는 식각은 염산, 질산(HNO3) 및 메탄올(Metanol)이 소정의 비율로 혼합된 식각액을 이용함을 특징으로 하는 상기 반도체장치의 플립 칩 실장형 솔더 범프의 분석방법.
  48. 제 46 항에 있어서,
    상기 (5)의 분석단계는 전자탐침미세분석기(Electron Probe Microanalysis)를 이용하여 정량분석을 수행함을 특징으로 하는 상기 반도체장치의 플립 칩 실장형 솔더 범프의 분석방법.
  49. 제 46 항에 있어서,
    상기 (5)의 분석단계는 주사전자현미경(SEM)을 이용하여 미세구조분석을 수행함을 특징으로 하는 상기 반도체장치의 플립 칩 실장형 솔더 범프의 분석방법.
  50. 제 49 항에 있어서,
    상기 미세구조분석은 5분 내지 40분 정도의 시간으로 수행함을 특징으로 하는 상기 반도체장치의 플립 칩 실장형 솔더 범프의 분석방법.
  51. 소자의 특성에 따라 패턴이 기 형성된 회로기판 등에 실장시키기 위한 반도체장치의 플립 칩 실장형 솔더범프의 분석방법에 있어서,
    (1) 상기 반도체 기판 상에 티타늄막 및 구리막으로 이루어지는 경계막을 순차적으로 형성시키는 경계막형성단계;
    (2) 상기 (1)의 경계막형성단계의 수행으로 형성되는 경계막 상에 4.3μm 내지 4.7μm 정도의 두께로 은을 도금시킨 후, 그 상부에 주석을 도금시켜 제 1 시료를 제작하는 제 1 시료제작단계;
    (3) 상기 (1)의 경계막형성단계의 수행으로 형성되는 경계막 상에 9.5μm 내지 10.5μm 정도의 두께로 은을 도금시킨 후, 그 상부에 주석을 도금시켜 제 2 시료를 제작하는 제 2 시료제작단계; 및
    (4) 상기 (1), (2) 및 (3)의 시료제작단계의 수행으로 형성되는 제 1 시료 및 제 2 시료를 리플로우공정을 수행하여 상기 제 1 시료 및 제 2 시료 상의 각각의 은 및 주석이 소정의 비율로 혼합되는 과정을 비교, 분석하는 분석단계;
    를 구비하여 이루어짐을 특징으로 하는 반도체장치의 플립 칩 실장형 솔더 범프의 분석방법.
  52. 제 51 항에 있어서,
    상기 (4)의 분석단계는 전단력측정기(Ball Shear Tester)를 이용하여 상기 제 1 시료는 상기 제 1 시료 상의 경계막을 기준으로 4.9μm 내지 5.1μm 정도의 높이에서 측정을 수행하고, 상기 제 2 시료는 상기 제 2 시료의 경계막을 기준으로 12.3μm 내지 12.7μm 정도의 높이에서 측정을 수행함을 특징으로 하는 상기 반도체장치의 플립 칩 실장형 솔더 범프의 분석방법.
  53. 제 51 항에 있어서,
    상기 (4)의 분석단계의 리플로우공정은 6회 내지 10회 정도로 수행함을 특징으로 하는 상기 반도체장치의 플립 칩 실장형 솔더 범프의 분석방법.
  54. 제 51 항에 있어서,
    상기 (3)의 제 2 시료제작단계의 수행으로 제작된 제 2 시료를 이용하여 소정의 온도분위기하에서 소정의 기간동안 두께의 변화 및 전단력을 측정함을 특징으로 하는 상기 반도체장치의 플립 칩 실장형 솔더 범프의 분석방법.
  55. 제 54 항에 있어서,
    상기 소정의 온도분위기는 140℃ 내지 160℃ 정도임을 특징으로 하는 상기 반도체장치의 플립 칩 실장형 솔더 범프의 분석방법.
  56. 제 54 항에 있어서,
    상기 소정의 기간은 9일 정도의 기간임을 특징으로 하는 상기 반도체장치의 플립 칩 실장형 솔더 범프의 분석방법.
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