KR102233334B1 - 주석 도금액, 주석 도금 장치 및 상기 주석 도금액을 이용한 반도체 장치 제조 방법 - Google Patents

주석 도금액, 주석 도금 장치 및 상기 주석 도금액을 이용한 반도체 장치 제조 방법 Download PDF

Info

Publication number
KR102233334B1
KR102233334B1 KR1020140050742A KR20140050742A KR102233334B1 KR 102233334 B1 KR102233334 B1 KR 102233334B1 KR 1020140050742 A KR1020140050742 A KR 1020140050742A KR 20140050742 A KR20140050742 A KR 20140050742A KR 102233334 B1 KR102233334 B1 KR 102233334B1
Authority
KR
South Korea
Prior art keywords
tin
group
plating solution
tin plating
formula
Prior art date
Application number
KR1020140050742A
Other languages
English (en)
Other versions
KR20150124200A (ko
Inventor
박명범
이진희
최백순
최정식
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020140050742A priority Critical patent/KR102233334B1/ko
Priority to US14/578,662 priority patent/US9840785B2/en
Publication of KR20150124200A publication Critical patent/KR20150124200A/ko
Application granted granted Critical
Publication of KR102233334B1 publication Critical patent/KR102233334B1/ko

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D3/00—Electroplating: Baths therefor
    • C25D3/02—Electroplating: Baths therefor from solutions
    • C25D3/30—Electroplating: Baths therefor from solutions of tin
    • C25D3/32—Electroplating: Baths therefor from solutions of tin characterised by the organic bath constituents used
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/02—Electroplating of selected surface areas
    • C25D5/022—Electroplating of selected surface areas using masking means
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/48—After-treatment of electroplated surfaces
    • C25D5/50—After-treatment of electroplated surfaces by heat-treatment
    • C25D5/505—After-treatment of electroplated surfaces by heat-treatment of electroplated tin coatings, e.g. by melting
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D7/00—Electroplating characterised by the article coated
    • C25D7/12—Semiconductors
    • C25D7/123—Semiconductors first coated with a seed layer or a conductive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0239—Material of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/03444—Manufacturing methods by blanket deposition of the material of the bonding area in gaseous form
    • H01L2224/0345—Physical vapour deposition [PVD], e.g. evaporation, or sputtering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/036—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/0361—Physical or chemical etching
    • H01L2224/03614—Physical or chemical etching by chemical means only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/038—Post-treatment of the bonding area
    • H01L2224/0381—Cleaning, e.g. oxide removal step, desmearing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H01L2224/03912—Methods of manufacturing bonding areas involving a specific sequence of method steps the bump being used as a mask for patterning the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05008—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05025—Disposition the internal layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05171—Chromium [Cr] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05569—Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146—Plating
    • H01L2224/11462—Electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/115—Manufacturing methods by chemical or physical modification of a pre-existing or pre-deposited material
    • H01L2224/11502—Pre-existing or pre-deposited material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/118—Post-treatment of the bump connector
    • H01L2224/11848—Thermal treatments, e.g. annealing, controlled cooling
    • H01L2224/11849—Reflowing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/119—Methods of manufacturing bump connectors involving a specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/119—Methods of manufacturing bump connectors involving a specific sequence of method steps
    • H01L2224/11901—Methods of manufacturing bump connectors involving a specific sequence of method steps with repetition of the same manufacturing step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13016—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13016—Shape in side view
    • H01L2224/13017—Shape in side view being non uniform along the bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13016—Shape in side view
    • H01L2224/13018—Shape in side view comprising protrusions or indentations
    • H01L2224/13019—Shape in side view comprising protrusions or indentations at the bonding interface of the bump connector, i.e. on the surface of the bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13024—Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13083—Three-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13164—Palladium [Pd] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13169—Platinum [Pt] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3192—Multilayer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Organic Chemistry (AREA)
  • Electrochemistry (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Electroplating And Plating Baths Therefor (AREA)
  • Electroplating Methods And Accessories (AREA)

Abstract

도금된 범프(bump)의 결정립(grain) 사이즈를 감소시켜 반도체 장치의 신뢰성을 개선할 수 있는 주석 도금액을 제공하는 것이다. 상기 주석 도금액은 가용성 주석 전극으로부터 공급되는 주석 이온, 탄소수 1 내지 10인 지방족 술폰산, 산화 방지제, 습윤제(wetting agent), 및 방향성 카보닐 화합물(Aromatic Carbonyl Compound)인 결정 성장 억제제(grain refiner)을 포함한다.

Description

주석 도금액, 주석 도금 장치 및 상기 주석 도금액을 이용한 반도체 장치 제조 방법{Tin plating solution, Tin plating equipment and method for fabricating semiconductor device using the tin plating solution}
본 발명은 주석 도금액, 주석 도금 장치 및 상기 주석 도금액을 이용한 반도체 장치 제조 방법에 관한 것이다.
최근 반도체 장치의 크기가 감소함에 따라, 이러한 반도체 장치에 형성되는 연결 단자(예를 들어, 솔더 볼 또는 솔더 범프)의 크기도 점점 감소하고 있다. 이 같은 연결 단자는 예를 들어, 전기 도금 방법을 통해 형성될 수 있다.
전기 도금 방법을 이용하여 연결 단자를 형성할 때, 연결 단자의 형성 속도를 증가시키면서, 도금된 연결 단자의 신뢰성을 확보하기 위한 다양한 연구가 진행되고 있다.
본 발명이 해결하려는 과제는, 도금된 범프(bump)의 결정립(grain) 사이즈를 감소시켜 반도체 장치의 신뢰성을 개선할 수 있는 주석 도금액을 제공하는 것이다.
본 발명의 해결하여는 다른 과제는, 상기 주석 도금액을 이용한 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 주석 도금액의 일 태양(aspect)은 가용성 주석 전극으로부터 공급되는 주석 이온, 탄소수 1 내지 10인 지방족 술폰산, 산화 방지제, 습윤제(wetting agent), 및 방향성 카보닐 화합물(Aromatic Carbonyl Compound)인 결정 성장 억제제(grain refiner)을 포함한다.
상기 결정 성장 억제제는 하기 화학식 1로 표현되는 주석 도금액:
Figure 112014040430189-pat00001
(화학식 1)
상기 화학식 1에서, Ar은 하나 이상의 방향족 고리이다.
상기 화학식 1에서, 상기 R은 수소기(-H), 파라핀기(-CnH2n+1) 및 시클로 파라핀기(-CmH2m-1) 중에서 선택된 하나이고, 상기 n은 1 이상이고, 상기 m은 2 이상이다.
상기 습윤제는 다환 방향족 화합물(Polycyclic Aromatic compound)이다.
상기 다환 방향족 화합물은 하기 화학식 2로 표현되고,
Figure 112014040430189-pat00002
(화학식 2)
상기 화학식 2에서, n은 1 내지 3이고, X는 O, S, SO, SO2, CH2, CH2CH2, CH2CH2CH2 및 CHCH3 중 적어도 하나를 포함하고, Y는 수소기, 히드록실기, 술프히드릴기, 탄소수 1 내지 10의 알킬기, 알리파틱 알콕시기, 탄소수 1 내지 10의 알킬 티오알콕시기, 플루오로기, 클로로기 및 브로모기 중에서 선택된 하나이다.
상기 화학식 2의 3 내지 5 중 하나의 위치에 탄소수 10 내지 24의 알킬기가 결합된다.
상기 다환 방향족 화합물은 하기 화학식 3로 표현되고,
Figure 112014040430189-pat00003
(화학식 3)
상기 화학식 3에서, n은 1 내지 3이고, X는 O, S, SO, SO2, CH2, CH2CH2, CH2CH2CH2 및 CHCH3 중 적어도 하나를 포함하고, Y는 수소기, 히드록실기, 술프히드릴기, 탄소수 1 내지 10의 알킬기, 알리파틱 알콕시기, 탄소수 1 내지 10의 알킬 티오알콕시기, 플루오로기, 클로로기 및 브로모기 중에서 선택된 하나이다.
상기 화학식 3의 3 내지 5 중 하나의 위치에 탄소수 10 내지 24의 알킬기가 결합된다.
상기 다환 방향족 화합물은 하기 화학식 4로 표현되고,
Figure 112014040430189-pat00004
(화학식 4)
상기 화학식 4에서, n은 1 내지 6이다.
상기 지방족 술폰산은 메탄 술폰산이다.
상기 산화 방지제는 하이드로 퀴논 또는 오렌지산 중 하나를 포함한다.
상기 지방족 술폰산의 농도는 225 내지 350ml/L이다.
상기 주석 이온의 농도는 50 내지 100g/L이다.
상기 습윤제의 농도는 10 ppb 내지 500 g/L이다.
상기 결정 성장 억제제의 농도는 10 ppb 내지 500 g/L이다.
상기 산화 방지제의 농도는 10 ppb 내지 500 g/L이다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치 제조 방법의 일 태양은 기판 상에 컨택 패드를 형성하고, 상기 컨택 패드 상에, 주석 도금액을 이용하여 순수 주석 범프를 형성하는 것을 포함하되, 상기 주석 도금액은 탄소수 1 내지 10인 지방산 술폰산과, 산화 방지제와, 다환 방향족 화합물인 습윤제와 방향성 카보닐 화합물인 결정 성장 억제제를 포함한다.
상기 결정 성장 억제제는 하기 화학식 1로 표현되는 반도체 장치 제조 방법:
Figure 112014040430189-pat00005
(화학식 1)
상기 화학식 1에서, Ar은 하나 이상의 방향족 고리이고, 상기 R은 수소기(-H), 파라핀기(-CnH2n+1) 및 시클로파라핀기(-CmH2m-1) 중에서 선택된 하나이고, 상기 n은 1 이상이고, 상기 m은 2 이상이다.
상기 다환 방향족 화합물은 하기 화학식 2 또는 3으로 표현되는 반도체 장치 제조 방법:
Figure 112014040430189-pat00006
(화학식 2),
Figure 112014040430189-pat00007
(화학식 3)
Figure 112014040430189-pat00008
(화학식 4)
상기 화학식 2 및 화학식 3에서, n은 1 내지 3이고, X는 O, S, SO, SO2, CH2, CH2CH2, CH2CH2CH2 및 CHCH3 중 적어도 하나를 포함하고, Y는 수소기, 히드록실기, 술프히드릴기, 탄소수 1 내지 10의 알킬기, 알리파틱 알콕시기, 탄소수 1 내지 10의 알킬 티오알콕시기, 플루오로기, 클로로기 및 브로모기 중에서 선택된 하나이고,
상기 화학식 4에서, n은 1 내지 6이다.
상기 화학식 2 및 화학식 3의 3 내지 5 중 하나의 위치에 탄소수 10 내지 24의 알킬기가 결합된다.
상기 순수 주석 범프를 형성하는 것은 상기 컨택 패드 상에 형성된 개구부를 포함하는 감광막 패턴을 형성하고, 상기 주석 도금액을 이용하여, 상기 개구부의 일부를 채우는 순수 주석막을 형성하고, 리플로우 공정을 통해, 상기 순수 주석막을 열처리하는 것을 포함한다.
상기 순수 주석막을 형성한 후에, 상기 순수 주석막 상에, 상기 개구부의 일부를 채우는 도전막을 형성하는 것을 더 포함한다.
상기 순수 주석막을 형성하기 전에, 상기 개구부의 일부를 채우는 도전막을 형성하는 것을 더 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 주석 도금 장치를 설명하기 위한 도면이다.
도 2 내지 도 6은 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 7은 본 발명의 다른 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면이다.
도 8 내지 도 10은 본 발명의 또 다른 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 11은 주석 도금액을 이용하여 주석 범프를 형성하여 측정한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
용어 "알킬(alkyl)"은 지방족 탄화수소 그룹을 의미한다. 알킬 부위는 어떠한 알켄이나 알킨 부위를 포함하고 있지 않음을 의미하는 "포화 알킬(saturated alkyl)" 그룹일 수 있다. 알킬 부위는 적어도 하나의 알켄 또는 알킨 부위를 포함하고 있음을 의미하는 "불포화 알킬(unsaturated alkyl)" 부위일 수도 있다. "알켄(alkene)" 부위는 적어도 두 개의 탄소원자가 적어도 하나의 탄소-탄소 이중 결합으로 이루어진 그룹을 의미하며, "알킨(alkyne)" 부위는 적어도 두 개의 탄소원자가 적어도 하나의 탄소-탄소 삼중 결합으로 이루어진 그룹을 의미한다.
알킬 그룹은 치환 또는 비치환될 수도 있다. 치환된 경우, 치환 그룹은, 시클로알킬, 아릴, 헤테로아릴, 헤테로알리시클릭, 히드록시, 알콕시, 아릴옥시, 메르켑토, 알킬티오, 아릴티오, 시아노, 할로겐, 카르보닐, 티오카르보닐, O-카르바밀, N-카르바밀, O-티오카르바밀, N-티오카르바밀, C-아미도, N-아미도, S-술폰아미도, N-술폰아미도, C-카르복시, O-카르복시, 이소시아네이토, 티오시아네이토, 이소티오시아네이토, 니트로, 시릴, 트리할로메탄술포닐, 모노- 및 디-치환 아미노 그룹들을 포함한 아미노, 및 이들의 보호 유도체들로부터 개별적으로 그리고 독립적으로 선택된 하나 또는 그 이상의 그룹이다. 전형적인 알킬 그룹에는 메틸, 에틸, 프로필, 이소프로필, 부틸, 이소부틸, 터셔리 부틸, 펜틸, 헥실, 에테닐, 프로페닐, 부테닐, 시클로프로필, 시클로부틸, 시클로펜틸, 시클로헥실 등이 포함되지만, 이들만으로 한정되는 것은 아니다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1을 참조하여, 본 발명의 일 실시예에 따른 주석 도금 장치에 대해서 설명한다.
도 1은 본 발명의 일 실시예에 따른 주석 도금 장치를 설명하기 위한 도면이다.
도 1을 참고하면, 주석 도금 장치(1)는 도금액 배스(bath)(10), 주석 도금액(15), 음극(cathode)(20), 양극(anode)(30) 등을 포함할 수 있다.
도금액 배스(10)는 주석 도금을 위한 주석 도금액(15)이 담기는 용기이다. 도금액 배스(10)는 주석 도금이 이루어지는 동안 일정한 온도를 유지할 수 있는 항온조일 수 있지만, 이에 제한되는 것은 아니다.
주석 도금 장치(1)는 도금액 배스(10)에 주석 도금액(15)에 포함되는 구성 요소를 제공하는 제1 저장조(40)와 제2 저장조(50)를 더 포함할 수 있다.
제1 저장조(40)는 도금액 배스(10)에 제공할 전해질을 보관할 수 있다. 도금액 배스(10)에 담긴 주석 도금액(15) 내의 전해질 농도 등이 변화할 경우, 제1 저장조(40)는 전해질을 도금액 배스(10)에 제공한다. 전해질에 대한 설명은 이후의 주석 도금액(15)에 관한 부분에서 상술한다.
제1 저장조(40)와 도금액 배스(10) 사이에 있는 제1 밸브(45)가 위치한다. 제1 밸브(45)는 제1 저장조(40)에서 도금액 배스(10)로의 전해질 흐름을 제어한다. 예를 들어, 도금액 배스(10) 내에 담긴 주석 도금액(15)내의 전해질 농도 등이 변화할 경우, 제1 밸브(45)를 열어 전해질을 제1 저장조(40)로부터 도금액 배스(10)에 제공한다.
제2 저장조(50)는 도금액 배스(10)에 제공할 첨가제를 보관할 수 있다. 도금액 배스(10)에 담긴 주석 도금액(15) 내의 첨가제 농도가 변화할 경우, 제2 저장조(50)는 첨가제를 도금액 배스(10)에 제공한다. 첨가제에 대한 설명은 이후의 주석 도금액(15)에 관한 부분에서 상술한다.
제2 저장조(50)와 도금액 배스 사이에 제2 밸브(55)가 위치한다. 제2 밸브(55)는 제2 저장조(50)에서 도금액 배스(10)로의 첨가제 흐름을 제어한다. 예를 들어, 도금액 배스(10) 내에 담긴 주석 도금액(15)내의 첨가제 농도가 변화할 경우, 제2 밸브(55)를 열어 첨가제를 제2 저장조(50)로부터 도금액 배스(10)에 제공한다.
도 1에서, 첨가제를 보관하는 제2 저장조(50)가 하나인 것으로 도시되었지만, 이에 제한되는 것은 아니다. 즉, 첨가제의 종류가 여러 가지일 경우, 각각의 첨가제를 보관하는 저장조가 각각 있을 수도 있고, 하나의 저장조에 여러 가지 종류의 첨가제를 섞어서 보관할 수도 있다.
음극(20)은 주석 도금이 진행될 기판(100)을 고정할 수 있다. 음극(20)은 주석 도금이 진행될 기판(100)에 전압을 인가할 수 있다. 예를 들어, 음극(20)은 기판(100)에 음전압을 인가함으로써, 주석 도금액(15)에 포함된 주석 양이온은 기판(100)에서 환원되어 주석이 된다.
양극(30)은 주석 도금액(15)에 주석 이온을 제공한다. 양극(30)은 도금액 배스(10) 내에 위치하고, 구체적으로, 주석 도금액(15)에 담겨있다. 예를 들어, 양극(30)은 외부의 전원에 연결되고, 전원의 양의 단자에 연결된다.
본 발명의 실시예에 따른 주석 도금 장치에서, 양극(30)은 순수 주석으로 이루어진 전극이다. 구체적으로, 양극(30)은 가용성의 주석 전극이다. 양극(30)은 순수 주석으로만 이루어져 있으므로, 양극(30)은 주석 이온만을 주석 도금액(15)에 공급하고, 다른 금속 이온은 주석 도금액(15)에 공급하지 않는다.
가용성의 주석 전극으로 이루어진 양극(30)을 사용함으로써, 도금액 배스(10)에 주석 이온을 보충할 필요가 없게 되므로, 생산성 향상에 기여할 수 있다. 또한, 가용성 주석 전극으로부터 주석 이온은 일정하게 공급될 수 있으므로, 주석 도금액(15) 내의 주석 이온의 농도 변화를 최소화할 수 있다. 이를 통해, 공정 불량의 경감 및 생산성을 향상시킬 수 있다.
이하에서, 도금액 배스(10)에 담겨있는 주석 도금액(15)에 대해 설명한다.
주석 도금액(15)은 주석 이온과, 전해질과 첨가제 등을 포함한다. 본 발명의 실시예에 따른 주석 도금액(15)은 주석 이온을 제외한 다른 금속 이온은 포함하지 않을 수 있다.
주석 이온은 가용성인 주석 전극으로부터 공급된다. 주석 이온은 전해질 내로 이온화되어 나온다. 즉, 주석 이온은 이온화된 상태로 주석 도금액(15) 내에 존재한다. 주석 이온은 예를 들어, 2가인 Sn2+ 또는 4가인 Sn4+의 형태로 주석 도금액 내에 존재할 수 있다.
주석 도금액(15) 내에서, 주석 즉, 주석 이온의 농도는 예를 들어, 1 내지 900g/L일 수 있고, 좀 더 구체적으로, 주석 이온의 농도는 50 내지 100 g/L일 수 있다.
전해질은 주석 도금액(15)의 용매 역할을 한다. 주석 도금시, 주석 이온이 이동할 수 있는 이동 경로로 이용된다. 전해질은 전류가 통하는 물질을 포함할 수 있다.
전해질은 산성 물질을 포함할 수 있고, 예를 들어, 지방족 술폰산을 포함할 수 있다. 구체적으로, 지방족 술폰산은 알칸 술폰산일 수 있다. 전해질은 예를 들어, 탄소수가 1 내지 10의 지방족 술폰산일 수 있다.
본 발명의 실시예에 따른 주석 도금액에서, 전해질은 메탄 술폰산일 수 있지만, 이에 제한되는 것은 아니다.
또한, 주석 도금액(15) 내에서, 전해질인 지방족 술폰산의 농도는 예를 들어, 10 내지 990ml/L일 수 있고, 좀 더 구체적으로, 지방족 술폰산의 농도는 225 내지 350ml/L일 수 있다.
주석 도금액(15)에 포함되는 첨가제는 산화 방지제(anti-oxidant)와, 습윤제(wetting agent)와, 결정 성장 억제제(grain refiner) 등을 포함할 수 있다.
산화 방지제는 전기 도금에 의해서 형성되는 주석막이 산화되는 것을 방지하는 역할을 한다. 즉, 전해질이 지방족 술폰산인 경우, 주석 도금액(15)에 의해서 성장되는 주석막은 산성이 전해질에 의해서 도금과 동시에 산화가 될 수 있다. 따라서, 산화 방지제는 전기 도금에 의해서 형성되는 주석막이 전해질 등에 의해서 산화되지 않도록 보호하는 역할을 한다.
산화 방지제는 예를 들어, 하이드로 퀴논 또는 오렌지 산 중 하나를 포함할 수 있다.
주석 도금액(15) 내에서, 산화 방지제의 농도는 예를 들어, 10 ppb 내지 500 g/L 일 수 있고, 바람직하게 100ppb 내지 10g/L일 수 있다.
습윤제는 전기 도금시 주석 도금액(15)의 표면 장력을 감소시켜, 주석막을 형성시키고자 하는 부위가 주석 도금액(15)에 의해 빠르게 젖게 하는 역할을 한다. 즉, 습윤제는 주석막을 형성하고자 하는 부위에 주석 도금액(15)의 접근을 도와줌으로써, 주석 도금액(15)에 포함된 주석 이온이 주석막을 형성시키고자 하는 부위에 잘 달라붙게 만드는 역할을 한다.
본 발명의 실시예에 따른 주석 도금액에서, 습윤제는 다환 방향족 화합물(Polycyclic Aromatic compound)일 수 있다.
예를 들어, 본 발명의 주석 도금액(15)에 포함되는 습윤제로 사용되는 다환 방향족 화합물의 일례는 화학식 1로 표현되는 화합물일 수 있다.
<화학식 1>
Figure 112014040430189-pat00009
화학식 1에서, n은 1 내지 3 사이일 수 있다. 화학식 1에서, X는 O, S, SO, SO2, CH2, CH2CH2, CH2CH2CH2 및 CHCH3 중 적어도 하나를 포함하고, Y는 수소기, 히드록실기, 술프히드릴기, 탄소수 1 내지 10의 알킬기, 알리파틱 알콕시기, 탄소수 1 내지 10의 알킬 티오알콕시기, 플루오로기, 클로로기 및 브로모기 중에서 선택된 하나일 수 있다.
또한, 습윤제는 다환 방향족 화합물의 일례로 설명한 화학식 1의 3 내지 5 중 하나의 위치에 탄소수 10 내지 24의 알킬기가 결합되어 있을 수 있다. 즉, 습윤제인 다환 방향족 화합물은 화학식 1의 좌측에 있는 벤젠 고리의 meta 위치 또는 para 위치에 결합된 탄소수 10 내지 24의 알킬기를 더 포함할 수 있다.
다른 예로, 본 발명의 주석 도금액(15)에 포함되는 습윤제로 사용되는 다환 방향족 화합물의 다른 예는 화학식 2로 표현되는 화합물일 수 있다.
<화학식 2>
Figure 112014040430189-pat00010
화학식 2에서, n은 1 내지 3 사이일 수 있다. 화학식 2에서, X는 O, S, SO, SO2, CH2, CH2CH2, CH2CH2CH2 및 CHCH3 중 적어도 하나를 포함하고, Y는 수소기, 히드록실기, 술프히드릴기, 탄소수 1 내지 10의 알킬기, 알리파틱 알콕시기, 탄소수 1 내지 10의 알킬 티오알콕시기, 플루오로기, 클로로기 및 브로모기 중에서 선택된 하나일 수 있다.또한, 습윤제는 다환 방향족 화합물의 다른 예로 설명한 화학식 2의 3 내지 5 중 하나의 위치에 탄소수 10 내지 24의 알킬기가 결합되어 있을 수 있다. 즉, 습윤제인 다환 방향족 화합물은 화학식 2의 좌측에 있는 벤젠 고리의 meta 위치 또는 para 위치에 결합된 탄소수 10 내지 24의 알킬기를 더 포함할 수 있다.
또, 다른 예로, 본 발명의 주석 도금액(15)에 포함되는 습윤제로 사용되는 다환 방향족 화합물의 다른 예는 화학식 3으로 표현되는 화합물일 수 있다.
<화학식 3>
Figure 112014040430189-pat00011
화학식 3에서, n은 1 내지 6 사이일 수 있다.
주석 도금액(15) 내에서, 습윤제의 농도는 예를 들어, 10 ppb 내지 500 g/L 일 수 있고, 바람직하게 1g/L 내지 200g/L 일 수 있다.
결정 성장 억제제는 전기 도금에 의해서 형성되는 주석의 결정립 크기(grain size)를 조절하는 역할을 한다. 좀 더 구체적으로, 도금에 의해서 형성되는 주석막은 수많은 주석 결정이 결합되어 형성되는 다결정 주석막이다.
다결정 주석막 중, 어느 하나의 주석 결정이 거대화될 경우, 도금에 의해서 형성되는 주석막의 표면은 거칠어질 수 있다. 이와 같이 거칠어진 표면을 갖는 주석막은 주석막 형성 이후 공정에서 불량을 유발시키는 요인이 될 수 있다. 또한, 전기 도금시 주석 결정이 일 방향으로만 성장하여 휘스커(whisker)가 발생할 경우, 발생된 휘스커는 인접하는 주석막과 연결되어, 공정 불량을 유발시키는 요인이 될 수 있다.
따라서, 결정 성장 억제제는 전기 도금에 의해서 형성되는 주석의 결정립 크기를 조절하여, 도금된 주석막의 표면의 거칠기를 개선한다. 또한, 결정 성장 억제제는 도금되는 주석막이 휘스커 형태의 침상 모양(needle shape)으로 성장하는 것을 방지한다.
본 발명의 실시예에 따른 주석 도금액에서, 결정 성장 억제제는 방향성 카보닐 화합물 (Aromatic Carbonyl Compound)일 수 있다.
예를 들어, 본 발명의 주석 도금액(15)에 포함되는 결정 성장 억제제로 사용되는 방향성 카보닐 화합물은 화학식 3으로 표현되는 화합물일 수 있다.
<화학식 4>
Figure 112014040430189-pat00012
화학식 4에서, Ar은 하나 이상의 방향족 고리일 수 있다. 또한, 화학식 3에서, R은 수소기(-H), 파라핀기(-CnH2n+1) 및 시클로파라핀기(-CmH2m-1) 중에서 선택된 하나이고, n은 1 이상이고, 상기 m은 2 이상이다.
주석 도금액(15) 내에서, 결정 성장 억제제의 농도는 예를 들어, 10 ppb 내지 500 g/L 일 수 있고, 바람직하게 100ppb 내지 10g/L 일 수 있다.
도 2 내지 도 6을 참고하여, 본 발명의 일 실시예에 따른 반도체 장치 제조 방법에 대해 설명한다.
도 2 내지 도 6은 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 2를 참고하면, 기판의 일면(100a)에 컨택 패드(110)를 형성한다.
기판(100)은 예를 들어, 웨이퍼 단위의 기판일 수 있고, 또는 웨이퍼를 복수개로 분리한 칩 단위의 기판일 수 있다. 기판(100)이 분리된 칩 단위의 기판일 경우, 기판(100)은 예를 들어, 메모리 칩, 로직 칩 등일 수 있다. 기판(100)이 로직 칩일 경우, 수행하는 연산 등을 고려하여, 다양하게 설계될 수 있다. 기판(100)이 메모리 칩일 경우, 메모리 칩은 예를 들어, 비휘발성 메모리 칩(non-volatile memory chip)일 수 있다. 구체적으로, 메모리 칩은 플래시 메모리 칩(flash memory chip)일 수 있다. 더욱 구체적으로, 메모리 칩은 낸드(NAND) 플래시 메모리 칩 또는 노어(NOR) 플래시 메모리 칩 중 어느 하나일 수 있다. 한편, 본 발명의 기술적 사상에 따른 메모리 장치의 형태가 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 메모리 칩은 PRAM(Phase-change Random-Access Memory), MRAM(Magneto-resistive Random-Access Memory), RRAM(Resistive Random-Access Memory) 중 어느 하나를 포함할 수도 있다. 기판(100)이 웨이퍼 단위의 기판일 경우, 기판(100)은 상기에 설명한 것과 같은 기능을 수행하는 로직 소자 또는 메모리 소자를 포함할 수 있다.
컨택 패드(110)은 예를 들어, 외부 단자와 기판(100) 내의 회로 패턴을 전기적으로 연결하는 본딩 패드일 수 있으나, 이에 제한되는 것은 아니다. 컨택 패드(110)는 재배선된 것일 수도 있고, 기판(100)을 관통하는 관통 비아 전극(TSV, Through Silicon Via) 등에 형성된 패드일 수 있다. 컨택 패드(110)는 예를 들어, 알루미늄(Al) 등의 금속으로 이루어질 수 있다.
이어서, 기판(100) 및 컨택 패드(110)를 덮는 프리 절연막을 형성한다. 즉, 프리 절연막은 컨택 패드(110)와 컨택 패드(110)가 형성된 기판의 일면(100a)을 덮는다. 사진 공정 및 식각 공정을 통해 프리 절연막의 일부를 제거하여, 제1 개구부(120t)를 포함하는 절연막(120)을 형성한다. 제1 개구부(120t)는 컨택 패드(110)의 적어도 일부를 노출시킨다. 절연막(120)은 예를 들어, 질화막 또는 산화막을 포함할 수 있다.
또한, 절연막(120) 상에는 보호막이 더 형성될 수 있다. 보호막은 예를 들어, 폴리아미드 등을 포함할 수 있지만, 이에 제한되는 것은 아니다.
이어서, 기판의 일면(100a) 상에 도전막(130p)이 컨포말하게 형성될 수 있다. 도전막(130p)은 절연막(120) 및 제1 개구부(120t) 상에 형성될 수 있다. 제1 개구부(120t)에 의해 노출된 컨택 패드(110) 상에도 도전막(130p)은 형성된다. 도전막(130p)은 예를 들어, 스퍼터링 방식 등으로 형성될 수 있다.
도전막(130p)은 이후의 도금 공정에서 하부 범프(도 4의 210)와 컨택 패드(110) 사이의 접착층과 확산 방지층 및 웨팅층 역할을 하는 이른바 UBM(Under Bump Metallurgy)일 수 있다. 도전막(130p)은 예를 들어, 크롬(Cr), 구리(Cu), 니켈(Ni), 타이타늄-텅스텐(TiW), 니켈-바나듐(NiV) 등의 다양한 금속을 다층 구조로 형성할 수 있다. 일례로, 도전막(130p)은 Ti/Cu, Cr/Cr-Cu/Cu, TiW/Cu, Al/NiV/Cu 또는 Ti/Cu/Ni 구조로 형성할 수 있다. 도전막(130p)은 후속 도금 공정에서 씨드막으로 사용될 수 있다.
도 3을 참고하면, 도전막(130p) 상에 제2 개구부(140t)를 포함하는 감광막 패턴(140)이 형성된다. 제2 개구부(140t)는 컨택 패드(110) 상에 형성되고, 컨택 패드(110) 상에 형성된 도전막(130p)을 노출시킨다. 제1 개구부(120t)의 폭은 제2 개구부(140t)의 폭보다 작을 수 있다. 제1 개구부(120t)는 제2 개구부(140t)와 실질적으로 완전히 오버랩될 수 있다.
감광막 패턴(140)은 예를 들어, 포지티브 포토리지스트(positive photoresist) 또는 네거티브(negative) 포토리지스트로 형성될 수 있다. 노광 공정에 사용되는 광원의 종류와 형성하고자 하는 패턴의 모양에 따라 포토리지스트는 다양한 물질이 사용될 수 있다. 광원은 예를 들어, ArF (193 nm), KrF (248 nm), EUV (Extreme Ultra Violet), VUV (Vacuum Ultra Violet, 157 nm), E-빔(beam), X-선 또는 이온빔 등이 사용될 수 있으나, 이에 한정되는 것은 아니다.
도 4를 참고하면, 도전막(130p) 상에 범프 패턴(200)을 형성할 수 있다. 범프 패턴(200)은 컨택 패드(110)와 오버랩되고, 컨택 패드(110) 상에 순차적으로 적층된 하부 범프(210)와 상부 범프 패턴(220)을 포함한다. 제1 개구부(120t) 및 제2 개구부(140t)를 도전성 물질로 채워, 하부 범프(210) 및 상부 범프 패턴(220)이 순차적으로 형성될 수 있다.
구체적으로, 제2 개구부(140t)에 의해서 노출되는 도전막(130p)의 표면을 세정할 수 있다. 도전막(130p)의 표면을 세정하는 방법은 예를 들어, 건식 식각의 일종일 데스쿰(Descum) 방식을 이용할 수 있다.
이어서, 세정된 도전막(130p) 상에 하부 범프(210)를 형성할 수 있다. 하부 범프(210)는 제2 개구부(140t)의 일부 및 제1 개구부(120t)를 채울 수 있다. 하부 범프(210)는 예를 들어, 전해 도금(Electroplating) 방식으로 형성될 수 있다. 하부 범프(210)는 예를 들어, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 백금(Pt), 금(Au) 또는 이들의 조합 등과 같이 여러 다양한 금속으로 이루어질 수 있다.
이어서, 하부 범프(210) 상에 제2 개구부(140t)의 일부를 채우는 상부 범프 패턴(220)을 형성한다. 상부 범프 패턴(220)은 예를 들어, 전해 도금 방식으로 형성될 수 있다. 상부 범프 패턴(220)은 예를 들어, 주석을 포함할 수 있다. 구체적으로, 상부 범프 패턴(220)은 주석을 제외한 다른 금속은 포함하지 않는다. 즉, 상부 범프 패턴(220)은 순수 주석막(pure tin layer)일 수 있다.
상부 범프 패턴(220)은 도 1을 이용하여 설명한 주석 도금액을 이용하여 형성할 수 있다. 다시 말하면, 상부 범프 패턴(220)은 탄소수 1 내지 10인 지방산 술폰산과, 산화 방지제와, 다환 방향족 화합물인 습윤제와, 방향성 카보닐 화합물인 결정 성장 억제제를 포함하는 주석 도금액을 이용하여 형성할 수 있다.
도 5를 참고하면, 범프 패턴(200)을 감싸고 있던 감광막 패턴(140)을 제거한다. 이를 통해, 기판(100) 상에 도전막(130p)으로부터 돌출된 범프 패턴(200)이 남겨진다.
이어서, 범프 패턴(200)과 오버랩되지 않는 도전막을 제거하여, 절연막(120) 상에 도전 패턴(130)을 형성할 수 있다. 도전막의 일부를 제거하는 것은 예를 들어, 습식 식각 등을 이용할 수 있지만, 이에 제한되는 것은 아니다.
도 6을 참고하면, 리플로우(reflow) 공정을 통해, 상부 범프 패턴(220)을 열처리한다.
리플로우 공정을 통해, 상부 범프 패턴(220)은 겉면을 곡면으로 하는 상부 범프(220a)로 모양이 변할 수 있다.
따라서, 도전 패턴(130) 상에는 하부 범프(210)와 상부 범프(220a)를 포함하는 범프(202)가 형성된다.
도 2, 도 3, 도 5 내지 도 7을 참고하여, 본 발명의 다른 실시예에 따른 반도체 장치 제조 방법에 대해 설명한다. 설명의 편의성을 위해, 전술한 실시예와 차이점을 중심으로 설명한다.
도 7은 본 발명의 다른 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면이다.
도 7을 참고하면, 상부 범프 패턴(220)은 하부 범프(210) 상에 순차적으로 형성되는 제1 상부 범프 패턴(222)과 제2 상부 범프 패턴(224)을 포함한다.
구체적으로, 하부 범프(210) 상에 제1 상부 범프 패턴(222)을 형성할 수 있다. 제1 상부 범프 패턴(222)은 제2 개구부(140t)의 일부를 채울 수 있다. 제1 상부 범프 패턴(222)은 예를 들어, 전해 도금 방식으로 형성할 수 있다.
이어서, 제1 상부 범프 패턴(222) 상에 제2 상부 범프 패턴(224)을 형성할 수 있다. 제2 상부 범프 패턴(224)은 제2 개구부(140t)의 일부를 채울 수 있다. 제2 상부 범프 패턴(224)은 예를 들어, 전해 도금 방식으로 형성할 수 있다.
본 발명의 다른 실시예에 따른 반도체 장치 제조 방법에서, 제1 상부 범프 패턴(222)은 주석을 포함할 수 있고, 제2 상부 범프 패턴(224)은 예를 들어, 주석-은 합금(SnAg) 또는 주석-납(SnPb) 중 하나를 포함할 수 있다. 좀 더 구체적으로, 제1 상부 범프 패턴(222)은 순수 주석막으로 형성하고, 제2 상부 범프 패턴(224)은 주석-은 합금(SnAg) 또는 주석-납(SnPb) 중 하나를 포함하는 합금막으로 형성한다.
이와 달리, 본 발명의 다른 실시예에 따른 반도체 장치 제조 방법에서, 제1 상부 범프 패턴(222)은 예를 들어, 주석-은 합금(SnAg) 또는 주석-납(SnPb) 중 하나를 포함할 수 있고, 제2 상부 범프 패턴(224)은 주석을 포함할 수 있다. 좀 더 구체적으로, 제1 상부 범프 패턴(222)은 주석-은 합금(SnAg) 또는 주석-납(SnPb) 중 하나를 포함하는 합금막으로 형성하고, 제2 상부 범프 패턴(224)은 순수 주석막으로 형성한다.
도 7에서, 상부 범프 패턴(220)은 제1 상부 범프 패턴(222) 및 제2 상부 범프 패턴(224)이 한번씩 형성되는 것으로 도시되었지만, 이에 제한되는 것은 아니다. 즉, 상부 범프 패턴(220)은 제1 상부 범프 패턴(222) 및 제2 상부 범프 패턴(224)이 여러 주기 반복되어 적층된 형상을 할 수 있음은 물론이다. 또한, 제1 상부 범프 패턴(222) 및 제2 상부 범프 패턴(224)이 여러 주기 반복되어 적층될 경우, 범프 패턴(200)은 제1 상부 범프 패턴(222)으로 종료될 수 있음은 물론이다.
이어서, 리플로우 공정을 통해, 상부 범프 패턴(220)은 겉면을 곡면으로 하는 상부 범프(220a)로 모양이 변할 수 있다.
도 2, 도 3, 도 8 내지 도 10을 참고하여, 본 발명의 또 다른 실시예에 따른 반도체 장치 제조 방법에 대해 설명한다.
도 8 내지 도 10은 본 발명의 또 다른 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 8을 참고하면, 도전막(130p) 상에 솔더볼 패턴(250)을 형성할 수 있다. 솔더볼 패턴(250)은 컨택 패드(110)와 오버랩되고, 컨택 패드(110) 상에 순차적으로 적층된 하부 솔더볼 패턴(260)과 상부 솔더볼 패턴(270)을 포함한다. 제1 개구부(120t) 및 제2 개구부(140t)를 도전성 물질로 채워, 하부 솔더볼 패턴(260) 및 상부 솔더볼 패턴(270)이 순차적으로 형성될 수 있다.
구체적으로, 제2 개구부(140t)에 의해서 노출되는 도전막(130p)의 표면을 세정할 수 있다. 도전막(130p)의 표면을 세정하는 방법은 예를 들어, 건식 식각의 일종일 데스쿰(Descum) 방식을 이용할 수 있다.
이어서, 도전막(130p) 상에 하부 솔더볼 패턴(260)을 형성할 수 있다. 하부 솔더볼 패턴(260)은 제2 개구부(140t)의 일부 및 제1 개구부(120t)를 채울 수 있다. 하부 솔더볼 패턴(260)은 예를 들어, 전해 도금 방식으로 형성할 수 있다.
이어서, 하부 솔더볼 패턴(260) 상에 상부 솔더볼 패턴(270)을 형성할 수 있다. 상부 솔더볼 패턴(270)은 제2 개구부(140t)의 일부를 채울 수 있다. 상부 솔더볼 패턴(270)은 예를 들어, 전해 도금 방식으로 형성할 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 장치 제조 방법에서, 하부 솔더볼 패턴(260)은 주석을 포함할 수 있고, 상부 솔더볼 패턴(270)은 예를 들어, 주석-은 합금(SnAg) 또는 주석-납(SnPb) 중 하나를 포함할 수 있다. 좀 더 구체적으로, 하부 솔더볼 패턴(260)은 순수 주석막으로 형성하고, 상부 솔더볼 패턴(270)은 주석-은 합금(SnAg) 또는 주석-납(SnPb) 중 하나를 포함하는 합금막으로 형성한다.
이와 달리, 본 발명의 또 다른 실시예에 따른 반도체 장치 제조 방법에서, 하부 솔더볼 패턴(260)은 예를 들어, 주석-은 합금(SnAg) 또는 주석-납(SnPb) 중 하나를 포함할 수 있고, 상부 솔더볼 패턴(270)은 주석을 포함할 수 있다. 좀 더 구체적으로, 하부 솔더볼 패턴(260)은 주석-은 합금(SnAg) 또는 주석-납(SnPb) 중 하나를 포함하는 합금막으로 형성하고, 상부 솔더볼 패턴(270)은 순수 주석막으로 형성한다.
도 8에서, 솔더볼 패턴(250)은 하부 솔더볼 패턴(260) 및 상부 솔더볼 패턴(270)이 한번씩 형성되는 것으로 도시되었지만, 이에 제한되는 것은 아니다. 즉, 솔더볼 패턴(250)은 하부 솔더볼 패턴(260) 및 상부 솔더볼 패턴(270)이 여러 주기 반복되어 적층된 형상을 할 수 있음은 물론이다. 또한, 하부 솔더볼 패턴(260) 및 상부 솔더볼 패턴(270)이 여러 주기 반복되어 적층될 경우, 솔더볼 패턴(250)은 하부 솔더볼 패턴(260)으로 종료될 수 있음은 물론이다.
덧붙여, 도 8에서, 솔더볼 패턴(250)은 다층 구조를 갖는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 솔더볼 패턴(250)은 순수 주석막으로 형성될 수 있음은 물론이다.
도 9를 참고하면, 솔더볼 패턴(250)을 감싸고 있던 감광막 패턴(140)을 제거한다. 이를 통해, 기판(100) 상에 도전막(130p)으로부터 돌출된 솔더볼 패턴(250)이 남겨진다.
이어서, 솔더볼 패턴(250)과 오버랩되지 않는 도전막을 제거하여, 절연막(120) 상에 도전 패턴(130)을 형성할 수 있다.
도 10을 참고하면, 리플로우(reflow) 공정을 통해, 솔더볼 패턴(220)을 열처리한다.
리플로우 공정을 통해, 솔더볼 패턴(250)은 겉면을 곡면으로 하는 솔더볼(252)로 모양이 변할 수 있다.
<실험예> 주석 도금액에 포함되는 결정 성장 억제제 및 습윤제에 따른 주석 범프의 결정립 크기(grain size) 및 도금 속도 평가
1. 비교예
비교예로 사용된 주석 도금액은 결정 성장 억제제로 화학식 5로 표현되는 을 화합물을 사용하였다. 화학식 5로 표현되는 화합물은 치환 또는 비치환된 벤조사이클펜타디엔(benzocyclopentadiene)이다.
<화학식 5>
Figure 112014040430189-pat00013
비교예에 사용된 주석 도금액은 습윤제로 화학식 6으로 표현되는 화합물을 사용하였다. 화학식 6으로 표현되는 화합물은 폴리이터(polyether)이다.
<화학식 6>
Figure 112014040430189-pat00014
또한, 비교예로 사용된 주석 도금액은 하이드로 퀴논을 산화방지제로 사용하였다.
비교예로 사용된 주석 도금액에서, 결정 성장 억제제의 농도는 0.1g/L이고, 습윤제의 농도는 50g/L이고, 산화 방지제의 농도는 0.1g/L이다.
2. 실험예
실험예로 사용된 본 발명의 주석 도금액은 화학식 3으로 표현되는 화합물을 사용하였다.
실험예로 사용된 본 발명의 주석 도금액에서, 결정 성장 억제제의 농도는 0.1g/L이고, 습윤제의 농도는 50g/L이고, 산화 방지제의 농도는 0.1g/L이다.
3. 평가
상술한 비교예와 실험예를 이용하여 주석 범프를 도금한 후 측정한 도면을 도 18에 나타내었다.
도 18에 의하면, 비교예를 이용하여 형성한 주석 범프(좌측 도면)의 경우, 주석 결정립 크기가 커서, 주석 범프의 표면이 매우 거칠다. 하지만, 실험예를 이용하여 형성한 주석 범프(우측 도면)의 경우, 주석 결정립 크기가 작아서, 주석 범프 표면이 비교적 매끄럽다는 것을 할 수 있다. 좀 더 구체적으로, 비교예를 이용하여 형성한 주석 범프의 결정립 크기는 10㎛보다 크지만, 실험예를 이용하여 형성한 주석 범프의 결정립 크기는 2㎛보다 작다.
덧붙여, 비교예를 이용하여 주석 범프를 형성할 때, 도금 속도는 약 0.5 ㎛/min 이다. 하지만, 실험예를 이용하여 주석 범프를 형성할 때, 도금 속도는 약 4 ㎛/min 이다.
따라서, 본 발명에 따른 주석 도금액을 사용하여 주석 범프를 형성할 경우, 비교예보다 주석 범프의 주석 결정립의 크기는 작으면서, 비교예보다 주석 범프의 도금 속도는 빠르다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 주석 도금 장치 15: 주석 도금액
100: 기판 110: 컨택 패드
200: 범프 패턴 250: 솔더볼 패턴

Claims (10)

  1. 가용성 주석 전극으로부터 공급되는 주석 이온;
    탄소수 1 내지 10인 지방족 술폰산;
    산화 방지제;
    습윤제(wetting agent); 및
    방향성 카보닐 화합물(Aromatic Carbonyl Compound)인 결정 성장 억제제(grain refiner)을 포함하되,
    상기 습윤제는 하기 화학식 2로 표현되는 주석 도금액:
    Figure 112020114487034-pat00015
    (화학식 2),
    상기 화학식 2에서, n은 1 내지 3이고, X는 O, S, SO, SO2, CH2, CH2CH2, CH2CH2CH2 및 CHCH3 중 적어도 하나를 포함하고, Y는 수소기, 히드록실기, 술프히드릴기, 탄소수 1 내지 10의 알킬기, 알리파틱 알콕시기, 탄소수 1 내지 10의 알킬 티오알콕시기, 플루오로기, 클로로기 및 브로모기 중에서 선택된 하나이다.
  2. 제1 항에 있어서,
    상기 결정 성장 억제제는 하기 화학식 1로 표현되는 주석 도금액:
    Figure 112020114487034-pat00016
    (화학식 1)
    상기 화학식 1에서, Ar은 하나 이상의 방향족 고리.
  3. 제2 항에 있어서,
    상기 화학식 1에서, 상기 R은 수소기(-H), 파라핀기(-CnH2n+1) 및 시클로파라핀기(-CmH2m-1) 중에서 선택된 하나이고,
    상기 n은 1 이상이고, 상기 m은 2 이상인 주석 도금액.
  4. 삭제
  5. 삭제
  6. 제1 항에 있어서,
    상기 화학식 2의 3 내지 5 중 하나의 위치에 탄소수 10 내지 24의 알킬기가 결합되는 주석 도금액.
  7. 가용성 주석 전극으로부터 공급되는 주석 이온;
    탄소수 1 내지 10인 지방족 술폰산;
    산화 방지제;
    습윤제(wetting agent); 및
    방향성 카보닐 화합물(Aromatic Carbonyl Compound)인 결정 성장 억제제(grain refiner)을 포함하되,
    상기 습윤제는 하기 화학식 3로 표현되는 주석 도금액:
    Figure 112020114487034-pat00017
    (화학식 3)
    상기 화학식 3에서, n은 1 내지 3이고, X는 O, S, SO, SO2, CH2, CH2CH2, CH2CH2CH2 및 CHCH3 중 적어도 하나를 포함하고, Y는 수소기, 히드록실기, 술프히드릴기, 탄소수 1 내지 10의 알킬기, 알리파틱 알콕시기, 탄소수 1 내지 10의 알킬 티오알콕시기, 플루오로기, 클로로기 및 브로모기 중에서 선택된 하나이다.
  8. 제7 항에 있어서,
    상기 화학식 3의 3 내지 5 중 하나의 위치에 탄소수 10 내지 24의 알킬기가 결합되는 주석 도금액.
  9. 가용성 주석 전극으로부터 공급되는 주석 이온;
    탄소수 1 내지 10인 지방족 술폰산;
    산화 방지제;
    습윤제(wetting agent); 및
    방향성 카보닐 화합물(Aromatic Carbonyl Compound)인 결정 성장 억제제(grain refiner)을 포함하되,
    상기 습윤제는 하기 화학식 4로 표현되는 주석 도금액:
    Figure 112020114487034-pat00018
    (화학식 4)
    상기 화학식 3에서, n은 1 내지 6 이다.
  10. 제1 항에 있어서,
    상기 지방족 술폰산은 메탄 술폰산인 주석 도금액.
KR1020140050742A 2014-04-28 2014-04-28 주석 도금액, 주석 도금 장치 및 상기 주석 도금액을 이용한 반도체 장치 제조 방법 KR102233334B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020140050742A KR102233334B1 (ko) 2014-04-28 2014-04-28 주석 도금액, 주석 도금 장치 및 상기 주석 도금액을 이용한 반도체 장치 제조 방법
US14/578,662 US9840785B2 (en) 2014-04-28 2014-12-22 Tin plating solution, tin plating equipment, and method for fabricating semiconductor device using the tin plating solution

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140050742A KR102233334B1 (ko) 2014-04-28 2014-04-28 주석 도금액, 주석 도금 장치 및 상기 주석 도금액을 이용한 반도체 장치 제조 방법

Publications (2)

Publication Number Publication Date
KR20150124200A KR20150124200A (ko) 2015-11-05
KR102233334B1 true KR102233334B1 (ko) 2021-03-29

Family

ID=54334203

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140050742A KR102233334B1 (ko) 2014-04-28 2014-04-28 주석 도금액, 주석 도금 장치 및 상기 주석 도금액을 이용한 반도체 장치 제조 방법

Country Status (2)

Country Link
US (1) US9840785B2 (ko)
KR (1) KR102233334B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101636361B1 (ko) * 2014-07-31 2016-07-06 주식회사 에이피씨티 과불소화알킬 계면활성제를 함유하는 솔더범프용 주석합금 전기도금액
KR102540839B1 (ko) * 2018-08-20 2023-06-08 삼성전자주식회사 반도체 소자 및 그의 제조 방법
CN111321435B (zh) * 2020-04-17 2022-03-01 广州鑫睿表面技术有限公司 一种酸性电镀锡液及其制备方法与应用

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BE495952A (ko) * 1943-07-07
JPS5373434A (en) * 1976-12-14 1978-06-29 Fujisawa Pharmaceutical Co Tin plating method
US4270990A (en) * 1979-06-07 1981-06-02 Minnesota Mining And Manufacturing Company Acidic electroplating baths with novel surfactants
US4717460A (en) * 1983-12-22 1988-01-05 Learonal, Inc. Tin lead electroplating solutions
US4530741A (en) * 1984-07-12 1985-07-23 Columbia Chemical Corporation Aqueous acid plating bath and brightener composition for producing bright electrodeposits of tin
US4582576A (en) * 1985-03-26 1986-04-15 Mcgean-Rohco, Inc. Plating bath and method for electroplating tin and/or lead
DE3854551T2 (de) * 1987-12-10 1996-04-18 Lea Ronal Inc Zinn-, Blei- und Zinn-Blei-Legierungs-Elektrolyten für Elekroplattieren bei hoher Geschwindigkeit.
US5174887A (en) * 1987-12-10 1992-12-29 Learonal, Inc. High speed electroplating of tinplate
US5110423A (en) * 1990-05-25 1992-05-05 Technic Inc. Bath for electroplating bright tin or tin-lead alloys and method thereof
US5750017A (en) * 1996-08-21 1998-05-12 Lucent Technologies Inc. Tin electroplating process
KR100219806B1 (ko) 1997-05-27 1999-09-01 윤종용 반도체장치의 플립 칩 실장형 솔더 범프의 제조방법, 이에 따라 제조되는 솔더범프 및 그 분석방법
TW483950B (en) * 1998-12-31 2002-04-21 Semitool Inc Method, chemistry, and apparatus for high deposition rate solder electroplating on a microelectronic workpiece
JP2001053211A (ja) 1999-08-12 2001-02-23 Nec Corp 半導体装置とそのめっき方法
AU2001241516A1 (en) * 2000-02-23 2001-09-03 Motorola, Inc., A Corporation Of The State Of Delware Method of forming lead-free solder alloys by electrochemical deposition process
JP3910028B2 (ja) * 2001-09-13 2007-04-25 株式会社村田製作所 チップ型セラミックス電子部品の電極形成法
JP4698904B2 (ja) * 2001-09-20 2011-06-08 株式会社大和化成研究所 錫又は錫系合金めっき浴、該めっき浴の建浴用又は維持・補給用の錫塩及び酸又は錯化剤溶液並びに該めっき浴を用いて製作した電気・電子部品
US6860981B2 (en) * 2002-04-30 2005-03-01 Technic, Inc. Minimizing whisker growth in tin electrodeposits
JP2004207685A (ja) 2002-12-23 2004-07-22 Samsung Electronics Co Ltd 無鉛ソルダバンプの製造方法
KR100539235B1 (ko) 2003-06-12 2005-12-27 삼성전자주식회사 금 도금된 리드와 금 범프 간의 본딩을 가지는 패키지 제조 방법
US7314543B2 (en) * 2003-10-14 2008-01-01 Intel Corporation Tin deposition
KR100604334B1 (ko) 2003-11-25 2006-08-08 (주)케이나인 플립칩 패키징 공정에서 접합력이 향상된 플립칩 접합 방법
US7064446B2 (en) 2004-03-29 2006-06-20 Intel Corporation Under bump metallization layer to enable use of high tin content solder bumps
JP2005311191A (ja) 2004-04-23 2005-11-04 Fuchigami Micro:Kk 多層配線基板
KR100712669B1 (ko) 2005-06-11 2007-05-02 에스피텍 주식회사 은 하지도금을 이용한 휘스커 방지용 표면처리방법
WO2007082112A2 (en) * 2006-01-06 2007-07-19 Faraday Technology, Inc. Tin and tin alloy electroplating method with controlled internal stress and grain size of the resulting deposit
KR100769966B1 (ko) 2006-09-28 2007-10-25 에스피텍 주식회사 반도체 리드프레임의 휘스커 방지를 위한 표면처리 방법
KR100792663B1 (ko) 2006-12-01 2008-01-09 주식회사 동부하이텍 다층구조의 금속층으로 적층된 전자패키지용 플라스틱솔더볼의 제조방법 및 그로부터 제조된 플라스틱 솔더볼
JP5558675B2 (ja) * 2007-04-03 2014-07-23 ローム・アンド・ハース・エレクトロニック・マテリアルズ，エル．エル．シー． 金属メッキ組成物
KR100831025B1 (ko) 2007-07-13 2008-05-20 (주) 세기정밀 반도체 부품 표면의 휘스커 발생 방지 장치
JP4922251B2 (ja) 2008-06-20 2012-04-25 株式会社東芝 半田バンプの製造方法
CN102187749A (zh) * 2008-10-21 2011-09-14 埃托特克德国有限公司 用于在衬底上形成焊料沉积物的方法
US8440065B1 (en) * 2009-06-07 2013-05-14 Technic, Inc. Electrolyte composition, method, and improved apparatus for high speed tin-silver electroplating
JP5574912B2 (ja) * 2010-10-22 2014-08-20 ローム・アンド・ハース電子材料株式会社 スズめっき液
KR101163987B1 (ko) 2010-10-28 2012-07-09 주식회사 심텍 포토레지스트를 이용한 미세 범프의 ｓｏｐ 형성 방법
JP2012114256A (ja) 2010-11-25 2012-06-14 Sony Corp はんだバンプの製造方法、及び半導体装置
JP5659821B2 (ja) * 2011-01-26 2015-01-28 三菱マテリアル株式会社 Ｓｎ合金バンプの製造方法
JP6006683B2 (ja) * 2013-06-26 2016-10-12 株式会社Ｊｃｕ スズまたはスズ合金用電気メッキ液およびその用途
JP2015193916A (ja) * 2014-03-18 2015-11-05 上村工業株式会社 錫または錫合金の電気めっき浴、およびバンプの製造方法

Also Published As

Publication number Publication date
KR20150124200A (ko) 2015-11-05
US9840785B2 (en) 2017-12-12
US20150308007A1 (en) 2015-10-29

Similar Documents

Publication Publication Date Title
US9142501B2 (en) Under ball metallurgy (UBM) for improved electromigration
CN102237316B (zh) 集成电路元件及凸块结构的形成方法
CN101771012B (zh) 半导体装置及其制造方法
US8952267B2 (en) Electric connecting structure comprising preferred oriented Cu6Sn5 grains and method for fabricating the same
US11488891B2 (en) Method of forming conductive bumps for cooling device connection and semiconductor device
US20120152752A1 (en) Seed layer deposition in microscale features
KR102233334B1 (ko) 주석 도금액, 주석 도금 장치 및 상기 주석 도금액을 이용한 반도체 장치 제조 방법
KR101802695B1 (ko) 밀폐층을 갖는 배선 구조
US9084378B2 (en) Under ball metallurgy (UBM) for improved electromigration
JP2011023721A (ja) 銅の追加によるハンダ相互接続の改良
KR20130110959A (ko) 반도체 패키지
US11587858B2 (en) Zinc-cobalt barrier for interface in solder bond applications
US20050092611A1 (en) Bath and method for high rate copper deposition
US10325870B2 (en) Through-substrate-vias with self-aligned solder bumps
US11032914B2 (en) Method of forming a solderable solder deposit on a contact pad
CN111263979A (zh) 作为扩散屏障层的多层镍合金
US6992389B2 (en) Barrier for interconnect and method
US20240047287A1 (en) Semiconductor device with cushion structure and method for fabricating the same
US10121679B1 (en) Package substrate first-level-interconnect architecture
JPWO2019097979A1 (ja) 半導体基板、及びその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant