JP2012114256A - はんだバンプの製造方法、及び半導体装置 - Google Patents

はんだバンプの製造方法、及び半導体装置 Download PDF

Info

Publication number
JP2012114256A
JP2012114256A JP2010262115A JP2010262115A JP2012114256A JP 2012114256 A JP2012114256 A JP 2012114256A JP 2010262115 A JP2010262115 A JP 2010262115A JP 2010262115 A JP2010262115 A JP 2010262115A JP 2012114256 A JP2012114256 A JP 2012114256A
Authority
JP
Japan
Prior art keywords
layer
electrode pad
pad portion
stud
solder bump
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2010262115A
Other languages
English (en)
Inventor
Yuji Ozaki
裕司 尾崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2010262115A priority Critical patent/JP2012114256A/ja
Publication of JP2012114256A publication Critical patent/JP2012114256A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/11Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/113Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/1134Stud bumping, i.e. using a wire-bonding apparatus
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147Copper [Cu] as principal constituent

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)

Abstract

【課題】極めて短いプロセスで形成でき、接合不良の発生が低減された信頼性の高いはんだバンプの製造方法を提供することを目的とする。また、そのはんだバンプが形成された半導体装置を提供することを目的とする。
【解決手段】電極パッド部4上部に、所望の金属からなるワイヤをワイボンディングにより接続することにより、台座部分8aと台座部分8a上部に形成された尖鋭なスタッド部分8bとで構成されるスタッドバンプ8を形成する。そして、スタッドバンプ8が形成された領域をSnを含むめっき液に浸漬させて置換めっきを施すことにより、スタッドバンプ8の表面側からSn層7に置換する。そして、そのSn層7をリフローすることにより、Sn層7の表面を球面状に形成し、はんだバンプ10を形成する。
【選択図】図1

Description

本発明は、置換めっき法を用いたはんだバンプの製造方法に関し、さらに、そのはんだバンプが形成された半導体装置に関する。
半導体装置などに形成されている従来のはんだバンプは、スパッタ膜の形成や電解めっき、スパッタ膜のエッチングなど、数々の工程を経て形成されている(特許文献1、非特許文献1参照)。図5〜図8を用いて、従来の電解めっき方式を用いたはんだバンプに製造方法について説明する。
まず、図5Aに示すように、半導体基板200を準備し、半導体基板200上部の回路面上にアルミニウムからなる電極パッド部101を形成する。次に、電極パッド部101の周縁及び半導体基板200上部を覆い、電極パッド部101の中央部分を露出するようにパッシベーション膜102を形成する。その後、Arガスを用いたプラズマエッチングにより、露出した電極パッド部101表面を洗浄する。
次に、図5Bに示すように、スパッタ法を用いて200nm程度の厚みのTi層104を形成する。Ti層104は、密着層として設けられる。
次に、図5Cに示すように、スパッタ法を用いて、300nm程度の厚みのCu層105を形成する。Cu層105は、抵抗を下げるための膜であり、後の工程で用いられる電解めっき法におけるシードメタルとして機能する。
次に、図6Dに示すように、半導体基板200の表面側全面にフォトレジスト層106を塗布により形成する。
次に、図6Eに示すように、図5Aの工程において、パッシベーション膜102に露出された電極パッド部101の領域よりも少し大きい領域が開口されたマスク107をフォトレジスト層106上部に形成し、露光する。
次に、現像することにより、図6Fに示すように、フォトレジスト層106の露光された部分が除去され、電極パッド部101の中央部分が露出される。酸素、及びArガスを用いてディスカム処理を行う。
次に、図7Gに示すように、電解めっき法を用いて、Cu層105上部にNi層109を3〜5μmの厚みに形成する。
次に、図7Hに示すように、電解めっき法を用いて、Ni層109上部にSn層110を0.5〜5.0μmの厚みに形成する。
次に、図7Iに示すように、フォトレジスト層106を除去した後、露出したCu層105をウェットエッチングで除去し、続けて、露出したTi層104をウェットエッチングにより除去する。
次に、図8Jに示すように、フラックス111を、Sn層110を被覆する全面にコーティングする。そして、図8Kに示すように、加熱してリフロー処理を施すことによりSn層110の表面を球面状とする。
最後に、フラックス111を洗浄除去することにより、球状のはんだバンプ112が完成する。
また、最近では、低コストを目的として、無電解めっき法で形成したNiP層あるいは、NiP/Pd/Auからなる積層構造をUBM(Under Barrier Metal)層として形成した後、UBM層上にはんだボールマウントやクリームはんだ印刷ではんだバンプを形成する方法がある。
図9〜図10を用いて、従来のボールマウント方式又は印刷方式を用いたはんだバンプの製造方法について説明する。
まず、図9Aに示すように、半導体基板200を準備し、半導体基板200上部にアルミニウムからなる電極パッド部101を形成する。次に、電極パッド部101の周縁及び半導体基板200上部を覆い、電極パッド部101の中央部分を露出するようにパッシベーション膜102を形成する。
次に、図9Bに示すように、Znを含むめっき溶液で、2回の表面処理(ジンケート処理)を行うことにより、AlとZnの置換めっきを行い、電極パッド部101の表面のみZn層120とする。
次に、図9Cに示すように、無電解めっき法を用いて、パッシベーション膜102に露出された電極パッド部101及びその周縁のパッシベーション膜に架かる領域までNi層121を形成する。無電解めっき法でNi層121を形成した場合、めっき液はPを含むため、実際には、NiP層121が形成される。
次に、図10Dに示すように、無電解めっき法を用いて、NiP層121上部及び側部を被覆するように、薄いPd層122を形成し、次に、置換めっき法を用いてAu層123を形成する。これらのPd層122及びAu層123は、必要に応じて形成されるものである。
次に、図10Eに示すように、NiP層121上部に、Pd層122及びAu層123を介してはんだボールをマウントする。このとき、印刷方式によって、Sn層124をNiP層121上部に形成してもよい。その後、図8J及び図8Kの工程と同様にしてリフロー処理することにより、図10Fに示すようにSn層124がNiP層121、Pd層122、及びAu層123を覆うようにリフローされ、はんだバンプ125が完成する。
ところで、図5〜図8を用いて説明した電解めっき法を用いた従来のはんだバンプの製造方法は、図9〜図10を用いて説明した無電解めっき法を用いた従来のはんだバンプの製造方法に比較して工程数が多い。このため、タクトタイムが長くコストが高くなるという問題がある。
また、図5〜図8を用いて説明した従来のはんだバンプの製造方法では、スパッタ膜で構成されたTi層104及びCu層105のエッチング時に、Ni層109の下層の必要な部分のスパッタ膜までエッチングされてしまう。そうすると、図11に示すように、はんだバンプ112の完成時に、Ni層109の下層にサイドエッチング部130が形成されてしまい、Ni層109とTi層104及びCu層105からなるスパッタ膜との接触面積が小さくなり、バンプの強度低下を招く。
また、このサイドエッチング部130は、およそ3〜5μmの幅で形成されてしまう。そうすると、例えば径が10μm程度のはんだバンプ112を形成したい場合には、はんだバンプ112と電極パッド部101とが接着している面積が小さくなる。このため、図5〜図8で示したはんだバンプの112製造方法では、15μm以下のはんだバンプを形成することは困難であり、微細化には不適である。
このような問題を解消すべく、図9〜図10に示したように、無電解めっき法でNiP層121を形成する従来の例がある。しかしながら、無電解めっき法で形成したNi層(NiP層121)上部にはんだを形成した場合には、NiがSn層124に拡散し、NiP層121の表面に、0.2μm程度のP偏析によるリンリッチ層126が形成される。そうすると、図12に示すように、NiP層121とSn層124との間にクラック140が発生し、接合不良が発生する。
P偏析によるクラック発生を抑えるため、図10Fに示すように、NiP層121表面に無電解めっき法を用いてPd層122や、Au層123、又はそれらの積層構造を形成する方法がある。しかしながら、PdやAuなどの貴金属めっき工程を含む場合、コストが高くなるという問題がある上、NiのSn層124への拡散を完璧に抑えることは難しい。
特開平9−97795号公報
エレクトロニクス実装学会誌 Vol.8 No.4(2005)
上述の点に鑑み、本発明は、極めて短いプロセスで形成でき、接合不良の発生が低減された信頼性の高いはんだバンプの製造方法を提供することを目的とする。また、そのはんだバンプが形成された半導体装置を提供することを目的とする。
上記課題を解決し、本発明の目的を達成するため、本発明のはんだバンプの製造方法は、電極パッド部を形成する工程と、電極パッド部の中央部分が露出する開口部を有し、電極パッド部の周縁を被覆する絶縁膜を形成する工程を有する。また、開口部に露出された電極パッド部上部に、スタッドバンプを形成する工程を有する。そして、スタッドバンプが形成された領域を、Snを含むめっき液に浸漬させて置換めっきを施すことによりスタッドバンプの表面側からSn層に置換する工程と、Sn層をリフローすることにより、Sn層の表面を球面状に形成する工程を有する。
本発明のはんだバンプの製造方法では、ワイヤボンディングで形成されたスタッドバンプを置換めっき法によりSn層に置換し、リフロー処理するのみで、はんだバンプを形成することができる。このため、スパッタ法による成膜や、エッチング、電解めっきなどの工程が必要無く、工程数が大幅に低減される。また、エッチング工程がないため、サイドエッチング部が形成されるおそれが無く、接続不良の低下が図られる。
本発明の半導体装置は、半導体基板の回路面上に形成された電極パッド部と、電極パッド部の中央部分が露出する開口部を有し、電極パッド部の周縁及び前記半導体基板表面を被覆するように形成されている絶縁膜を備える。また、電極パッド部上部にワイヤボンディングにより形成された密着層と、密着層を被覆するように形成され、表面が球面状とされたSn層とで構成されるはんだバンプとを備える。
本発明の半導体装置では、密着層は電極パッド部上部にワイヤボンディングによって形成された層であるから、スパッタ法などによって形成される密着層と比較して密着性が高い。
本発明によれば、置換めっき法を用いた工程数の少ない方法ではんだバンプを形成することができ、半導体装置の低コスト化を図ることができる。また、接続不良が低減された信頼性の高いはんだバンプを形成することができ、半導体装置としての信頼性の向上が図られる。
本発明の第1の実施形態に係るはんだバンプの断面構成図である。 A〜D 本発明の第1の実施形態に係るはんだバンプの製造方法を示す工程図である。 本発明の第2の実施形態に係るはんだバンプの断面構成図である。 A〜D 本発明の第2の実施形態に係るはんだバンプの製造方法を示す工程図である。 A〜C 従来例のはんだバンプの製造方法を示す工程図(その1)である。 D〜F 従来例のはんだバンプの製造方法を示す工程図(その2)である。 G〜I 従来例のはんだバンプの製造方法を示す工程図(その3)である。 J〜L 従来例のはんだバンプの製造方法を示す工程図(その4)である。 A〜C 従来例のはんだバンプの製造方法を示す工程図(その5)である。 D〜F 従来例のはんだバンプの製造方法を示す工程図(その6)である。 従来例の製造方法で形成されたはんだバンプの断面構成図である。 従来例の製造方法で形成されたはんだバンプの断面構成図である。
以下に、本発明の実施形態に係る半導体装置及び、はんだバンプの製造方法の一例を、図1〜図4を参照しながら説明する。本発明の実施形態は以下の順で説明する。なお、本発明は以下の例に限定されるものではない。
1.第1の実施形態:電極パッド部上部にはんだバンプを形成する例
1−1 半導体装置の構成
1−2 はんだバンプの製造方法
2.第2の実施形態:電極パッド部上部にUBM層を形成した後、はんだバンプを形成する例
2−1 半導体装置の構成
2−2 はんだバンプの製造方法
〈第1の実施形態〉
まず、本発明の第1の実施形態に係る半導体装置、及びその半導体装置に形成されたはんだバンプの製造方法について説明する。
[1−1 半導体装置の構成]
図1は、本発明の第1の実施形態に係るはんだバンプが形成された部分を示す半導体装置の断面構成図である。図1に示すように、半導体装置1は、半導体基板2の回路面上に形成された電極パッド部4と、電極パッド部4の周縁及び半導体基板2の回路面を覆う絶縁膜(以下、パッシベーション膜3)を備える。そして、電極パッド部4上に形成された密着層6と錫(Sn)層7とからなるはんだバンプ10とを備える。
電極パッド部4は、例えば、アルミニウム(Al)から成り、半導体装置1を構成する半導体基板2の回路面(図示せず)上に所望の面積を有して形成されている。
パッシベーション膜3は、例えばSiN又はSiΟからなり、電極パッド部4の中央部分を露出する開口部5を有し、電極パッド部4の周縁及び半導体基板2表面を被覆するように形成されている。
密着層6は、銅(Cu)で構成されており、パッシベーション膜3に露出された電極パッド部4上部に、例えば直径3μm以上の大きさで形成されている。
Sn層7は、密着層6を被覆して、パッシベーション膜3の開口部5に露出された電極パッド部4上に形成され、表面が球面形状とされている。そして、密着層6及びSn層7とからなるはんだバンプ10は、一般的なはんだバンプと同様に、半導体装置1の回路面上に突出するように電極パッド部4の上部に形成されている。
[1−2 はんだバンプの製造方法]
次に、本実施形態例の半導体装置1に形成されたはんだバンプ10の製造方法について説明する。図2A〜図2Dは、本実施形態例のはんだバンプ10の製造工程図である。
まず、図2Aに示すように、半導体基板2の図示しない回路が形成された回路面にアルミニウムからなる電極パッド部4を形成し、電極パッド部4の中央部分が露出するように、電極パッド部4の周縁と半導体基板2とを被覆するパッシベーション膜3を形成する。パッシベーション膜3は、前述したように、SiNやSiOで構成されている。パッシベーション膜3を形成する工程までは、従来のはんだバンプの製造方法と同じである。
パッシベーション膜3を形成した後、銅からなるワイヤの先端を溶融してボールを形成し、パッシベーション膜3の開口部5に露出された電極パッド部4上部に溶融したボールを超音波でボンディング接続する。その後、そのワイヤを引きちぎることで、図2Bに示すように、銅からなるスタッドバンプ8を形成する。このスタッドバンプ8は、後述するが、完成時に密着層6となるものである。
このスタッドバンプ8は、円錐の頂点部分を切り取った円錐台形状、又は円柱形状をなす台座部分8aと、その上部に連続して形成され、台座部分8aの径よりも小さい径を有して柱状に形成された尖鋭なスタッド部分8bとで構成されている。この形状は、通常のワイヤボンディングの技術で形成される形状であり、台座部分8aの上面から延びるスタッド部分8bの高さは、ワイヤボンディング時のワイヤの引きちぎる工程で所望の長さに調節可能である。また、台座部分8aの径は、ワイヤボンディング時にワイヤの先端に形成したボールの径で調整可能であり、また、スタッド部分8bの径は、使用するワイヤの径によってほぼ決定される。
本実施形態例では、電極パッド部4表面からスタッドバンプ8の先端までの高さをHとしたとき、スタッド部分8bの長さ、すなわち、台座部分8a表面からスタッド部分8bの先端までの長さHが0.2H以上となるように形成されるのが好ましい。スタッド部分8bの高さを台座部分8aの高さよりも20%以上高くすることにより、スタッドバンプ8の先端方向に行くほどスタッドバンプ8の体積に対する表面積が大きくなるため、この後の工程における置換めっきの置換速度が速くなる。
次に、スタッドバンプ8が形成された半導体基板2を、Snを含む無電解錫めっき液に接触させ、置換めっきを行う。本実施形態例では、Sn2+の含有量が16〜24g/Lで、pH<1の無電解錫めっき液を用い、50℃〜80℃の温度にて置換めっきを行った。そうすると、スタッドバンプ8を構成するCuが表面側からSnに置換され、図8Cに示すように、無電解錫めっき液に接触した表面側からSn層7が形成される。置換形成されるSn層7の膜厚は、浸漬温度、及び時間によって制御する。また、スタッドバンプ8のスタッド部分8bの割合を大きくすることにより、スタッドバンプ8の体積に対する表面積を大きくすることができる。このため、スタッド部分8bの高さを高くすることで置換めっきの時間を短縮することができる。
そして、スタッドバンプ8の表面全面がSn層7となり、Cuからなるスタッドバンプ8の一番厚い部分の膜厚が3μm以上を保持している時点で置換めっき工程を終了する。SnとAlは、密着性が弱いため、CuをSnで全て置換してしまうと、Sn層7が電極パッド部4から剥離してしまう可能性がある。本実施形態例のように、Cuからなるスタッドバンプ8を全てSnに置換せずに残すことにより、電極パッド部4上に残されたCuは、Sn層7とAlからなる電極パッド部4とを密着させるための密着層6として機能する。密着層6の機能をより良好に発揮するため、密着層6の厚みは3μm以上であることが好ましいが、これに限定されるものではない。また、Cuからなる密着層6が3μm以上に形成されるため、低抵抗化が良好とされる。さらに、このCuからなる密着層6は、バリアメタルの機能も兼ねる。
以上の置換めっき工程により、電極パッド部4上に残されたCuからなる密着層6と、その密着層6を被覆して形成されたSn層7とからなる積層構造が形成される。置換めっき後は、洗浄、中和工程を経て乾燥させる。
その後、図2Dに示すように、半導体基板2のSn層7を含む回路面全面にフラックス9をコーティングする。そして、加熱してリフロー処理を施すことによりSn層7が球状となる。
最後に、フラックス9を洗浄除去することにより、図1に示すはんだバンプ10が完成する。
本実施形態例では、スタッドバンプ8の形成時において、スタッド部分8bの長さを台座部分8aの高さに比較して20%高くなるように形成する例としたが、このスタッド部分8bの長さや、太さは、ワイヤボンディング時のキャピラリーの動きで調整することができる。その他、スタッド部分8bを平坦な治具でつぶし、スタッド部分8bの長さを調整することができる。このようにして、Cuからなるスタッドバンプ8の体積に対する表面積を自由に調整することができるので、置換速度の向上を図ることが可能となり、Snに置換されるCuの量を自由に調整することができる。
また、本実施形態例で用いることのできる無電解錫めっき液は、スタッドバンプ8を構成するCuをSnに置換できる溶液であればよく、置換速度を促進するための反応促進剤や、安定剤、界面活性剤などを含むものであってもよい。
本実施形態例では、Cuからなるスタッドバンプ8を置換めっき法によりSn層7に置換し、リフロー処理するのみではんだバンプ10を形成することができるので、スパッタ膜形成や、電解めっき、スパッタ膜のエッチング工程などが必要ない。このため、従来のはんだバンプの製造方法に比較し、製造工程数を大幅に削減することができ、タクトタイムの短縮やコストの低減などが図られる。
また、本実施形態例では、はんだバンプ10を製造した後のエッチング工程が無いため、図11に示したようなサイドエッチング部130が形成されることもない。このため、はんだバンプ10と電極パッド部4との密着強度の低下を招くことがなく、信頼性の向上が図られる。また、サイドエッチング部130が形成されるような工程が無く、本実施形態例では、はんだバンプ10の大きさはスタッドバンプ8の大きさのみに依存するため、スタッドバンプ8を微細化することで、はんだバンプ10の微細化を図ることができる。
また、本実施形態例では、Alからなる電極パッド部4上に形成されたCuからなる密着層6は、ワイヤボンディングによって形成されるため、電極パッド部4上に超音波接続されており、電極パッド部4に対する密着性が高く、信頼性が高い。そして、本実施形態例では、密着層6を3μm以上の厚みに形成することにより、密着性及びバリアメタルの効果を十分に得ることができる。
ところで、図5〜図8を用いて説明した従来の製造方法では、Cu層105の膜厚を厚くすると、ウェットエッチング時に等方的にエッチングされるため、サイドエッチング部130の幅がますます大きくなってしまうという問題があった。また、スパッタ法等を用いたCu層105の成膜では、そもそも、3μm以上の膜厚に形成することは困難であるという問題がある。本実施形態例では、置換工程における時間を調整することで、Cuからなる密着層6を3μm程度に調整するのが容易である。さらに、Sn層7は、SnとCuの置換によって形成されるため、Sn層7と密着層6との間の密着性も保持される。
以上のように、本実施形態例では、従来に比較して、工程数が大幅に削減できるため、短時間、かつ低コストではんだバンプを形成できる上、信頼性の高いはんだバンプを形成することができる。また、本実施形態例のはんだバンプの製造方法は、スパッタ法、ボールマウント法、印刷法などのようにウェハ状態のような大規模な面積での処理も可能であるうえ、チップ状態の半導体装置に対しても実施することができる。このため、少量他品種のLSIにはんだバンプを形成する場合においても有効に用いることができる。
〈第2の実施形態〉
次に、本発明の第2の実施形態に係る半導体装置、及びその半導体装置に形成されたはんだバンプの製造方法について説明する。
[2−1 半導体装置の構成]
図3は、本発明の第1の実施形態に係るはんだバンプが形成された部分を示す断面構成図である。図3において、図1に対応する部分には同一符号を付し重複説明を省略する。
図3に示すように、本実施形態例の半導体装置20では、電極パッド部4上部に形成されたUBM(Under Barrier Metal)層22と、密着層14と、Sn層15とで構成されるはんだバンプ21が形成されている。
UBM層22は、NiP層11、Pd層12、Au層13が電極パッド部4側から順に積層された構造を有している。NiP層11は、電極パッド部4上部に無電解めっき法により形成され、パッシベーション膜3の開口部5を埋め込み、開口部5周縁のパッシベーション膜3上部に張り出すように形成されている。NiP層11は無電解めっき法で形成されるため、パッシベーション膜3上部において等方成長し、NiP層11周縁ではRを有するように形成されている。また、Pd層12は0.01〜0.5μmの膜厚に形成され、Au層13は0.01〜1.0μmの膜厚に形成されている。
密着層14は、銅(Cu)で構成されており、UBM層22上部に、例えば3μm以上の膜厚に形成されている。
Sn層15は、密着層14を被覆すると共にUBM層22を被覆して形成され、表面が球面状とされている。そして、UBM層22、密着層14、及びSn層15とからなるはんだバンプ21は、一般的なはんだバンプと同様に、半導体装置20の回路面上に突出するように電極パッド部4上に形成されている。
[2−2 はんだバンプの製造方法]
次に、本実施形態例の半導体装置20に形成されたはんだバンプ21の製造方法について説明する。図4A〜図4Dは、本実施形態例のはんだバンプの製造工程を示す図である。
まず、図4Aに示すように、半導体基板2の図示しない回路が形成された回路面にアルミニウムからなる電極パッド部4を形成する。次に、電極パッド部4の中央部分が露出するように電極パッド部4の周縁と半導体基板2とを被覆するパッシベーション膜3を形成する。パッシベーション膜3は、前述したように、SiNやSiOで構成されている。その後、Znを含むめっき溶液で、2回の表面処理(ジンケート処理)を行うことにより、AlとZnの置換めっきを行い、電極パッド部4の表面のみZnで置換する。図4Aでは、電極パッド部4表面に形成されたZn層の図示を省略している。
次に、パッシベーション膜3の開口部5に露出された電極パッド部4上部に、NiP層11、Pd層12、Au層13からなるUBM層22を形成する。
NiP層11は、無電解めっき法により形成し、前述したように、パッシベーション膜3の開口部5を埋め込み、開口部5周縁のパッシベーション膜3に張り出すように形成する。その後、無電解めっきによりPd層12を0.01〜0.5μmの膜厚に形成し、置換めっきによりAu層13を0.01〜1.0μmの膜厚で形成する。なお、Pd層12及びAu層13は必ずしも形成する必要はない。
次に、銅からなるワイヤの先端を溶融してボールを形成し、パッシベーション膜3の開口部5に露出されたUBM層22上部に溶融したボールを超音波でボンディング接続する。その後、そのワイヤを引きちぎることで、図4Bに示すように、銅からなるスタッドバンプ16を形成する。このスタッドバンプ16は、後述するが、完成時に密着層14となるものである。
このスタッドバンプ16は、円錐の頂点部分を切り取った円錐台形状、又は円柱形状をなす台座部分16aと、その上部に連続して形成された尖鋭なスタッド部分16bとで構成されている。この形状は、通常のワイヤボンディングの技術で形成される形状であり、台座部分16aの上面から延びるスタッド部分16bの高さは、ワイヤボンディング時のワイヤの引きちぎる工程で所望の長さに調節可能である。
本実施形態例では、UBM層22表面からスタッドバンプ16の先端までの高さをHとしたとき、台座部分16a表面からスタッド部分16bの先端までの長さHが0.2H以上となるように形成されるのが好ましい。スタッド部分16bの高さを台座部分16aの高さよりも20%以上高くすることにより、スタッドバンプ16の先端方向に行くほどスタッドバンプ16の体積に対する表面積が大きくなるため、この後の工程における置換めっきにおける置換速度が速くなる。
また、本実施形態例では、パッシベーション膜3の開口部5に露出された電極パッド部4よりも大きい表面積を有するUBM層22が形成されるので、スタッドバンプ16を形成する領域を拡大することができる。これにより、パッシベーション膜3の開口部5に露出される電極パッド部4の領域が小さい場合にも、UBM層22の面積を大きく形成することにより、ワイヤボンディングを容易に行うことができる。
次に、スタッドバンプ16が形成された半導体基板2を、Snを含む無電解錫めっき液に接触させ、置換めっきを行う。本実施形態例では、Sn2+含有量が16〜24g/Lで、pH<1の無電解錫めっき液を用い、50℃〜80℃の温度にて置換めっきを行ったそうすると、スタッドバンプ16を構成するCuが表面側からSnに置換され、図4Cに示すように、無電解錫めっき液に接触した表面側からSn層15が形成される。置換形成されるSn層15の膜厚は、浸漬温度、及び時間によって制御する。
そして、スタッドバンプ16の表面全面がSn層15となり、Cuからなるスタッドバンプ16の最大の膜厚が3μm以上を保持している時点で置換めっき工程を終了する。このように、Cuからなるスタッドバンプ16を全てSnに置換せずに残すことにより、UBM層22上に残されたCuは、Sn層15とUBM層22とを密着させるための密着層14として機能する。密着層14の機能をより良好に発揮するため、密着層14の膜厚は3μm以上であることが好ましいが、これに限定されるものではない。
以上の置換めっき工程により、電極パッド部4上に残されたCuからなる密着層14と、その密着層14を被覆して形成されたSn層15とからなる積層構造が形成される。置換めっき後は、洗浄、中和工程を経て乾燥させる。
その後、図4Dに示すように、半導体基板2の回路面全面にフラックス9をコーティングする。そして、加熱してリフロー処理を施すことによりSn層15が球状となり、UBM層22を被覆する。
最後に、フラックス9を洗浄除去することにより、図3に示すはんだバンプ21が完成する。
本実施形態例は、NiP層11を形成することによりボンディング可能な領域を拡大することができるため、パッシベーション膜3に露出される電極パッド部4の面積が非常に小さく、ワイヤボンディングが困難な場合に、より好適に用いることができる。また、本実施形態例では、UBM層22を形成することにより、電極パッド部4に係るワイヤボンディング時の衝撃を緩和することができ、歩留まりの向上が図られる。また、NiとSnとの密着性よりも、CuとSnの密着性の方が高い。このため、本実施形態例においても、Cuからなる密着層14が3μm以上形成された状態となることが好ましい。
また、本実施形態例では、NiP層11とSn層15との間に、3μm以上の膜厚のCu層(密着層14)を形成することができるので、NiのSn層15への拡散をより低減することができる。このため、図12に示したようなP偏析によるクラック140を防止することができ、接合不良などが低減され、信頼性の向上が図られる。
その他、第1の実施形態と同様の効果が得られる。
上述した第1及び第2の実施形態では、スタッドバンプは、Cuからなるワイヤボンディングによって形成する例としたが、Auからなるワイヤボンディングによって形成することもできる。この場合には、図2C又は図4Cにおける置換めっき工程において、AuとSnの置換が可能なめっき液を用いればよい。密着層をAuとして形成した場合にも、上述の第1及び第2の実施形態で示した密着層と同様の効果を得ることができる。
1・・・半導体装置、2・・・半導体基板、3・・・パッシベーション膜、4・・・電極パッド部、5・・・開口部、6・・・密着層、7・・・Sn層、8・・・スタッドバンプ、8a・・・台座部分、8b・・・スタッド部分、9・・・フラックス、10・・・はんだバンプ、11・・・NiP層、12・・・Pd層、13・・・Au層、14・・・密着層、15・・・Sn層、16・・・スタッドバンプ、16a・・・台座部分、16b・・・スタッド部分、20・・・半導体装置、21・・・はんだバンプ、22・・・UBM層

Claims (11)

  1. 電極パッド部を形成する工程と、
    前記電極パッド部の中央部分が露出する開口部を有し、前記電極パッド部の周縁を被覆する絶縁膜を形成する工程と、
    前記開口部に露出された電極パッド部上部に、所望の金属からなるワイヤをワイボンディングにより接続することにより、スタッドバンプを形成する工程と、
    前記スタッドバンプが形成された領域をSnを含むめっき液に浸漬させて置換めっきを施すことにより、前記スタッドバンプの表面側からSn層に置換する工程と、
    前記Sn層をリフローすることにより、Sn層の表面を球面状にする工程と、
    を含むはんだバンプの製造方法。
  2. 前記スタッドバンプが所定の膜厚を保持する状態で置換めっきを終了する
    請求項1に記載のはんだバンプの製造方法。
  3. 前記ワイヤは、Cuで構成されている
    請求項2に記載のはんだバンプの製造方法。
  4. 前記スタッドバンプが3μm以上の膜厚を保持する状態で置換めっきを終了する
    請求項1〜3のいずれかに記載のはんだバンプの製造方法。
  5. 前記スタッドバンプは、柱状の台座部分と、台座部分上部に形成され、前記台座部分の径よりも小さい径とされた柱状のスタッド部分とで形成し、前記スタッド部分の高さは、前記スタッドバンプの高さの20%以上となるように形成する
    請求項1〜4のいずれかに記載のはんだバンプの製造方法。
  6. 前記ワイヤをワイヤボンディングにより接続する工程の前に、前記絶縁膜の開口部に露出された電極パッド部及び、該電極パッド部周縁の絶縁膜を覆う所定の領域に、無電解めっき法によりNiからなるUBM(Under Barrier Metal)層を形成する工程を有し、
    前記ワイヤは、前記UBM層上部にワイヤボンディングにより接続する
    請求項1〜5のいずれかに記載のはんだバンプの製造方法。
  7. 半導体基板の回路面上に形成された電極パッド部と、
    前記電極パッド部の中央部分が露出する開口部をし、前記電極パッド部の周縁及び前記半導体基板表面を被覆するように形成されている絶縁膜と、
    前記電極パッド部上部にワイヤボンディングにより形成された密着層と、前記密着層を被覆するように形成され、表面が球面状とされたSn層とで構成されるはんだバンプと、
    を備える半導体装置。
  8. 前記密着層は、3μm以上の膜厚で形成されている
    請求項7に記載の半導体装置。
  9. 前記Sn層は、置換めっき法によって形成されている
    請求項7又は8に記載の半導体装置。
  10. 前記密着層はCuで構成されている
    請求項7〜9のいずれかに記載の半導体装置。
  11. 前記電極パッド部と前記密着層との間には無電解めっき法で形成されたNiからなるUBM層が形成されており、前記UBM層は、前記開口部に露出された電極パッド部及び該電極パッド部周縁の絶縁膜を覆って形成されている
    請求項7〜10のいずれかに記載の半導体装置。
JP2010262115A 2010-11-25 2010-11-25 はんだバンプの製造方法、及び半導体装置 Pending JP2012114256A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2010262115A JP2012114256A (ja) 2010-11-25 2010-11-25 はんだバンプの製造方法、及び半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010262115A JP2012114256A (ja) 2010-11-25 2010-11-25 はんだバンプの製造方法、及び半導体装置

Publications (1)

Publication Number Publication Date
JP2012114256A true JP2012114256A (ja) 2012-06-14

Family

ID=46498144

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010262115A Pending JP2012114256A (ja) 2010-11-25 2010-11-25 はんだバンプの製造方法、及び半導体装置

Country Status (1)

Country Link
JP (1) JP2012114256A (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014060379A (ja) * 2012-08-24 2014-04-03 Tdk Corp 端子構造及び半導体素子
US9840785B2 (en) 2014-04-28 2017-12-12 Samsung Electronics Co., Ltd. Tin plating solution, tin plating equipment, and method for fabricating semiconductor device using the tin plating solution
US10619265B2 (en) 2016-03-03 2020-04-14 Ebara Corporation Plating apparatus and plating method
CN112522701A (zh) * 2020-11-26 2021-03-19 太仓史密斯理查森精密制造有限公司 一种用于芯撑的消泡型表面处理工艺
US20220001475A1 (en) * 2018-11-06 2022-01-06 Mbda France Method for connection by brazing enabling improved fatigue resistance of brazed joints
US11227826B2 (en) 2018-09-25 2022-01-18 Kabushiki Kaisha Toshiba Semiconductor device having chip stacked and molded

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014060379A (ja) * 2012-08-24 2014-04-03 Tdk Corp 端子構造及び半導体素子
US9840785B2 (en) 2014-04-28 2017-12-12 Samsung Electronics Co., Ltd. Tin plating solution, tin plating equipment, and method for fabricating semiconductor device using the tin plating solution
US10619265B2 (en) 2016-03-03 2020-04-14 Ebara Corporation Plating apparatus and plating method
US10889911B2 (en) 2016-03-03 2021-01-12 Ebara Corporation Plating apparatus and plating method
US11227826B2 (en) 2018-09-25 2022-01-18 Kabushiki Kaisha Toshiba Semiconductor device having chip stacked and molded
US11923287B2 (en) 2018-09-25 2024-03-05 Kabushiki Kaisha Toshiba Method for manufacturing semiconductor device having chip stacked and molded
US20220001475A1 (en) * 2018-11-06 2022-01-06 Mbda France Method for connection by brazing enabling improved fatigue resistance of brazed joints
CN112522701A (zh) * 2020-11-26 2021-03-19 太仓史密斯理查森精密制造有限公司 一种用于芯撑的消泡型表面处理工艺
CN112522701B (zh) * 2020-11-26 2022-10-21 太仓史密斯理查森精密制造有限公司 一种用于芯撑的消泡型表面处理工艺

Similar Documents

Publication Publication Date Title
JP5113177B2 (ja) 半導体素子およびその製造方法、ならびにその半導体素子を実装する実装構造体
TWI442532B (zh) 積體電路元件與封裝組件
TWI582930B (zh) 積體電路裝置及封裝組件
TW201209976A (en) Semiconductor device and method for making same
TW201142997A (en) Integrated circuit devices, fabrication method thereof and packaging assembly
JP2009524927A (ja) はんだバンプが形成された半導体チップ及びはんだバンプの製造方法
JP2012114256A (ja) はんだバンプの製造方法、及び半導体装置
JP5064632B2 (ja) 相互接続構造を形成するための方法及び装置
US7956472B2 (en) Packaging substrate having electrical connection structure and method for fabricating the same
TW201103093A (en) Metal pillar bump structure and method for forming the same
JP2003324120A (ja) 接続端子及びその製造方法並びに半導体装置及びその製造方法
JP2008028112A (ja) 半導体装置の製造方法
JP2009524928A (ja) 金属間化合物の成長を抑制したはんだバンプが形成された半導体チップ及びはんだバンプの製造方法
US20080251916A1 (en) UBM structure for strengthening solder bumps
JP2004363573A (ja) 半導体チップ実装体およびその製造方法
US20090014897A1 (en) Semiconductor chip package and method of manufacturing the same
JP2001060760A (ja) 回路電極およびその形成方法
US8093148B2 (en) Method for manufacturing semiconductor device having electrode for external connection
US10217687B2 (en) Semiconductor device and manufacturing method thereof
JPH09205096A (ja) 半導体素子およびその製造方法および半導体装置およびその製造方法
JP6593119B2 (ja) 電極構造、接合方法及び半導体装置
JP2005109171A (ja) 半導体装置およびその製造方法
JP2004014854A (ja) 半導体装置
JP2006120803A (ja) 半導体装置及び半導体装置の製造方法
JP3506686B2 (ja) 半導体装置の製造方法