KR101636361B1 - 과불소화알킬 계면활성제를 함유하는 솔더범프용 주석합금 전기도금액 - Google Patents

과불소화알킬 계면활성제를 함유하는 솔더범프용 주석합금 전기도금액 Download PDF

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Abstract

플립칩 패키지의 솔더범프 제조를 위한 불소계 계면활성제가 포함된 주석계 전기도금액과 이 전기도금액을 이용한 솔더범프 제조 방법을 개시한다. 본 발명의 주석계 전기도금액은 메탄술폰산주석, 메탄술폰산은, 메탄술폰산, 불소계 계면활성제, 그리고 방향족 폴리옥시알킬렌계 에테르 및 물을 함유한다. 본 발명의 솔더범프 제조 방법은 (1) 전극패드가 개방된 보호층과 금속 기저층(UBM)을 갖는 실리콘 웨이퍼에 구리 또는 니켈 전기도금액으로 상기 금속 기저층 위에 구리 또는 구리/니켈 필라 범프를 형성하는 단계와 (2) 상기 주석계 전기도금액을 이용하여 솔더범프를 형성하는 단계를 포함한다.

Description

과불소화알킬 계면활성제를 함유하는 솔더범프용 주석합금 전기도금액{Tin Alloy Electroplating Solution Containing Perfluorinated Alkyl Surfactant for Solder Bump}
본 명세서에 개시된 기술은 플립칩 패키지 공정에서 솔더범프 제조에 사용되는 주석계 전기도금액에 관한 것이다.
전자 기기의 소형화, 슬림화, 그리고 고기능화에 따른 메모리 등 핵심 디바이스 동작의 고속화와 전극 밀도의 향상 등이 요구됨에 따라 플립칩 (Flip Chip) 방법에 의한 패키징 기술이 급속히 확산 적용되고 있다. 기존 와이어 본딩 (Wire Bonding)의 경우 칩과 기판을 미세한 배선으로 연결하는 공정을 거치며, TAB (Tape Automated Bonding) 방식의 경우에는 유연성 테이프 위에 칩을 배치하는 공정을 거치는데, 상기 두 방법 모두 시스템 크기를 줄이거나 전기적 성능을 향상시키는 데는 한계가 있다. 한편, 플립칩 패키지 공정에서는 집적회로 칩의 패드상에 솔더범프를 형성한 다음, 열을 가하여 직접 회로 기판에 접합시키기 때문에, 칩의 가장자리만을 이용하는 와이어 본딩 또는 TAB 방법에 비해 칩의 전면적을 활용하는 면 배열(area array) 방식이므로, 단위 면적당 입출력 단자 수를 크게 증가시킬 수 있어 미세 피치에 적용이 가능하고, 솔더범프의 길이가 본딩 와이어에 비해 매우 짧기 때문에 전기적 특성이 우수한 장점이 있다. 이 때문에 플립칩 기술은 패키지의 크기를 최소화할 수 있어 경박단소화, 고기능화, 고속화된 전자 제품의 구현에 적합하고, 노이즈 문제 등도 해결할 수 있다. 이러한 기술은 CPU와 메모리뿐만 아니라 디스플레이 분야 및 반도체 산업 전반에 확대 적용이 가능하다.
이러한 플립칩 패키지는 여러 가지 형태가 있지만, 구리 기반의 금속 기저층(Under bump metallurgy, UBM) 위에 구리 (또는 구리/니켈) 필라(pillar)와 주석 합금 범프로 구성된 솔더범프가 많이 쓰이고 있다. 이러한 합금계 솔더범프 제조 공정을 개발하는 데 있어서, 제품의 불량, 수율, 또는 품질 등과 연관되어 있는 WID(Within Die) 및 WIW(Within Wafer) 범프 높이 편차, 범프내 빈 공간 형성, 금속간 화합물 층 균열 발생 등 해결되어야 할 문제가 많다.
본 발명의 목적은, 플립칩 패키지용 금속 기반의 UBM 층 위에 전기도금법으로 주석계 솔더범프를 형성하는 데 있어서, 우수한 전류 효율과, 금속간 화합물 (IMC) 층 균열 및 범프 내 빈 공간이 없고, 형성된 범프 평탄도 및 높이 편차가 양호하며, 고속 도금 영역에서 적용할 수 있는, 과불소화알킬 계면활성제를 함유하는 주석계 전기도금액 및 이를 이용한 플립칩용 솔더범프의 제조방법을 제공하는 데 있다.
전술한 목적을 달성하기 위하여, 본 발명의 한 측면에서는 불소계 계면활성제가 포함된 주석계 전기도금액을 제공하는데, 이 전기도금액은 주석 기준으로 40~105 g/L의 농도가 되게 하는 양의 메탄술폰산주석, 70~210 g/L의 메탄술폰산, 0.01~100 mg/L의 불소계 계면활성제, 그리고 방향족 폴리옥시알킬렌계 에테르 0.5~60 g/L와 물을 함유한다. 선택적 구성 요소로서, 은 기준으로 0.40~3.0 g/L의 농도가 되게 하는 양의 메탄술폰산은을 포함한다. 본 발명의 전기도금액이 메탄술폰산은을 함유하는 주석-은 합금의 도금액인 경우, 상기 도금액은 130~350 g/L의 착화제를 더 포함할 수 있다.
아울러 본 발명의 전기도금액은 전술한 성분 외에 각종 유기 첨가제를 더 포함할 수 있다. 이 경우 유기 첨가제의 농도는 6.0~650 g/L가 되도록 하면 적당하다. 본 발명의 주석계 전기도금액에 사용할 수 있는 유기 첨가제의 종류는 이 분야의 평균적 기술자가 응용예에 맞추어 정할 수 있으므로 여기서 상술하지 않는다. 예를 들어 가속제, 억제제, 소포제, 유기 산화 방지제, 결정 미세화제 등이 있다. 구체적인 예로서 산화방지로 페놀, 히드로퀴논, 레조시놀 등의 히드록시벤젠계 산화 방지제를 단독으로 또는 조합하여 사용할 수 있다.
본 발명 전기도금액의 한 실시 형태에서는 상기 도금액이 0.05~10 mg/L의 불소계 계면활성제를 함유한다.
상기 불소계 계면활성제는 인산계열 과불소화알킬에스테르염, 황산계열 과불소화알킬에스테르, 그리고 과불소화알킬 술폰산염과 이들의 혼합물 중에서 선택할 수 있다.
본 발명의, 상기 인산계열 과불소화알킬 에스테르염은 탄소 수 6~12의 과불소화알킬 작용기의 인산 모노에스테르염과 디에스테르염을 함유하는 혼합물로서, 모노에스테르염은 모노에스테르염과 디에스테르염의 중량 합계에서 33~45 중량%를 차지하며, 겉보기 평균 분자량은 560~980이다. 본 발명의 인산불소화알킬 모노에스테르염과 디에스테르염이란 인산과불소화알킬 모노에스테르와 디에스테르를 함유하는 혼합물을 수산화나트륨, 수산화칼륨, 수산화리튬 및 이들의 혼합물로 이루어지는 군에서 선택하는 알칼리와 반응시켜 얻는 물질이다.
본 발명의 황산계열 과불소화알킬에스테르는 술팜산과불소화알킬(perfluoroalkyl sulfamate) 및 수분을 함유하는 계면 활성제 이다.
본 발명의 과불소화알킬 술폰산염은 탄소수 6~12의 과불소화알킬 작용기를 포함하는 계면활성제이다.
본 발명의 한 실시 형태에서, 상기 3종류의 과불소화알킬 작용기는 가지침이 없는 직쇄 과불소화알킬이다.
본 발명의 다른 측면에서는 전술한 불소계 계면활성제가 포함된 주석계 전기도금액을 이용하여 플립칩용 솔더범프를 제조하는 방법을 개시한다. 본 발명의 솔더범프 제조 방법은 전극패드가 개방된 보호층과 금속 기저층(UBM)을 갖는 실리콘 웨이퍼에 구리 또는 구리/니켈 도금액으로 전기도금하여 상기 금속 기저층 위에 구리 또는 구리/니켈 필라를 형성하는 금속 필라 형성 단계; 그리고 상기 금속 필라 형성 단계 완료 후, 전술한 주석계 전기도금액을 이용하여 솔더범프를 형성하는 단계를 포함한다.
본 발명의 한 구체적인 실시 형태에서는 합금 솔더범프 형성에 방해가 되는 침전물 또는 불순물 제거 목적으로, 전술한 성분으로 혼합하여 얻은 전기도금액을 카트리지 필터로 여과하는 과정을 거친다.
본 발명에 따른 불소계 계면활성제가 함유된 주석계 전기 도금액을 이용하여 UBM층 위에 금속 필라 형성 후 솔더범프를 형성하면, 도금액의 표면장력, 젖음성, 그리고 펴짐성 등을 개선할 수 있어서, 도금 공정의 전류 효율을 높일 수 있고, 제조한 솔더범프의 금속간 화합물(Intermetallic compound, IMC) 층의 균열이나 범프내 빈 공간이 감소하며, WID 및 WIW 범프 높이 편차가 고르고, 고속 도금 영역(10~19 A/dm2)에서도 도금 피막 특성이 우수한 플립칩 패키지를 얻을 수 있다.
도 1은 금속 기저층 위의 구리 필라 형성부터 시작하여, 주석계 도금액을 이용한 솔더범프 형성을 포함하는 플립칩 패키지 전 과정에 대한 개략도를 나타낸다.
도 2는 12인치 패턴 웨이퍼의 금속 기저층(UBM) 위에 형성한 구리 필라의 전자 현미경 사진으로서 각각 표면(2a, 7000배)과 측면도(2b, 3000배)를 나타낸다.
도 3과 4는 본 발명의 한 실시 형태에 따라, 각 조건에 따라서 황동판 위에 정전류 도금한 주석-은 합금 조직의 단면을 나타내는 전자 현미경 사진이다.
도 5와 6은 본 발명의 실시 형태에 따른, 구리 금속 필라가 형성된 패턴 웨이퍼 조각 시편에 전기도금 공정으로 형성된 주석-은 합금 솔더범프(범프 CD 25 ㎛)의 형상을 나타낸다. 각 조건에 따른 솔더범프의 전자 현미경 사진이다.
이하, 본 발명을 상세하게 설명한다.
도 1은 금속 기저층(UBM) 위에 구리 필라 형성부터 시작하여, 주석계 도금액을 이용한 솔더범프 형성을 포함하는 플립칩 패키지 전 과정에 대한 개략도를 나타낸다. 도 1에서 A는 칩 단위로 구성된 패턴 웨이퍼에, 스퍼터링 방식으로 구리 UBM 층을 형성한 단계, B는 포토레지스트(PR) 패턴을 형성한 단계, C는 전기도금으로 구리 또는 구리/니켈 필라를 형성한 단계, D는 구리 필라 위에 전기도금으로 주석-은 범프를 형성한 단계, E는 포토레지스트를 제거한 단계, 그리고 F는 금속 에칭 및 리플로우 단계를 나타낸다.
본 발명의 한 측면에서는 도 1의 공정에서 D 단계에 쓰일 수 있는 수성 주석계 전기도금액 또는 주석-은계 전기도금액을 개시한다. 본 발명의 주석계 전기도금액은 아래 성분들을 포함한다.
ㄱ) 메탄술폰산주석, 이 때 메탄술폰산주석의 함량은 도금액 내 주석 원자의 함량이 40~105 g/L가 되게 하는 농도이다.
ㄴ) 선택적 구성 요소로서 메탄술폰산은, 이 때 메탄술폰산은의 함량은 도금액 내 은 원자의 함량이 0.40~3.0 g/L가 되게 하는 농도이다.
ㄷ) 메탄술폰산 70~210 g/L.
ㄹ) 불소계 계면활성제 0.01~100 mg/L.
ㅁ) 방향족 폴리옥시알킬렌계 에테르 0.5~60 g/L.
ㅂ) 물.
본 발명의 한 구체적인 실시 형태에서 상기 메탄술폰산주석의 함량은 주석 기준으로 80~100 g/L의 농도가 되게 하는 양을 사용할 수 있다. 전기도금액 내 주석 농도가 이 수치 범위가 되도록 하는 양의 메탄술폰산주석이 포함되면, 주석계 범프 형성 시 전류 효율 측면에서 바람직하다.
본 발명의 한 구체적인 실시 형태에서는 상기 전기도금액에 쓰일 메탄술폰산주석을 제조하기 위하여 시판되는 65~75% 메탄술폰산에 주석을 전해법으로 산화시켜 메탄술폰산주석(주석 기준, 10~20 wt%)으로 제조한다.
본 발명의 주석계 전기도금액은 도금 금속으로 주석만을 포함할 수도 있으며, 주석과 은을 포함하는 합금 도금액일 수 있다.
본 발명의 한 구체적인 실시 형태에서는 상기 전기도금액에 쓰일 메탄술폰산은을 제조하기 위하여 시판되는 65~75% 메탄술폰산에 은을 전해법으로 산화시키거나 산화은을 용해시켜 메탄술폰산은(은 기준, 2~7 wt%)으로 제조한다.
본 발명의 한 실시 형태에서 이 주석계 전기도금액이 은을 포함하는 경우 선택적 성분으로 착화제를 더 포함할 수 있다. 본 발명에서 사용되는 착화제는 전기도금 분야에서 은의 착물을 형성할 수 있는 통상적인 착화제를 사용할 수 있으며, 특별히 제한되지는 않는다. 본 발명의 한 구체적인 실시 형태에서 착화제는 전기도금액에 130~350 g/L의 농도로 포함될 수 있다.
본 발명의 전기도금액에 사용되는 메탄술폰산은 전기도금 분야에 쓰일 수 있는 등급의 시판 제품을 사용하면 무방하다. 본 발명의 한 구체적인 실시 형태에서는 전기도금액에 쓰이는 메탄술폰산 및 메탄술폰산주석 또는 메탄술폰산은을 제조하는데 쓰일 메탄술폰산을 얻기 위하여 시판 제품을 정제한 후 전기도금액을 제조한다. 예를 들어 활성탄 여과법, 버블, 그리고 중탕법으로 염소와 황 화합물 등의 불순물을 제거함으로써 메탄술폰산을 정제할 수 있다. 정제에 쓰일 수 있는 활성탄은 평균입도가 40~100 ㎛, 표면적 500 m2/g이상, 평균 공극 직경 10~20 Å인 것이 적당하며, 여과 후, 수 마이크로 카트리지 필터로 메탄술폰산 여과액으로부터 활성탄과 불순물을 제거할 수 있다. 버블방법인 경우에는 약 6~12시간 정도 질소 또는 에어 버블링을 하고, 중탕처리의 경우 약 6~12 시간 동안 60~85℃에서 방치 후, 초순수로 메탄술폰산의 농도를 조절하면 적절하다.
본 명세서의 불소계 계면활성제의 과불소화알킬 작용기는 과불소화된(perfluorinated) 직쇄 알킬, 가지친 사슬 알킬, 사이클로알킬일 수 있다.
본 발명의 한 실시 형태에서, 불소계 계면활성제로서 전술한 인산과불소화알킬의 모노에스테르염 및 디에스테르염 조성물이 제공된다. 한 실시 형태에서 이 계면 활성제 조성물은 인산 에스테르 혼합물을 알칼리로 처리한 물질이다. 이 때 알칼리로는 이 기술 분야에서 흔히 쓰이는 것을 사용하면 무방한데, 예를 들어 나트륨, 칼륨, 리튬 등이 있으며 이들로 한정되는 것은 아니다. 이러한 알칼리 처리물에는 인산과불소화알킬의 모노에스테르와 디에스테르를 알칼리에 반응시켰을 때 생성되는 중화염(즉 나트륨염, 칼륨염, 리튬염, 암모늄 염 등)이 포함되며, 이러한 알칼리 처리로 계면 활성제의 친수성을 증가시킬 수 있다.
본 발명의 구체적인 실시 형태에서, 인산과불소화에스테르염 혼합물은 아래 화학식 1의 구조를 지니는 모노에스테르염(I)와 디에스테르염(II) 화학종을 함유하는 에스테르 혼합물일 수 있다.
Figure 112014108138112-pat00001
단 화학식 1에서 n은 자연수이며, 바람직하게는 n은 5 내지 11의 정수이다. 더욱 구체적인 실시 형태에서 n은 7이다. n이 이러한 범위에 있으면 계면 활성제의 점도 및 유동성이 낮아 작업성을 개선할 수 있으며, 친수도와 소수성을 조절할 수 있기 때문에 분산성이 우수하고 공정 안정성도 확보할 수 있다. M은 알칼리 금속이다. 본 발명의 상기 화학식 1의 에스테르염 혼합물은 모노에스테르염과 디에스테르염의 합계 중량 중 모노에스테르염이 차지하는 비중이 33~45 중량%의 범위이다. 본 발명의 화학식 1의 에스테르염 혼합물에서 에스테르염 성분의 겉보기 평균 분자량은 560~980이다.
본 발명의 다른 실시예에서, 불소계 계면활성제로서 황산 계열의 과불소화알킬 에스테르 계면 활성제가 제공된다. 본 발명에서 과불소화알킬의 황산 에스테르란 과불소화알킬기가 술폰산 에스테르와 달리 황 원자와 산소 원자를 통하여 연결되어 있다는 의미이다. 본 발명의 음이온 계면 활성제로는 황산은 물론이고, 클로로술폰산(ClSO3H)또는 술팜산(sulfamic acid, NH2SO3H)과 과불소화알코올의 에스테르 또는 경우에 따라 이 에스테르의 알칼리염을 사용할 수 있다.
본 발명의 구체적인 실시 형태에서, 이 황산 계열의 과불소화알킬 에스테르 계면 활성제는 술팜산 에스테르(sulfamate)로서 화학식 2의 구조로 나타낼 수 있다.
Figure 112014108138112-pat00002
본 발명의 황산계 계면 활성제의 한 구체적 실시 형태에서 화학식 2의 n은 5 내지 11의 정수이다. 더욱 구체적인 실시 형태에서 n은 7이다. n이 이러한 범위에 있으면 계면 활성제의 점도 및 유동성이 낮아 작업성을 개선할 수 있으며, 친수도와 소수성을 조절할 수 있기 때문에 분산성이 우수하고 공정 안정성도 확보할 수 있다. 이 때 술팜산계 계면 활성제의 수분 함량은 30~90 중량%이다. 황산계 계면 활성제로 술팜산 에스테르를 사용하였을 때의 장점은 과불소화알킬 에스테르만으로 전하를 띤 이온성 화학종(아미노기가 양성자화)인 암모늄염을 얻을 수 있다는 점이다. 이 때문에 황산이나 클로로황산을 사용할 때처럼 친수성을 높이기 위하여 알칼리 처리가 불필요하다.
본 발명의 다른 실시예에서, 불소계 계면활성제로서 황산 계열의 과불소화알킬 술폰산염 계면 활성제가 제공된다.
본 발명의 구체적인 실시 형태에서, 과불소화알킬 술폰산염 계면 활성제는 과불소화옥틸술폰산칼륨으로서 화학식 3의 구조로 나타낼 수 있다.
Figure 112014108138112-pat00003
단 화학식 3에서 n은 자연수이며, 바람직하게는 n은 5 내지 11의 정수이다. 더욱 구체적인 실시 형태에서 n은 7이다. n이 이러한 범위에 있으면 계면 활성제의 점도 및 유동성이 낮아 작업성을 개선할 수 있으며, 친수도와 소수성을 조절할 수 있기 때문에 분산성이 우수하고 공정 안정성도 확보할 수 있다.
본 발명의 주석계 전기도금액에서 불소계 계면활성제는 분산·유화·소포 효과를 발휘할 수 있으며, 도금 금속 결정을 미세하게 하여 범프의 그레인 크기와 모양 특성을 개선하며, 범프의 높이 차(WID, WIW)를 줄여 주며 범프 내 빈 공간과 금속간 층의 균열 생성을 방지하여 준다.
본 발명의 불소계 계면활성제는 시판 중인 제품을 사용할 수 있다.
본 발명에서 상기 불소계 계면활성제는 주석계 전기도금액 내에 0.01~100 mg/L로 포함되지만, 본 발명의 한 구체적인 실시 형태에서 이러한 방향족 불소계 계면활성제의 함량은 0.05~10 mg/L로 할 수 있다. 전기도금액 불소계 계면활성제의 함량이 0.05~10 mg/L가 되면 범프 표면 주석계 결정의 미세화, 범프의 높이 차 감소, 범프 내 빈 공간과 금속간 층의 균열 생성 방지 측면에서 바람직하다.
본 발명의 전기도금액은 이 밖에 유기 첨가제를 더 포함할 수 있다. 이 경우 첨가제의 농도는 불소계 계면활성제의 농도와 합하여 10~100 g/L가 되도록 하면 적당하다. 본 발명의 주석계 전기도금액에 사용할 수 있는 첨가제의 종류는 이 분야의 평균적 기술자가 응용예에 맞추어 정할 수 있으므로 여기서 상술하지 않는다. 예를 들어 결정 미세화제, 착화제, 산화 방지제, 소포제 등이 있다.
본 발명의 전기도금액은 전기도금에 사용하기 전에 여과 처리를 하는 것이 바람직하다. 도금액 성분들의 혼합과 교반을 마친 후 전기도금액의 침전물 또는 불순물을 제거하기 위하여 수 마이크로미터 카트리지 필터를 사용하여 여과할 수 있는데, 예를 들어 0.2~6 ㎛의 필터지 또는 카트리지 필터로 여과할 수 있다.
본 발명의 다른 측면에서는 전술한 주석계 전기도금액을 이용하여 플립칩용 솔더범프를 제조하는 전기도금 방법을 제공한다. 본 발명의 솔더범프 제조 방법은 UBM 기저층에 구리계 금속 필라를 형성한 후 그 위에 주석 또는 주석-은 합금의 솔더범프를 도금하는 방법이다. 바람직하게는 UBM 층의 구리 또는 구리/니켈 필라 형성 완료 후, 12 시간 이내에 전술한 주석계 전기도금액을 적용하여 주석 단일 도금 또는 주석-은 합금 도금의 공정을 연속하여 할 수 있다. 이와 같이 12 시간 이내의 연속 도금 공정을 이용하면 구리 또는 니켈 표면의 산화막 생성 등으로 인한 금속간 밀착 특성이나 금속 층간 크랙 발생 불량 등을 최소화할 수 있다.
본 발명의 플립칩 패키지용 솔더범프의 제조 방법은
(ㄱ) 전극패드가 개방된 보호층과 금속 기저층(UBM)을 갖는 실리콘 웨이퍼에 구리 또는 구리/니켈 도금액으로 전기도금하여 상기 금속 기저층 위에 구리 또는 구리/니켈 필라 범프를 형성하는 금속 필라 형성 단계와
(ㄴ) 상기 금속 필라 형성 단계 완료 후, 전술한 주석계 전기도금액을 이용하여 솔더범프를 형성하는 단계를 포함한다.
구리 또는 구리/니켈 필라를 갖춘 금속 기저층을 형성하는 (ㄱ) 단계의 전기도금 방법과 이 방법에 쓰이는 구리 전기도금액과 니켈 전기도금액은 특별히 한정되지 않으며, 이 분야에서 흔히 쓰이는 도금법과 도금액을 사용할 수 있다. 예를 들어 구리 전기도금액은 황산구리, 황산(H2SO4),염산과 물 및 선택적 성분으로 첨가제를 포함하는 구리 전기도금액을 사용할 수 있다. 시판 중인 이러한 구리 전기도금액의 예로는 일본 JCU 주식회사의 상표명 Cu-BRITE BUHD가 있다.
(ㄴ)의 솔더범프 형성을 위한 주석계 전기도금 단계는 이 분야에서 통상적인 전기도금 방식으로 진행할 수 있으므로 여기서 자세한 조건을 기술하지는 않는다. 예를 들어, UBM 층위에 구리 필라가 형성된 실리콘 웨이퍼를 음극으로 하고, 불활성 금속의 전극(예를 들어 백금 전극 또는 백금 코팅 전극)을 양극으로 삼아 전기도금 할 수 있다. (ㄴ)의 솔더범프 형성 단계의 한 실시 형태에서는 전류밀도를 3~20 A/dm2로 하여 전기도금을 수행할 수 있다. 바람직한 실시 형태에서 10~19 A/dm2의 고속 도금이 가능하다. 솔더범프 형성 후에는 솔더 리플로우 처리를 할 수 있다.
이하 다양한 실시예를 들어 본 발명을 더욱 상세하게 설명한다. 다음의 실시예는 본 발명을 예시로써 상세하게 설명하기 위한 것이며, 어떠한 경우라도 본 발명의 범위를 후술하는 실시예로 제한하려는 의도가 아니다.
[실시예]
제조예 1 : 구리 필라의 형성
플립칩 반도체 패키지의 구리 금속 기저층(UBM) 위에 구리 필라를 형성하기 위하여 시판 중인 황산계 구리 전기도금액(일본 JCU 주식회사 상품명 Cu-BRITE BUHD: CuSO4ㅇ5H2O,H2SO4,HCl,H2O및 유기 첨가제 함유)을 이용하여 12인치 패턴 웨이퍼에 구리 필라를 형성하였다. 구리 도금은 제조사가 권하는 조건에 따라, 통상적인 구리 전기도금 방식으로 이루어졌으므로 여기서는 도금 조건을 간략하게만 기술한다. 실온에서 도금액을 교반하여 주며 전류밀도 10 A/dm2하에서 구리 필러가 10 ㎛ 높이가 될 때까지 도금을 진행하였다. 도 2는 상기 조건에서 형성된 구리 필라의 전자 현미경 사진을 나타낸다.
실시예 1 : 주석-은 도금액의 제조
메탄술폰산주석(주석 기준으로 95 g/L), 메탄술폰산은(은 기준으로 2.0 g/L), 메탄술폰산 100 g/L, 과불소화옥틸술폰산칼륨 0.1mg/L, 폴리옥시에틸렌 스티렌화페닐 에테르 13.5 g/L, 폴리옥시에틸렌 비스페놀 F 에테르 1.5 g/L, 착화제로 티오디글리콜류 270 g/L를 혼합, 교반 그리고 여과하여 주석-은 합금 도금액을 제조하였다. 여과는 수 마이크로미터 공극 크기의 카트리지 필터에 도금액을 통과시키는 방식으로 이루어졌다.
평가예 1 : 정전류도금
실시예 1에서 얻은 주석-은 합금 도금액에 대해 정전류 도금을 실시하여 특성을 평가하였다. 주석-은 합금 단면 도금 평가에 있어서, 음극은 2x2 cm2황동판 단면, 양극은 백금이 코팅된 티타늄 전극을 사용하였으며, 상기 도금액 250 mL를 분당 100회 속도로 교반하면서, 전류 밀도 5와 10 A/dm2하에서 두께가 20 ㎛가 될 때까지 정전류 도금을 실시하였다. 정전류 도금된 결과는 도 3과 도 4에 나타내었다. 도 3은 전류밀도 5ASD, 도 4는 전류밀도 10ASD 조건에서의 주석-은 도금 표면의 형상을 나타낸다.
실시예 2 : 주석계 솔더범프의 특성
주석-은 합금 범프 형상 및 특성을 관찰하기 위하여, 제조예 1의 방법에 따라 구리 필라를 형성한 12인치 패턴 웨이퍼에 실시예 1의 주석-은 전기 도금액으로 전기 도금을 하여 솔더범프를 제조하였다. 주석-은 전기 도금 공정은 실온에서 교반하여 주면서 13 A/dm2의 전류 밀도 하에서 이루어졌다 . 13 A/dm2에서 도금 속도는 6.6 ㎛/분이었으며, 전류 효율은 99.5%, 은 함량은 2.2% 비율로 구현되었다. 범프 형성 후 240℃까지 2℃/분의 속도로 승온하고 3℃/분의 속도로 냉각시켜서 솔더 리플로우를 진행하였다. 이와 같이 하여 얻은 솔더범프의 특성은 범프의 패턴(범프 CD 20~60 ㎛, 범프 피치 95~190 ㎛)과 범프 유형별(필라 또는 버섯 모양) 도금 경향성 모두 양호하였다. 한편으로 전술한 조건에서 전류 밀도를 바꾸어 주며 주석-은 도금을 수행하면서 도금 공정의 전류 효율을 측정하였는데 전류 효율은 각각 10, 12,13, 14,15, 16 A/dm2일 때 99.6, 99.5, 99.5, 98.9, 98.0, 95.8%이었다.
13 A/dm2의 전류 밀도로 본 실시예의 도금 공정으로 얻은 솔더범프에 대하여 솔더 리플로우 전과 후의 전자 현미경과 X선 영상을 분석한 결과, 솔더 리플로우 후에 매끈한 표면 외관을 갖춘 범프를 얻을 수 있다는 것을 확인할 수 있었다. 솔더범프의 다이(die) 내 높이 및 높이의 최대값과 최소값의 편차(WID)은 19.79±0.19 ㎛이었다. 원자 흡수 분광법(AA)으로 측정한 주석-은 합금의 은 비율은 2.2%이었다. X선 영상으로 확인한 솔더범프 내에는 빈 공간이 없는 치밀한 구조였다.
실시예 3 : 불소계 계면활성제의 영향
주석-은 합금 범프 형상 및 특성을 관찰하기 위하여, 제조예 1의 방법에 따라 금속 기저층을 형성한 12인치 패턴 웨이퍼에 실시예 1의 주석-은 전기 도금액으로 평가예 1과 유사하게 정전류 도금을 하여 솔더범프를 제조하였다. 평가예 1과의 차이점은, 음극으로는 제조예 1의 도금 패턴 웨이퍼를 3x3 cm2크기로 자른 조각 시편을, 양극으로는 백금이 코팅된 티타늄 전극을 사용하였으며, 상기 전기 도금액(250 mL)을 실온에서 분당 100회 속도로 교반하여 주면서, 전류 밀도 5 A/dm2와 10 A/dm2조건에서 두께가 20 ㎛가 될 때까지 정전류 도금을 실시한 데에 있다. 특성 측정 결과는 각각 표 2 와 도 5(5a)와 도 6(6a)에 나타내었다.
비교예 1
전기 도금액에서 불소계 계면활성제 성분을 제외한 것 이외에는 실시예 3과 동일하게 주석-은 도금 공정을 수행하여 솔더범프를 제조하였다. 전류 밀도 5 A/dm2와 10 A/dm2조건에서 특성 측정 결과는 표 2 와 도 5(5b)와 도 6(6B)로 나타내었다.
실시예 3과 비교예 1에 사용된 주석계 전기 도금액의 조성을 아래 표 1에 정리하였다.
성분명 실시예 3 비교예 1
메탄술폰산주석 주석 농도 기준으로 95 g/L 좌동
메탄술폰산은 은 농도 기준으로 2.0 g/L 좌동
과불소화옥틸술폰산칼륨 0.1 mg/L -
메탄술폰산 100 g/L 좌동
방향족 폴리옥시알킬렌 에테르 POE-SPE 13.5 g/L
POE-BPF 1.5 g/L		 좌동
티오디글리콜류 270 g/L 좌동
물 잔부 좌동
※ POE-SPE: 폴리옥시에틸렌스티렌화페닐 에테르
POE-BPF: 폴리옥시에틸렌비스페놀 F 에테르
실시예 3과 비교예 1에서 얻은 도금 피막 외관 평가를 위하여, 솔더 리플로우 전후의 범프의 형상을 SEM으로 관찰하였고, 전류 효율, 은의 함량(원자 흡수 분광), 리플로우 후 범프내 빈 공간(X선), 그리고 WID(%)를 측정하였다. 백분율 WID는 최대값과 최소값의 차이를 평균값으로 나눈 백분율이며 범프의 외관 평가는 표면 미세화와 평탄도 측면에서 상대 평가하였고, 범프 내 빈 공간은 X-선 범프 형상에서 빈 공간이 없으면 우수로, 빈 공간이 0.05% 이하이면 양호로, 빈 공간이 0.05% 이상이면 불량으로 진단하였다. 측정 결과는 이하의 표 2와 도 5로 나타내었다.
10 ASD에서 주석-은 합금 범프 형성 평가
구분 전류 효율, % 은 함량, % 평균 범프
두께, m		 WID, % 범프 외관 리플로우 후 범프내
빈 공간
리플로우 전 리플로우 후
실시예 3 98.2 2.2 21.18 0.62 상 상 우수
비교예 1 97.1 2.7 21.70 5.0 상중 상중 양호
상기 비교 실험으로 알 수 있듯이, 불소계 계면활성제 성분이 포함여부에 따라 도금 조직 또는 범프 특성에 차이가 큰 것으로 나타났다. 불소계 계면활성제 성분은 도금 조직의 그레인 크기와 모양 특성에 영향을 주며, WID와 WIW 높이 편차 및 범프내 빈 공간과 금속간 층 균열 생성에도 영향을 미치는 것으로 나타났다. 도 5(5a)는 5 ASD 조건에서, 도 6(6a)는 10 ASD 조건에서 불소계 계면활성제 성분을 포함한 도금액으로 범프를 형성하였을 때의 SEM 형상을 각각 나타낸다. 또한, 도 5(5b)는 5 ASD 조건에서, 도 6(6b)는 10 ASD 조건에서 불소계 계면활성제 성분을 제외한 도금액으로 범프를 형성하였을 때의 SEM 형상을 나타낸다. 특히 비교예 1과 같이 불소계 계면활성제 성분이 없는 주석-은 전기 도금액으로 솔더범프를 형성할 경우, WID의 편차가 급격히 늘어나 범프 패턴의 균일성이 훼손되었고, 주석에 대한 은의 함량이 증가되는 경향을 나타내었다 (표 2). 그 외 전류효율과 리플로우 후 범프내 빈공간에서도 차이가 났다.

Claims (8)

  1. 주석계 전기도금액으로서, 상기 도금액은
    주석 기준으로 40~105 g/L의 농도가 되게 하는 양의 메탄술폰산주석;
    선택적 구성 요소로서, 은 기준으로 0.40~3.0 g/L의 농도가 되게 하는 양의 메탄술폰산은;
    70~210 g/L의 메탄술폰산;
    0.01~100 mg/L의 불소계 계면활성제;
    방향족 폴리옥시알킬렌계 에테르 0.5~60 g/L; 및
    물을 함유하되,
    상기 불소계 계면활성제는 아래 화학식 1의 인산과불소화알킬 화학종 I과 II의 알칼리 처리물, 아래 화학식 2의 술팜산과불소화알킬(perfluoroalkyl sulfamate) 및 아래 화학식 3의 과불소화알킬술폰산의 알칼리 처리물로 이루어진 군에서 선택되는 1종 이상의 계면활성제인 것을 특징으로 하는 전기 도금액
    [화학식 1]
    Figure 112016033923001-pat00014

    [단 화학식 1에서 n은 5 내지 11의 정수이고, M은 나트륨, 칼륨, 리튬 및 이들의 혼합물로 이루어지는 군에서 선택하는 알칼리 금속이다. 상기 계면 활성제 조성물은 고형이며, 그 수분 함량은 0.1~3.0 중량%이다.]
    [화학식 2]
    Figure 112016033923001-pat00015

    [단 화학식 2에서 n은 5 내지 11의 정수이다.]
    [화학식 3]
    Figure 112016033923001-pat00016

    [단 화학식 3에서 n은 5 내지 11의 정수이며, M은 알칼리 금속이다.].
  2. 제 1항에 있어서, 상기 도금액은 0.05~10 mg/L의 불소계 계면활성제를 함유하는 것을 특징으로 하는 전기도금액.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 전극패드가 개방된 보호층과 금속 기저층(UBM)을 갖는 실리콘 웨이퍼에 구리 또는 구리/니켈 도금액으로 전기도금하여 상기 금속 기저층 위에 구리 또는 구리/니켈 필라 범프를 형성하는 금속 필라 형성 단계; 및
    상기 금속 필라 형성 단계 완료 후, 제 1항 및 제 2항 중 어느 한 항에 따른 주석계 전기도금액을 이용하여 솔더범프를 형성하는 단계를 포함하는 플립칩용 솔더범프의 제조 방법.
  8. 제 7항에 있어서, 상기 금속 필라 형성 단계 완료 후 12 시간 이내에 솔더범프를 형성하는 플립칩용 솔더범프의 제조 방법.


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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7009679B2 (ja) * 2015-07-29 2022-01-26 石原ケミカル株式会社 電気スズ及び電気スズ合金メッキ浴、当該メッキ浴を用いた電着物の形成方法
CN106757212B (zh) * 2016-11-30 2018-02-02 昆山成功环保科技有限公司 用于晶圆级封装的电镀锡银合金溶液
CN111690958B (zh) * 2019-03-15 2023-07-28 上海新阳半导体材料股份有限公司 一种锡镀液、其制备方法和应用
CN113652719B (zh) * 2021-08-13 2024-01-19 广西隆林利通线缆科技有限公司 用于铜线镀锡的电镀液及铜线电镀锡的方法
CN117773409A (zh) * 2023-12-20 2024-03-29 道尔化成电子材料(上海)有限公司 一种纳米银基复合焊料及其制备方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4381228A (en) * 1981-06-16 1983-04-26 Occidental Chemical Corporation Process and composition for the electrodeposition of tin and tin alloys
US6251249B1 (en) * 1996-09-20 2001-06-26 Atofina Chemicals, Inc. Precious metal deposition composition and process
JP3334594B2 (ja) * 1998-02-16 2002-10-15 三菱マテリアル株式会社 半導体ウエハの突起電極形成用めっき浴およびめっき方法
JP3455712B2 (ja) * 2000-04-14 2003-10-14 日本ニュークローム株式会社 銅−スズ合金めっき用ピロリン酸浴
JP4698904B2 (ja) * 2001-09-20 2011-06-08 株式会社大和化成研究所 錫又は錫系合金めっき浴、該めっき浴の建浴用又は維持・補給用の錫塩及び酸又は錯化剤溶液並びに該めっき浴を用いて製作した電気・電子部品
JP2004276219A (ja) * 2003-03-18 2004-10-07 Ebara Corp 電解加工液、電解加工装置及び配線加工方法
JP4758614B2 (ja) * 2003-04-07 2011-08-31 ローム・アンド・ハース・エレクトロニック・マテリアルズ，エル．エル．シー． 電気めっき組成物および方法
CN100595342C (zh) * 2005-03-24 2010-03-24 肇庆市羚光电子化学品材料科技有限公司 用于甲基磺酸锡系镀纯锡电镀液的添加剂
JP4812365B2 (ja) * 2005-08-19 2011-11-09 ローム・アンド・ハース・エレクトロニック・マテリアルズ，エル．エル．シー． 錫電気めっき液および錫電気めっき方法
JP4811880B2 (ja) * 2006-01-06 2011-11-09 エントン インコーポレイテッド 艶消し金属層を堆積するための電解液および工程
US8226807B2 (en) * 2007-12-11 2012-07-24 Enthone Inc. Composite coatings for whisker reduction
EP2221396A1 (en) * 2008-12-31 2010-08-25 Rohm and Haas Electronic Materials LLC Lead-Free Tin Alloy Electroplating Compositions and Methods
KR20150080398A (ko) * 2013-12-31 2015-07-09 주식회사 에이피씨티 플립칩용 솔더범프 제조 방법과 이를 위한 금속 전기도금액
KR102233334B1 (ko) * 2014-04-28 2021-03-29 삼성전자주식회사 주석 도금액, 주석 도금 장치 및 상기 주석 도금액을 이용한 반도체 장치 제조 방법

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