KR101596437B1 - 플립칩 패키지 구리 필라의 제조 방법과 이를 위한 동계 전기도금액 - Google Patents

플립칩 패키지 구리 필라의 제조 방법과 이를 위한 동계 전기도금액 Download PDF

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    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
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    • C25D3/02—Electroplating: Baths therefor from solutions
    • C25D3/38—Electroplating: Baths therefor from solutions of copper

Abstract

플립칩 패키지의 솔더범프 제조에 있어서 금속 기저층 위에 구리 또는 구리/니켈 필라를 형성하기 위한 동계 및 니켈계 전기도금액과 이 전기도금액을 이용한 연속 도금 공정의 솔더범프 제조 방법을 개시한다. 본 발명의 동계 전기도금액은 황산구리, 황산, 염산, 방향족 폴리옥시알킬렌계 에테르, 알킬디메틸벤질암모늄 염 화합물 및 물을 함유하고 니켈계 전기도금액은 술팜산니켈, 염화니켈, 붕산과 물을 포함한다. 본 발명의 솔더범프 제조 방법은 (1) 전극패드가 개방된 보호층을 갖는 실리콘 웨이퍼의 금속 기저층(UBM) 표면을 본 발명의 동계 전기도금액만으로 또는 동계와 니켈계 전기도금액으로 순차 전기도금하여 구리 필라 또는 구리/니켈 필라를 형성하는 필라 도금 단계와 (2) 이러한 필라 도금 단계 완료 후 12 시간 이내에 주석계 또는 주석-은계 전기도금액을 이용하여 솔더범프를 형성하는 단계를 포함한다.

Description

플립칩 패키지 구리 필라의 제조 방법과 이를 위한 동계 전기도금액{Method for Manufacturing Copper Pillars for Flip Chips and Copper-Based Electroplating Solution for the Same}
본 발명은 플립칩 반도체 패키지의 제조 방법에 관한 것이다. 더욱 구체적으로 본 발명은 플립칩 패키지의 단일층 구리 필라 또는 이중층 구조의 구리/니켈 필라를 제조하기 위한 전기도금 방법과 이 방법에 사용되는 동계 또는 니켈계 전기도금액에 관한 것이다.
전자 통신 기기의 소형화와 고기능화에 따른 CPU와 메모리등 디바이스 동작의 고속화와 전극 밀도의 향상 등이 요구됨에 따라 플립칩 방법에 의한 패키징 기술이 급속히 개발 보급되고 있다. 플립칩 패키지에서는 집적회로 칩의 패드상에 솔더범프를 형성한 다음, 열을 가하여 직접 회로 기판에 접합시킨다. 플립칩 패키지 기술은 솔더범프를 이용하기 때문에 칩의 가장자리만을 이용하는 와이어 본딩 방법에 비해 칩의 전면적을 활용하는 면 배열(area array) 방식이므로 단위 면적당 입출력 단자 수를 크게 증가시킬 수있어 미세 피치에 적용이 가능하며, 솔더범프의 길이가 본딩 와이어에 비해 매우 짧기 때문에 전기적 특성이 우수한 장점이 있다. 이 때문에 플립칩 기술은 와이어 본딩법에 비해 패키지의 크기를 최소화할 수 있어 경박단소화, 고기능화, 고성능화, 고속화된 전자 제품의 구현에 적합하고, 속도 향상이나 노이즈 문제 등을 해결할 수 있다. 이러한 기술은 CPU와 메모리뿐만 아니라 디스플레이 분야 및 반도체 산업 전반에 확대 적용이 가능하다.
이러한 플립칩 패키지는 여러 가지 형태가 있지만 금속 기저층(Under bump metallurgy, UBM) 위에 구리 단일층 또는 구리/니켈 이중층 구조의 필라(pillar)가 형성되어 있고, 이 필라 위에 주석 또는 주석-은 합금으로 이루어지는 솔더범프를 갖춘 구조가 많이 쓰이고 있다. 이러한 구리 또는 구리/니켈계 필라와 주석계 또는 주석-은 합금계 솔더범프의 제조 공정을 개발하는데 있어서, 제품의 불량, 수율, 또는 품질 등과 연관되어 있는 WID (Within Die) 및 WIW(Within Wafer) 범프 높이 편차, 범프내 빈 공간 형성, 금속간 화합물 층 균열 발생 등 해결되어야 할 문제가 많다.
본 발명의 목적은, 플립칩 패키지용 금속 기저층 위에 전기도금으로 단일층 구조의 구리 필라 또는 구리/니켈 이중층 구조의 필라층을 형성하고 이 필라 위에 솔더범프를 제조하는 데 있어서, 전기도금 공정의 전류 효율이 높고, 금속간 화합물층 균열 및 범프 내 빈 공간이 없고, 형성된 범프 높이 편차가 양호하며, 고속 도금 영역에서도 도금 피막이 균일한 구리와 주석계 전기도금액과 이 도금액을 이용한 전기도금 방법을 제공하는 데 있다.
전술한 목적을 달성하기 위하여, 본 발명의 한 측면에서는 금속 기저층 위에 단일층 구리 필라 또는 이중층 구조의 구리/니켈 필라를 형성할 수 있는 동계 전기도금액을 제공하는데 이 동계 전기도금액은 단일층 구조의 구리 필라 형성 시, 구리 기준으로 농도가 15~64 g/L의 농도가 되게 하는 양의 황산구리, 10~150 g/L의 황산, 염화 이온 농도가 30~120 mg/L가 되게 하는 염산, 1.5~60 g/L의 방향족 폴리옥시알킬렌계 에테르, 0.2~20 g/L의 알킬디메틸벤질암모늄 염 화합물과 물을 함유한다. 본 발명의 전기도금액은 전술한 성분 외에 유기 첨가제를 더 포함할 수 있는데, 6.0~250 g/L로 유기 첨가제를 포함할 수 있다. 이중층 구조의 구리/니켈 필라 형성시에는, 전술한 동계 전기도금으로 먼저 도금하고 이어서 붕산계 니켈 도금액으로 전기도금하게 된다.
본 발명의 전기도금액의 한 실시 형태에서는 상기 도금액의 황산구리는 황산구리 5수화물 형태이고, 이 황산구리 5수화물을 60~250 g/L의 농도로 함유한다.
한 구체적인 실시 형태에서 상기 방향족 폴리옥시알킬렌계 에테르는 폴리옥시에틸렌페닐 에테르, 폴리옥시에틸렌 β-나프틸 에테르, 폴리옥시에틸렌 노닐페닐 에테르, 폴리옥시에틸렌 옥틸페닐 에테르, 폴리옥시에틸렌 스티렌화페닐(styrenated phenyl) 에테르, 폴리옥시에틸렌 비스페놀 F 에테르, 폴리옥시에틸렌 비스페놀 A 에테르, 폴리옥시프로필렌 비스페놀 A 에테르, 황산폴리옥시에틸렌 노닐페닐 에테르 암모늄 및 이들의 혼합물 중에서 선택할 수 있다.
한 구체적인 실시 형태에서 상기 알킬디메틸벤질암모늄 염 화합물은 알킬기가 탄소 수 8 내지 18인 장쇄 알킬의 염화염이다.
본 발명의 다른 측면에서는 전술한 동계 전기도금액을 이용하여 연속 공정으로 플립칩용 솔더범프를 제조하는 방법을 개시한다. 본 발명의 솔더범프 제조 방법은 (1) 전극 패드가 개방된 보호층을 갖는 실리콘 웨이퍼의 금속 기저층(UBM) 표면을 본 발명의 동계 전기도금액만으로 또는 동계와 니켈계 전기도금액으로 순차 전기도금하여 각각 구리 필라 또는 구리/니켈 필라를 형성하는 필라 도금 단계와 (2) 이러한 필라 도금 단계 완료 후 12 시간 이내에 주석계 또는 주석-은계 전기도금액을 이용하여 솔더범프를 형성하는 단계를 포함한다.
본 발명의 솔더범프 제조 방법의 한 실시 형태에서 (ㄱ) 단계의 전류 밀도는 7~15 A/dm2로 할 수 있다.
본 발명의 동계 전기 도금액을 이용하면저속에서 고속 도금에 이르는 폭넓은 영역(7~15 A/dm2)에서도 도금 피막 특성이 우수한 플립칩 패키지의 구리 또는 구리/니켈 필라를 얻을 수 있다. 나아가 본 발명에 따른 동계 전기 도금액을 이용하여 금속 기저층 위에 구리 또는 구리/니켈 필라를 형성한 후 연속 공정으로 솔더범프를 형성하면 도금 공정의 전류 효율을 높일 수 있고, 제조한 솔더범프의 금속간 화합물(Intermetallic compound, IMC)층의 균열이나 범프내 빈 공간이 줄어들며, WID 및 WIW 범프 높이 편차를 줄일 수 있다.
도 1은 금속 기저층의 구리 필라 형성부터 시작하여, 주석계 도금액을 이용한 솔더범프 형성을 포함하는 플립칩 패키지 전 과정에 대한 개략도를 나타낸다.
도 2는 12인치 패턴 웨이퍼의 금속 기저층(UBM) 위에 본 발명의 한 실시 형태에 따라 형성한 구리 필라(지름 10 ㎛, 높이 10 ㎛)의 주사 전자 현미경 사진으로서 각각 투시도(2a, 3000배)와 측면도(2b, 3000배)를 나타낸다.
도 3은 본 발명의 한 실시 형태에 따라 구리 필라가 형성된 12인치 패턴 웨이퍼에 연속 도금 공정으로 형성한 주석-은 합금 솔더범프의 형상을 나타낸다. 각각 솔더 리플로우 전(3a), 솔더 리플로우 후(3b)에 촬영한 솔더범프의 전자 현미경 사진(오른쪽 열이 3000배, 왼쪽 열이 1000배 확대)과 솔더 리플로우 후의 범프의 X선 영상(4c)이다.
도 4는 폴리옥시알킬렌계 에테르와 알킬디메틸벤질암모늄 염 화합물을 포함하였을 때(a)와 포함하지 않았을 때(b)의 구리 필라의 형상과 표면 조직에 대한 주사 전자현미경 사진이다.
도 5는 불연속 공정으로 전기도금을 진행한 것을 제외하고는 본 발명과 동일한 전기도금 방식에 의하여 얻은 솔더범프의 주사 전자 현미경 사진을 나타낸다.
이하, 본 발명을 상세하게 설명한다.
도 1은 금속 기저층(UBM)의 구리 필라 형성부터 시작하여, 주석계 도금액을 이용한 솔더범프 형성을 포함하는 플립칩 패키지 전 과정에 대한 개략도를 나타낸다. 도 1에서 A는 칩 단위로 구성된 패턴 웨이퍼에, 스퍼터링 방식으로 구리 UBM 층을 형성한 단계, B는 포토레지스트(PR) 패턴을 형성한 단계, C는 전기도금으로 구리 또는 구리-니켈 필라를 형성한 단계, D는 구리 필라 위에 전기도금으로 주석-은 범프를 형성한 단계, E는 포토레지스트를 제거한 단계, 그리고 F는 금속 에칭 및 솔더 리플로우 단계를 나타낸다.
구리 단일층 필라 형성시에는 하기 구리 도금액으로 구리 필라를 형성하고, 이중층 구조의 구리/니켈 필라 형성 시에는 상기 구리 도금액으로 구리 필라를 형성한 이후, 상기 니켈 도금액으로 도금 공정을 수행한다.
본 발명의 한 측면에서는 단일층 구조의 구리 필라 형성 목적으로, 도 1의 공정에서 C 단계에 쓰일 수 있는 수성 동계 전기도금액을 개시한다. 본 발명의 동계 전기도금액은 아래 성분들을 포함한다.
ㄱ) 황산구리, 이 때 황산구리의 함량은 도금액 내 구리 원자의 함량이 15~64 g/L가 되게 하는 농도이다.
ㄴ) 황산 10~150 g/L.
ㄷ) 염산, 이 때 염산의 함량은 염화 이온 농도가 30~120 mg/L가 되게 하는 농도이다.
ㄹ) 방향족 폴리옥시알킬렌계 에테르 1.5~150 g/L.
ㅁ) 알킬디메틸벤질암모늄 염 화합물 0.2~20 g/L.
ㅂ) 물.
본 발명의 또 다른 한 측면에서는 이중층 구리/니켈 필라 형성 목적으로, 도 1의 공정에서 C 단계에 쓰일 수 있는 수성의 붕산계 니켈 전기도금액을 개시한다. 본 발명의 붕산계 니켈 전기도금액은 전술한 동계 전기도금액에 의한 구리 필라 형성 후 이어서 니켈 전기도금을 하는데 사용된다. 본 발명의 붕산계 니켈 도금액은 아래 성분들을 포함한다.
ㄱ) 술팜산니켈(nickel sulfamate)
ㄴ) 염화니켈
ㄷ) 붕산 10~50 g/L
ㄹ) 물.
이 때 상기 술팜산니켈과 염화니켈을 합한 함량은 도금액 내 니켈 원자의 함량이 40.5~110 g/L가 되게 하는 농도로서 술팜산니켈과 염화니켈의 상대적 비율은 니켈 기준으로 약 20:1 정도이면 적당하다. 물론 술팜산니켈과 염화니켈의 상대적 비율은 구체적인 용도에 따라 이 분야 평균적 기술자가 적절하게 변형을 줄 수 있다.
본 발명의 실시 형태에서 상기 황산구리, 술팜산니켈, 염화니켈은 무수물이나 수화물을 사용할 수도 있고, 용액 형태로 시판되는 것을 사용할 수 있다. 예를 들어 황산과 염산의 경우는 여러 가지 농도의 수용액이 시판 중이며, 황산구리나 염화니켈도 수화물과 무수물이 가능하다. 무수물, 수화물, 용액 중 어느 쪽이건 순도가 전기도금을 위한 순도 이상이면 가능하다. 따라서 본 발명의 명세서에는 가능하면 다양한 형태의 공급원을 이용할 수 있도록 동계 전기도금액 내 최종 성분(예를 들어 황산구리의 경우는 구리 원자)을 기준으로 함량을 나타내었다.
본 발명의 한 구체적인 실시 형태에서는 상기 전기도금액에 쓰이는 황산구리로 시판 중인 황산구리 5수화물을 사용할 수 있다. 상기 구리 원자 기준 15~64 g/mL에 해당하는 황산구리 5수화물의 함량은 60~250 g/L이다.
본 발명의 전기도금액에 사용되는 황산과 염산은 전기도금 분야에 쓰일 수 있는 등급의 시판 제품을 사용하면 무방하다.
본 명세서에서 방향족 폴리옥시알킬렌계 에테르란 방향족 고리와 폴리옥시알킬렌(폴리에틸렌글리콜, 폴리프로필렌글리콜 등이라고도 불리는 고분자)이 에테르 결합하고 있는 물질이다. 본 발명의 주석계 전기도금액에서 방향족 폴리옥시알킬렌계 에테르는 계면활성제로서 작용하여 분산·유화·소포 효과를 발휘할 수 있으며, 도금 금속 결정을 미세하게 하여 범프의그레인 크기와 모양 특성을 개선하며, 범프의 높이 차(WID, WIW)를 줄여 주며 범프 내 빈 공간과 금속간 층의 균열 생성을 방지하여 준다.
본 발명의 방향족 폴리옥시알킬렌계 에테르는 시판 중인 제품을 사용할 수 있다. 본 발명의 한 실시 형태에서 방향족 폴리옥시알킬렌계 에테르는 옥시에틸렌(에틸렌글리콜) 반복 단위 또는 옥시프로필렌(프로필렌글리콜) 반복 단위를 지니거나 양쪽을 모두 포함한다.
본 발명의 한 구체적인 실시 형태에서 상기 방향족 폴리옥시알킬렌계 에테르는 폴리옥시에틸렌 아릴 에테르, 황산폴리옥시에틸렌 아릴 에테르 암모늄(aryl polyoxyethyleneether ammonium sulfate), 황산폴리옥시에틸렌 아릴 에테르의 알칼리 금속염 또는 이들의 혼합물이다. 본 발명에서 아릴이라고 함은 방향족 고리에서 수소 원자를 하나 제거한 라디칼로서 치환기가 없는 방향족 고리는 물론, 알킬기나 할로겐 또는 또 다른 아릴기로 수식된 방향족 고리를 포함한다. 본 발명에서 아릴기의 치환기에는 전술한 알킬기, 아릴기 외에도 중합 가능한 불포화 다중결합, 예를 들어 비닐기나 알릴기도 포함된다. 아릴기뿐 아니라 중합가능한 불포화기가 옥시알킬렌 반복 단위에 포함될 수도 있다. 이렇게 중합가능한 불포화기를 지니는 반응성 에테르의 예로는 동부한농화학의 Koremul HN 100 내지 HN 400을 들 수 있다.
본 발명의 더욱 구체적인 한 실시 형태에서 상기 방향족 폴리옥시알킬렌계 에테르로는 폴리옥시에틸렌 페닐 에테르, 폴리옥시에틸렌 β-나프틸 에테르, 폴리옥시에틸렌 노닐페닐 에테르, 폴리옥시에틸렌 옥틸페닐 에테르, 폴리옥시에틸렌 스티렌화페닐(styrenated phenyl) 에테르, 폴리옥시에틸렌 비스페놀 F 에테르, 폴리옥시에틸렌 비스페놀 A 에테르, 폴리옥시프로필렌 비스페놀 A 에테르, 황산폴리옥시에틸렌 노닐페닐 에테르 암모늄 및 이들의 혼합물을 사용한다.
본 발명의 동계 전기도금액에서 알킬벤질디메틸암모늄 염 화합물은 구조식이 C6H5CH2N(CH3)2R+인 4급 암모늄 이온의 염이다(R는 알킬기). 본 발명의 한 실시 형태에서 상기 알킬기 R로는 탄소 원자 수가 8 내지 18인 장쇄(長鎖)알킬을 사용할 수 있다.본 발명의 다른 실시 형태에서 이 4급 암모늄의 짝이온은 염화 이온이다. 더욱 구체적인 실시 형태에서 상기 알킬벤질디메틸암모늄 염 화합물로는 시판되는 염화벤즈알코늄계 계면활성제를 사용할 수 있다.
본 발명의 전기도금액은 이 밖에 유기 첨가제를 더 포함할 수 있다. 이 경우 유기 첨가제의 농도는 6.0~650 g/L가 되도록 하면 적당하다. 본 발명의 동계 전기도금액에 사용할 수 있는 유기 첨가제의 종류는 이 분야의 평균적 기술자가 응용예에 맞추어 정할 수 있으므로 여기서 상술하지 않는다. 예를 들어 가속제, 억제제, 소포제, 유기 산화 방지제, 소포제, 결정 미세화제 등이 있다. 구체적인 예로서 산화방지로 페놀, 히드로퀴논, 레조시놀 등의 히드록시벤젠계 산화 방지제를 단독으로 또는 조합하여 사용할 수 있다.
본 발명의 동계 전기도금액은 전기도금에 사용하기 전에 여과 처리를 하는 것이 바람직하다. 도금액 성분들의 혼합과 교반을 마친 후 전기도금액의 침전물 또는 불순물을 제거하기 위하여 필터지 또는 수 마이크로미터 카트리지 필터를 사용하여 여과할 수 있는데, 예를 들어 0.05~10 ㎛의 필터지 또는 카트리지 필터로 여과할 수 있다.
본 발명의 다른 측면에서는 전술한 동계 전기도금액을 이용하여 플립칩용 솔더범프를 제조하는 연속 공정 전기도금 방법을 제공한다. 본 발명의 솔더범프 제조 방법은 상기 동계 전기도금액을 이용하여 금속 기저층(UBM) 위에 구리 또는 구리/니켈 필라를 형성한 후 그 위에 주석 또는 주석-은 합금의 솔더범프를 전기도금하는 방법이다.
본 발명의 제조 방법에서 "연속 공정"이란 UBM 층의 구리 또는 구리/니켈 필라 형성 완료 후, 12 시간 이내에 전술한 주석계 전기도금액을 적용하여 주석 단일 도금 또는 주석-은 합금 도금의 공정을 연속하여 수행하는 방법을 일컫는다. 본 발명에 따른 12 시간 이내의 연속 도금 공정을 이용하면 구리 또는 니켈 표면의 산화막 생성 등으로 인한 금속간 밀착 특성이나 금속 층간 크랙 발생 불량 등을 최소화할 수 있다.
본 발명의 플립칩 패키지용 솔더범프의 제조 방법은
(ㄱ) 전극패드가 개방된 보호층을 갖는 실리콘 웨이퍼의 금속 기저층 표면을 본 발명의 동계 또는 동/니켈계 전기도금액으로 전기도금하여 구리 또는 구리/니켈 필라를 형성하는 구리 도금 단계와,
(ㄴ) 상기 구리 도금 단계 완료 후 12시간 이내에 주석계 전기도금액 또는 주석-은계 전기도금액을 이용하여 솔더범프를 형성하는 단계(연속 공정)를 포함한다.
본 발명의 한 실시 형태에서 (ㄱ) 구리 도금 단계의 전류밀도는 7~15 A/dm2로 할 수 있다.이 영역은 고속과 저속 도금 양쪽을 망라하는 폭넓은 영역이다.
본 발명의 방법에서 (ㄴ)의 주석계 전기도금액은 메탄술폰산, 메탄술폰산주석, 계면활성제 및 물을 함유하고 (ㄴ)의 주석-은계 전기도금액은 메탄술폰산, 메탄술폰산주석, 메탄술폰산은, 착화제, 계면활성제 및 물을 함유하는 것을 사용할 수 있다. (ㄴ)의 주석계 또는 주석-은계 전기도금액으로서 전술한 성분들을 갖춘 것들은 특별히 한정되지 않으며 시판 중인 것을 사용할 수 있다. (ㄴ)의 주석 전기도금 단계의 전기도금 기술은 이 분야에 잘 알려져 있으므로 여기서 자세한 조건을 기술하지는 않는다. 예를 들어, 구리 기저층이 형성된 실리콘 웨이퍼를 음극으로 하고, 불활성 금속의 전극(예를 들어 백금 전극 또는 백금 코팅 전극)을 양극으로 삼아 전기도금할 수 있다.
솔더범프 형성 후에는 솔더리플로우 처리를 할 수 있다.
[실시예]
이하 제조예와 실험예를 들어 본 발명을 더욱 상세하게 설명한다. 다음의 실시예는 본 발명을 예시로써 상세하게 설명하기 위한 것이며, 어떠한 경우라도 본 발명의 범위를 후술하는 실시예나 제조예로 제한하려는 의도가 아니다.
동계 전기도금액 제조와 구리 필라 형성
본 실시예에서는 플립칩 반도체 패키지의 금속 기저층 위에 구리 필라를 다음과 같이 형성하였다. 본 실시에에서 사용한 동계 전기도금액의 조성은 황산구리 5수화물(CuSO4·5H2O) 225 g/L, 황산 30 g/L, 염화 이온 농도가 80 mg/L가 되게 하는 양의 염산, 폴리옥시에틸렌 스티렌화페닐 에테르 13.75 g/L, 폴리옥시에틸렌 비스페놀 F 에테르 1.25 g/L, 염화알킬디메틸벤질암모늄(Benzalkonium chloride, Aldrich) 1.80 g/L과 잔부의 물이었다. 이 혼합물을 교반하고, 수 마이크로 카트리지 필터를 이용하여 여과하여 최종적인 구리 전기도금액을 얻었다.
이렇게 얻은 전기도금액을 가지고 구리 필라를 도금하였다. 음극으로는 구리 UBM 층에 포토레지스트 패턴이 형성된 12인치 패턴 웨이퍼, 양극으로는 함인동 전극을 사용하였다. 상기 도금액 40 L를 40℃에서 60 rpm 속도로 패들 교반하여 주면서, 전류 밀도 10 A/dm2 조건에서 필라 범프 높이가 10 ㎛가 될 때까지 도금을 실시하였다. 포토레지스트 박리 후 SEM에 의해 표면 관찰을 진행하였고, 표면 조도 측정계를 사용하여 백분율 WIW(최대값과 최소값의 차이를 평균값으로 나눈 백분율)를 평가하였다. 도 2는 상기 조건에서 형성된 구리 필라의 3000배 전자현미경 사진을 나타낸다.
[비교예 1]
실시예 1의 전기 도금액에서 방향족 폴리옥시알킬렌계 에테르 성분과 알킬디메틸벤질암모늄 염 화합물을 제외한 것을 제외하고는 실시예 1과 동일하게 전기도금 공정을 수행하여 구리 필라를 제조하였다. 도금 피막 외관 평가를 위하여 포토레지스트 박리 후, 필라 범프 형상을 SEM으로 관찰하였고, 전류 효율, 범프내 빈 공간, 그리고 WID 등을 측정하였다.
이렇게 하여 얻은 실시예 1과 비교예 1의 구리 필라 도금 피막의 외관을 평가하였다. 포토레지스트 박리 후, 도금 조직 및 범프 형상을 주사 전자현미경으로 관찰하였고, 전류 효율, 범프내 빈 공간, WIW, 그리고 WID를 측정하였다.
도 4는 폴리옥시알킬렌계 에테르와 알킬디메틸벤질암모늄 염 화합물을 포함하였을 때(a)와 포함하지 않았을 때(b)의 구리 필라의 형상과 표면 조직에 대한 주사 전자현미경 사진이다. 관찰 결과 주석원, 황산, 염산과 물의 황산구리계 도금액 기본 조성 외의 방향족 폴리옥시알킬렌계 에테르와 알킬디메틸벤질암모늄 염 화합물이 포함되느냐에 따라 도금 조직 또는 필라 범프 특성 차이가 큰 것으로 나타났다. 특히 방향족 폴리옥시알킬렌계 에테르와 알킬디메틸벤질암모늄 염 화합물을 포함하지 않는 비교예 1의 전기도금액으로 같은 조건에서 범프를 형성하였을 때, 필라 범프내 빈 공간이 형성되었으며, 조직 변형도 수반되었다. 이와 같이 방향족 폴리옥시에틸렌계 에테르와 알킬벤질암모늄 염 계열 계면활성제 및 유기 첨가제들은 도금 조직의 그레인 사이즈와 모양 특성에 영향을 주며, WID와 WIW 높이 편차 및 범프내 빈 공간 형성에도 영향을 미치는 것으로 나타났다.
연속 공정 전기도금으로 솔더범프 제조
본 발명의 연속 공정 전기도금 방법을 적용하여 얻을 수 있는 플립칩 패키지의 주석-은 합금 솔더범프의 특성을 관찰하기 위하여, 실시예 1의 방법에 따라 구리 필라를 형성한 12인치 패턴 웨이퍼에 곧바로 주석-은 전기 도금액을 이용하는 연속 공정으로 전기도금하여 솔더범프를 제조하였다. 사용한 주석-은 전기도금액은 에스앤에스켐㈜의 상품명 SSB-250을 사용하였다. 음극으로는 상기 구리 필라 범프가 형성된 패턴 12인치 웨이퍼를 3×3 cm2 크기로 자른 시편을, 양극은 백금이 코팅된 티타늄 전극을 사용하였으며, SSB-250 주석-은 도금액 250 mL를 분당 100회 속도로 교반하면서, 전류 밀도를 13 A/dm2로 하여 범프 두께가 15 ㎛가 될 때까지 정전류 도금을 실시하였다. 이어서 범프 형성 후 240℃까지 2℃/분의 속도로 승온하고 3℃/분의 속도로 냉각시켜서 솔더리플로우를 진행하였다. 13 A/dm2에서 도금 속도는 6.6 ㎛/분이었으며, 전류 효율은 99.4%, 은 함량은 2.3% 비율로 구현되었다. 이와 같이 하여 얻은 솔더범프의 패턴(범프 CD 20~60 ㎛, 범프 피치 95~190 ㎛)과 범프 유형별(필라 또는 버섯 모양) 도금 특성도 양호하였다. 한편으로 전술한 조건에서 전류 밀도를 바꾸어 주며 주석-은 도금을 수행하면서 도금 공정의 전류 효율을 측정하였는데 전류 효율은 각각 10, 12, 13, 14, 15, 16 A/dm2일 때 99.5, 99.4, 99.4, 98.9, 98.0, 95.8%이었다.
[비교예 2]
불연속 공정 전기도금으로 솔더범프 제조
실시예1과 같은 방법으로 구리 필라를 형성한 다음, 주석-은 전기도금 전에 실온에서 수 일 동안 외부에 방치한 것을 제외하고는, 실시예 2와 동일한 전기도금 방법으로 주석-은 범프 도금 공정을 수행하여 솔더범프를 제조하였다.
이렇게 하여 얻은 실시예와 비교예의 주석-은 합금 솔더범프의 도금 피막의 외관을 평가하였다. 포토레지스트 박리 후,도금 조직 및 범프 형상을 주사 전자현미경으로 관찰하였고, 전류 효율, 범프내 빈 공간, 그리고 WID 분포를 측정하여 표 1에 정리하였다. 범프 직경은 10 ㎛, 범프 높이 20 ㎛, WID는 19.79±0.20 ㎛, 은의 상대 함량은 2.3%이었다. WID 분포와 필라 범프 두께의 평가는 두께 20 ㎛를 기준으로 평균값이 5% 이하이면 상으로, 5~8% 사이면 중으로, 8% 이상이면 하로 분류하였고, 범프 외관은 표면 미세화와 평탄도 측면에서 상대 평가하였고, 리플로우 후 범프내 빈 공간은 범프의 X선 형상에서 빈 공간이 없으면 우수로, 빈 공간이 0.05% 이하이면 양호로, 빈 공간이 0.05% 이상이면 불량으로 진단하였다.
구분 WID 분포와
필라 범프 두께		 범프 외관 리플로우 후 범프내
빈 공간
리플로우 전 리플로우 후
실시예3 상 ○ ○ 우수
비교예 1 중 △ △ 불량
도 3은 실시예 2의 연속 공정 전기도금으로 얻은 주석-은 솔더범프의 단면 도금 조직과 12인치 패턴 웨이퍼의 범프 형상 등을 주사 전자현미경과 X-선으로 관찰한 사진을 나타낸다. 각각 솔더 리플로우 전(3a), 솔더 리플로우 후(3b)에 촬영한 전자 현미경 사진으로서, 3a와 3b의 오른쪽 열이 3000배, 왼쪽 열이 1000배 확대 전자현미경사진이다. 도 3c의 X선 사진에 나온 형태를 보면 솔더범프와 구리 필라 내에 빈 공간이 없음을 알 수 있다.
상기 비교 실험으로 알 수 있듯이, UBM 층인 구리 필라 형성 후 연속 도금을 하느냐의 여부는 구리와 주석-은 금속간 층의 균열(crack) 발생에 상당한 영향을 미쳤다. 구리 필라 형성 후 연속적으로 주석-은 전기 도금을 할 경우는 리플로우 후나 접합 후 금속간 화합물(IMC) 층에 균열에 생기지 않았으나, 구리 필라 형성 후에 실온에서 수일 동안 외부에 방치 후, 같은 조건에서 주석-은 전기 도금 공정을 수행하였을 경우, 균열이 생기는 것을 알 수 있었다. 도 5는 연속 공정을 수행하지 않은 비교예 2의 경우 필라와 주석계 범프 사이의 균열을 보여준다.

Claims (11)

  1. 동계 전기도금액으로서, 상기 도금액은
    구리 기준으로 농도가 15~64 g/L의 농도가 되게 하는 양의 황산구리;
    10~150 g/L의 황산;
    염화 이온 농도가 30~120 mg/L가 되게 하는 염산;
    1.5~150 g/L의 방향족 폴리옥시알킬렌계 에테르;
    0.2~20 g/L의 알킬디메틸벤질암모늄 염 화합물;
    6.0~650 g/L의 가속제, 억제제, 결정 미세화제, 소포제, 산화 방지제 및 이들의 혼합물로 이루어지는 군에서 선택하는 유기 첨가제; 및
    물을 함유하는 플립칩 패키지 구리필라용 전기도금액.
  2. 삭제
  3. 제 1항에 있어서, 상기 황산구리는 황산구리의 5수화물이며, 황산구리 5수화물을 60~250 g/L의 농도로 전기도금액이 함유하는 것을 특징으로 하는 플립칩 패키지 구리필라용 전기도금액.
  4. 제 1항에 있어서, 상기 방향족 폴리옥시알킬렌계 에테르는 폴리옥시에틸렌 아릴 에테르, 황산폴리옥시에틸렌아릴 에테르 암모늄(polyoxyethylene aryl ether ammonium sulfate), 황산폴리옥시에틸렌 아릴 에테르의 알칼리 금속염 또는 이들의 혼합물로 이루어지는 군에서 선택하는 것을 특징으로 하는 플립칩 패키지 구리필라용 전기도금액.
  5. 제 4항에 있어서, 상기 방향족 폴리옥시알킬렌계 에테르는 폴리옥시에틸렌페닐 에테르, 폴리옥시에틸렌 β-나프틸 에테르, 폴리옥시에틸렌 노닐페닐 에테르, 폴리옥시에틸렌 옥틸페닐 에테르, 폴리옥시에틸렌 스티렌화페닐(styrenated phenyl) 에테르, 폴리옥시에틸렌 비스페놀 F 에테르, 폴리옥시에틸렌 비스페놀 A 에테르, 폴리옥시프로필렌 비스페놀 A 에테르, 황산폴리옥시에틸렌 노닐페닐 에테르 암모늄 및 이들의 혼합물로 이루어지는 군에서 선택하는 것을 특징으로 하는 플립칩 패키지 구리필라용 전기도금액.
  6. 제 5항에 있어서, 상기 방향족 폴리옥시알킬렌계 에테르는 폴리옥시에틸렌 스티렌화페닐 에테르와 폴리옥시에틸렌 비스페놀 F 에테르의 혼합물인 것을 특징으로 하는 플립칩 패키지 구리필라용 전기도금액.
  7. 제 1항에 있어서, 상기 알킬디메틸벤질암모늄 염 화합물은 알킬기가 탄소 수 8 내지 18인 장쇄 알킬의 염화염인 것을 특징으로 하는 플립칩 패키지 구리필라용 전기도금액.
  8. 전극 패드가 개방된 보호층을 갖는 실리콘 웨이퍼의 금속 기저층(UBM) 표면을 제 1항의 플립칩 패키지 구리필라용 동계 전기도금액으로 전기도금하여 구리 필라를 형성하는 구리 도금 단계; 및
    상기 구리 도금 단계 완료 후 12 시간 이내에 주석-은계 전기도금액을 이용하여 솔더범프를 형성하는 단계를 포함하며,
    이 때 상기 주석-은계 전기도금액은 메탄술폰산, 메탄술폰산주석, 계면활성제 및 물을 함유하고 상기 주석-은계 전기도금액은 메탄술폰산, 메탄술폰산주석, 메탄술폰산은, 착화제, 계면활성제 및 물을 함유하는 플립칩용 솔더범프의 제조 방법.
  9. 전극 패드가 개방된 보호층을 갖는 실리콘 웨이퍼의 금속 기저층(UBM) 표면을 제 1항의 플립칩 패키지 구리필라용 동계 전기도금액으로 전기도금하여 구리 필라를 형성하는 구리 도금 단계;
    상기 구리 도금 단계 후 상기 구리 필라 위에 붕산계 니켈 도금액으로 전기도금하여 구리/니켈 필라를 형성하는 니켈 도금 단계; 및
    상기 니켈 도금 단계 완료 후 12 시간 이내에 주석-은계 전기도금액을 이용하여 솔더범프를 형성하는 단계를 포함하며,
    이 때 상기 주석-은계 전기도금액은 메탄술폰산, 메탄술폰산주석, 계면활성제 및 물을 함유하고 상기 주석-은계 전기도금액은 메탄술폰산, 메탄술폰산주석, 메탄술폰산은, 착화제, 계면활성제 및 물을 함유하는 플립칩용 솔더범프의 제조 방법.
  10. 제 8항 또는 제 9항에 있어서, 상기 구리 도금 단계의 전류밀도는 7~15 A/dm2인 것을 특징으로 하는 솔더범프의 제조 방법.
  11. 제 8항 또는 제 9항에 있어서, 상기 동계 전기도금액은 0.05~10 ㎛의 필터지 또는 카트리지 필터로 여과한 전기도금액인 것을 특징으로 하는 솔더범프의 제조 방법.
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